JP2000356966A - 表示システム - Google Patents
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- circuit
- data
- monitor
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Abstract
(57)【要約】
【課題】 画質評価等のテストを的確かつ簡易に行える
表示システムを得る。 【解決手段】 テストモードの実行指令に応じて同期信
号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ５に供給するタイミ
ング生成手段８と、前記実行指令に応じてｎビットカウ
ンタ６からインクリメントデータ等を表示データとして
モニタ５に供給する表示データ供給手段とを設けた。
表示システムを得る。 【解決手段】 テストモードの実行指令に応じて同期信
号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ５に供給するタイミ
ング生成手段８と、前記実行指令に応じてｎビットカウ
ンタ６からインクリメントデータ等を表示データとして
モニタ５に供給する表示データ供給手段とを設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＲＴ等のモニ
タに接続する、ＲＧＢアナログ出力を持った表示システ
ムに関するものである。
タに接続する、ＲＧＢアナログ出力を持った表示システ
ムに関するものである。
【０００２】
【従来の技術】通常、表示システムはフィールドメモリ
内のデータをＤ／Ａ変換して、アナログ信号をＣＲＴモ
ニタへ送る。このＤ／Ａ変換器の性能を評価する以外に
も、ＣＲＴモニタに接続し、どのような絵が映し出され
るか人の目で確認しないといけない。Ｄ／Ａ変換が画質
に影響を与える原因を以下に述べる。 （１）波形のなまり（エッジ部分がぼやける。ピークの
間隔が狭くなる）。 （２）ピーク値が低い。 （３）ＲＧＢのずれ（色むら）。 （４）オーバーシュート（ギラつき）、アンダーシュー
ト（色レベルのずれ）。 （５）リンキング（白、淡い色などでは、色は安定しな
い）。 （６）Ｈａｙｎｃ，Ｖｓｙｎｃ等のノイズ（映像信号へ
のノイズもれこみ）。 （７）映像信号へのノイズ。
内のデータをＤ／Ａ変換して、アナログ信号をＣＲＴモ
ニタへ送る。このＤ／Ａ変換器の性能を評価する以外に
も、ＣＲＴモニタに接続し、どのような絵が映し出され
るか人の目で確認しないといけない。Ｄ／Ａ変換が画質
に影響を与える原因を以下に述べる。 （１）波形のなまり（エッジ部分がぼやける。ピークの
間隔が狭くなる）。 （２）ピーク値が低い。 （３）ＲＧＢのずれ（色むら）。 （４）オーバーシュート（ギラつき）、アンダーシュー
ト（色レベルのずれ）。 （５）リンキング（白、淡い色などでは、色は安定しな
い）。 （６）Ｈａｙｎｃ，Ｖｓｙｎｃ等のノイズ（映像信号へ
のノイズもれこみ）。 （７）映像信号へのノイズ。
【０００３】従来の画質評価では評価目的に応じて、フ
ィールドメモリに一画面分のテストデータをＣＰＵから
制御して書き込むという手法を取ってきたので、ドライ
バソフトウエア開発時間の増大，評価時間の増大を招い
ていた。
ィールドメモリに一画面分のテストデータをＣＰＵから
制御して書き込むという手法を取ってきたので、ドライ
バソフトウエア開発時間の増大，評価時間の増大を招い
ていた。
【０００４】一方、ＣＲＴの大画面化に伴って表示制御
装置内部の動作速度は速くなる。表示制御装置はＬＵＴ
（ルックアップテーブル）という大規模で高速なＲＡＭ
と論理回路を含んでいるが、高速回路のテスティングに
は高価なテスターを使用しなくてはいけないためコスト
増加となってしまうという問題がある。
装置内部の動作速度は速くなる。表示制御装置はＬＵＴ
（ルックアップテーブル）という大規模で高速なＲＡＭ
と論理回路を含んでいるが、高速回路のテスティングに
は高価なテスターを使用しなくてはいけないためコスト
増加となってしまうという問題がある。
【０００５】
【発明が解決しようとする課題】この発明は、これらの
問題点を解消し、画質評価等のテストを的確かつ簡易に
行える表示システムを得ようとするものである。
問題点を解消し、画質評価等のテストを的確かつ簡易に
行える表示システムを得ようとするものである。
【０００６】
【課題を解決するための手段】第１の発明に係る表示シ
ステムでは、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、前記実行指
令に応じてインクリメントデータを表示データとして前
記モニタに供給する表示データ供給手段とを設けたもの
である。
ステムでは、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、前記実行指
令に応じてインクリメントデータを表示データとして前
記モニタに供給する表示データ供給手段とを設けたもの
である。
【０００７】第２の発明に係る表示システムでは、ディ
ジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニタ
に供給するＤ／Ａ変換器と、テストモードの実行指令に
応じて同期信号をモニタに供給するタイミング生成手段
と、ノーマル動作時にディジタルＲＧＢ信号を前記Ｄ／
Ａ変換器に供給し、テストモードの実行指令に応じて選
択作動するセレクタと、前記セレクタの選択作動時にｎ
ビットカウンタからのインクリメントデータを表示デー
タとして前記モニタに供給する表示データ供給手段とを
設けたものである。
ジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニタ
に供給するＤ／Ａ変換器と、テストモードの実行指令に
応じて同期信号をモニタに供給するタイミング生成手段
と、ノーマル動作時にディジタルＲＧＢ信号を前記Ｄ／
Ａ変換器に供給し、テストモードの実行指令に応じて選
択作動するセレクタと、前記セレクタの選択作動時にｎ
ビットカウンタからのインクリメントデータを表示デー
タとして前記モニタに供給する表示データ供給手段とを
設けたものである。
【０００８】第３の発明に係る表示システムでは、テス
トモードの実行指令に応じて同期信号をモニタに供給す
るタイミング生成手段と、前記実行指令に応じてフルレ
ベル信号とゼロレベル信号とを交互に表示させる繰り返
し信号を表示データとして前記モニタに供給する表示デ
ータ供給手段とを設けたものである。
トモードの実行指令に応じて同期信号をモニタに供給す
るタイミング生成手段と、前記実行指令に応じてフルレ
ベル信号とゼロレベル信号とを交互に表示させる繰り返
し信号を表示データとして前記モニタに供給する表示デ
ータ供給手段とを設けたものである。
【０００９】第４の発明に係る表示システムでは、ディ
ジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニタ
に供給するＤ／Ａ変換器と、テストモードの実行指令に
応じて同期信号をモニタに供給するタイミング生成手段
と、ノーマル動作時にディジタルＲＧＢ信号を前記Ｄ／
Ａ変換器に供給し、テストモードの実行指令に応じて選
択作動するセレクタと、前記セレクタの選択作動時にｎ
ビットカウンタからのフルレベル信号とゼロレベル信号
とを交互に表示させる繰り返し信号を表示データとして
前記モニタに供給する表示データ供給手段とを設けたも
のである。
ジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニタ
に供給するＤ／Ａ変換器と、テストモードの実行指令に
応じて同期信号をモニタに供給するタイミング生成手段
と、ノーマル動作時にディジタルＲＧＢ信号を前記Ｄ／
Ａ変換器に供給し、テストモードの実行指令に応じて選
択作動するセレクタと、前記セレクタの選択作動時にｎ
ビットカウンタからのフルレベル信号とゼロレベル信号
とを交互に表示させる繰り返し信号を表示データとして
前記モニタに供給する表示データ供給手段とを設けたも
のである。
【００１０】第５の発明に係る表示システムでは、テス
トモードの実行指令に応じて同期信号をモニタに供給す
るタイミング生成手段と、前記実行指令に応じて１６階
調のデータ信号を表示データとして前記モニタに供給す
る表示データ供給手段とを設けたものである。
トモードの実行指令に応じて同期信号をモニタに供給す
るタイミング生成手段と、前記実行指令に応じて１６階
調のデータ信号を表示データとして前記モニタに供給す
る表示データ供給手段とを設けたものである。
【００１１】第６の発明に係る表示システムでは、ディ
ジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニタ
に供給するＤ／Ａ変換器と、テストモードの実行指令に
応じて同期信号をモニタに供給するタイミング生成手段
と、ノーマル動作時にディジタルＲＧＢ信号を前記Ｄ／
Ａ変換器に供給し、テストモードの実行指令に応じて選
択作動するセレクタと、前記セレクタの選択作動時にｎ
ビットカウンタからの１６階調のデータ信号を表示デー
タとして前記モニタに供給する表示データ供給手段とを
設けたものである。
ジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニタ
に供給するＤ／Ａ変換器と、テストモードの実行指令に
応じて同期信号をモニタに供給するタイミング生成手段
と、ノーマル動作時にディジタルＲＧＢ信号を前記Ｄ／
Ａ変換器に供給し、テストモードの実行指令に応じて選
択作動するセレクタと、前記セレクタの選択作動時にｎ
ビットカウンタからの１６階調のデータ信号を表示デー
タとして前記モニタに供給する表示データ供給手段とを
設けたものである。
【００１２】第７の発明に係る表示システムでは、テス
トモードの実行指令に応じて同期信号をモニタに供給す
るタイミング生成手段と、前記実行指令に応じてｎビッ
トカウンタの出力を表示データとして前記モニタに供給
する表示データ供給手段とを設けたものである。
トモードの実行指令に応じて同期信号をモニタに供給す
るタイミング生成手段と、前記実行指令に応じてｎビッ
トカウンタの出力を表示データとして前記モニタに供給
する表示データ供給手段とを設けたものである。
【００１３】第８の発明に係る表示システムでは、第１
ないし第７の発明において、テストモードの実行指令に
応動するタイミング生成手段の動作設定値として固定値
を供給するようにしたものである。
ないし第７の発明において、テストモードの実行指令に
応動するタイミング生成手段の動作設定値として固定値
を供給するようにしたものである。
【００１４】第９の発明に係る表示システムでは、ディ
ジタルＲＧＢ信号を処理するデータ処理回路と、前記デ
ータ処理回路に処理入力を印加するための処理入力手段
と、テストアドレスを発生するテストアドレス発生手段
と、テスト結果と動作期待値とを比較する比較回路と、
前記比較回路の不一致結果を保持する保持手段とを備
え、前記処理入力手段に入力データと被観測回路の動作
期待値を設定するとともに、前記処理入力手段の入力デ
ータを前記テストアドレス発生手段のテストアドレスに
従い被観測回路に印加して、そのテスト結果を前記比較
回路に印加された前記処理入力手段の動作期待値と前記
比較回路により比較することによって自己テストを行う
ようにしたものである。
ジタルＲＧＢ信号を処理するデータ処理回路と、前記デ
ータ処理回路に処理入力を印加するための処理入力手段
と、テストアドレスを発生するテストアドレス発生手段
と、テスト結果と動作期待値とを比較する比較回路と、
前記比較回路の不一致結果を保持する保持手段とを備
え、前記処理入力手段に入力データと被観測回路の動作
期待値を設定するとともに、前記処理入力手段の入力デ
ータを前記テストアドレス発生手段のテストアドレスに
従い被観測回路に印加して、そのテスト結果を前記比較
回路に印加された前記処理入力手段の動作期待値と前記
比較回路により比較することによって自己テストを行う
ようにしたものである。
【００１５】第１０の発明に係る表示システムでは、デ
ィジタルＲＧＢ信号をそれぞれ処理する第１，第２，第
３のデータ処理回路と、前記第１，第２，第３のデータ
処理回路にそれぞれ処理入力を印加するための第１，第
２，第３のルックアップテーブルからなる処理入力手段
と、前記第１のデータ処理回路の出力を一方の入力端子
に受け、第２または第３のルックアップテーブルからな
る処理入力手段からの出力を遅延回路を介して他方の入
力端子に受ける比較回路と、前記比較回路の不一致結果
を保持する保持手段と、テストアドレスを発生するテス
トアドレス発生手段と、テスト実行指令に応じて前記テ
ストアドレス発生手段のテストアドレスを選択するセレ
クタとを備え、第１のルックアップテーブルからなる処
理入力手段に入力データを書き込み、第２または第３の
ルックアップテーブルからなる処理入力手段に被観測回
路の動作期待値を書き込むとともに、前記セレクタの選
択動作に応じて前記テストアドレスに従い入力データを
前記第１のルックアップテーブルからなる入力生成回路
から前記第１のデータ処理回路に印加し、動作期待値が
書き込まれた第２または第３のルックアップテーブルか
らなる処理入力手段から遅延回路を介して比較回路に動
作期待値を印加して、前記第１のデータ処理回路の出力
であるテスト結果を前記比較回路により前記動作期待値
と比較することによって自己テストを行うようにしたこ
とを特徴とする表示制御装置を用いたものである。
ィジタルＲＧＢ信号をそれぞれ処理する第１，第２，第
３のデータ処理回路と、前記第１，第２，第３のデータ
処理回路にそれぞれ処理入力を印加するための第１，第
２，第３のルックアップテーブルからなる処理入力手段
と、前記第１のデータ処理回路の出力を一方の入力端子
に受け、第２または第３のルックアップテーブルからな
る処理入力手段からの出力を遅延回路を介して他方の入
力端子に受ける比較回路と、前記比較回路の不一致結果
を保持する保持手段と、テストアドレスを発生するテス
トアドレス発生手段と、テスト実行指令に応じて前記テ
ストアドレス発生手段のテストアドレスを選択するセレ
クタとを備え、第１のルックアップテーブルからなる処
理入力手段に入力データを書き込み、第２または第３の
ルックアップテーブルからなる処理入力手段に被観測回
路の動作期待値を書き込むとともに、前記セレクタの選
択動作に応じて前記テストアドレスに従い入力データを
前記第１のルックアップテーブルからなる入力生成回路
から前記第１のデータ処理回路に印加し、動作期待値が
書き込まれた第２または第３のルックアップテーブルか
らなる処理入力手段から遅延回路を介して比較回路に動
作期待値を印加して、前記第１のデータ処理回路の出力
であるテスト結果を前記比較回路により前記動作期待値
と比較することによって自己テストを行うようにしたこ
とを特徴とする表示制御装置を用いたものである。
【００１６】第１１の発明に係る表示システムでは、デ
ィジタルＲＧＢ信号を処理するデータ処理回路と、前記
データ処理回路に処理入力を印加するための処理入力手
段と、所期のサイクルでテストアドレスを発生するテス
トアドレス発生手段と、前記テストアドレス発生手段に
よるテストサイクルの所定回数毎に前記テストアドレス
の前記処理入力手段への印加によるデータ処理回路の出
力を保持する保持手段とを備え、前記保持手段により保
持された出力によってテスト結果を得ることを特徴とす
る表示制御装置を用いたものである。
ィジタルＲＧＢ信号を処理するデータ処理回路と、前記
データ処理回路に処理入力を印加するための処理入力手
段と、所期のサイクルでテストアドレスを発生するテス
トアドレス発生手段と、前記テストアドレス発生手段に
よるテストサイクルの所定回数毎に前記テストアドレス
の前記処理入力手段への印加によるデータ処理回路の出
力を保持する保持手段とを備え、前記保持手段により保
持された出力によってテスト結果を得ることを特徴とす
る表示制御装置を用いたものである。
【００１７】第１２の発明に係る表示システムでは、第
１１の発明において、前記テストアドレス発生手段によ
るテストアドレスのスタート位置を変更できるアドレス
変更手段を設けたものである。
１１の発明において、前記テストアドレス発生手段によ
るテストアドレスのスタート位置を変更できるアドレス
変更手段を設けたものである。
【００１８】第１３の発明に係る表示システムでは、第
１１の発明において、テスト実行指令に応じて所期のサ
イクルでテストアドレスを発生するテストアドレス発生
カウンタからなるテストアドレス発生手段と、テストア
ドレス発生カウンタからなるテストアドレス発生手段の
テストアドレスにテストアドレスのスタート位置を変更
できるスタート位置変更回路からなるアドレス変更手段
の出力を加算し変更後のアドレスを出力する加算器と、
テスト実行指令に応じて前記加算器の出力としてのテス
トアドレスを処理入力手段に印加するセレクタと、前記
テストアドレス発生手段によるテストサイクルの所定回
数毎にラッチ信号を発生するラッチ信号発生回路と、前
記ラッチ信号発生回路の出力に応じて前記テストアドレ
スの前記処理入力手段への印加によるデータ処理回路の
出力を保持するラッチ回路からなる保持手段とを備え、
前記ラッチ回路からなる保持手段により保持された出力
によってテスト結果を得るものである。
１１の発明において、テスト実行指令に応じて所期のサ
イクルでテストアドレスを発生するテストアドレス発生
カウンタからなるテストアドレス発生手段と、テストア
ドレス発生カウンタからなるテストアドレス発生手段の
テストアドレスにテストアドレスのスタート位置を変更
できるスタート位置変更回路からなるアドレス変更手段
の出力を加算し変更後のアドレスを出力する加算器と、
テスト実行指令に応じて前記加算器の出力としてのテス
トアドレスを処理入力手段に印加するセレクタと、前記
テストアドレス発生手段によるテストサイクルの所定回
数毎にラッチ信号を発生するラッチ信号発生回路と、前
記ラッチ信号発生回路の出力に応じて前記テストアドレ
スの前記処理入力手段への印加によるデータ処理回路の
出力を保持するラッチ回路からなる保持手段とを備え、
前記ラッチ回路からなる保持手段により保持された出力
によってテスト結果を得るものである。
【００１９】第１４の発明に係る表示システムでは、デ
ィジタルＲＧＢ信号を処理するデータ処理回路と、前記
データ処理回路に処理入力を印加するための処理入力手
段と、所期のサイクルでテストアドレスを発生するテス
トアドレス発生手段と、前記テストアドレス発生手段に
よるテストサイクルの奇数回数毎に前記テストアドレス
の前記処理入力手段への印加によるデータ処理回路の出
力を保持する保持手段とを備え、前記保持手段により保
持された出力によってテスト結果を得ることを特徴とす
る表示制御装置を用いたものである。
ィジタルＲＧＢ信号を処理するデータ処理回路と、前記
データ処理回路に処理入力を印加するための処理入力手
段と、所期のサイクルでテストアドレスを発生するテス
トアドレス発生手段と、前記テストアドレス発生手段に
よるテストサイクルの奇数回数毎に前記テストアドレス
の前記処理入力手段への印加によるデータ処理回路の出
力を保持する保持手段とを備え、前記保持手段により保
持された出力によってテスト結果を得ることを特徴とす
る表示制御装置を用いたものである。
【００２０】第１５の発明に係る表示システムでは、第
１４の発明において、テスト実行指令に応じて所期のサ
イクルでテストアドレスを発生するテストアドレス発生
カウンタからなるテストアドレス発生手段と、前記テス
ト実行指令に応じて入力を受けるｎ＋１進カウンタと、
前記ｎ＋１進カウンタからの出力をデコードし前記テス
トアドレス発生カウンタからなるテストアドレス発生手
段によるテストサイクルの奇数回数毎にラッチ信号を発
生するラッチ信号発生回路と、前記ラッチ信号発生回路
の出力に応じて前記テストアドレスの前記処理入力手段
への印加によるデータ処理回路の出力を保持するラッチ
回路からなる保持手段とを備え、前記ラッチ回路からな
る保持手段により保持された出力によってテスト結果を
得るようにしたものである。
１４の発明において、テスト実行指令に応じて所期のサ
イクルでテストアドレスを発生するテストアドレス発生
カウンタからなるテストアドレス発生手段と、前記テス
ト実行指令に応じて入力を受けるｎ＋１進カウンタと、
前記ｎ＋１進カウンタからの出力をデコードし前記テス
トアドレス発生カウンタからなるテストアドレス発生手
段によるテストサイクルの奇数回数毎にラッチ信号を発
生するラッチ信号発生回路と、前記ラッチ信号発生回路
の出力に応じて前記テストアドレスの前記処理入力手段
への印加によるデータ処理回路の出力を保持するラッチ
回路からなる保持手段とを備え、前記ラッチ回路からな
る保持手段により保持された出力によってテスト結果を
得るようにしたものである。
【００２１】
【発明の実施の形態】実施の形態１．図１は、この発明
による実施の形態１を示すブロック図である。図におい
て、１はグラフィックスボード、２はフレームバッフ
ァ、３はルックアップテーブル（ＬＵＴ）、４はＤ／Ａ
変換器、５はＣＲＴからなるモニタ、６はｎビットカウ
ンタからなる表示データ供給手段、Ｓ１，Ｓ２，Ｓ３は
セレクタ、７はＰＬＬ回路、８はモニタ５に同期信号Ｈ
ｓｙｎｃ，Ｖｓｙｎｃを供給するためのタイミング生成
回路からなるタイミング生成手段、９はＣＰＵ、１０は
ＭＰＵインターフェイス回路、１１はレジスタ、１２は
固定値設定器、Ｓ４はセレクタである。
による実施の形態１を示すブロック図である。図におい
て、１はグラフィックスボード、２はフレームバッフ
ァ、３はルックアップテーブル（ＬＵＴ）、４はＤ／Ａ
変換器、５はＣＲＴからなるモニタ、６はｎビットカウ
ンタからなる表示データ供給手段、Ｓ１，Ｓ２，Ｓ３は
セレクタ、７はＰＬＬ回路、８はモニタ５に同期信号Ｈ
ｓｙｎｃ，Ｖｓｙｎｃを供給するためのタイミング生成
回路からなるタイミング生成手段、９はＣＰＵ、１０は
ＭＰＵインターフェイス回路、１１はレジスタ、１２は
固定値設定器、Ｓ４はセレクタである。
【００２２】テスト実行指令が発令されていないノーマ
ル動作時では、セレクタＳ１，Ｓ２，Ｓ３はＡ端子を選
択し、Ｄ／Ａ変換器４の入力端子はＬＵＴ３の出力端子
に接続されている。セレクタＳ４もＡ端子を選択し、タ
イミング生成回路８の制御入力としてはＣＰＵ９からの
信号がＭＰＵインターフェイス回路１０，レジスタ１１
を介して印加される。
ル動作時では、セレクタＳ１，Ｓ２，Ｓ３はＡ端子を選
択し、Ｄ／Ａ変換器４の入力端子はＬＵＴ３の出力端子
に接続されている。セレクタＳ４もＡ端子を選択し、タ
イミング生成回路８の制御入力としてはＣＰＵ９からの
信号がＭＰＵインターフェイス回路１０，レジスタ１１
を介して印加される。
【００２３】この状態では、フレームバッファ２から送
られてくるインデックスデータをＬＵＴ（ルックアップ
テーブル）３により、色データへと変換し、変換された
ディジタルＲＧＢ信号をＤ／Ａ変換器４によって、アナ
ログＲＧＢへと変換する。タイミング生成回路８がモニ
タであるＣＲＴ５の性能にあった同期信号，解像度など
を生成できるように、ＣＰＵ９はＭＰＵインターフェイ
ス回路１０を通して、レジスタ１１に適当な値を書き込
む。
られてくるインデックスデータをＬＵＴ（ルックアップ
テーブル）３により、色データへと変換し、変換された
ディジタルＲＧＢ信号をＤ／Ａ変換器４によって、アナ
ログＲＧＢへと変換する。タイミング生成回路８がモニ
タであるＣＲＴ５の性能にあった同期信号，解像度など
を生成できるように、ＣＰＵ９はＭＰＵインターフェイ
ス回路１０を通して、レジスタ１１に適当な値を書き込
む。
【００２４】テスト実行指令が発令されると、セレクタ
Ｓ１，Ｓ２，Ｓ３はＢ端子を選択する。Ｂ端子を選択す
ることで、表示データ供給手段としてのｎビットカウン
タ６はＤ／Ａ変換器４の入力端子に接続され、ディジタ
ルＲＧＢ信号にはそれぞれ、ｎビットカウンタが生成す
る０，１，２，３…といったデータ（インクリメントデ
ータ）がライン毎に挿入される。
Ｓ１，Ｓ２，Ｓ３はＢ端子を選択する。Ｂ端子を選択す
ることで、表示データ供給手段としてのｎビットカウン
タ６はＤ／Ａ変換器４の入力端子に接続され、ディジタ
ルＲＧＢ信号にはそれぞれ、ｎビットカウンタが生成す
る０，１，２，３…といったデータ（インクリメントデ
ータ）がライン毎に挿入される。
【００２５】固定値設定器１２による固定値信号はタイ
ミング生成回路８の制御入力として印加される。この表
示システムが高性能で動作する設定（高解像度，高いＰ
ＩＸＥＬ周波数、高いフレーム周波数）をタイミング生
成回路に供給するように、固定値を組み込んでおくので
ある。よって、ＣＰＵ９からタイミング生成回路８の設
定をしなくても、Ｈｓｙｎｃ、Ｖｓｙｎｃの同期信号を
生成することが可能となり、容易に高解像度の絵を出力
することが可能となる。
ミング生成回路８の制御入力として印加される。この表
示システムが高性能で動作する設定（高解像度，高いＰ
ＩＸＥＬ周波数、高いフレーム周波数）をタイミング生
成回路に供給するように、固定値を組み込んでおくので
ある。よって、ＣＰＵ９からタイミング生成回路８の設
定をしなくても、Ｈｓｙｎｃ、Ｖｓｙｎｃの同期信号を
生成することが可能となり、容易に高解像度の絵を出力
することが可能となる。
【００２６】０，１，２，３，…といったデータ（イン
クリメントデータ）はリニアリティと呼ばれ、黒レベル
から白レベルへできるだけ滑らかに変化するとよい。Ｒ
ＧＢの電圧レベルに「むら」があると、色黒画面に淡い
色が出る原因になる。
クリメントデータ）はリニアリティと呼ばれ、黒レベル
から白レベルへできるだけ滑らかに変化するとよい。Ｒ
ＧＢの電圧レベルに「むら」があると、色黒画面に淡い
色が出る原因になる。
【００２７】そして、図１のセレクタＳ１，Ｓ２，Ｓ３
を別々にＢ端子の選択状態としｎビットカウンタ６をＲ
（赤），Ｇ（緑），Ｂ（青）信号回路の一つに接続させ
ることで、モニタ５では、Ｒ（赤），Ｇ（緑），Ｂ
（青）について、別々にリニアリティの評価が可能であ
る。例えば、ＲＧＢそれぞれが８ビットＤ／Ａ変換器を
持っている場合、２8 ×２ 8 ×２8 ＝１６７７７２１６
色を再現することが可能であるが、リニアリティが悪い
と、これら色全てを人の目で判断することができなくな
り、リニアリティの精度の違いで、同じＣｏｌｏｒ Ｄ
ｅｐｔｈ（２8 ×２8 ×２8 ＝１６７７７２１６色）の
絵でも、違った絵に見える場合がある。
を別々にＢ端子の選択状態としｎビットカウンタ６をＲ
（赤），Ｇ（緑），Ｂ（青）信号回路の一つに接続させ
ることで、モニタ５では、Ｒ（赤），Ｇ（緑），Ｂ
（青）について、別々にリニアリティの評価が可能であ
る。例えば、ＲＧＢそれぞれが８ビットＤ／Ａ変換器を
持っている場合、２8 ×２ 8 ×２8 ＝１６７７７２１６
色を再現することが可能であるが、リニアリティが悪い
と、これら色全てを人の目で判断することができなくな
り、リニアリティの精度の違いで、同じＣｏｌｏｒ Ｄ
ｅｐｔｈ（２8 ×２8 ×２8 ＝１６７７７２１６色）の
絵でも、違った絵に見える場合がある。
【００２８】この発明による実施の形態１によれば、デ
ィジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニ
タ５に供給するＤ／Ａ変換器４と、テストモードの実行
指令に応じて同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ
に供給するタイミング生成手段８と、ノーマル動作時に
おける一方の端子であるＡ端子選択時にディジタルＲＧ
Ｂ信号を前記Ｄ／Ａ変換器に供給し、テストモードの実
行指令に応じて他方の端子であるＢ端子を選択作動する
セレクタＳ１，Ｓ２，Ｓ３，Ｓ４と、前記セレクタの他
方の端子であるＢ端子選択作動時にｎビットカウンタ６
からの０，１，２，３…といったインクリメントデータ
を表示データとしてモニタ５に供給する表示データ供給
手段とを設けたので、画質評価等のテストを的確かつ簡
易に行える表示システムを得ることができる。
ィジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニ
タ５に供給するＤ／Ａ変換器４と、テストモードの実行
指令に応じて同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ
に供給するタイミング生成手段８と、ノーマル動作時に
おける一方の端子であるＡ端子選択時にディジタルＲＧ
Ｂ信号を前記Ｄ／Ａ変換器に供給し、テストモードの実
行指令に応じて他方の端子であるＢ端子を選択作動する
セレクタＳ１，Ｓ２，Ｓ３，Ｓ４と、前記セレクタの他
方の端子であるＢ端子選択作動時にｎビットカウンタ６
からの０，１，２，３…といったインクリメントデータ
を表示データとしてモニタ５に供給する表示データ供給
手段とを設けたので、画質評価等のテストを的確かつ簡
易に行える表示システムを得ることができる。
【００２９】実施の形態２．図２は、この発明による実
施の形態２を示すブロック図である。図において、１は
グラフィックスボード、２はフレームバッファ、３はル
ックアップテーブル（ＬＵＴ）、４はＤ／Ａ変換器、５
はＣＲＴからなるモニタ、６はｎビットカウンタからな
る表示データ供給手段、Ｓ１，Ｓ２，Ｓ３，Ｓ５はセレ
クタ、７はＰＬＬ回路、８はモニタ５に同期信号Ｈｓｙ
ｎｃ，Ｖｓｙｎｃを供給するためのタイミング生成回路
からなるタイミング生成手段、９はＣＰＵ、１０はＭＰ
Ｕインターフェイス回路、１１はレジスタ、１２は固定
値設定器、Ｓ４はセレクタである。
施の形態２を示すブロック図である。図において、１は
グラフィックスボード、２はフレームバッファ、３はル
ックアップテーブル（ＬＵＴ）、４はＤ／Ａ変換器、５
はＣＲＴからなるモニタ、６はｎビットカウンタからな
る表示データ供給手段、Ｓ１，Ｓ２，Ｓ３，Ｓ５はセレ
クタ、７はＰＬＬ回路、８はモニタ５に同期信号Ｈｓｙ
ｎｃ，Ｖｓｙｎｃを供給するためのタイミング生成回路
からなるタイミング生成手段、９はＣＰＵ、１０はＭＰ
Ｕインターフェイス回路、１１はレジスタ、１２は固定
値設定器、Ｓ４はセレクタである。
【００３０】テスト実行指令が発令されると、セレクタ
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５はＢ端子を選択する。こ
こで、ｎビットカウンタの出力をＡ［ｎ‐１；０］とす
る。カウンタ出力のＬＳＢであるＡ［０］だけを用い
て、ｎビットの信号Ｂ［ｎ‐１；０］＝｛Ａ［０］，Ａ
［０］，Ａ［０］，…Ａ［０］｝を生成する。
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５はＢ端子を選択する。こ
こで、ｎビットカウンタの出力をＡ［ｎ‐１；０］とす
る。カウンタ出力のＬＳＢであるＡ［０］だけを用い
て、ｎビットの信号Ｂ［ｎ‐１；０］＝｛Ａ［０］，Ａ
［０］，Ａ［０］，…Ａ［０］｝を生成する。
【００３１】つまり、この実施の形態２では、Ｄ／Ａ変
換器４に入力されるデータとして、ピクセル毎にＨ（フ
ルレベル），Ｌ（ゼロレベル）を繰り返すパターンを挿
入できる。ここで、Ｈ（フルレベル）のときは、白色を
表示し、Ｌ（ゼロレベル）のときは、黒色を表示する。
モニタ５には、縦ラインの黒線がピクセルおきに見え
る。
換器４に入力されるデータとして、ピクセル毎にＨ（フ
ルレベル），Ｌ（ゼロレベル）を繰り返すパターンを挿
入できる。ここで、Ｈ（フルレベル）のときは、白色を
表示し、Ｌ（ゼロレベル）のときは、黒色を表示する。
モニタ５には、縦ラインの黒線がピクセルおきに見え
る。
【００３２】Ｄ／Ａ変換器５の出力波形になまりがある
と、Ｈ（フルレベル）に達しないうちにＬ（ゼロレベ
ル）へ、Ｌ（ゼロレベル）に達しないうちにＨ（フルレ
ベル）へ変化しようとするため、濃い灰色と薄い灰色の
縞模様に見えたり、ひどい場合には、縞模様が確認でき
ない場合がある。縞模様が見えない場合においては、ｎ
ビットカウンタのＬＳＢよりも高位のビットを使用する
ことで、ピクセル周波数が何ＭＨｚまで表示できるか解
析することができる。さらに、ＭＳＢを用いることで、
オーバーシュート，アンダーシュートがＣＲＴモニタ５
に及ぼす影響も確認することができる。
と、Ｈ（フルレベル）に達しないうちにＬ（ゼロレベ
ル）へ、Ｌ（ゼロレベル）に達しないうちにＨ（フルレ
ベル）へ変化しようとするため、濃い灰色と薄い灰色の
縞模様に見えたり、ひどい場合には、縞模様が確認でき
ない場合がある。縞模様が見えない場合においては、ｎ
ビットカウンタのＬＳＢよりも高位のビットを使用する
ことで、ピクセル周波数が何ＭＨｚまで表示できるか解
析することができる。さらに、ＭＳＢを用いることで、
オーバーシュート，アンダーシュートがＣＲＴモニタ５
に及ぼす影響も確認することができる。
【００３３】この発明による実施の形態２によれば、デ
ィジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニ
タに供給するＤ／Ａ変換器４と、テストモードの実行指
令に応じて同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ５
に供給するタイミング生成回路８からなるタイミング生
成手段と、ノーマル動作時における一方の端子であるＡ
端子選択時にディジタルＲＧＢ信号をＤ／Ａ変換器４に
供給し、テストモードの実行指令に応じて他方の端子で
あるＢ端子を選択作動するセレクタＳ１，Ｓ２，Ｓ３，
Ｓ４，Ｓ５と、セレクタＳ５の他方の端子であるＢ端子
選択作動時にｎビットカウンタ６からのフルレベル
（Ｈ）信号とゼロレベル（Ｌ）信号とを交互に表示させ
る繰り返し信号を表示データとしてモニタ５に供給する
表示データ供給手段６とを設けたので、画質評価等のテ
ストを的確かつ簡易に行える表示システムを得ることが
できる。
ィジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニ
タに供給するＤ／Ａ変換器４と、テストモードの実行指
令に応じて同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ５
に供給するタイミング生成回路８からなるタイミング生
成手段と、ノーマル動作時における一方の端子であるＡ
端子選択時にディジタルＲＧＢ信号をＤ／Ａ変換器４に
供給し、テストモードの実行指令に応じて他方の端子で
あるＢ端子を選択作動するセレクタＳ１，Ｓ２，Ｓ３，
Ｓ４，Ｓ５と、セレクタＳ５の他方の端子であるＢ端子
選択作動時にｎビットカウンタ６からのフルレベル
（Ｈ）信号とゼロレベル（Ｌ）信号とを交互に表示させ
る繰り返し信号を表示データとしてモニタ５に供給する
表示データ供給手段６とを設けたので、画質評価等のテ
ストを的確かつ簡易に行える表示システムを得ることが
できる。
【００３４】実施の形態３．図３は、この発明による実
施の形態３を示すブロック図である。図において、１は
グラフィックスボード、２はフレームバッファ、３はル
ックアップテーブル（ＬＵＴ）、４はＤ／Ａ変換器、５
はＣＲＴからなるモニタ、６はｎビットカウンタ、６ａ
はＯＲゲートである。ｎビットカウンタ６およびＯＲゲ
ート６ａは表示データ供給手段を構成する。Ｓ１，Ｓ
２，Ｓ３，Ｓ５はセレクタ、７はＰＬＬ回路、８はモニ
タ５に同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃを供給するため
のタイミング生成回路からなるタイミング生成手段、９
はＣＰＵ、１０はＭＰＵインターフェイス回路、１１は
レジスタ、１２は固定値設定器、Ｓ４はセレクタであ
る。
施の形態３を示すブロック図である。図において、１は
グラフィックスボード、２はフレームバッファ、３はル
ックアップテーブル（ＬＵＴ）、４はＤ／Ａ変換器、５
はＣＲＴからなるモニタ、６はｎビットカウンタ、６ａ
はＯＲゲートである。ｎビットカウンタ６およびＯＲゲ
ート６ａは表示データ供給手段を構成する。Ｓ１，Ｓ
２，Ｓ３，Ｓ５はセレクタ、７はＰＬＬ回路、８はモニ
タ５に同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃを供給するため
のタイミング生成回路からなるタイミング生成手段、９
はＣＰＵ、１０はＭＰＵインターフェイス回路、１１は
レジスタ、１２は固定値設定器、Ｓ４はセレクタであ
る。
【００３５】この実施の形態３は、実施の形態１のｎビ
ットカウンタ６の下位（ｎ−４）ビットをＯＲゲート６
ａによって高電位に固定した例である。この実施の形態
３では、１６階調の絵をＣＲＴモニタ５に表示すること
ができる。
ットカウンタ６の下位（ｎ−４）ビットをＯＲゲート６
ａによって高電位に固定した例である。この実施の形態
３では、１６階調の絵をＣＲＴモニタ５に表示すること
ができる。
【００３６】テスト実行指令が発令された場合、セレク
タＳ１，Ｓ２，Ｓ３，Ｓ４はＢ端子を選択し、セレクタ
Ｓ５はＡ端子を選択し、ＯＲゲート６ａのテスト端子Ｔ
Ｔに信号値「１」を印加することによって、Ｄ／Ａ変換
器４から１６階調の信号が得られ、モニタ５に供給する
ことができる。
タＳ１，Ｓ２，Ｓ３，Ｓ４はＢ端子を選択し、セレクタ
Ｓ５はＡ端子を選択し、ＯＲゲート６ａのテスト端子Ｔ
Ｔに信号値「１」を印加することによって、Ｄ／Ａ変換
器４から１６階調の信号が得られ、モニタ５に供給する
ことができる。
【００３７】なお、実施の形態１と同様の機能を実現す
るには、セレクタＳ１，Ｓ２，Ｓ３はＢ端子を選択し、
セレクタＳ５はＡ端子を選択し、ＯＲゲート６ａのテス
ト端子ＴＴに信号値「０」を印加する。
るには、セレクタＳ１，Ｓ２，Ｓ３はＢ端子を選択し、
セレクタＳ５はＡ端子を選択し、ＯＲゲート６ａのテス
ト端子ＴＴに信号値「０」を印加する。
【００３８】同様に、実施の形態２と同様の機能を実現
するには、セレクタＳ１，Ｓ２，Ｓ３はＢ端子を選択
し、セレクタＳ５はＡ端子を選択し、ＯＲゲート６ａの
テスト端子ＴＴに信号値「０」を印加する。
するには、セレクタＳ１，Ｓ２，Ｓ３はＢ端子を選択
し、セレクタＳ５はＡ端子を選択し、ＯＲゲート６ａの
テスト端子ＴＴに信号値「０」を印加する。
【００３９】前述した実施の形態２では、Ｈ（フルレベ
ル）とＬ（ゼロレベル）のオーバーシュート，アンダー
シュートの影響を確認できたが、この実施の形態３の場
合は、中間的な電圧レベル移動でのオーバーシュート，
アンダーシュートがＣＲＴモニタ５に及ぼす影響を容易
に確認できる。また、中間的な電圧レベルが数ピクセル
ずつ維持されるので、ノイズがＣＲＴモニタ５に及ぼす
影響も容易に確認できる。
ル）とＬ（ゼロレベル）のオーバーシュート，アンダー
シュートの影響を確認できたが、この実施の形態３の場
合は、中間的な電圧レベル移動でのオーバーシュート，
アンダーシュートがＣＲＴモニタ５に及ぼす影響を容易
に確認できる。また、中間的な電圧レベルが数ピクセル
ずつ維持されるので、ノイズがＣＲＴモニタ５に及ぼす
影響も容易に確認できる。
【００４０】この発明による実施の形態３によれば、デ
ィジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニ
タに供給するＤ／Ａ変換器４と、テストモードの実行指
令に応じて同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ５
に供給するタイミング生成手段８と、ノーマル動作時に
おける一方の端子であるＡ端子選択時にディジタルＲＧ
Ｂ信号をＤ／Ａ変換器４に供給し、テストモードの実行
指令に応じて他方の端子であるＢ端子を選択作動するセ
レクタＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５と、セレクタの選
択作動時にｎビットカウンタからの１６階調のデータ信
号を表示データとしてモニタ５に供給するｎビットカウ
ンタ６およびＯＲゲート６ａからなる表示データ供給手
段とを設けたので、画質評価等のテストを的確かつ簡易
に行える表示システムを得ることができる。
ィジタルＲＧＢ信号をアナログＲＧＢ信号に変換しモニ
タに供給するＤ／Ａ変換器４と、テストモードの実行指
令に応じて同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃをモニタ５
に供給するタイミング生成手段８と、ノーマル動作時に
おける一方の端子であるＡ端子選択時にディジタルＲＧ
Ｂ信号をＤ／Ａ変換器４に供給し、テストモードの実行
指令に応じて他方の端子であるＢ端子を選択作動するセ
レクタＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５と、セレクタの選
択作動時にｎビットカウンタからの１６階調のデータ信
号を表示データとしてモニタ５に供給するｎビットカウ
ンタ６およびＯＲゲート６ａからなる表示データ供給手
段とを設けたので、画質評価等のテストを的確かつ簡易
に行える表示システムを得ることができる。
【００４１】実施の形態４．図４は、この発明による実
施の形態４を示すブロック図である。図４（ａ）は全体
構成を示すブロック図、図４（ｂ）はクロック生成回路
部分を示すブロック図である。これ以降の図では、説明
のためデータ線や回路をディジタルＲＧＢ信号における
Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅ毎に分けて説明する。
施の形態４を示すブロック図である。図４（ａ）は全体
構成を示すブロック図、図４（ｂ）はクロック生成回路
部分を示すブロック図である。これ以降の図では、説明
のためデータ線や回路をディジタルＲＧＢ信号における
Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅ毎に分けて説明する。
【００４２】図において、３ＲはＲｅｄ信号回路におけ
るルックアップテーブルＬＵＴ（Ｒｅｄ）、３ＧはＧｒ
ｅｅｎ信号回路におけるルックアップテーブルＬＵＴ
（Ｇｒｅｅｎ）、３ＢはＢｌｕｅ信号回路におけるルッ
クアップテーブルＬＵＴ（Ｂｌｕｅ）である。４ＲはＲ
ｅｄ信号回路におけるＤ／Ａ変換器、４ＧはＧｒｅｅｎ
信号回路におけるＤ／Ａ変換器、４ＢはＢｌｕｅ信号回
路におけるＤ／Ａ変換器である。１３ＲはＲｅｄ信号回
路におけるデータ処理回路、１３ＧはＧｒｅｅｎ信号回
路におけるデータ処理回路、１３ＢはＢｌｕｅ信号回路
におけるデータ処理回路である。１０はＭＰＵインター
フェイス回路、１１はレジスタ、１４はテストアドレス
発生カウンタ、Ｓ６はセレクタ、１５は比較回路、１６
は遅延回路、１７は不一致検知フラグからなる保持手段
である。図４（ｂ）において、１８はクロック生成回路
である。
るルックアップテーブルＬＵＴ（Ｒｅｄ）、３ＧはＧｒ
ｅｅｎ信号回路におけるルックアップテーブルＬＵＴ
（Ｇｒｅｅｎ）、３ＢはＢｌｕｅ信号回路におけるルッ
クアップテーブルＬＵＴ（Ｂｌｕｅ）である。４ＲはＲ
ｅｄ信号回路におけるＤ／Ａ変換器、４ＧはＧｒｅｅｎ
信号回路におけるＤ／Ａ変換器、４ＢはＢｌｕｅ信号回
路におけるＤ／Ａ変換器である。１３ＲはＲｅｄ信号回
路におけるデータ処理回路、１３ＧはＧｒｅｅｎ信号回
路におけるデータ処理回路、１３ＢはＢｌｕｅ信号回路
におけるデータ処理回路である。１０はＭＰＵインター
フェイス回路、１１はレジスタ、１４はテストアドレス
発生カウンタ、Ｓ６はセレクタ、１５は比較回路、１６
は遅延回路、１７は不一致検知フラグからなる保持手段
である。図４（ｂ）において、１８はクロック生成回路
である。
【００４３】図中のデータ処理回路１３Ｒ，１３Ｇ，１
３Ｂは、実施の形態１ないし実施の形態３にて開示され
た回路を含んでいてもよい。
３Ｂは、実施の形態１ないし実施の形態３にて開示され
た回路を含んでいてもよい。
【００４４】クロック生成回路は入力クロックＣＬＫＩ
Ｎから内部クロックＰＣＬＫを生成するが、多くの場合
はＰＬＬの機能や入力クロックを逓倍して高速クロック
を生成する機能として用いる。また、ＬＵＴ：３Ｒ，３
Ｇ，３Ｂはクロックに非同期でアドレスが入れば、すぐ
にデータを出力できるものとする。
Ｎから内部クロックＰＣＬＫを生成するが、多くの場合
はＰＬＬの機能や入力クロックを逓倍して高速クロック
を生成する機能として用いる。また、ＬＵＴ：３Ｒ，３
Ｇ，３Ｂはクロックに非同期でアドレスが入れば、すぐ
にデータを出力できるものとする。
【００４５】テスト実行指令が発令されると、セレクタ
Ｓ６はそのＢ端子を選択する。ここでは、説明の簡単の
ためＬＵＴ（Ｒｅｄ）：３Ｒにテスト用入力ベクターを
書き込み、ＬＵＴ（Ｂｌｕｅ）：３Ｂに期待値ベクター
を書き込み、ＬＵＴ（Ｇｒｅｅｎ）：３Ｇを使用しない
こととする。
Ｓ６はそのＢ端子を選択する。ここでは、説明の簡単の
ためＬＵＴ（Ｒｅｄ）：３Ｒにテスト用入力ベクターを
書き込み、ＬＵＴ（Ｂｌｕｅ）：３Ｂに期待値ベクター
を書き込み、ＬＵＴ（Ｇｒｅｅｎ）：３Ｇを使用しない
こととする。
【００４６】この実施の形態の動作説明のためにタイミ
ング図５を用いて説明する。ここでは、図４（ｂ）に示
すクロック生成回路１８が入力クロックＣＬＫＩＮを４
逓倍し内部クロックＰＣＬＫを生成すると仮定する。
ング図５を用いて説明する。ここでは、図４（ｂ）に示
すクロック生成回路１８が入力クロックＣＬＫＩＮを４
逓倍し内部クロックＰＣＬＫを生成すると仮定する。
【００４７】まず、ＭＰＵインターフェイス回路１０の
テスト用レジスタ１１にテストスタートを指示する。す
ると、テストアドレス発生カウンタ１４と不一致検知フ
ラグ１７が動作可能となる。続く内部クロックＰＣＬＫ
の立ち上がりでテストアドレス発生カウンタ１４がカウ
ントを開始すると、そのカウンタ出力はＬＵＴのアドレ
スとなって、ＬＵＴ（Ｒｅｄ）：３Ｒからはテスト用入
力ベクターが出力され、ＬＵＴ（Ｂｌｕｅ）：３Ｂから
は期待値ベクターが出力される。
テスト用レジスタ１１にテストスタートを指示する。す
ると、テストアドレス発生カウンタ１４と不一致検知フ
ラグ１７が動作可能となる。続く内部クロックＰＣＬＫ
の立ち上がりでテストアドレス発生カウンタ１４がカウ
ントを開始すると、そのカウンタ出力はＬＵＴのアドレ
スとなって、ＬＵＴ（Ｒｅｄ）：３Ｒからはテスト用入
力ベクターが出力され、ＬＵＴ（Ｂｌｕｅ）：３Ｂから
は期待値ベクターが出力される。
【００４８】ＬＵＴ（Ｒｅｄ）：３Ｒから出力されたテ
スト用入力ベクターは、データ処理回路１３Ｒを経てＤ
／Ａ変換器４Ｒに出力されると同時に、比較回路１５に
入力され、比較回路１５にて遅延回路１６を経た期待値
ベクターと比較される。比較結果が一致していれば何も
起きない。
スト用入力ベクターは、データ処理回路１３Ｒを経てＤ
／Ａ変換器４Ｒに出力されると同時に、比較回路１５に
入力され、比較回路１５にて遅延回路１６を経た期待値
ベクターと比較される。比較結果が一致していれば何も
起きない。
【００４９】ＬＵＴ：３Ｒやデータ処理回路１３Ｒが故
障ないしは内部クロックＰＣＬＫに追従できないと、比
較回路１５は不一致検知結果を出力する。例では、テス
トアドレス発生カウンタ１４が「３」までカウントアッ
プした時に起り、次のサイクルで不一致検知フラグ１７
からなる保持手段に格納される。一度不一致が起これ
ば、テストスタート信号を入力にしてデータクリアにす
るまで不一致検知フラグ１７が結果を保持するので、内
部クロックＰＣＬＫに比べ十分遅い速度で不一致検知フ
ラグ１７を確認すれば、この表示システムが高速動作す
るかどうかがわかる。
障ないしは内部クロックＰＣＬＫに追従できないと、比
較回路１５は不一致検知結果を出力する。例では、テス
トアドレス発生カウンタ１４が「３」までカウントアッ
プした時に起り、次のサイクルで不一致検知フラグ１７
からなる保持手段に格納される。一度不一致が起これ
ば、テストスタート信号を入力にしてデータクリアにす
るまで不一致検知フラグ１７が結果を保持するので、内
部クロックＰＣＬＫに比べ十分遅い速度で不一致検知フ
ラグ１７を確認すれば、この表示システムが高速動作す
るかどうかがわかる。
【００５０】以上のように、データ処理回路出力やＤ／
Ａ変換器を直接評価しないので高速テストをする必要が
なく、内部クロックＰＣＬＫに比べ十分遅い速度でテス
トできる。
Ａ変換器を直接評価しないので高速テストをする必要が
なく、内部クロックＰＣＬＫに比べ十分遅い速度でテス
トできる。
【００５１】なお、この実施の形態ではＬＵＴ（Ｒｅ
ｄ）がテスト用入力ベクターを持ちＬＵＴ（Ｂｌｕｅ）
が期待値ベクターを持つという、最低限のシステムを紹
介したが、ＬＵＴ（Ｇｒｅｅｎ）やＬＵＴ（Ｂｌｕｅ）
もテストできる構成にしてもよい。
ｄ）がテスト用入力ベクターを持ちＬＵＴ（Ｂｌｕｅ）
が期待値ベクターを持つという、最低限のシステムを紹
介したが、ＬＵＴ（Ｇｒｅｅｎ）やＬＵＴ（Ｂｌｕｅ）
もテストできる構成にしてもよい。
【００５２】この発明による実施の形態４によれば、デ
ィジタルＲＧＢ信号をそれぞれ処理する第１，第２，第
３のデータ処理回路１３Ｒ，１３Ｇ，１３Ｂと、第１，
第２，第３のデータ処理回路１３Ｒ，１３Ｇ，１３Ｂに
それぞれ処理入力を印加するための第１，第２，第３の
ルックアップテーブル３Ｒ，３Ｇ，３Ｂからなる処理入
力手段と、第１のデータ処理回路１３Ｒの出力を一方の
入力端子に受け、第２または第３のルックアップテーブ
ル３Ｂからなる処理入力手段からの出力を遅延回路１６
を介して他方の入力端子に受ける比較回路１５と、比較
回路１５の不一致結果を保持する不一致検知フラグ１７
からなる保持手段と、テストアドレスを発生するテスト
アドレス発生カウンタ１４からなるテストアドレス発生
手段と、テスト実行指令に応じてテストアドレス発生カ
ウンタ１４からなるテストアドレス発生手段のテストア
ドレスを選択するセレクタＳ６とを備え、第１のルック
アップテーブル３Ｒからなる処理入力手段に入力データ
を書き込み、第２または第３のルックアップテーブル３
Ｂからなる処理入力手段に被観測回路の動作期待値を書
き込むとともに、セレクタＳ６の選択動作に応じて前記
テストアドレスに従い入力データを第１のルックアップ
テーブル３Ｒからなる処理入力手段から第１のデータ処
理回路３Ｒに印加し、動作期待値が書き込まれた第２ま
たは第３のルックアップテーブル３Ｂからなる処理入力
手段から遅延回路１６を介して比較回路１５に動作期待
値を印加して、第１のデータ処理回路３Ｒの出力である
テスト結果を比較回路１５により前記動作期待値と比較
することによって自己テストを行うようにしたので、デ
ータ処理回路３Ｒ等の回路テストを的確かつ簡易に行え
る表示システムを得ることができる。
ィジタルＲＧＢ信号をそれぞれ処理する第１，第２，第
３のデータ処理回路１３Ｒ，１３Ｇ，１３Ｂと、第１，
第２，第３のデータ処理回路１３Ｒ，１３Ｇ，１３Ｂに
それぞれ処理入力を印加するための第１，第２，第３の
ルックアップテーブル３Ｒ，３Ｇ，３Ｂからなる処理入
力手段と、第１のデータ処理回路１３Ｒの出力を一方の
入力端子に受け、第２または第３のルックアップテーブ
ル３Ｂからなる処理入力手段からの出力を遅延回路１６
を介して他方の入力端子に受ける比較回路１５と、比較
回路１５の不一致結果を保持する不一致検知フラグ１７
からなる保持手段と、テストアドレスを発生するテスト
アドレス発生カウンタ１４からなるテストアドレス発生
手段と、テスト実行指令に応じてテストアドレス発生カ
ウンタ１４からなるテストアドレス発生手段のテストア
ドレスを選択するセレクタＳ６とを備え、第１のルック
アップテーブル３Ｒからなる処理入力手段に入力データ
を書き込み、第２または第３のルックアップテーブル３
Ｂからなる処理入力手段に被観測回路の動作期待値を書
き込むとともに、セレクタＳ６の選択動作に応じて前記
テストアドレスに従い入力データを第１のルックアップ
テーブル３Ｒからなる処理入力手段から第１のデータ処
理回路３Ｒに印加し、動作期待値が書き込まれた第２ま
たは第３のルックアップテーブル３Ｂからなる処理入力
手段から遅延回路１６を介して比較回路１５に動作期待
値を印加して、第１のデータ処理回路３Ｒの出力である
テスト結果を比較回路１５により前記動作期待値と比較
することによって自己テストを行うようにしたので、デ
ータ処理回路３Ｒ等の回路テストを的確かつ簡易に行え
る表示システムを得ることができる。
【００５３】実施の形態５．図６は、この発明による実
施の形態５を示すブロック図である。図６（ａ）は全体
構成を示すブロック図、図６（ｂ）はクロック生成回路
部分を示すブロック図である。
施の形態５を示すブロック図である。図６（ａ）は全体
構成を示すブロック図、図６（ｂ）はクロック生成回路
部分を示すブロック図である。
【００５４】図において、３ＲはＲｅｄ信号回路におけ
るルックアップテーブルＬＵＴ（Ｒｅｄ）、３ＧはＧｒ
ｅｅｎ信号回路におけるルックアップテーブルＬＵＴ
（Ｇｒｅｅｎ）、３ＢはＢｌｕｅ信号回路におけるルッ
クアップテーブルＬＵＴ（Ｂｌｕｅ）である。４ＲはＲ
ｅｄ信号回路におけるＤ／Ａ変換器、４ＧはＧｒｅｅｎ
信号回路におけるＤ／Ａ変換器、４ＢはＢｌｕｅ信号回
路におけるＤ／Ａ変換器である。１３ＲはＲｅｄ信号回
路におけるデータ処理回路、１３ＧはＧｒｅｅｎ信号回
路におけるデータ処理回路、１３ＢはＢｌｕｅ信号回路
におけるデータ処理回路である。１０はＭＰＵインター
フェイス回路、１１はレジスタ、１４はテストアドレス
発生カウンタ、１９はスタート位置変更回路、２０は加
算器、Ｓ６はセレクタ、２１はラッチ信号発生回路、２
２はラッチ回路である。図６（ｂ）において、１８はク
ロック生成回路である。
るルックアップテーブルＬＵＴ（Ｒｅｄ）、３ＧはＧｒ
ｅｅｎ信号回路におけるルックアップテーブルＬＵＴ
（Ｇｒｅｅｎ）、３ＢはＢｌｕｅ信号回路におけるルッ
クアップテーブルＬＵＴ（Ｂｌｕｅ）である。４ＲはＲ
ｅｄ信号回路におけるＤ／Ａ変換器、４ＧはＧｒｅｅｎ
信号回路におけるＤ／Ａ変換器、４ＢはＢｌｕｅ信号回
路におけるＤ／Ａ変換器である。１３ＲはＲｅｄ信号回
路におけるデータ処理回路、１３ＧはＧｒｅｅｎ信号回
路におけるデータ処理回路、１３ＢはＢｌｕｅ信号回路
におけるデータ処理回路である。１０はＭＰＵインター
フェイス回路、１１はレジスタ、１４はテストアドレス
発生カウンタ、１９はスタート位置変更回路、２０は加
算器、Ｓ６はセレクタ、２１はラッチ信号発生回路、２
２はラッチ回路である。図６（ｂ）において、１８はク
ロック生成回路である。
【００５５】テスト実行指令が発令されると、セレクタ
Ｓ６はＢ端子を選択する。この実施の形態の動作説明の
ためにタイミング図７を用いて説明する。ここでは、ク
ロック生成回路が入力クロックＣＬＫＩＮを４逓倍し内
部クロックＰＣＬＫを生成すると仮定する。
Ｓ６はＢ端子を選択する。この実施の形態の動作説明の
ためにタイミング図７を用いて説明する。ここでは、ク
ロック生成回路が入力クロックＣＬＫＩＮを４逓倍し内
部クロックＰＣＬＫを生成すると仮定する。
【００５６】ラッチ信号発生回路２１はテストアドレス
発生カウンタ１４の下位２ビットをデコードし、下位２
ビットが共にＨレベルのときにラッチ信号を発生すると
する。すなわち、カウンタが３，７，Ｂ，Ｆ…のとき、
４サイクルの１回ラッチ信号を発生する。
発生カウンタ１４の下位２ビットをデコードし、下位２
ビットが共にＨレベルのときにラッチ信号を発生すると
する。すなわち、カウンタが３，７，Ｂ，Ｆ…のとき、
４サイクルの１回ラッチ信号を発生する。
【００５７】予めスタート位置変更回路１９にスタート
位置変更値「２」を設定しておく。続いてＭＰＵインタ
ーフェイス回路１０のテスト用レジスタ１１にテストス
タートを指示すると、テストアドレス発生カウンタ１４
がカウントを開始する。カウンタ出力とスタート位置変
更値「２」との加算結果がテストアドレスとなっている
ので、ＬＵＴ：３Ｒはアドレス「２」のデータから出力
を開始する。
位置変更値「２」を設定しておく。続いてＭＰＵインタ
ーフェイス回路１０のテスト用レジスタ１１にテストス
タートを指示すると、テストアドレス発生カウンタ１４
がカウントを開始する。カウンタ出力とスタート位置変
更値「２」との加算結果がテストアドレスとなっている
ので、ＬＵＴ：３Ｒはアドレス「２」のデータから出力
を開始する。
【００５８】先に述べたように４サイクルに１回ラッチ
信号が発生するので、ラッチ回路２２は、４番目のデー
タ，８番目のデータ，１２番目のデータ…をラッチして
いく。外部から、このラッチ回路２２の出力をテストす
ることで、ＬＵＴ：３Ｒのアドレス５，９，Ｄ番地…を
観測できる。一旦テストスタート信号をＬ入力にしてデ
ータクリアにし、スターと位置変更回路にスタート位置
変更値「３」を設定して、再度テストを開始すれば、Ｌ
ＵＴ：３Ｒのアドレス６，Ａ，Ｅ番地…を観測できる。
このようにスタート位置変更回路１９の設定を順次変更
することで全アドレスを網羅してテストが可能となる。
信号が発生するので、ラッチ回路２２は、４番目のデー
タ，８番目のデータ，１２番目のデータ…をラッチして
いく。外部から、このラッチ回路２２の出力をテストす
ることで、ＬＵＴ：３Ｒのアドレス５，９，Ｄ番地…を
観測できる。一旦テストスタート信号をＬ入力にしてデ
ータクリアにし、スターと位置変更回路にスタート位置
変更値「３」を設定して、再度テストを開始すれば、Ｌ
ＵＴ：３Ｒのアドレス６，Ａ，Ｅ番地…を観測できる。
このようにスタート位置変更回路１９の設定を順次変更
することで全アドレスを網羅してテストが可能となる。
【００５９】以上のように、この例では４サイクルに１
回ラッチするようにしているので、内部クロックに対し
て１／４遅くテストすることが可能になる。
回ラッチするようにしているので、内部クロックに対し
て１／４遅くテストすることが可能になる。
【００６０】この発明による実施の形態５によれば、テ
スト実行指令に応じて所期のサイクルでテストアドレス
を発生するテストアドレス発生カウンタ１４からなるテ
ストアドレス発生手段と、テストアドレス発生カウンタ
１４からなるテストアドレス発生手段のテストアドレス
にテストアドレスのスタート位置を変更できるスタート
位置変更回路１９からなるアドレス変更手段の出力を加
算し変更後のアドレスを出力する加算器２０と、テスト
実行指令に応じて加算器２０の出力としてのテストアド
レスをルックアップテーブルＬＵＴ:３Ｒ，３Ｇ，３Ｂ
からなる処理入力手段に印加するセレクタＳ６と、前記
テストアドレス発生手段によるテストサイクルの所定回
数毎にラッチ信号を発生するラッチ信号発生回路２１
と、ラッチ信号発生回路２１の出力に応じて前記テスト
アドレスの前記処理入力手段への印加によるデータ処理
回路１３Ｒ，１３Ｇ，１３Ｂの出力を保持するラッチ回
路２２からなる保持手段とを備え、ラッチ回路２２から
なる保持手段により保持された出力によってテスト結果
を得るようにしたので、比較的高速の内部動作を外部か
ら比較的低速で確認でき、回路テストを的確かつ簡易に
行える、表示制御装置を用いた、表示システムを得るこ
とができる。
スト実行指令に応じて所期のサイクルでテストアドレス
を発生するテストアドレス発生カウンタ１４からなるテ
ストアドレス発生手段と、テストアドレス発生カウンタ
１４からなるテストアドレス発生手段のテストアドレス
にテストアドレスのスタート位置を変更できるスタート
位置変更回路１９からなるアドレス変更手段の出力を加
算し変更後のアドレスを出力する加算器２０と、テスト
実行指令に応じて加算器２０の出力としてのテストアド
レスをルックアップテーブルＬＵＴ:３Ｒ，３Ｇ，３Ｂ
からなる処理入力手段に印加するセレクタＳ６と、前記
テストアドレス発生手段によるテストサイクルの所定回
数毎にラッチ信号を発生するラッチ信号発生回路２１
と、ラッチ信号発生回路２１の出力に応じて前記テスト
アドレスの前記処理入力手段への印加によるデータ処理
回路１３Ｒ，１３Ｇ，１３Ｂの出力を保持するラッチ回
路２２からなる保持手段とを備え、ラッチ回路２２から
なる保持手段により保持された出力によってテスト結果
を得るようにしたので、比較的高速の内部動作を外部か
ら比較的低速で確認でき、回路テストを的確かつ簡易に
行える、表示制御装置を用いた、表示システムを得るこ
とができる。
【００６１】実施の形態６．図８は、この発明による実
施の形態５を示すブロック図である。図８（ａ）は全体
構成を示すブロック図、図８（ｂ）はクロック生成回路
部分を示すブロック図である。
施の形態５を示すブロック図である。図８（ａ）は全体
構成を示すブロック図、図８（ｂ）はクロック生成回路
部分を示すブロック図である。
【００６２】図において、３ＲはＲｅｄ信号回路におけ
るルックアップテーブルＬＵＴ（Ｒｅｄ）、３ＧはＧｒ
ｅｅｎ信号回路におけるルックアップテーブルＬＵＴ
（Ｇｒｅｅｎ）、３ＢはＢｌｕｅ信号回路におけるルッ
クアップテーブルＬＵＴ（Ｂｌｕｅ）である。４ＲはＲ
ｅｄ信号回路におけるＤ／Ａ変換器、４ＧはＧｒｅｅｎ
信号回路におけるＤ／Ａ変換器、４ＢはＢｌｕｅ信号回
路におけるＤ／Ａ変換器である。１３ＲはＲｅｄ信号回
路におけるデータ処理回路、１３ＧはＧｒｅｅｎ信号回
路におけるデータ処理回路、１３ＢはＢｌｕｅ信号回路
におけるデータ処理回路である。１０はＭＰＵインター
フェイス回路、１１はレジスタ、１４はテストアドレス
発生カウンタ、Ｓ６はセレクタ、２１はラッチ信号発生
回路、２２はラッチ回路、２３はｎ＋１進カウンタであ
る。図８（ｂ）において、１８はクロック生成回路であ
る。
るルックアップテーブルＬＵＴ（Ｒｅｄ）、３ＧはＧｒ
ｅｅｎ信号回路におけるルックアップテーブルＬＵＴ
（Ｇｒｅｅｎ）、３ＢはＢｌｕｅ信号回路におけるルッ
クアップテーブルＬＵＴ（Ｂｌｕｅ）である。４ＲはＲ
ｅｄ信号回路におけるＤ／Ａ変換器、４ＧはＧｒｅｅｎ
信号回路におけるＤ／Ａ変換器、４ＢはＢｌｕｅ信号回
路におけるＤ／Ａ変換器である。１３ＲはＲｅｄ信号回
路におけるデータ処理回路、１３ＧはＧｒｅｅｎ信号回
路におけるデータ処理回路、１３ＢはＢｌｕｅ信号回路
におけるデータ処理回路である。１０はＭＰＵインター
フェイス回路、１１はレジスタ、１４はテストアドレス
発生カウンタ、Ｓ６はセレクタ、２１はラッチ信号発生
回路、２２はラッチ回路、２３はｎ＋１進カウンタであ
る。図８（ｂ）において、１８はクロック生成回路であ
る。
【００６３】テスト実行指令が発令されると、セレクタ
Ｓ６はＢ端子を選択する。この実施の形態の動作説明の
ためにタイミング図９を用いて説明する。ここでは、ク
ロック生成回路が入力クロックＣＬＫＩＮを４逓倍し内
部クロックＰＣＬＫを生成すると仮定する。さらに、ｎ
＋１進カウンタ２３を３進カウンタとし、ラッチ信号発
生回路２１は３進カウンタ出力をデコードし、値が
「２」のときにラッチ信号を発生するとする。すなわ
ち、３サイクルに１回ラッチ信号を発生する。また、テ
ストアドレス発生カウンタ１４を８ビットカウンタとす
る。
Ｓ６はＢ端子を選択する。この実施の形態の動作説明の
ためにタイミング図９を用いて説明する。ここでは、ク
ロック生成回路が入力クロックＣＬＫＩＮを４逓倍し内
部クロックＰＣＬＫを生成すると仮定する。さらに、ｎ
＋１進カウンタ２３を３進カウンタとし、ラッチ信号発
生回路２１は３進カウンタ出力をデコードし、値が
「２」のときにラッチ信号を発生するとする。すなわ
ち、３サイクルに１回ラッチ信号を発生する。また、テ
ストアドレス発生カウンタ１４を８ビットカウンタとす
る。
【００６４】ＭＰＵインターフェイス回路１０のテスト
用レジスタ１１にテストスタートを指示すると、テスト
アドレス発生カウンタ１４と３進カウンタ２３が共にカ
ウントを開始する。ＬＵＴ：３Ｒはアドレス「０」のデ
ータから出力を開始する。
用レジスタ１１にテストスタートを指示すると、テスト
アドレス発生カウンタ１４と３進カウンタ２３が共にカ
ウントを開始する。ＬＵＴ：３Ｒはアドレス「０」のデ
ータから出力を開始する。
【００６５】先に述べたように３サイクルに１回ラッチ
信号が発生するので、ラッチ回路２２は３番目のデー
タ，６番目のデータ，９番目のデータ…とラッチしてい
く。外部から、このラッチ回路２２の出力をテストする
ことで、ＬＵＴ：３Ｒのアドレス２，５，８番地…を観
測できる。テストアドレス発生カウンタ１４は８ビット
カウンタと仮定しているので、「２５６」クロック後に
一旦「０」に戻ってからカウントアップする。テストア
ドレスが１巡する直前に、ラッチは２５５番目のデー
タ、すなわちＬＵＴ：３Ｒのアドレス２５４番地をラッ
チする。
信号が発生するので、ラッチ回路２２は３番目のデー
タ，６番目のデータ，９番目のデータ…とラッチしてい
く。外部から、このラッチ回路２２の出力をテストする
ことで、ＬＵＴ：３Ｒのアドレス２，５，８番地…を観
測できる。テストアドレス発生カウンタ１４は８ビット
カウンタと仮定しているので、「２５６」クロック後に
一旦「０」に戻ってからカウントアップする。テストア
ドレスが１巡する直前に、ラッチは２５５番目のデー
タ、すなわちＬＵＴ：３Ｒのアドレス２５４番地をラッ
チする。
【００６６】テストアドレスが１巡した直後はスタート
時とは異なり、ラッチは２番目のデータ、すなわちＬＵ
Ｔ：３Ｒのアドレス１番地からラッチを始める。同様
に、テストアドレスが２巡した直後も、ラッチはこれま
でとは異なる０番地からラッチを始め、テストアドレス
が３巡したところで全アドレスをラッチする。
時とは異なり、ラッチは２番目のデータ、すなわちＬＵ
Ｔ：３Ｒのアドレス１番地からラッチを始める。同様
に、テストアドレスが２巡した直後も、ラッチはこれま
でとは異なる０番地からラッチを始め、テストアドレス
が３巡したところで全アドレスをラッチする。
【００６７】以上のように、奇数回に１回ラッチするよ
うにしたことで、１度のテストで全アドレスを網羅して
テストが可能となる。またこの例では３サイクルに１回
ラッチするようにしているので、内部クロックに対して
１／３遅くテストすることが可能になる。
うにしたことで、１度のテストで全アドレスを網羅して
テストが可能となる。またこの例では３サイクルに１回
ラッチするようにしているので、内部クロックに対して
１／３遅くテストすることが可能になる。
【００６８】この発明による実施の形態６によれば、テ
スト実行指令に応じて所期のサイクルでテストアドレス
を発生するテストアドレス発生カウンタ１４からなるテ
ストアドレス発生手段と、前記テスト実行指令に応じて
入力を受けるｎ＋１進カウンタ２３と、ｎ＋１進カウン
タ２３からの出力をデコードしテストアドレス発生カウ
ンタ１４からなるテストアドレス発生手段によるテスト
サイクルの奇数回数毎にラッチ信号を発生するラッチ信
号発生回路２１と、ラッチ信号発生回路２１の出力に応
じて前記テストアドレスのルックアップテーブルＬＵ
Ｔ:３Ｒ，３Ｇ，３Ｂからなる処理入力手段への印加に
よるデータ処理回路１３Ｒ，１３Ｇ，１３Ｂの出力を保
持するラッチ回路２２からなる保持手段とを備え、ラッ
チ回路２２からなる保持手段により保持された出力によ
ってテスト結果を得るようにしたので、比較的高速の内
部動作を外部から比較的低速で確認できるとともに、１
度の設定によるテスト実行で全アドレスを網羅でき、回
路テストを的確かつ簡易に行える、表示制御装置を用い
た、表示システムを得ることができる。
スト実行指令に応じて所期のサイクルでテストアドレス
を発生するテストアドレス発生カウンタ１４からなるテ
ストアドレス発生手段と、前記テスト実行指令に応じて
入力を受けるｎ＋１進カウンタ２３と、ｎ＋１進カウン
タ２３からの出力をデコードしテストアドレス発生カウ
ンタ１４からなるテストアドレス発生手段によるテスト
サイクルの奇数回数毎にラッチ信号を発生するラッチ信
号発生回路２１と、ラッチ信号発生回路２１の出力に応
じて前記テストアドレスのルックアップテーブルＬＵ
Ｔ:３Ｒ，３Ｇ，３Ｂからなる処理入力手段への印加に
よるデータ処理回路１３Ｒ，１３Ｇ，１３Ｂの出力を保
持するラッチ回路２２からなる保持手段とを備え、ラッ
チ回路２２からなる保持手段により保持された出力によ
ってテスト結果を得るようにしたので、比較的高速の内
部動作を外部から比較的低速で確認できるとともに、１
度の設定によるテスト実行で全アドレスを網羅でき、回
路テストを的確かつ簡易に行える、表示制御装置を用い
た、表示システムを得ることができる。
【００６９】
【発明の効果】第１の発明によれば、テストモードの実
行指令に応じて同期信号をモニタに供給するタイミング
生成手段と、前記実行指令に応じてインクリメントデー
タを表示データとして前記モニタに供給する表示データ
供給手段とを設けたので、画質評価等のテストを的確か
つ簡易に行える表示システムを得ることができる。
行指令に応じて同期信号をモニタに供給するタイミング
生成手段と、前記実行指令に応じてインクリメントデー
タを表示データとして前記モニタに供給する表示データ
供給手段とを設けたので、画質評価等のテストを的確か
つ簡易に行える表示システムを得ることができる。
【００７０】第２の発明によれば、ディジタルＲＧＢ信
号をアナログＲＧＢ信号に変換しモニタに供給するＤ／
Ａ変換器と、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、ノーマル動
作時にディジタルＲＧＢ信号を前記Ｄ／Ａ変換器に供給
し、テストモードの実行指令に応じて選択作動するセレ
クタと、前記セレクタの選択作動時にｎビットカウンタ
からのインクリメントデータを表示データとして前記モ
ニタに供給する表示データ供給手段とを設けたので、画
質評価等のテストを的確かつ簡易に行える表示システム
を得ることができる。
号をアナログＲＧＢ信号に変換しモニタに供給するＤ／
Ａ変換器と、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、ノーマル動
作時にディジタルＲＧＢ信号を前記Ｄ／Ａ変換器に供給
し、テストモードの実行指令に応じて選択作動するセレ
クタと、前記セレクタの選択作動時にｎビットカウンタ
からのインクリメントデータを表示データとして前記モ
ニタに供給する表示データ供給手段とを設けたので、画
質評価等のテストを的確かつ簡易に行える表示システム
を得ることができる。
【００７１】第３の発明によれば、テストモードの実行
指令に応じて同期信号をモニタに供給するタイミング生
成手段と、前記実行指令に応じてフルレベル信号とゼロ
レベル信号とを交互に表示させる繰り返し信号を表示デ
ータとして前記モニタに供給する表示データ供給手段と
を設けたので、画質評価等のテストを的確かつ簡易に行
える表示システムを得ることができる。
指令に応じて同期信号をモニタに供給するタイミング生
成手段と、前記実行指令に応じてフルレベル信号とゼロ
レベル信号とを交互に表示させる繰り返し信号を表示デ
ータとして前記モニタに供給する表示データ供給手段と
を設けたので、画質評価等のテストを的確かつ簡易に行
える表示システムを得ることができる。
【００７２】第４の発明によれば、ディジタルＲＧＢ信
号をアナログＲＧＢ信号に変換しモニタに供給するＤ／
Ａ変換器と、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、ノーマル動
作時にディジタルＲＧＢ信号を前記Ｄ／Ａ変換器に供給
し、テストモードの実行指令に応じて選択作動するセレ
クタと、前記セレクタの選択作動時にｎビットカウンタ
からのフルレベル信号とゼロレベル信号とを交互に表示
させる繰り返し信号を表示データとして前記モニタに供
給する表示データ供給手段とを設けたので、画質評価等
のテストを的確かつ簡易に行える表示システムを得るこ
とができる。
号をアナログＲＧＢ信号に変換しモニタに供給するＤ／
Ａ変換器と、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、ノーマル動
作時にディジタルＲＧＢ信号を前記Ｄ／Ａ変換器に供給
し、テストモードの実行指令に応じて選択作動するセレ
クタと、前記セレクタの選択作動時にｎビットカウンタ
からのフルレベル信号とゼロレベル信号とを交互に表示
させる繰り返し信号を表示データとして前記モニタに供
給する表示データ供給手段とを設けたので、画質評価等
のテストを的確かつ簡易に行える表示システムを得るこ
とができる。
【００７３】第５の発明によれば、テストモードの実行
指令に応じて同期信号をモニタに供給するタイミング生
成手段と、前記実行指令に応じて１６階調のデータ信号
を表示データとして前記モニタに供給する表示データ供
給手段とを設けたので、画質評価等のテストを的確かつ
簡易に行える表示システムを得ることができる。
指令に応じて同期信号をモニタに供給するタイミング生
成手段と、前記実行指令に応じて１６階調のデータ信号
を表示データとして前記モニタに供給する表示データ供
給手段とを設けたので、画質評価等のテストを的確かつ
簡易に行える表示システムを得ることができる。
【００７４】第６の発明によれば、ディジタルＲＧＢ信
号をアナログＲＧＢ信号に変換しモニタに供給するＤ／
Ａ変換器と、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、ノーマル動
作時にディジタルＲＧＢ信号を前記Ｄ／Ａ変換器に供給
し、テストモードの実行指令に応じて選択作動するセレ
クタと、前記セレクタの選択作動時にｎビットカウンタ
からの１６階調のデータ信号を表示データとして前記モ
ニタに供給する表示データ供給手段とを設けたので、画
質評価等のテストを的確かつ簡易に行える表示システム
を得ることができる。
号をアナログＲＧＢ信号に変換しモニタに供給するＤ／
Ａ変換器と、テストモードの実行指令に応じて同期信号
をモニタに供給するタイミング生成手段と、ノーマル動
作時にディジタルＲＧＢ信号を前記Ｄ／Ａ変換器に供給
し、テストモードの実行指令に応じて選択作動するセレ
クタと、前記セレクタの選択作動時にｎビットカウンタ
からの１６階調のデータ信号を表示データとして前記モ
ニタに供給する表示データ供給手段とを設けたので、画
質評価等のテストを的確かつ簡易に行える表示システム
を得ることができる。
【００７５】第７の発明によれば、テストモードの実行
指令に応じて同期信号をモニタに供給するタイミング生
成手段と、前記実行指令に応じてｎビットカウンタの出
力を表示データとして前記モニタに供給する表示データ
供給手段とを設けたので、画質評価等のテストを的確か
つ簡易に行える表示システムを得ることができる。
指令に応じて同期信号をモニタに供給するタイミング生
成手段と、前記実行指令に応じてｎビットカウンタの出
力を表示データとして前記モニタに供給する表示データ
供給手段とを設けたので、画質評価等のテストを的確か
つ簡易に行える表示システムを得ることができる。
【００７６】第８の発明によれば、テストモードの実行
指令に応動するタイミング生成手段の動作設定値として
固定値を供給するようにしたので、画質評価等のテスト
を的確かつ簡易に行える表示システムを得ることができ
る。
指令に応動するタイミング生成手段の動作設定値として
固定値を供給するようにしたので、画質評価等のテスト
を的確かつ簡易に行える表示システムを得ることができ
る。
【００７７】第９の発明によれば、ディジタルＲＧＢ信
号を処理するデータ処理回路と、前記データ処理回路に
処理入力を印加するための処理入力手段と、テストアド
レスを発生するテストアドレス発生手段と、テスト結果
と動作期待値とを比較する比較回路と、前記比較回路の
不一致結果を保持する保持手段とを備え、前記処理入力
手段に入力データと被観測回路の動作期待値を設定する
とともに、前記処理入力手段の入力データを前記テスト
アドレス発生手段のテストアドレスに従い被観測回路に
印加して、そのテスト結果を前記比較回路に印加された
前記処理入力手段の動作期待値と前記比較回路により比
較することによって自己テストを行うようにしたので、
回路テストを的確かつ簡易に行える表示システムを得る
ことができる。
号を処理するデータ処理回路と、前記データ処理回路に
処理入力を印加するための処理入力手段と、テストアド
レスを発生するテストアドレス発生手段と、テスト結果
と動作期待値とを比較する比較回路と、前記比較回路の
不一致結果を保持する保持手段とを備え、前記処理入力
手段に入力データと被観測回路の動作期待値を設定する
とともに、前記処理入力手段の入力データを前記テスト
アドレス発生手段のテストアドレスに従い被観測回路に
印加して、そのテスト結果を前記比較回路に印加された
前記処理入力手段の動作期待値と前記比較回路により比
較することによって自己テストを行うようにしたので、
回路テストを的確かつ簡易に行える表示システムを得る
ことができる。
【００７８】第１０の発明によれば、ディジタルＲＧＢ
信号をそれぞれ処理する第１，第２，第３のデータ処理
回路と、前記第１，第２，第３のデータ処理回路にそれ
ぞれ処理入力を印加するための第１，第２，第３のルッ
クアップテーブルからなる処理入力手段と、前記第１の
データ処理回路の出力を一方の入力端子に受け、第２ま
たは第３のルックアップテーブルからなる処理入力手段
からの出力を遅延回路を介して他方の入力端子に受ける
比較回路と、前記比較回路の不一致結果を保持する保持
手段と、テストアドレスを発生するテストアドレス発生
手段と、テスト実行指令に応じて前記テストアドレス発
生手段のテストアドレスを選択するセレクタとを備え、
第１のルックアップテーブルからなる処理入力手段に入
力データを書き込み、第２または第３のルックアップテ
ーブルからなる処理入力手段に被観測回路の動作期待値
を書き込むとともに、前記セレクタの選択動作に応じて
前記テストアドレスに従い入力データを前記第１のルッ
クアップテーブルからなる入力生成回路から前記第１の
データ処理回路に印加し、動作期待値が書き込まれた第
２または第３のルックアップテーブルからなる処理入力
手段から遅延回路を介して比較回路に動作期待値を印加
して、前記第１のデータ処理回路の出力であるテスト結
果を前記比較回路により前記動作期待値と比較すること
によって自己テストを行うようにしたので、回路テスト
を的確かつ簡易に行える表示システムを得ることができ
る。
信号をそれぞれ処理する第１，第２，第３のデータ処理
回路と、前記第１，第２，第３のデータ処理回路にそれ
ぞれ処理入力を印加するための第１，第２，第３のルッ
クアップテーブルからなる処理入力手段と、前記第１の
データ処理回路の出力を一方の入力端子に受け、第２ま
たは第３のルックアップテーブルからなる処理入力手段
からの出力を遅延回路を介して他方の入力端子に受ける
比較回路と、前記比較回路の不一致結果を保持する保持
手段と、テストアドレスを発生するテストアドレス発生
手段と、テスト実行指令に応じて前記テストアドレス発
生手段のテストアドレスを選択するセレクタとを備え、
第１のルックアップテーブルからなる処理入力手段に入
力データを書き込み、第２または第３のルックアップテ
ーブルからなる処理入力手段に被観測回路の動作期待値
を書き込むとともに、前記セレクタの選択動作に応じて
前記テストアドレスに従い入力データを前記第１のルッ
クアップテーブルからなる入力生成回路から前記第１の
データ処理回路に印加し、動作期待値が書き込まれた第
２または第３のルックアップテーブルからなる処理入力
手段から遅延回路を介して比較回路に動作期待値を印加
して、前記第１のデータ処理回路の出力であるテスト結
果を前記比較回路により前記動作期待値と比較すること
によって自己テストを行うようにしたので、回路テスト
を的確かつ簡易に行える表示システムを得ることができ
る。
【００７９】第１１の発明によれば、ディジタルＲＧＢ
信号を処理するデータ処理回路と、前記データ処理回路
に処理入力を印加するための処理入力手段と、所期のサ
イクルでテストアドレスを発生するテストアドレス発生
手段と、前記テストアドレス発生手段によるテストサイ
クルの所定回数毎に前記テストアドレスの前記処理入力
手段への印加によるデータ処理回路の出力を保持する保
持手段とを備え、前記保持手段により保持された出力に
よってテスト結果を得るようにしたので、比較的高速の
内部動作を外部から比較的低速で確認でき、回路テスト
を的確かつ簡易に行える、表示制御装置を用いた、表示
システムを得ることができる。
信号を処理するデータ処理回路と、前記データ処理回路
に処理入力を印加するための処理入力手段と、所期のサ
イクルでテストアドレスを発生するテストアドレス発生
手段と、前記テストアドレス発生手段によるテストサイ
クルの所定回数毎に前記テストアドレスの前記処理入力
手段への印加によるデータ処理回路の出力を保持する保
持手段とを備え、前記保持手段により保持された出力に
よってテスト結果を得るようにしたので、比較的高速の
内部動作を外部から比較的低速で確認でき、回路テスト
を的確かつ簡易に行える、表示制御装置を用いた、表示
システムを得ることができる。
【００８０】第１２の発明によれば、第１１の発明にお
いて、前記テストアドレス発生手段によるテストアドレ
スのスタート位置を変更できるアドレス変更手段を設け
たので、比較的高速の内部動作を外部から比較的低速で
確認でき、回路テストを的確かつ簡易に行える、表示制
御装置を用いた表示システムを得ることができる。
いて、前記テストアドレス発生手段によるテストアドレ
スのスタート位置を変更できるアドレス変更手段を設け
たので、比較的高速の内部動作を外部から比較的低速で
確認でき、回路テストを的確かつ簡易に行える、表示制
御装置を用いた表示システムを得ることができる。
【００８１】第１３の発明によれば、テスト実行指令に
応じて所期のサイクルでテストアドレスを発生するテス
トアドレス発生カウンタからなるテストアドレス発生手
段と、テストアドレス発生カウンタからなるテストアド
レス発生手段のテストアドレスにテストアドレスのスタ
ート位置を変更できるスタート位置変更回路からなるア
ドレス変更手段の出力を加算し変更後のアドレスを出力
する加算器と、テスト実行指令に応じて前記加算器の出
力としてのテストアドレスを処理入力手段に印加するセ
レクタと、前記テストアドレス発生手段によるテストサ
イクルの所定回数毎にラッチ信号を発生するラッチ信号
発生回路と、前記ラッチ信号発生回路の出力に応じて前
記テストアドレスの前記処理入力手段への印加によるデ
ータ処理回路の出力を保持するラッチ回路からなる保持
手段とを備え、前記ラッチ回路からなる保持手段により
保持された出力によってテスト結果を得るようにしたの
で、比較的高速の内部動作を外部から比較的低速で確認
でき、回路テストを的確かつ簡易に行える、表示制御装
置を用いた、表示システムを得ることができる。
応じて所期のサイクルでテストアドレスを発生するテス
トアドレス発生カウンタからなるテストアドレス発生手
段と、テストアドレス発生カウンタからなるテストアド
レス発生手段のテストアドレスにテストアドレスのスタ
ート位置を変更できるスタート位置変更回路からなるア
ドレス変更手段の出力を加算し変更後のアドレスを出力
する加算器と、テスト実行指令に応じて前記加算器の出
力としてのテストアドレスを処理入力手段に印加するセ
レクタと、前記テストアドレス発生手段によるテストサ
イクルの所定回数毎にラッチ信号を発生するラッチ信号
発生回路と、前記ラッチ信号発生回路の出力に応じて前
記テストアドレスの前記処理入力手段への印加によるデ
ータ処理回路の出力を保持するラッチ回路からなる保持
手段とを備え、前記ラッチ回路からなる保持手段により
保持された出力によってテスト結果を得るようにしたの
で、比較的高速の内部動作を外部から比較的低速で確認
でき、回路テストを的確かつ簡易に行える、表示制御装
置を用いた、表示システムを得ることができる。
【００８２】第１４の発明によれば、ディジタルＲＧＢ
信号を処理するデータ処理回路と、前記データ処理回路
に処理入力を印加するための処理入力手段と、所期のサ
イクルでテストアドレスを発生するテストアドレス発生
手段と、前記テストアドレス発生手段によるテストサイ
クルの奇数回数毎に前記テストアドレスの前記処理入力
手段への印加によるデータ処理回路の出力を保持する保
持手段とを備え、前記保持手段により保持された出力に
よってテスト結果を得るようにしたので、比較的高速の
内部動作を外部から比較的低速で確認できるとともに、
１度の設定によるテスト実行で全アドレスを網羅でき、
回路テストを的確かつ簡易に行える、表示制御装置を用
いた、表示システムを得ることができる。
信号を処理するデータ処理回路と、前記データ処理回路
に処理入力を印加するための処理入力手段と、所期のサ
イクルでテストアドレスを発生するテストアドレス発生
手段と、前記テストアドレス発生手段によるテストサイ
クルの奇数回数毎に前記テストアドレスの前記処理入力
手段への印加によるデータ処理回路の出力を保持する保
持手段とを備え、前記保持手段により保持された出力に
よってテスト結果を得るようにしたので、比較的高速の
内部動作を外部から比較的低速で確認できるとともに、
１度の設定によるテスト実行で全アドレスを網羅でき、
回路テストを的確かつ簡易に行える、表示制御装置を用
いた、表示システムを得ることができる。
【００８３】第１５の発明によれば、テスト実行指令に
応じて所期のサイクルでテストアドレスを発生するテス
トアドレス発生カウンタからなるテストアドレス発生手
段と、前記テスト実行指令に応じて入力を受けるｎ＋１
進カウンタと、前記ｎ＋１進カウンタからの出力をデコ
ードし前記テストアドレス発生カウンタからなるテスト
アドレス発生手段によるテストサイクルの奇数回数毎に
ラッチ信号を発生するラッチ信号発生回路と、前記ラッ
チ信号発生回路の出力に応じて前記テストアドレスの前
記処理入力手段への印加によるデータ処理回路の出力を
保持するラッチ回路からなる保持手段とを備え、前記ラ
ッチ回路からなる保持手段により保持された出力によっ
てテスト結果を得るようにしたので、比較的高速の内部
動作を外部から比較的低速で確認できるとともに、１度
の設定によるテスト実行で全アドレスを網羅でき、回路
テストを的確かつ簡易に行える、表示制御装置を用い
た、表示システムを得ることができる。
応じて所期のサイクルでテストアドレスを発生するテス
トアドレス発生カウンタからなるテストアドレス発生手
段と、前記テスト実行指令に応じて入力を受けるｎ＋１
進カウンタと、前記ｎ＋１進カウンタからの出力をデコ
ードし前記テストアドレス発生カウンタからなるテスト
アドレス発生手段によるテストサイクルの奇数回数毎に
ラッチ信号を発生するラッチ信号発生回路と、前記ラッ
チ信号発生回路の出力に応じて前記テストアドレスの前
記処理入力手段への印加によるデータ処理回路の出力を
保持するラッチ回路からなる保持手段とを備え、前記ラ
ッチ回路からなる保持手段により保持された出力によっ
てテスト結果を得るようにしたので、比較的高速の内部
動作を外部から比較的低速で確認できるとともに、１度
の設定によるテスト実行で全アドレスを網羅でき、回路
テストを的確かつ簡易に行える、表示制御装置を用い
た、表示システムを得ることができる。
【図１】 この発明による実施の形態１における、自動
で、同期信号，ビデオ信号（インクリメントデータ）を
生成する機能を持った表示システムのブロック図。
で、同期信号，ビデオ信号（インクリメントデータ）を
生成する機能を持った表示システムのブロック図。
【図２】 この発明による実施の形態２における、自動
で、同期信号，ビデオ信号（フルレベル、ゼロレベルの
繰り返しデータ）を生成する機能を持った表示システム
のブロック図。
で、同期信号，ビデオ信号（フルレベル、ゼロレベルの
繰り返しデータ）を生成する機能を持った表示システム
のブロック図。
【図３】 この発明による実施の形態３における、自動
で、同期信号，ビデオ信号（１６階調）を生成する機能
を持った表示システムのブロック図。
で、同期信号，ビデオ信号（１６階調）を生成する機能
を持った表示システムのブロック図。
【図４】 この発明による実施の形態４における、高速
で自己テスト可能な表示制御装置のブロック図。
で自己テスト可能な表示制御装置のブロック図。
【図５】 この発明による実施の形態４における、高速
で自己テスト可能な表示制御装置の動作タイミング図。
で自己テスト可能な表示制御装置の動作タイミング図。
【図６】 この発明による実施の形態５における、外部
からは低速で観測しつつ内部は高速でテスト可能な表示
制御装置のブロック図。
からは低速で観測しつつ内部は高速でテスト可能な表示
制御装置のブロック図。
【図７】 この発明による実施の形態５における、外部
からは低速で観測しつつ内部は高速でテスト可能な表示
制御装置の動作タイミング図。
からは低速で観測しつつ内部は高速でテスト可能な表示
制御装置の動作タイミング図。
【図８】 この発明による実施の形態６における、奇数
クロック毎に内部信号をラッチし、高速でテスト可能な
表示制御装置のブロック図。
クロック毎に内部信号をラッチし、高速でテスト可能な
表示制御装置のブロック図。
【図９】 この発明による実施の形態６における、３進
カウンタを内蔵し高速でテスト可能な表示制御装置の動
作タイミング図。
カウンタを内蔵し高速でテスト可能な表示制御装置の動
作タイミング図。
１ グラフィックスボード、２ フレームバッファ、
３，３Ｒ，３Ｇ，３Ｂルックアップテーブル（ＬＵ
Ｔ）、４，４Ｒ，４Ｇ，４Ｂ Ｄ／Ａ変換器、５ＣＲＴ
からなるモニタ、６ ｎビットカウンタからなる表示デ
ータ供給手段、Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６
セレクタ、７ ＰＬＬ回路、８ タイミング生成回路、
９ ＣＰＵ、１０ ＭＰＵインターフェイス回路、１１
レジスタ、１２ 固定値設定器、１３Ｒ，１３Ｇ，１
３Ｂ データ処理回路、１４ テストアドレス発生カウ
ンタ、１５ 比較回路、１６ 遅延回路、１７ 不一致
検知フラグからなる保持手段、１８ クロック生成回
路、１９ スタート位置変更回路、２０ 加算器、２１
ラッチ信号発生回路、２２ ラッチ回路、２３ ｎ＋
１進カウンタ。
３，３Ｒ，３Ｇ，３Ｂルックアップテーブル（ＬＵ
Ｔ）、４，４Ｒ，４Ｇ，４Ｂ Ｄ／Ａ変換器、５ＣＲＴ
からなるモニタ、６ ｎビットカウンタからなる表示デ
ータ供給手段、Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６
セレクタ、７ ＰＬＬ回路、８ タイミング生成回路、
９ ＣＰＵ、１０ ＭＰＵインターフェイス回路、１１
レジスタ、１２ 固定値設定器、１３Ｒ，１３Ｇ，１
３Ｂ データ処理回路、１４ テストアドレス発生カウ
ンタ、１５ 比較回路、１６ 遅延回路、１７ 不一致
検知フラグからなる保持手段、１８ クロック生成回
路、１９ スタート位置変更回路、２０ 加算器、２１
ラッチ信号発生回路、２２ ラッチ回路、２３ ｎ＋
１進カウンタ。
Claims (15)
- 【請求項１】 テストモードの実行指令に応じて同期信
号をモニタに供給するタイミング生成手段と、前記実行
指令に応じてインクリメントデータを表示データとして
前記モニタに供給する表示データ供給手段とを設けたこ
とを特徴とする表示システム。 - 【請求項２】 ディジタルＲＧＢ信号をアナログＲＧＢ
信号に変換しモニタに供給するＤ／Ａ変換器と、テスト
モードの実行指令に応じて同期信号をモニタに供給する
タイミング生成手段と、ノーマル動作時にディジタルＲ
ＧＢ信号を前記Ｄ／Ａ変換器に供給し、テストモードの
実行指令に応じて選択作動するセレクタと、前記セレク
タの選択作動時にｎビットカウンタからのインクリメン
トデータを表示データとして前記モニタに供給する表示
データ供給手段とを設けたことを特徴とする表示システ
ム。 - 【請求項３】 テストモードの実行指令に応じて同期信
号をモニタに供給するタイミング生成手段と、前記実行
指令に応じてフルレベル信号とゼロレベル信号とを交互
に表示させる繰り返し信号を表示データとして前記モニ
タに供給する表示データ供給手段とを設けたことを特徴
とする表示システム。 - 【請求項４】 ディジタルＲＧＢ信号をアナログＲＧＢ
信号に変換しモニタに供給するＤ／Ａ変換器と、テスト
モードの実行指令に応じて同期信号をモニタに供給する
タイミング生成手段と、ノーマル動作時にディジタルＲ
ＧＢ信号を前記Ｄ／Ａ変換器に供給し、テストモードの
実行指令に応じて選択作動するセレクタと、前記セレク
タの選択作動時にｎビットカウンタからのフルレベル信
号とゼロレベル信号とを交互に表示させる繰り返し信号
を表示データとして前記モニタに供給する表示データ供
給手段とを設けたことを特徴とする表示システム。 - 【請求項５】 テストモードの実行指令に応じて同期信
号をモニタに供給するタイミング生成手段と、前記実行
指令に応じて１６階調のデータ信号を表示データとして
前記モニタに供給する表示データ供給手段とを設けたこ
とを特徴とする表示システム。 - 【請求項６】 ディジタルＲＧＢ信号をアナログＲＧＢ
信号に変換しモニタに供給するＤ／Ａ変換器と、テスト
モードの実行指令に応じて同期信号をモニタに供給する
タイミング生成手段と、ノーマル動作時にディジタルＲ
ＧＢ信号を前記Ｄ／Ａ変換器に供給し、テストモードの
実行指令に応じて選択作動するセレクタと、前記セレク
タの選択作動時にｎビットカウンタからの１６階調のデ
ータ信号を表示データとして前記モニタに供給する表示
データ供給手段とを設けたことを特徴とする表示システ
ム。 - 【請求項７】 テストモードの実行指令に応じて同期信
号をモニタに供給するタイミング生成手段と、前記実行
指令に応じてｎビットカウンタの出力を表示データとし
て前記モニタに供給する表示データ供給手段とを設けた
ことを特徴とする表示システム。 - 【請求項８】 テストモードの実行指令に応動するタイ
ミング生成手段の動作設定値として固定値を供給するこ
とを特徴とする請求項１ないし請求項７のいずれかに記
載の表示システム。 - 【請求項９】 ディジタルＲＧＢ信号を処理するデータ
処理回路と、前記データ処理回路に処理入力を印加する
ための処理入力手段と、テストアドレスを発生するテス
トアドレス発生手段と、テスト結果と動作期待値とを比
較する比較回路と、前記比較回路の不一致結果を保持す
る保持手段とを備え、前記処理入力手段に入力データと
被観測回路の動作期待値を設定するとともに、前記処理
入力手段の入力データを前記テストアドレス発生手段の
テストアドレスに従い被観測回路に印加して、そのテス
ト結果を前記比較回路に印加された前記処理入力手段の
動作期待値と前記比較回路により比較することによって
自己テストを行うようにしたことを特徴とする表示制御
装置を用いた表示システム。 - 【請求項１０】 ディジタルＲＧＢ信号をそれぞれ処理
する第１，第２，第３のデータ処理回路と、前記第１，
第２，第３のデータ処理回路にそれぞれ処理入力を印加
するための第１，第２，第３のルックアップテーブルか
らなる処理入力手段と、前記第１のデータ処理回路の出
力を一方の入力端子に受け、第２または第３のルックア
ップテーブルからなる処理入力手段からの出力を遅延回
路を介して他方の入力端子に受ける比較回路と、前記比
較回路の不一致結果を保持する保持手段と、テストアド
レスを発生するテストアドレス発生手段と、テスト実行
指令に応じて前記テストアドレス発生手段のテストアド
レスを選択するセレクタとを備え、第１のルックアップ
テーブルからなる処理入力手段に入力データを書き込
み、第２または第３のルックアップテーブルからなる処
理入力手段に被観測回路の動作期待値を書き込むととも
に、前記セレクタの選択動作に応じて前記テストアドレ
スに従い入力データを前記第１のルックアップテーブル
からなる入力生成回路から前記第１のデータ処理回路に
印加し、動作期待値が書き込まれた第２または第３のル
ックアップテーブルからなる処理入力手段から遅延回路
を介して比較回路に動作期待値を印加して、前記第１の
データ処理回路の出力であるテスト結果を前記比較回路
により前記動作期待値と比較することによって自己テス
トを行うようにしたことを特徴とする表示制御装置を用
いた表示システム。 - 【請求項１１】 ディジタルＲＧＢ信号を処理するデー
タ処理回路と、前記データ処理回路に処理入力を印加す
るための処理入力手段と、所期のサイクルでテストアド
レスを発生するテストアドレス発生手段と、前記テスト
アドレス発生手段によるテストサイクルの所定回数毎に
前記テストアドレスの前記処理入力手段への印加による
データ処理回路の出力を保持する保持手段とを備え、前
記保持手段により保持された出力によってテスト結果を
得ることを特徴とする表示制御装置を用いた表示システ
ム。 - 【請求項１２】 前記テストアドレス発生手段によるテ
ストアドレスのスタート位置を変更できるアドレス変更
手段を設けたことを特徴とする請求項１１に記載の表示
システム。 - 【請求項１３】 テスト実行指令に応じて所期のサイク
ルでテストアドレスを発生するテストアドレス発生カウ
ンタからなるテストアドレス発生手段と、テストアドレ
ス発生カウンタからなるテストアドレス発生手段のテス
トアドレスにテストアドレスのスタート位置を変更でき
るスタート位置変更回路からなるアドレス変更手段の出
力を加算し変更後のアドレスを出力する加算器と、テス
ト実行指令に応じて前記加算器の出力としてのテストア
ドレスを処理入力手段に印加するセレクタと、前記テス
トアドレス発生手段によるテストサイクルの所定回数毎
にラッチ信号を発生するラッチ信号発生回路と、前記ラ
ッチ信号発生回路の出力に応じて前記テストアドレスの
前記処理入力手段への印加によるデータ処理回路の出力
を保持するラッチ回路からなる保持手段とを備え、前記
ラッチ回路からなる保持手段により保持された出力によ
ってテスト結果を得ることを特徴とする請求項１１に記
載の表示システム。 - 【請求項１４】 ディジタルＲＧＢ信号を処理するデー
タ処理回路と、前記データ処理回路に処理入力を印加す
るための処理入力手段と、所期のサイクルでテストアド
レスを発生するテストアドレス発生手段と、前記テスト
アドレス発生手段によるテストサイクルの奇数回数毎に
前記テストアドレスの前記処理入力手段への印加による
データ処理回路の出力を保持する保持手段とを備え、前
記保持手段により保持された出力によってテスト結果を
得ることを特徴とする表示制御装置を用いた表示システ
ム。 - 【請求項１５】 テスト実行指令に応じて所期のサイク
ルでテストアドレスを発生するテストアドレス発生カウ
ンタからなるテストアドレス発生手段と、前記テスト実
行指令に応じて入力を受けるｎ＋１進カウンタと、前記
ｎ＋１進カウンタからの出力をデコードし前記テストア
ドレス発生カウンタからなるテストアドレス発生手段に
よるテストサイクルの奇数回数毎にラッチ信号を発生す
るラッチ信号発生回路と、前記ラッチ信号発生回路の出
力に応じて前記テストアドレスの前記処理入力手段への
印加によるデータ処理回路の出力を保持するラッチ回路
からなる保持手段とを備え、前記ラッチ回路からなる保
持手段により保持された出力によってテスト結果を得る
ことを特徴とする請求項１４に記載の表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167758A JP2000356966A (ja) | 1999-06-15 | 1999-06-15 | 表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11167758A JP2000356966A (ja) | 1999-06-15 | 1999-06-15 | 表示システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000356966A true JP2000356966A (ja) | 2000-12-26 |
Family
ID=15855557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11167758A Pending JP2000356966A (ja) | 1999-06-15 | 1999-06-15 | 表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000356966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066912A (ja) * | 2001-08-22 | 2003-03-05 | Fujitsu Display Technologies Corp | タイミング制御回路及び画像表示装置並びに画像表示装置の評価方法 |
-
1999
- 1999-06-15 JP JP11167758A patent/JP2000356966A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066912A (ja) * | 2001-08-22 | 2003-03-05 | Fujitsu Display Technologies Corp | タイミング制御回路及び画像表示装置並びに画像表示装置の評価方法 |
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