JP3770007B2

JP3770007B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3770007B2
Application number: JP31132399A
Authority: JP
Inventors: 明彦古屋; 智史北村; 健蔵福吉
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 1999-11-01
Filing date: 1999-11-01
Publication date: 2006-04-26
Anticipated expiration: 2019-11-01
Also published as: JP2001135742A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を搭載した半導体装置の製造方法に関わり、中でも特に、チップサイズパッケージ（ＣＳＰ）と呼称される半導体装置の製造方法に係わる。
【０００２】
【従来の技術】
近年、電子装置の小型化により、電子装置に組み込まれる（実装される）半導体装置は高密度での実装が行われており、半導体装置には小型化の要求が高まっている。この要求に答える技術として、チップサイズパッケージ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ、以下ＣＳＰと記す）と呼称される技術が提案されている。
ＣＳＰは内部に組み込む半導体素子（ＩＣチップ）と略同等のサイズとすることができ、半導体装置の小型化にとって有効な技術といえる。
ＣＳＰの構造、形態は種々のものが提案されているが、以下に、一般的なＣＳＰの形態を模式的に示す図面に基づき、ＣＳＰの説明を行う。
【０００３】
図７に示すように、ＣＳＰ70内部に組み込まれる半導体素子72にはアルミ等からなる電極73（接続用パッド）が形成されている。なお、一般的な半導体素子72では、電極73を露出するパッシベーション膜74が形成されている。
ここで、ＣＳＰ70とするにあたり、半導体素子72上に電極73を露出するよう絶縁性樹脂等からなる第一の絶縁層75が形成される。また、第一の絶縁層75上には電極73と接続するＣｕ等の金属からなる配線パターン77（配線層）が形成されており、配線パターン77上に銅等からなるメタルポスト79を配設している。なお、図７の例では、配線パターン77の下部に半導体素子72側へのＣｕ等の金属の流出を防止するため、メタルバリア層76を形成している。
次いで、配線パターン77および第一の絶縁層75上にはメタルポスト79の先端面を露出する第二の絶縁層78が形成されており、さらに、メタルポスト79の先端面を露出するよう封止樹脂80にて樹脂封止が行われ、ＣＳＰ70となる。
【０００４】
なお、半導体装置の熱放散性を向上させるため、半導体素子裏面（電極および半導体集積回路が形成された面と反対面側の半導体素子面）に冷却用のヒートシンク材82を貼り付ける場合もある。
【０００５】
上述した構成を有するＣＳＰの製造方法につき、以下に図面に基づき説明を行う。なお、以降に記す図面において、同一名称の部位には符号の記入を省略している。
図４（ａ）に示すシリコン（Ｓｉ）ウェハー上には半導体素子72が複数個面付けして形成されている（図中の矢線が各々１個の半導体素子72領域を示す）。
各半導体素子72には外部との電気的接続を行う電極73（接続用パッド）が形成されている。また、各半導体素子72上には電極73を露出するパッシベーション膜74が予め形成されている。
【０００６】
次いで、ＣＳＰの製造にあたり、フォトリソグラフィ法等を用い、電極73を露出するよう第一の絶縁層75を半導体素子72上に形成する（図４（ｂ））。
次いで、シリコンウェハー上にメタルバリア層76および金属薄膜層87を積層成膜した後に（図４（ｃ））、フォトエッチング法等によりメタルバリア層76および金属薄膜層87をパターニングし、所定のパターン形状とした配線層77を得る（図４（ｄ））。
【０００７】
次いで図４（ｄ）とした後、絶縁性樹脂等を素材として用い、フォトリソグラフィ法等により所定の配線層77部位を露出したメッキマスクを形成する（図５（ａ））。次いで、電気メッキによりメッキマスクより露出した配線層77部位にメタルポスト79を形成した後メッキマスクを剥膜する（図５（ｂ））。
次いで、フォトエッチング法等を用いて各半導体素子72間に形成された余分な配線層77部位を除去した後（図５（ｃ））、フォトリソグラフィ法等により各半導体素子72にメタルポスト79の先端面を露出する第二の絶縁層78を形成する（図５（ｄ））。
【０００８】
次いで、シリコンウェハーにダイシングを行い、半導体素子72を個片化する（図５（ｅ））。次いで図５（ｅ）で得られた個片化した半導体素子72に各々、半導体素子72を形成した面と反対面側のシリコンウェハー面にヒートシンク材82を貼り付けた後、個片化した半導体素子72を金型を用いて各々封止樹脂樹80にて脂封止する（図６（ａ））。なお、樹脂封止にあたっては、ヒートシンク材82が露出するよう、また、メタルポスト79先端面が露出するよう樹脂封止が行われる。
次いで、外部接続用端子81を各メタルポスト79に設置し、図６（ｂ）および図７に示す半導体装置（ＣＳＰ70）を得る。
【０００９】
上述した製造工程で得られた半導体装置（ＣＳＰ70）では、外部（例えば実装基板）と電極73との電気的接続および、外部と半導体装置との固定は外部接続用端子81にて行われるもので、外部接続用端子81としては半田（ハンダ）ボール等が用いられる。また、電極73と接続する配線層77は第一の絶縁層75上に形成され、配線層77は電極73とメタルポスト79との電気的接続を行う。なお、第一の絶縁層75および第二の絶縁層78は電気的絶縁を行う他に、半導体装置を実装した後に半導体装置と実装基板との熱膨張率の差等により生じた応力が半導体装置にかかった際、この応力を緩和する機能をも有するものであり、この機能により半導体装置にクラック等が生じることを防止しようとするものである。
【００１０】
また、通常は、半導体装置（ＣＳＰ）の熱放散性を向上させるために半導体素子にヒートシンク材82が貼り付けられる。
【００１１】
上述したように、半導体素子72が複数個面付して形成されたシリコン（Ｓｉ）ウェハーに一括して第二の絶縁層78の形成まで行い、その後、ダイシングを行い個々の半導体素子72に個片化することで、ＣＳＰ70は半導体素子72と略同等のサイズとすることができる。
【００１２】
【発明が解決しようとする課題】
ここで、上述したＣＳＰの製造方法では、以下の問題点が有るといえる。
まず、所定のパターンを有する配線層を形成した後に電気メッキでメタルポストを形成しているため、電気メッキのためのメッキ給電用配線が必要になりＣＳＰの製造工程が煩雑になり不経済になるという問題である。なぜならば、電極とメタルポストとの電気的接続のための配線層に加えて、メタルポスト形成のためのメッキ給電用配線が別途必要となり、このメッキ給電用配線はメタルポスト形成後は不要になるため除去する必要が有るためである。すなわち、最終的な製品としては不要であるメッキ給電用配線を形成する分、製造工程が煩雑になり不経済になる。
【００１３】
また、上記メッキ給電用配線を形成する領域が余分に必要となる分、配線層のパターン設計及びパターン配置に制約を受けることになる。
さらに、メタルポストの形成部位は複数箇所あるものでメッキ給電用配線は複数本必要となるが、引回しにより各メッキ給電用配線の長さは相違することになる。このため、長さの相違に起因する電気的抵抗の相違等で、電気メッキで形成されるメタルポストの高さはバラツキが生じやすい。さらには、メッキ給電用配線の断線によりメタルポストが形成されない（メッキが不着されない）等の不具合も生じる場合もあり、外部との電気的接続不良が生ずる等、半導体装置の電気的接続性の信頼が低下する要因ともなっていた。
【００１４】
さらには、半導体素子を個片化する前に、ウェハー状態のまま樹脂封止した場合、半導体素子の保護層である封止樹脂は半導体素子上面に厚く、また、半導体素子側面には薄く形成されやすい。このため個片化し半導体装置とした後は、半導体装置の側面部から吸湿を生じやすく気密性が不十分といえ、パッケージの信頼性が低いものになるといえる。
ちなみに、本発明者らが、従来の半導体装置（ＣＳＰ）を実装基板に実装後、実装基板に温度サイクル試験（−４０℃から＋１２５℃まで温度を変化させて１サイクルとし、この温度変化を複数回繰り返す試験）を行ったところ、２００サイクル〜４００サイクルの比較的早い時期にパッケージクラックが発生したものである。
【００１５】
また、従来の半導体装置（ＣＳＰ）の製造方法では、個片化した各半導体素子を金型を用いて一個ずつ樹脂封止するため製造に時間が掛かり、製造費用も掛かるものであった。
【００１６】
本発明は上述した問題点に鑑みなされたもので、半導体装置（ＣＳＰ）の製造にあたりメッキ給電用配線の形成を不要とし、また、樹脂封止に金型を不要とした半導体装置（ＣＳＰ）の製造方法を提供し、それによりパッケージクラック、電気的接続不良の無い信頼性の高い半導体装置（ＣＳＰ）を安価に提供することを目的としている。
【００１７】
【課題を解決するための手段】
本発明者らは、上記の課題を達成するために鋭意検討を行い本発明に至ったものである
。すなわち請求項１においては、電極を有する半導体素子が形成されたウェハー面上に前記電極を露出するよう第一の絶縁層を形成する工程と、前記第一の絶縁層の形成面側に前記電極と電気的に接続する金属薄膜層を一面に形成する工程と、前記金属薄膜層上にメッキマスク用のレジストパターンを形成する工程と、電気メッキにより前記メッキマスクより露出した金属薄膜層部位にメタルポストを形成する工程と、前記メッキマスク用のレジストパターンを剥離する工程と、前記金属薄膜層をパターニングし配線層とする工程と、配線層および第一の絶縁層を被覆し、かつ、前記メタルポスト先端面を露出する第二の絶縁層を形成する工程とを少なくとも有し、前記メタルポスト形成のための電気メッキの際、前記金属薄膜層をメッキ給電用の導体とし、第二の絶縁層を形成する工程において、スピンコート法を用いて感光性絶縁性樹脂を塗布後、フォトリソグラフィー法でメタルポスト先端面に残った絶縁性樹脂を除去することで、前記第二の絶縁層を、メタルポストの側面を被覆し、メタルポストの側面を被覆する部位を除く第二の絶縁層の高さをメタルポスト先端面の高さより低くするように形成することを特徴とする半導体装置の製造方法としたものである。
【００１９】
さらに請求項２においては、半導体素子が複数個面付けして形成されたウェハー上に前記請求項１に記載の製造方法にて第二の絶縁層の形成工程まで行った後、冷却用ヒートシンク材をウェハー裏面に貼り付ける工程と、第二の絶縁層形成面側よりウェハーとヒートシンク材との境界までダイシングを行い半導体素子を個片化する工程と、個片化された各半導体素子を覆うよう、かつ、メタルポスト先端面を露出するよう半導体素子を含めたウェハーに樹脂封止を行う工程と、半導体素子側面の封止樹脂を残すようヒートシンク材を含めてダイシングを行い個片化する工程とを少なくとも有することを特徴とする半導体装置の製造方法としたものである。
【００２０】
さらにまた、請求項３においては、ヒートシンク材を含めてダイシングを行い個片化する前にメタルポスト先端面に応力緩和機能を持たせた外部接続用端子を配設することを特徴とする請求項２に記載の半導体装置の製造方法としたものである。
【００２１】
【発明の実施の形態】
以下に、本発明の実施形態につき図面に基づき説明する。
図２および図３は本発明の半導体装置の製造方法の実施形態の一例を工程順に示す図面である。図２（ａ）は、従来通りシリコン（Ｓｉ）ウェハー上に複数個面付けして形成された半導体素子２を示す（図２（ａ）中の矢線が各半導体素子２の領域を示す）。各半導体素子２には電極３が形成されており、また、電極３を露出するようパッシベーション膜４が形成されている。
【００２２】
本発明の半導体装置の製造方法においては、まず、図２（ｂ）に示すように、電極３を有する半導体素子２が形成されたシリコンウェハー面上に前記電極３を露出するよう第一の絶縁層５を形成する。
【００２３】
次いで、図２（ｃ）に示すように、第一の絶縁層５の形成面側に半導体素子２に形成された電極３と電気的に接続する金属薄膜層１７を一面に形成する。なお、金属薄膜層１７は、Ｃｕ（銅）、Ａｇ（銀）等の電気良導体金属の単層構成であっても良く、図２（ｃ）に示すように、Ｃｒ、ＴｉＷ、ＴｉＮ等のメタルバリア層６上にＣｕ（銅）、Ａｇ（銀）等の電気良導体金属からなる金属薄膜層１７を積層した多層構成としても構わない。また、金属薄膜層１７の形成手段は、スパッタ法、真空蒸着法、イオンプレーティング法、ＣＶＤ法、ゾルゲル法、無電解メッキ法等があげられ、適宜選択して構わない。
【００２４】
次いで、メタルポストを形成すべき金属薄膜層１７部位を露出する、電気メッキの際にメッキマスクとなるレジストパターンを金属薄膜層１７上に形成し、図２（ｄ）を得る。
次いで、金属薄膜層１７をメッキ給電用配線として電気メッキを行い、メッキマスクより露出した金属薄膜層１７部位にメタルポスト９を形成した後にメッキマスクを剥膜し、図２（ｅ）を得る。
【００２５】
次いで、シリコンウェハー上に一面に形成された金属薄膜層１７およびメタルバリア層６をフォトエッチング法等を用いパターニングし、所定のパターン形状とした配線層７とする（図２（ｆ））。
すなわち、所定のパターン形状とした配線層７を得る前に、全面に一様に形成された金属薄膜層１７をメッキ給電用の導体として利用するものである。
【００２６】
これにより、従来の半導体装置の製造方法で必要とされた、最終的に不要となるメッキ給電用配線の形成および、メッキ給電用配線の除去を不要としたものであり、製造工程の簡略化が可能となる。
また、シリコンウェハー上全面に一様にメッキ給電用配線となる金属薄膜層１７を形成しているためメッキ給電用配線の断線が生じにくく、メタルポスト９の不着やメタルポスト９の高さのバラツキを防止でき、信頼性の高い半導体装置を低コストで製造することが可能となる。
【００２７】
次いで、本発明の半導体装置の製造方法では、図２（ｆ）に示す所定のパターン形状とした配線層７を形成した後、配線層７および第一の絶縁層５を被覆し、かつ、前記メタルポスト９先端面を露出する第二の絶縁層８を形成し、図３（ａ）を得る。
【００２８】
ここで、第二の絶縁層８は図１および図３（ａ）に示すように、第二の絶縁層８の表面をメタルポスト９先端面より低く形成し、かつ、メタルポスト９先端部近傍のメタルポスト９の側面を被覆するよう形成している。
すなわち、メタルポスト９先端より下部（シリコンウェハー方向）において第二の絶縁層８とメタルポスト９との密着性を優先させる構造としている。これにより、第二の絶縁層８とメタルポスト９との密着性が補強され、それにともない、メタルポスト９と配線パターン７との接続強度も向上しメタルポスト９と配線パターン７との断線が防止できる。
【００２９】
また、後述するように半導体装置においては封止樹脂による樹脂封止が必要となるが、第二の絶縁層８の表面がメタルポスト９先端面の高さと同等もしくは高い場合、第二の絶縁層８上に形成される封止樹脂の表面の高さはメタルポスト９先端面より高いものとなる。このため、封止樹脂の開口部より露出したメタルポスト９先端面上に外部接続用端子（例えばハンダボール）を配設しようとしても封止樹脂で邪魔をされ、メタルポスト９先端面と外部接続端子との間に隙間が生じる等、メタルポスト９と外部接続端子との電気的接続不良が生じる。
【００３０】
しかるに図３（ａ）に示すように、メタルポスト９の側面を被覆する部位を除く第二の絶縁層８の高さをメタルポスト９先端面の高さより低くすれば、封止樹脂表面とメタルポスト９先端面とを近くすることが出来、封止樹脂が邪魔をしないため、外部接続用端子を配設する際にメタルポスト９先端面と外部接続端子との間に隙間が生じず、メタルポスト９と外部接続端子との電気的接続不良を防止できる。また、第二の絶縁層８を薄く形成することで、比較的高価な材質を用いる第二の絶縁層８の使用量を減らすことが出来、半導体装置の製造コストを下げることが可能となる。
【００３１】
また、メタルポスト９の先端部近傍の側面を除き第二の絶縁層８の高さをメタルポスト９先端面の高さより低い位置になるように形成するには、絶縁性樹脂を感光性のものとし、塗布、パターン露光、現像等を行い不要部の絶縁性樹脂の除去を行うフォトリソグラフィー法を用いることが望ましい。
【００３２】
第２の絶縁層８とする絶縁性樹脂の塗布には、スピンコート法、カーテンコート法、スクリーン印刷法、スリットアンドスピンコート法等の公知の塗布手段を用いることで構わない。
しかし、メタルポスト９の先端部近傍の側面を除き第二の絶縁層８表面の高さをメタルポスト９先端面の高さより低い位置になるように形成することを考慮した場合、スピンコート法が望ましい。
すなわち、メタルポスト９の形成後にスピンコート法にて絶縁性樹脂の塗布を行えば、余分な絶縁性樹脂は半導体素子の外へ除去される。このため塗布条件を適宜設定することで、メタルポスト９の先端部近傍の側面部位を除いた領域ではメタルポスト９先端面の高さより薄い膜厚にて絶縁性樹脂を塗布でき、かつ、メタルポスト９の先端部近傍の側面にも絶縁性樹脂を塗布できることになる。なお、メタルポスト９先端面に残った絶縁性樹脂の除去は、前述したフォトリソグラフィー法の他に、レーザー、ドライエッチング、逆スパッタ等で選択的に除去することであっても構わない。
【００３３】
次いで、図３（ａ）に示すように第二の絶縁層８を形成した後、本発明の半導体装置の製造方法においては、冷却用ヒートシンク材１２を半導体素子を形成した面と反対面側のシリコンウェハー面に貼り付ける。なお、冷却用ヒートシンク材１２の素材としては、Ａｇ、Ｃｕ、Ａｌ等の金属、または、これらの合金等の熱導伝率の高いものが使用可能であり、その中でも特にＣｕ、Ｃｕ合金がコスト的に安く、かつ、熱導伝率が高く好ましい。次いで、冷却用ヒートシンク材１２を貼り付けた後にダイシングを行うことで、第二の絶縁層８の形成面側よりシリコンウェハーとヒートシンク材１２との境界まで切れ目を入れ、半導体素子２を含めてシリコンウェハーを個片化し図３（ｂ）を得る。このとき、個片化された各半導体素子２はダイシングの行われなかった冷却用ヒートシンク材１２上に保持、固定される。
【００３４】
次いで、個片化された各半導体素子２間（切れ目）を充填し、かつ、メタルポスト９先端面を露出するようシリコンウェハーウェハー上に一様に封止樹脂１０にて樹脂封止を行い、図３（ｃ）を得る。なお、樹脂封止はスピンコート法にてメタルポスト９先端面を含めシリコンウェハー上全面に一様に封止樹脂１０を塗布した後、メタルポスト９先端面上の樹脂を除去することが簡便で望ましい。また、メタルポスト９先端面上の樹脂の除去は、封止樹脂１０を感光性樹脂とし、塗布、パターン露光、現像等を行い不要部の除去を行うフォトリソグラフィー法を用いることが簡便で望ましい。
【００３５】
次いで、メタルポスト９先端面に外部接続用端子１１を配設し、図３（ｄ）を得る。次いで、各半導体素子２側面の封止樹脂１０を残すようヒートシンク材１２を含めてダイシングを行うことで各半導体素子２を個片化し、図１および図３（ｅ）に示す半導体装置（ＣＳＰ１）を得る。
【００３６】
ＣＳＰ１に代表される半導体装置においては、パッケージの信頼性向上、機械的強度向上のため、半導体素子の外周に樹脂封止が必要である。
前述したように、従来の半導体装置（ＣＳＰ）の製造方法では、半導体素子を個片化し完全に分離、独立させた後、各半導体素子72を金型を用いて１個ずつ樹脂封止を行っていた。
このため、半導体素子72の形状が変わる毎に、言い換えれば半導体装置の品種毎に新たな金型を必要としていた。金型の作成は非常にコストが掛かるものであり、半導体装置の品種毎に高価な金型を作ることは不経済といえる。
また、金型を用いた樹脂封止では、半導体素子72の上面には封止樹脂80が厚く、半導体素子72側面の封止樹脂80は薄く形成されやすく、半導体素子72側面の機械的強度が弱く、また、気密性にも欠け、信頼性が低いものであった。
【００３７】
しかるに、本発明の半導体装置の製造方法では、樹脂封止に金型を用いない。
すなわち、図３（ｃ）に示すように、冷却用ヒートシンク材１２上に保持、固定された個片化された各半導体素子２の間（切れ目）を充填し、かつ、メタルポスト９先端面を露出するようシリコンウェハー上に一様に封止樹脂１０にて樹脂封止を行うものである。さらに、半導体素子２の最終的な個片化は、各半導体素子２側面の封止樹脂１０を残すよう冷却用ヒートシンク材１２を含めたダイシングで行っている。
【００３８】
すなわち、本発明の半導体装置の製造方法では、個片化された半導体素子を金型を用い１個ずつ樹脂封止を行うのではなく、冷却用ヒートシンク材１２上で保持、固定された各半導体素子２に一括して樹脂封止を行い、しかる後、冷却用ヒートシンク材１２を含めてダイシングを行い最終的に個片化するものである。これにより、樹脂封止の際の高価な金型の使用を不要とすることで製造コストの低減が可能となり、また、樹脂封止に要する時間の短縮も可能となる。
また、金型を用いることなく樹脂封止を行うため、半導体素子と封止樹脂との密着性も良くなり、半導体装置としての信頼性、機械的強度を向上できる。
【００３９】
次いで、半導体装置には外部（例えば、実装用基板）との固定、電気的接続を行うために外部接続用端子１１を配設するが、本発明の製造方法においては外部接続用端子１１に応力緩和機能を持たせたことを特徴としている。
【００４０】
この点につき説明を行う。
半導体装置を実装基板等に実装すると、シリコン等で形成される半導体素子（例えば、熱膨張率が約３ｐｐｍ程度）と実装基板（例えば、エポキシ系樹脂からなるプリント基板：熱膨張率４０〜２００ｐｐｍ程度、但しＴｇ点以上では２００ｐｐｍを超える）との熱膨張率の差で生じるストレス（応力）が半導体装置にかかる。このストレス（応力）により半導体装置にクラックや内部断線が発生し、半導体装置の信頼性を低下させていた。
【００４１】
しかるに、本発明の半導体装置の製造方法では、メタルポスト上に配設する外部接続用端子１１に応力緩和機能を持たたものであり、半導体装置と実装基板との熱膨張率の差で生じるストレス（応力）は応力緩和機能を有する外部接続用端子１１で緩和され、半導体装置（ＣＳＰ１）にクラックや断線が発生することを防止できる。
応力緩和機能を有する外部接続用端子１１の例としては、図８もしくは図９に示すように、外部に開放された中空部を有する保持体１５の表面に導電性材料１６を配設したものがあげられる。なお、図８は応力緩和機能を有する外部接続端子１１の一例を側面から見た図（すなわち外部接続用端子１１を半導体装置に配設した際に半導体装置の側面より見た図）であり、図９は図２のＡ−Ａ’線における断面を上方から見た（実装基板に実装した際に実装基板側から見た）図である。
【００４２】
中空とした保持体１５は柔構造のため、外部接続端子１１と接続した実装基板が相当量の熱伸縮を繰り返しても、発生したストレス（応力）を吸収し応力を緩和することができる。これにより、絶縁層および封止樹脂と外部接続端子１１との界面でのクラックの発生、および、クラックによる断線を防止できる。
保持体１５の材質は、耐熱性を有するエンジニアプラスチックが好ましい。ここでエンジニアプラスチックとは、耐熱性が１００℃以上、強度が４９ＭＰａ以上、曲げ弾性率が２．４Ｇｐａ以上のプラスチックのことをいうものである。
上記条件を満たす材質として、ポリイミド、ポリアミドイミド、ポリエーテルイミド、熱可塑性ポリイミド、ポリアミド、ポリアセタール、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリスチレン、シンジオタクチックポリスチレン、ポリフェニレンサルファイド、ポリエーテルケトン、液晶ポリマー、ポリエーテルニトリル、フッ素樹脂、ポリカーボネート、変成ポリフェニレンエーテル、ポリサルフォン、ポリエーテルサルホン、およびポリアリレート等の樹脂が挙げられる。また、保持体１５の材質は上記エンジニアプラスチックのポリマーアロイであっても構わない。
【００４３】
次いで、導電性材料１６は、外部と固定を行い、かつ、電気的接続が可能でなければならず、このような条件を満たす導電性材料１６としては、
▲１▼グラファイト、カーボンもしくは金属微粒子分散体、
▲２▼金、銀、銅、アルミニウム、もしくはニッケルの単体、または前記金属を二種類以上含む合金、
▲３▼錫もしくは鉛を主成分とする低融点合金、が挙げられ、
上記▲１▼〜▲３▼のうちから選択することが望ましい。
【００４４】
上記した低融点合金としては、水銀、ガリウム、またはインジウム等の金属を用いたものが挙げられるが、製造コスト等の観点から、錫もしくは鉛を主成分としたハンダ（半田）合金が好ましい。ハンダ合金としては、共晶ハンダや鉛の比率を高めた高融点ハンダが適用でき、また必要に応じてビスマス、カドミウム、アンチモン、亜鉛、マンガン、インジウム、錫、銀等を添加しても構わない。
また、図８および図９の例に示すように、保持体１５と導電性材料１６との接着性を向上させるために導電性材料１６の配設に先立ち、保持体１５の表面に接着層２７を形成しても構わない。
【００４５】
なお、保持体１５の中空部を外部雰囲気に開放したものとし、外部雰囲気の空気（エアー）が自由に中空部に出入り可能な状態にしておけば、保持体１５に含まれた水分が外部雰囲気に放出され樹脂の劣化が防止できる。また、保持体１５の中空部が外部雰囲気に開放されていれば、実装時に加熱された際に、保持体１５中の水分が蒸発した水蒸気や膨張した空気は外部雰囲気に放出され、保持体１５に破裂が生じることを防止できる。さらに、実装後に半導体装置に熱が加わても、保持体１５中の水分が外部雰囲気に放出されることになり、保持体１５の破裂や劣化を防止できる。
【００４６】
また、半導体装置（ＣＳＰ１）の使用される環境が熱変化の少ないものであり、半導体装置と実装基板との間で生じる応力が小さいものであれば、保持体１５の形状は中空部を有しない円筒状であっても構わない。
【００４７】
【実施例】
以下に、本発明の実施例につき説明する。
＜実施例＞
図２（ａ）は、従来公知の手段により得られた半導体素子２である。半導体素子２はシリコンウェハーを基材とし、アルミからなる電極３が形成されており、また、半導体素子２上には電極３を露出するようパッシベーション膜４が形成されている。また、図２（ａ）では説明の都合上、一枚のシリコンウェハー上に複数個面付けして形成されたうちの２箇所の半導体素子２を図示している。
【００４８】
次いで、シリコンウェハー上に感光性ポリイミド（旭化成工業（株）製、商品名「パイメル」）を塗布した後、パターン露光、現像等を行う公知のフォトリソグラフィー法を用い、各半導体素子２上に電極３を露出する膜厚約１０μｍの第一の絶縁層５を形成した（図２（ｂ））。
次いで、第一の絶縁層５を形成した面側に、メタルバリア層６としてＴｉＮ層（膜厚２００ｎｍ）を、次いで金属薄膜層１７としてＣｕ層（膜厚５００ｎｍ）を、各々スパッタ法を用い一括して積層形成した（図２（ｃ））。
【００４９】
次いで、スピンコート法にて金属薄膜層１７上に一括して膜厚２０μｍの感光性レジスト層を塗布、形成した後、公知のフォトリソグラフィ法を用い、メタルポストを形成する金属薄膜層17部位を露出したメッキマスクを形成した（図２（ｄ））。次いで、電解メッキ法にてメッキマスクより露出した金属薄膜層17部位にＣｕ（銅）からなるメタルポスト９を形成した後、メッキマスクを剥離した（図２（ｅ））。なお、このとき金属薄膜層１７をメッキ給電用の導体として用いた。
【００５０】
次いで、スピンコート法にて膜厚１μｍの感光性レジスト層を形成した後、公知のフォトエッチング法を用いて金属薄膜層１７にパターニングを行い、所定のパターン形状とした配線層７を形成した（図２（ｆ））。
次いで、図２（ｆ）を得た後、配線層７を形成した面側に一括して感光性ポリイミド（旭化成工業（株）製、商品名「パイメル」）をスピンコート法にて塗布し、膜厚１０μｍの感光性ポリイミド層を形成した。次いで、公知のフォトリソグラフィー法にてメタルポスト９上の感光性ポリイミドを除去し第二の絶縁層８を得た（図３（ａ））。
【００５１】
次いで、半導体素子２を形成した面とは反対面側であるシリコンウェハー裏面にシリコンウェハーと略同一サイズとした冷却用ヒートシンク材１２を貼り付けた。なお、冷却用ヒートシンク材１２の材質はＣｕ（銅）を用いた。
次いで、各半導体素子２の境界にダイシングを行い切れ目を入れ、半導体素子２を個片化した。なお、ダイシングによる切れ目はシリコンウェハーに入れ、冷却用ヒートシンク材１２には入れていない（図３（ｂ））。
【００５２】
次いで、スピンコート法にてダイシングで形成された切れ目にも充填するよう感光性を有する封止樹脂１０をシリコンウェハー表面に塗布し樹脂封止を行った後、公知のフォトリソグラフィー法にてメタルポスト９先端上の封止樹脂１０を除去した（図３（ｃ））。
次いで、メタルポスト９上に外部接続端子１１を載置した（図３（ｄ））。
本実施例で用いた外部接続用端子１１は応力緩和機能を持たせたもので、前述した図８および図９に示すように熱可塑性ポリイミドからなる中空の保持体１５の表面に導電性材料１６として共晶ハンダを形成しており、以下に記す工程で作成した。
すなわちまず、内径０．１５ｍｍ、肉厚５０μｍの中空の熱可塑性ポリイミドチューブを長尺状で購入した。次いで、チューブ表面（外側面）に金属クロムと銅を順次積層成膜した。金属クロムおよび銅は導電性材料を積層する際に接着層２７としての役目を持たせたもので、金属クロムの膜厚を０．２μｍ、銅の膜厚を０．４μｍとなるようスパッタリングにより成膜した。接着層17を形成した後、導電性材料16として膜厚約２０μｍの共晶ハンダをメッキ形成した。
次いで、共晶ハンダの形成後、長尺状の熱可塑性ポリイミドチューブを各々長さ約０．３ｍｍにカッティングし、図８および図９に示す、本実施例で用いた外部接続用端子１１とした。
【００５３】
次いで、図３（ｄ）に示すように外部接続端子１１を載置した後、半導体素子２の側面の封止樹脂を残すよう冷却用ヒートシンク材を含めたダイシングを行うことで最終的に個片化を行い、各々独立した半導体装置（ＣＳＰ１）を得た（図３（ｅ））。
【００５４】
上記実施例で得られた半導体装置（ＣＳＰ１）をプリント基板に実装後、プリント基板に熱サイクル試験（−４５℃〜＋１２５℃）を行ったが、１０００回のサイクル試験後も半導体装置にはパッケージクラックや内部断線等の不具合は生じなかった。
【００５５】
以上、本発明の一実施例につき説明したが、本発明の実施の形態は上述した図面および記述に限定されるものではなく、本発明の趣旨に基づき種々の変形を行っても構わないことはいうまでもない。
【００５６】
例えば、使用する素材、形成する膜の膜厚等の製造条件は半導体装置の仕様に合わせ適宜設定して構わない。
また、応力緩和機能を有する外部接続用端子として、Ｐｂの含有率の多い高融点半田、または、Ｃｕ等の延性を有する金属を核とした多層構成の半田ボールを用いても構わない。
【００５７】
【発明の効果】
本発明の半導体装置の製造方法によれば、樹脂封止の際に高価な金型の使用も不要としており、本発明の半導体装置の製造方法を用いることで、半導体装置の製造に要する費用を低減できる。
【００５８】
また、メタルポスト上面を除いて封止樹脂が半導体素子の外周を保護できるため気密性、耐湿性に優れ、吸湿によるパッケージクラックが発生しにくくなる。さらに、外部接続用端子に応力緩和機能を持たせたことで、半導体装置と実装基板との熱膨張率の差で生じるストレス（応力）を応力緩和機能を有する外部接続用端子で緩和でき、半導体装置にクラックや断線等の不良が発生することを防止できる。
また、半導体素子裏面に冷却用ヒートシンク材を設けたことで、放熱性にも優れた半導体装置とすることができる。
【００５９】
以上述べたように、本発明の半導体装置の製造方法によれば、高信頼性の半導体装置（ＣＳＰ）を安価に製造することが可能となる。
【００６０】
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法で得られ半導体装置の一例を模式的に示す断面説明図。
【図２】（ａ）〜（ｆ）は本発明の半導体装置の製造方法の一実施例を工程順に示す断面説明図。
【図３】（ａ）〜（ｅ）は本発明の半導体装置の製造方法の一実施例を工程順に示す断面説明図。
【図４】（ａ）〜（ｄ）は従来の半導体装置の製造方法の一例を工程順に示す断面説明図。
【図５】（ａ）〜（ｅ）は従来の半導体装置の製造方法の一例を工程順に示す断面説明図。
【図６】（ａ）〜（ｂ）は従来の半導体装置の製造方法の一例を工程順に示す断面説明図。
【図７】従来の半導体装置の製造方法で得られた半導体装置の一例を模式的に示す断面説明図。
【図８】本発明に係わる外部接続用端子の一例を示す側面説明図。
【図９】本発明に係わる外部接続用端子の一例を示す断面説明図。
【符号の説明】
１、70 ＣＳＰ
２、72 半導体素子
３、73 電極
４、74 パッシベーション膜
５、75 第一の絶縁層
６、76 バリア層
７、77 配線層
８、78 第二の絶縁層
９、79 メタルポスト
１０、80 封止樹脂
１１、81 外部接続用端子
１２、82 ヒートシンク材
１５保持体
１６導電性材料
１７、87 金属薄膜層
２７接着層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device on which a semiconductor element is mounted, and more particularly to a method for manufacturing a semiconductor device called a chip size package (CSP).
[0002]
[Prior art]
2. Description of the Related Art In recent years, due to miniaturization of electronic devices, semiconductor devices incorporated (mounted) in electronic devices are mounted at high density, and there is an increasing demand for miniaturization of semiconductor devices. As a technique that meets this requirement, a technique called a chip size package (hereinafter referred to as CSP) has been proposed.
The CSP can be approximately the same size as a semiconductor element (IC chip) incorporated therein, and can be said to be an effective technique for downsizing a semiconductor device.
Various structures and forms of CSPs have been proposed. Hereinafter, the CSP will be described with reference to the drawings schematically showing general CSP forms.
[0003]
As shown in FIG. 7, an electrode 73 (connection pad) made of aluminum or the like is formed on the semiconductor element 72 incorporated in the CSP 70. In the general semiconductor element 72, a passivation film 74 that exposes the electrode 73 is formed.
Here, when the CSP 70 is formed, a first insulating layer 75 made of an insulating resin or the like is formed on the semiconductor element 72 so as to expose the electrode 73. A wiring pattern 77 (wiring layer) made of a metal such as Cu connected to the electrode 73 is formed on the first insulating layer 75, and a metal post 79 made of copper or the like is disposed on the wiring pattern 77. is doing. In the example of FIG. 7, a metal barrier layer 76 is formed below the wiring pattern 77 in order to prevent a metal such as Cu from flowing out to the semiconductor element 72 side.
Next, a second insulating layer 78 is formed on the wiring pattern 77 and the first insulating layer 75 to expose the end face of the metal post 79. Further, sealing is performed so that the end face of the metal post 79 is exposed. Resin sealing is performed with the resin 80 to become CSP70.
[0004]
In order to improve heat dissipation of the semiconductor device, a heat sink material 82 for cooling may be attached to the back surface of the semiconductor element (the semiconductor element surface opposite to the surface on which the electrodes and the semiconductor integrated circuit are formed).
[0005]
A method for manufacturing a CSP having the above-described configuration will be described below with reference to the drawings. In the drawings described below, reference numerals are omitted for portions having the same name.
A plurality of semiconductor elements 72 are formed on the silicon (Si) wafer shown in FIG. 4A (an arrow line in the figure indicates one semiconductor element 72 region).
Each semiconductor element 72 is formed with an electrode 73 (connection pad) for electrical connection with the outside. Further, a passivation film 74 exposing the electrode 73 is formed on each semiconductor element 72 in advance.
[0006]
Next, in manufacturing the CSP, a first insulating layer 75 is formed on the semiconductor element 72 so as to expose the electrode 73 by using a photolithography method or the like (FIG. 4B).
Next, after the metal barrier layer 76 and the metal thin film layer 87 are stacked on the silicon wafer (FIG. 4C), the metal barrier layer 76 and the metal thin film layer 87 are patterned by a photoetching method or the like to obtain a predetermined pattern. A shaped wiring layer 77 is obtained (FIG. 4D).
[0007]
4D, an insulating resin or the like is used as a material, and a plating mask exposing a predetermined wiring layer 77 site is formed by photolithography or the like (FIG. 5A). Next, a metal post 79 is formed on the wiring layer 77 exposed from the plating mask by electroplating, and then the plating mask is peeled off (FIG. 5B).
Next, after removing the excess wiring layer 77 portion formed between the semiconductor elements 72 using a photoetching method or the like (FIG. 5C), the metal posts 79 are formed on the semiconductor elements 72 by a photolithography method or the like. A second insulating layer 78 exposing the front end surface is formed (FIG. 5D).
[0008]
Next, dicing is performed on the silicon wafer to divide the semiconductor element 72 into individual pieces (FIG. 5E). Next, each of the separated semiconductor elements 72 obtained in FIG. 5 (e) is bonded to a silicon wafer surface opposite to the surface on which the semiconductor elements 72 are formed, and then the separated semiconductor elements 72 are separated. The elements 72 are each oil-sealed with a sealing resin tree 80 using a mold (FIG. 6A). In the resin sealing, the resin sealing is performed so that the heat sink material 82 is exposed and the tip surface of the metal post 79 is exposed.
Next, the external connection terminals 81 are installed on the respective metal posts 79 to obtain the semiconductor device (CSP 70) shown in FIG. 6B and FIG.
[0009]
In the semiconductor device (CSP 70) obtained by the manufacturing process described above, the external connection terminal 81 is used for the electrical connection between the outside (for example, the mounting substrate) and the electrode 73 and the fixing between the outside and the semiconductor device. As the external connection terminals 81, solder (solder) balls or the like are used. A wiring layer 77 connected to the electrode 73 is formed on the first insulating layer 75, and the wiring layer 77 performs electrical connection between the electrode 73 and the metal post 79. The first insulating layer 75 and the second insulating layer 78 are electrically insulated, and stress generated by a difference in coefficient of thermal expansion between the semiconductor device and the mounting substrate after the semiconductor device is mounted is applied to the semiconductor device. When this occurs, it also has a function of relieving this stress, and this function is intended to prevent the semiconductor device from being cracked.
[0010]
In general, a heat sink material 82 is attached to the semiconductor element in order to improve heat dissipation of the semiconductor device (CSP).
[0011]
As described above, a silicon (Si) wafer in which a plurality of semiconductor elements 72 are formed on a plurality of surfaces is collectively formed until the second insulating layer 78 is formed, and then dicing is performed for each semiconductor element 72. By singulation, the CSP 70 can be approximately the same size as the semiconductor element 72.
[0012]
[Problems to be solved by the invention]
Here, it can be said that the above-described CSP manufacturing method has the following problems.
First, since a metal post is formed by electroplating after forming a wiring layer having a predetermined pattern, a plating power supply wiring for electroplating is required, and the CSP manufacturing process becomes complicated and uneconomical. It is a problem. This is because, in addition to the wiring layer for electrical connection between the electrode and the metal post, a plating power supply wiring for forming the metal post is separately required, and this plating power supply wiring becomes unnecessary after the metal post is formed. This is because it needs to be removed. That is, the manufacturing process becomes complicated and uneconomical because the plating power supply wiring that is unnecessary as the final product is formed.
[0013]
Further, since an extra area for forming the plating power supply wiring is required, the pattern design and pattern arrangement of the wiring layer are restricted.
Further, there are a plurality of metal post forming portions, and a plurality of plating power supply wirings are required. However, the lengths of the plating power supply wirings differ depending on the routing. For this reason, the height of the metal post formed by electroplating is likely to vary due to a difference in electrical resistance caused by a difference in length. In addition, a failure such as a metal post not being formed (plating is not attached) due to disconnection of the plating power supply wiring may occur, resulting in a poor electrical connection with the outside. It was also a factor that decreased.
[0014]
Furthermore, when the semiconductor element is encapsulated in a wafer state before being separated into pieces, the encapsulating resin, which is a protective layer of the semiconductor element, is thick on the top surface of the semiconductor element and thin on the side surface of the semiconductor element. Cheap. Therefore, after the semiconductor device is singulated, moisture absorption is likely to occur from the side surface portion of the semiconductor device, and the airtightness is insufficient, so that the reliability of the package becomes low.
By the way, the present inventors mounted a conventional semiconductor device (CSP) on a mounting substrate, and then changed the temperature of the mounting substrate to one cycle by changing the temperature from −40 ° C. to + 125 ° C. When the test was repeated a number of times, package cracks occurred in a relatively early period of 200 to 400 cycles.
[0015]
Further, in the conventional method of manufacturing a semiconductor device (CSP), since each individual semiconductor element is resin-sealed using a mold one by one, it takes time to manufacture and also costs manufacturing costs.
[0016]
The present invention has been made in view of the above-described problems. In the production of a semiconductor device (CSP), it is unnecessary to form a plating power supply wiring, and a semiconductor device (CSP) that does not require a mold for resin sealing. It is an object of the present invention to provide a manufacturing method, thereby providing a highly reliable semiconductor device (CSP) free from package cracks and poor electrical connection.
[0017]
[Means for Solving the Problems]
The inventors of the present invention have intensively studied to achieve the above-mentioned problems and have arrived at the present invention.
. That is, in claim 1, a step of forming a first insulating layer on the wafer surface on which a semiconductor element having an electrode is formed so as to expose the electrode, and the electrode on the surface on which the first insulating layer is formed Forming a metal thin film layer electrically connected to the metal thin film layer, forming a resist pattern for a plating mask on the metal thin film layer, and metal plating on a portion of the metal thin film layer exposed from the plating mask by electroplating. Forming a post; removing the resist pattern for the plating mask; patterning the metal thin film layer to form a wiring layer; covering the wiring layer and the first insulating layer; and A step of forming a second insulating layer that exposes the tip end face of the post, and plating the metal thin film layer during electroplating for forming the metal post And conductor In the step of forming the second insulating layer, after applying the photosensitive insulating resin by using a spin coating method, the insulating resin remaining on the front end surface of the metal post is removed by a photolithography method, whereby the second insulating layer is removed. The insulating layer is formed so as to cover the side surface of the metal post and to make the height of the second insulating layer excluding the portion covering the side surface of the metal post lower than the height of the metal post end surface. This is a method for manufacturing a semiconductor device.
[0019]
Further claims 2 In the claim, the semiconductor element is formed on a wafer formed by imposing a plurality of surfaces. 1 After the process of forming the second insulating layer is performed by the manufacturing method described above, the process of attaching the heat sink material for cooling to the back surface of the wafer and dicing from the second insulating layer forming surface side to the boundary between the wafer and the heat sink material Performing steps of separating the semiconductor elements into individual pieces, sealing the wafer including the semiconductor elements with a resin post so as to cover each of the separated semiconductor elements and to expose the tip surface of the metal post, and the semiconductor The semiconductor device manufacturing method includes at least a step of dicing and dicing including a heat sink material so as to leave a sealing resin on the side surface of the element.
[0020]
Furthermore, the claims 3 In the method, an external connection terminal having a stress relaxation function is disposed on the tip surface of the metal post before dicing into pieces including the heat sink material. 2 The manufacturing method of the semiconductor device described in the above.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
2 and 3 are drawings showing an example of an embodiment of a semiconductor device manufacturing method according to the present invention in the order of steps. FIG. 2A shows a semiconductor element 2 formed on a silicon (Si) wafer in a conventional manner (an arrow in FIG. 2A indicates a region of each semiconductor element 2). . Each semiconductor element 2 has an electrode 3 formed thereon, and a passivation film 4 is formed so as to expose the electrode 3.
[0022]
In the method for manufacturing a semiconductor device of the present invention, first, as shown in FIG. 2B, first insulation is performed so that the electrode 3 is exposed on the silicon wafer surface on which the semiconductor element 2 having the electrode 3 is formed. Layer 5 is formed.
[0023]
Next, as shown in FIG. 2C, a metal thin film layer 17 that is electrically connected to the electrode 3 formed on the semiconductor element 2 is formed on one surface on the surface on which the first insulating layer 5 is formed. Note that the metal thin film layer 17 may have a single-layer configuration of a good electrical conductor metal such as Cu (copper) or Ag (silver), and as shown in FIG. 2C, a metal such as Cr, TiW, or TiN. A multilayer structure in which a metal thin film layer 17 made of a good electrical conductor metal such as Cu (copper) or Ag (silver) is laminated on the barrier layer 6 may be used. Further, the means for forming the metal thin film layer 17 includes a sputtering method, a vacuum deposition method, an ion plating method, a CVD method, a sol-gel method, an electroless plating method, and the like, and may be appropriately selected.
[0024]
Next, a resist pattern serving as a plating mask at the time of electroplating is formed on the metal thin film layer 17 to expose the metal thin film layer 17 portion where the metal post is to be formed, and FIG. 2D is obtained.
Next, electroplating is performed using the metal thin film layer 17 as a plating power supply wiring. After the metal post 9 is formed on the metal thin film layer 17 exposed from the plating mask, the plating mask is peeled off to obtain FIG.
[0025]
Next, the metal thin film layer 17 and the metal barrier layer 6 formed on the entire surface of the silicon wafer are patterned by using a photoetching method or the like to form a wiring layer 7 having a predetermined pattern shape (FIG. 2F).
Ie , Place Before obtaining the wiring layer 7 having a fixed pattern shape, the metal thin film layer 17 uniformly formed on the entire surface is used as a conductor for plating power feeding.
[0026]
This eliminates the need for the formation of the plating power supply wiring and the removal of the plating power supply wiring, which are required in the conventional semiconductor device manufacturing method, and simplify the manufacturing process. It becomes possible.
In addition, since the metal thin film layer 17 serving as the plating power supply wiring is uniformly formed on the entire surface of the silicon wafer, disconnection of the plating power supply wiring is unlikely to occur, and the metal post 9 is not attached or the height of the metal post 9 varies. Thus, a highly reliable semiconductor device can be manufactured at low cost.
[0027]
Next, in the method for manufacturing a semiconductor device of the present invention, after forming the wiring layer 7 having a predetermined pattern shape shown in FIG. 2 (f), the wiring layer 7 and the first insulating layer 5 are covered, and A second insulating layer 8 exposing the tip surface of the metal post 9 is formed to obtain FIG.
[0028]
Here, as shown in FIG. 1 and FIG. 3A, the second insulating layer 8 is formed so that the surface of the second insulating layer 8 is lower than the tip end surface of the metal post 9 and in the vicinity of the tip end of the metal post 9. The metal post 9 is formed so as to cover the side surface.
That is, the structure is such that the adhesion between the second insulating layer 8 and the metal post 9 is prioritized below the tip of the metal post 9 (in the silicon wafer direction). As a result, the adhesion between the second insulating layer 8 and the metal post 9 is reinforced, and accordingly, the connection strength between the metal post 9 and the wiring pattern 7 is improved and the disconnection between the metal post 9 and the wiring pattern 7 is prevented. it can.
[0029]
Further, as will be described later, in the semiconductor device, resin sealing with a sealing resin is required, but when the surface of the second insulating layer 8 is equal to or higher than the height of the front end surface of the metal post 9, the second insulating layer The height of the surface of the sealing resin formed on 8 is higher than that of the metal post 9 tip. For this reason, even if an external connection terminal (for example, a solder ball) is arranged on the front end surface of the metal post 9 exposed from the opening of the sealing resin, it is obstructed by the sealing resin, and the external connection to the front end surface of the metal post 9 is performed. An electrical connection failure between the metal post 9 and the external connection terminal occurs, for example, a gap is formed between the terminal and the terminal.
[0030]
However, as shown in FIG. 3A, if the height of the second insulating layer 8 excluding the portion covering the side surface of the metal post 9 is made lower than the height of the tip surface of the metal post 9, the surface of the sealing resin and the metal Since the post 9 tip surface can be close and the sealing resin does not interfere, no gap is formed between the metal post 9 tip surface and the external connection terminal when the external connection terminal is provided, and the metal It is possible to prevent poor electrical connection between the post 9 and the external connection terminal. Further, by forming the second insulating layer 8 thin, the amount of the second insulating layer 8 using a relatively expensive material can be reduced, and the manufacturing cost of the semiconductor device can be reduced.
[0031]
Further, in order to form the second insulating layer 8 so that the height of the second insulating layer 8 is lower than the height of the metal post 9 tip surface except for the side surface in the vicinity of the tip portion of the metal post 9, the insulating resin is photosensitive. It is desirable to use a photolithography method in which unnecessary portions of the insulating resin are removed by coating, pattern exposure, development, and the like.
[0032]
The insulating resin used as the second insulating layer 8 may be applied by using a known coating means such as a spin coating method, a curtain coating method, a screen printing method, or a slit and spin coating method.
However, when it is considered that the height of the surface of the second insulating layer 8 is lower than the height of the tip surface of the metal post 9 except for the side surface in the vicinity of the tip portion of the metal post 9, the spin coating method is performed. desirable.
That is, if the insulating resin is applied by spin coating after the metal post 9 is formed, the excess insulating resin is removed out of the semiconductor element. For this reason, by appropriately setting the application conditions, the insulating resin can be applied with a film thickness thinner than the height of the tip surface of the metal post 9 in the region excluding the side surface portion in the vicinity of the tip portion of the metal post 9. The insulating resin can be applied also to the side surface in the vicinity of the tip end portion of the 9. The insulating resin remaining on the tip surface of the metal post 9 may be selectively removed by laser, dry etching, reverse sputtering or the like in addition to the photolithography method described above.
[0033]
Next, after forming the second insulating layer 8 as shown in FIG. 3A, in the method for manufacturing a semiconductor device of the present invention, the cooling heat sink material 12 is provided on the side opposite to the surface on which the semiconductor element is formed. Affix to the silicon wafer surface. In addition, as a material of the heat sink material 12 for cooling, metals, such as Ag, Cu, Al, or those with high thermal conductivity, such as these alloys, can be used. It is inexpensive and has high thermal conductivity. Next, dicing is performed after the cooling heat sink material 12 is pasted, so that a cut is made from the formation surface side of the second insulating layer 8 to the boundary between the silicon wafer and the heat sink material 12, and the silicon including the semiconductor element 2 is siliconized. The wafer is singulated to obtain FIG. At this time, each separated semiconductor element 2 is held and fixed on the cooling heat sink material 12 that has not been diced.
[0034]
Next, resin sealing with the sealing resin 10 is performed uniformly on the silicon wafer wafer so as to fill the gaps between the individual semiconductor elements 2 (cuts) and to expose the end surfaces of the metal posts 9, FIG. 3C is obtained. It is easy to remove the resin on the front surface of the metal post 9 after applying the sealing resin 10 uniformly on the entire surface of the silicon wafer including the front surface of the metal post 9 by spin coating. desirable. The removal of the resin on the front end surface of the metal post 9 is simple and desirable by using a photolithography method in which the sealing resin 10 is a photosensitive resin, and unnecessary portions are removed by coating, pattern exposure, development, and the like.
[0035]
Next, the external connection terminal 11 is disposed on the front end surface of the metal post 9 to obtain FIG. Next, the semiconductor element 2 is separated into individual pieces by dicing including the heat sink material 12 so as to leave the sealing resin 10 on the side surfaces of the semiconductor elements 2, and the semiconductor device (CSP 1) shown in FIGS. 1 and 3 (e). Get.
[0036]
In a semiconductor device typified by CSP1, resin sealing is required on the outer periphery of a semiconductor element in order to improve package reliability and mechanical strength.
As described above, in the conventional method of manufacturing a semiconductor device (CSP), after semiconductor elements are separated into pieces and completely separated and made independent, each semiconductor element 72 is resin-sealed one by one using a mold. It was.
For this reason, every time the shape of the semiconductor element 72 changes, in other words, a new mold is required for each type of semiconductor device. Making a mold is very expensive, and it can be said that making an expensive mold for each type of semiconductor device is uneconomical.
Further, in resin sealing using a mold, the sealing resin 80 is thick on the upper surface of the semiconductor element 72, the sealing resin 80 on the side surface of the semiconductor element 72 is easily formed thin, and the mechanical strength of the side surface of the semiconductor element 72 is increased. It was weak and lacked airtightness and was not reliable.
[0037]
However, in the method for manufacturing a semiconductor device of the present invention, a mold is not used for resin sealing.
That is, as shown in FIG. 3C, the space between the semiconductor elements 2 separated and held on the heat sink material 12 for cooling is filled (cut), and the tip surface of the metal post 9 is The resin sealing is performed uniformly with the sealing resin 10 on the silicon wafer so as to be exposed. Further, the final separation of the semiconductor elements 2 is performed by dicing including the cooling heat sink material 12 so as to leave the sealing resin 10 on the side surface of each semiconductor element 2.
[0038]
That is, in the method of manufacturing a semiconductor device of the present invention, each semiconductor element held and fixed on the heat sink material 12 for cooling is not subjected to resin sealing of individual semiconductor elements one by one using a mold. Resin sealing is performed on the elements 2 in a lump, and then the dicing is performed including the cooling heat sink material 12 to finally singulate. As a result, it is possible to reduce the manufacturing cost by eliminating the need to use an expensive metal mold for resin sealing, and it is also possible to reduce the time required for resin sealing.
In addition, since resin sealing is performed without using a mold, the adhesion between the semiconductor element and the sealing resin is improved, and the reliability and mechanical strength of the semiconductor device can be improved.
[0039]
Next, the external connection terminal 11 is disposed in the semiconductor device for fixing and electrical connection with the outside (for example, mounting substrate). In the manufacturing method of the present invention, the external connection terminal 11 is stressed. It is characterized by having a relaxation function.
[0040]
This point will be described.
When a semiconductor device is mounted on a mounting board or the like, a semiconductor element formed of silicon or the like (for example, a thermal expansion coefficient of about 3 ppm) and a mounting board (for example, a printed circuit board made of epoxy resin: a thermal expansion coefficient of about 40 to 200 ppm). However, stress (stress) generated by the difference in thermal expansion coefficient from the Tg point or more and exceeding 200 ppm is applied to the semiconductor device. This stress (stress) causes cracks and internal disconnections in the semiconductor device, reducing the reliability of the semiconductor device.
[0041]
However, in the method of manufacturing a semiconductor device according to the present invention, the external connection terminal 11 disposed on the metal post has a stress relaxation function, and stress caused by the difference in thermal expansion coefficient between the semiconductor device and the mounting substrate. (Stress) is relieved by the external connection terminal 11 having a stress relieving function, and it is possible to prevent the semiconductor device (CSP1) from being cracked or disconnected.
As an example of the external connection terminal 11 having a stress relaxation function, as shown in FIG. 8 or FIG. 9, a conductive material 16 is provided on the surface of a holding body 15 having a hollow portion opened to the outside. can give. FIG. 8 is a view of an example of the external connection terminal 11 having a stress relaxation function as viewed from the side surface (that is, a view as viewed from the side surface of the semiconductor device when the external connection terminal 11 is disposed in the semiconductor device). FIG. 9 is a view of a cross section taken along line AA ′ of FIG. 2 as viewed from above (when viewed from the mounting board side when mounted on the mounting board).
[0042]
Since the hollow holding body 15 has a flexible structure, even when the mounting substrate connected to the external connection terminal 11 repeatedly undergoes a considerable amount of thermal expansion and contraction, the generated stress (stress) can be absorbed and the stress can be reduced. Thereby, generation | occurrence | production of the crack in the interface of an insulating layer and sealing resin, and the external connection terminal 11 and the disconnection by a crack can be prevented.
The material of the holding body 15 is preferably engineer plastic having heat resistance. Here, the engineered plastic means a plastic having a heat resistance of 100 ° C. or higher, a strength of 49 MPa or higher, and a flexural modulus of 2.4 Gpa or higher.
Materials satisfying the above conditions include polyimide, polyamideimide, polyetherimide, thermoplastic polyimide, polyamide, polyacetal, polybutylene terephthalate, polyethylene terephthalate, polystyrene, syndiotactic polystyrene, polyphenylene sulfide, polyether ketone, liquid crystal polymer, polyether Examples include resins such as nitrile, fluororesin, polycarbonate, modified polyphenylene ether, polysulfone, polyethersulfone, and polyarylate. The material of the holder 15 may be a polymer alloy of the above engineer plastic.
[0043]
Next, the conductive material 16 must be fixed to the outside and be electrically connectable. As the conductive material 16 satisfying such conditions,
(1) Graphite, carbon or metal fine particle dispersion,
(2) Gold, silver, copper, aluminum, or nickel alone, or an alloy containing two or more of the above metals,
(3) Low melting point alloy mainly composed of tin or lead,
It is desirable to select from the above (1) to (3).
[0044]
Examples of the low melting point alloy include those using a metal such as mercury, gallium, or indium, but a solder (solder) alloy containing tin or lead as a main component is preferable from the viewpoint of manufacturing cost. As the solder alloy, eutectic solder or high melting point solder with an increased ratio of lead can be applied, and bismuth, cadmium, antimony, zinc, manganese, indium, tin, silver, etc. may be added as necessary. .
Also, as shown in the examples of FIGS. 8 and 9, an adhesive layer 27 is formed on the surface of the holding body 15 prior to disposing the conductive material 16 in order to improve the adhesion between the holding body 15 and the conductive material 16. May be formed.
[0045]
If the hollow portion of the holding body 15 is opened to the outside atmosphere, and the air (air) in the outside atmosphere can freely enter and leave the hollow portion, the moisture contained in the holding body 15 is transferred to the outside atmosphere. It can be released to prevent deterioration of the resin. Further, if the hollow portion of the holding body 15 is open to the external atmosphere, when heated during mounting, water vapor or expanded air in which the water in the holding body 15 is evaporated is released to the external atmosphere, and the holding body 15 Can be prevented from bursting. Furthermore, even if heat is applied to the semiconductor device after mounting, the moisture in the holding body 15 is released to the external atmosphere, so that the holding body 15 can be prevented from being ruptured or deteriorated.
[0046]
In addition, if the environment in which the semiconductor device (CSP1) is used has little heat change, and the stress generated between the semiconductor device and the mounting substrate is small, the shape of the holding body 15 does not have a hollow portion. It may be cylindrical.
[0047]
【Example】
Examples of the present invention will be described below.
<Example>
FIG. 2A shows a semiconductor element 2 obtained by a conventionally known means. The semiconductor element 2 has a silicon wafer as a base material, and an electrode 3 made of aluminum is formed. A passivation film 4 is formed on the semiconductor element 2 so as to expose the electrode 3. For convenience of explanation, FIG. 2A shows two semiconductor elements 2 out of a plurality of surfaces formed on a single silicon wafer.
[0048]
Next, after applying photosensitive polyimide (trade name “Paimel”, manufactured by Asahi Kasei Kogyo Co., Ltd.) on a silicon wafer, electrodes are formed on each semiconductor element 2 using a known photolithography method in which pattern exposure, development, and the like are performed. A first insulating layer 5 having a film thickness of about 10 μm exposing 3 was formed (FIG. 2B).
Next, a TiN layer (thickness: 200 nm) as the metal barrier layer 6 and a Cu layer (thickness: 500 nm) as the metal thin film layer 17 are collectively formed by sputtering on the surface side on which the first insulating layer 5 is formed. In this way, lamination was formed (FIG. 2C).
[0049]
Next, a photosensitive resist layer having a thickness of 20 μm is applied and formed on the metal thin film layer 17 by a spin coating method, and then the metal thin film layer 17 site where the metal post is formed is formed using a known photolithography method. An exposed plating mask was formed (FIG. 2D). Next, a metal post 9 made of Cu (copper) was formed on the metal thin film layer 17 exposed from the plating mask by electrolytic plating, and then the plating mask was peeled off (FIG. 2E). At this time, the metal thin film layer 17 was used as a conductor for plating power supply.
[0050]
Next, after forming a photosensitive resist layer having a film thickness of 1 μm by spin coating, the metal thin film layer 17 was patterned using a known photoetching method to form a wiring layer 7 having a predetermined pattern shape ( FIG. 2 (f)).
Next, after obtaining FIG. 2 (f), a photosensitive polyimide (manufactured by Asahi Kasei Kogyo Co., Ltd., trade name “Pimel”) is collectively applied to the surface side on which the wiring layer 7 is formed by a spin coating method. A photosensitive polyimide layer having a thickness of 10 μm was formed. Next, the photosensitive polyimide on the metal post 9 was removed by a known photolithography method to obtain a second insulating layer 8 (FIG. 3A).
[0051]
Next, a cooling heat sink material 12 having the same size as that of the silicon wafer was attached to the back surface of the silicon wafer opposite to the surface on which the semiconductor element 2 was formed. The material of the cooling heat sink material 12 was Cu (copper).
Next, dicing was performed at the boundaries between the semiconductor elements 2 to cut the semiconductor elements 2 into individual pieces. In addition, the cut | disconnection by dicing is put in the silicon wafer, and it does not put in the heat sink material 12 for cooling (FIG.3 (b)).
[0052]
Next, a sealing resin 10 having photosensitivity is applied to the silicon wafer surface so as to fill even the cuts formed by dicing by spin coating, and the resin is sealed, and then metal posts are formed by a known photolithography method. 9 The sealing resin 10 on the tip was removed (FIG. 3C).
Next, the external connection terminal 11 was placed on the metal post 9 (FIG. 3D).
The external connection terminal 11 used in this example has a stress relaxation function, and the conductive material 16 is formed on the surface of the hollow holding body 15 made of thermoplastic polyimide as shown in FIGS. The eutectic solder was formed as follows.
That is, first, a hollow thermoplastic polyimide tube having an inner diameter of 0.15 mm and a wall thickness of 50 μm was purchased in a long shape. Next, metallic chromium and copper were sequentially laminated on the tube surface (outer surface). Metal chromium and copper are used as the adhesive layer 27 when laminating conductive materials, and are formed by sputtering so that the metal chromium film thickness is 0.2 μm and the copper film thickness is 0.4 μm. Filmed. After forming the adhesive layer 17, eutectic solder having a thickness of about 20 μm was plated as the conductive material 16.
Next, after the eutectic solder was formed, each of the long thermoplastic polyimide tubes was cut to a length of about 0.3 mm to obtain the external connection terminals 11 used in this example, as shown in FIGS. .
[0053]
Next, as shown in FIG. 3D, after the external connection terminal 11 is placed, dicing including a heat sink material for cooling is finally performed so as to leave the sealing resin on the side surface of the semiconductor element 2. Thus, an independent semiconductor device (CSP1) was obtained (FIG. 3E).
[0054]
After mounting the semiconductor device (CSP1) obtained in the above embodiment on a printed circuit board, a thermal cycle test (−45 ° C. to + 125 ° C.) was performed on the printed circuit board. There were no defects such as cracks or internal disconnection.
[0055]
Although one embodiment of the present invention has been described above, the embodiment of the present invention is not limited to the above-described drawings and description, and various modifications may be made based on the spirit of the present invention. Needless to say.
[0056]
For example, the manufacturing conditions such as the material to be used and the thickness of the film to be formed may be appropriately set according to the specifications of the semiconductor device.
Further, as the external connection terminal having a stress relaxation function, a high melting point solder having a high Pb content or a solder ball having a multilayer structure with a ductile metal such as Cu may be used.
[0057]
【The invention's effect】
According to the method for manufacturing a semiconductor device of the present invention, it is not necessary to use an expensive metal mold for resin sealing. By using the method for manufacturing a semiconductor device of the present invention, the cost required for manufacturing the semiconductor device can be reduced. Can be reduced.
[0058]
Further, since the sealing resin can protect the outer periphery of the semiconductor element except for the upper surface of the metal post, it is excellent in airtightness and moisture resistance, and package cracks due to moisture absorption are less likely to occur. Furthermore, by providing the external connection terminal with a stress relaxation function, the stress (stress) caused by the difference in thermal expansion coefficient between the semiconductor device and the mounting substrate can be relaxed by the external connection terminal having the stress relaxation function. It is possible to prevent defects such as cracks and disconnections from occurring in the apparatus.
Further, by providing the cooling heat sink material on the back surface of the semiconductor element, a semiconductor device having excellent heat dissipation can be obtained.
[0059]
As described above, according to the semiconductor device manufacturing method of the present invention, a highly reliable semiconductor device (CSP) can be manufactured at low cost.
[0060]
[Brief description of the drawings]
FIG. 1 is an explanatory cross-sectional view schematically showing an example of a semiconductor device obtained by a method for manufacturing a semiconductor device of the present invention.
FIGS. 2A to 2F are cross-sectional explanatory views showing an embodiment of a method of manufacturing a semiconductor device according to the present invention in the order of steps.
FIGS. 3A to 3E are cross-sectional explanatory views showing an embodiment of a method of manufacturing a semiconductor device according to the present invention in the order of steps. FIGS.
4A to 4D are cross-sectional explanatory views showing an example of a conventional method of manufacturing a semiconductor device in the order of steps.
FIGS. 5A to 5E are cross-sectional explanatory views showing an example of a conventional method of manufacturing a semiconductor device in the order of steps. FIGS.
6A to 6B are cross-sectional explanatory views showing an example of a conventional method of manufacturing a semiconductor device in the order of steps.
FIG. 7 is a cross-sectional explanatory view schematically showing an example of a semiconductor device obtained by a conventional method for manufacturing a semiconductor device.
FIG. 8 is an explanatory side view showing an example of an external connection terminal according to the present invention.
FIG. 9 is an explanatory cross-sectional view showing an example of an external connection terminal according to the present invention.
[Explanation of symbols]
1,70 CSP
2,72 Semiconductor element
3, 73 electrodes
4, 74 Passivation film
5, 75 First insulation layer
6, 76 Barrier layer
7, 77 Wiring layer
8, 78 Second insulation layer
9, 79 Metal post
10, 80 Sealing resin
11, 81 Terminal for external connection
12, 82 Heat sink material
15 Holder
16 Conductive material
17, 87 Metal thin film layer
27 Adhesive layer

Claims

Forming a first insulating layer so as to expose the electrode on a wafer surface on which a semiconductor element having an electrode is formed; and a metal electrically connected to the electrode on a surface where the first insulating layer is formed A step of forming a thin film layer on one side, a step of forming a resist pattern for a plating mask on the metal thin film layer, a step of forming a metal post on a portion of the metal thin film layer exposed from the plating mask by electroplating, Removing the resist pattern for the plating mask, patterning the metal thin film layer to form a wiring layer, covering the wiring layer and the first insulating layer, and exposing the tip end surface of the metal post comprising at least a step of forming a second insulating layer, during the electroplating for the metal post forming, the metal thin film layer and the conductor for the plating feed, a second insulating layer In the step of forming, after coating a photosensitive insulating resin by spin coating, by removing the remaining insulating resin to the metal post distal end surface by photolithography, the second insulating layer, the metal post A method for manufacturing a semiconductor device, comprising: forming a second insulating layer so as to cover a side surface of the metal post and a height of a second insulating layer excluding a portion covering the side surface of the metal post to be lower than a height of a metal post front end surface .

A process of applying a cooling heat sink material to the back surface of the wafer after performing the second insulating layer forming process by the manufacturing method according to claim 1 on a wafer formed by imposing a plurality of semiconductor elements. And a step of dicing from the second insulating layer forming surface side to the boundary between the wafer and the heat sink material to divide the semiconductor elements, and to cover each of the separated semiconductor elements, and to the front surface of the metal post At least a step of resin-sealing a wafer including a semiconductor element so as to expose the semiconductor element, and a step of dicing and dicing including a heat sink material so as to leave a sealing resin on the side surface of the semiconductor element A method for manufacturing a semiconductor device.

3. The method of manufacturing a semiconductor device according to claim 2, wherein an external connection terminal having a stress relaxation function is provided on a tip surface of the metal post before dicing into pieces including the heat sink material. .