JP4352294B2

JP4352294B2 - Manufacturing method of semiconductor device

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Publication number: JP4352294B2
Application number: JP2000114053A
Authority: JP
Inventors: 景壽山本; 淳也楠木; 徹郎鈴木; 恭子宮内
Original assignee: Sumitomo Bakelite Co Ltd
Current assignee: Sumitomo Bakelite Co Ltd
Priority date: 2000-04-14
Filing date: 2000-04-14
Publication date: 2009-10-28
Anticipated expiration: 2020-04-14
Also published as: JP2001298120A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関する。さらに詳しくは、本発明は、高位置精度、サイズの均一性、高さの均一性などに優れる外部回路基板接合用端子を有するウエハレベルチップサイズパッケージ用半導体装置、及びこのものを効率よく製造する方法に関するものである。
【０００２】
【従来の技術】
高密度集積回路用などへの半導体素子の実装に関する技術が、大きく代わってきている。例えば、チップサイズパッケージ（ＣＳＰ）技術ではセラミック材料やテープ材料に半導体チップを搭載し、樹脂封止等を行い半導体パッケージとして組み上げ、これをマザーボードやドーターボードに接合する方法から、半導体素子そのものを封止することなくマザーボードやドーターボードに接合するベアチップ実装法に代わりつつある。
ベアチップ実装法では、半導体チップに配線基板を貼り付け、これを、はんだボール等を介してマザーボード等の基板（以下単に「外部回路基板」と称す。）に接合する方法と、ＩＣチップに切断する前のウエハの段階でウエハ表面にバンプ部を直接形成し、その後切断し、これを回路基板に接合する方法、いわゆるウエハレベルパッケージ法とがある。小型化の観点より、技術的困難性はあるものの、開発の力点はウエハレベルチップサイズパッケージ法に置かれているのが実状である。
ウエハレベルチップサイズパッケージ法では、ウエハの半導体回路形成領域に複数の個別の半導体回路を形成後、前記半導体回路と該外部回路とを電気的に接続するために設けられたデバイス端子が露出する開口部を有する絶縁層を設ける。そして、絶縁層全面にスパッタリング装置や真空蒸着装置を用いて金属膜を形成する。
次に、上記配線部表面に感光性レジストをスピンコーターなどで厚さ２０〜１５０μｍ程度になるように形成する。そして、所定のマスクを用いて露光し、現像して外部回路基板接続用端子（以下単に「接続端子」と称すことがある。）となる位置に開口部を設け、電解めっきして開口部をめっき金属で充填する。この場合の充填高さが接続端子の高さになる。その際前記絶縁層上に設けられた金属薄膜がめっき時の陰極として作用する。
その後感光性レジストを剥離して、金属の突起物から成る接続端子を得る。さらに下地である前記金属層をエッチングして絶縁層表面にデバイス端子と接続端子とを結線する配線層を形成し、各チップに分割してウエハレベルパッケージを得ている。
なお、絶縁体層表面に接続端子のみを形成し、これとデバイス端子とをファインワイヤーや導電性接着剤などで接続し、その後めっき法により端子上に金属を盛り上げる場合もある。
しかしながら、上記の方法に従い電気めっき法で接続端子を形成しようとすると、その高さが２０〜１００μｍ程度と高いため、めっき時間が１〜５時間と長時間かかり、半導体パッケージ製造コストが高いものとなる。また、個々の開口部間で電流密度分布が均一となりにくいため、得られるバンプの高さが大きくばらつくのを免れず、その結果、外部回路基板と接続する際に、未接続な個所を生じることになる。
さらに接続端子形成時の下地金属の汚れや酸化膜などがあると、この影響により接続端子と、デバイス端子とを結ぶ配線層の絶縁層に対する密着力が弱くなり、機械的信頼性及び電気接合性で問題を生ずる。具体的には、半導体実装における半導体チップと外部回路基板との接合不良という問題となる。
【０００３】
【発明が解決しようとする課題】
本発明は、このような従来技術が有する欠点を克服し、高位置精度、サイズの均一性、高さの均一性などに優れた接続端子を有するウエハレベルチップサイズパッケージ用半導体装置を提供することを目的としてなされたものである。
【０００４】
【課題を解決するための手段】
本発明者らは、前記の好ましい性質を有するウエハレベルチップサイズパッケージ用半導体装置を開発すべく鋭意研究を重ねた結果、基本的に接続端子を絶縁体からなる突起部とその表面を覆う金属層とで構成することにより、その目的を達成しうること、そして、特定の工程を施すことにより、所望の半導体装置が効率よく得られることを見出し、この知見に基づいて本発明を完成するに至った。
すなわち、本発明は、
（１）（ａ）半導体回路形成領域に半導体回路と、該半導体回路と回路外部とを接続するためのデバイス端子と、デバイス端子以外の回路側表面に保護膜が設けられたシリコンチップの該保護膜上に絶縁層を設ける工程、（ｂ）該絶縁層表面にマスクを介して選択露光し、現像処理して所望パターンの絶縁層をハーフエッチング処理して形成して、外部回路基板接合用端子用の絶縁体からなる突起部を形成する工程、（ｃ）再度マスクを介して選択露光し、現像処理してデバイス端子上の絶縁層を除去し、デバイス端子を露出させる工程、（ｄ）シリコンチップの絶縁層側表面全面に、ニッケル、コバルト、クロム、チタニウム、バナジウム及びこれらの金属を主成分とする合金の中から選ばれる金属からなる中間層を形成する工程、（ｅ）上記中間層の上に金属層を設けたのち、その上にレジスト層を設け、配線用マスクを介して選択露光し、現像処理してレジストパターンを形成させ、次いで露出した金属層をエッチング処理後、該レジストパターンを除去する工程、（ｆ）絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ外部回路基板接合用端子が埋設されるように封止材層を設ける工程、及び（ｇ）該封止材層をハーフエッチング処理して、外部回路基板接合用端子先端部を露出させ、露出した外部回路基板接合用端子先端部にはんだボールを搭載する、あるいはめっき層を設ける工程、を含むことを特徴とする半導体装置の製造方法、
（２）（ａ）半導体回路形成領域に半導体回路と、該半導体回路と回路外部とを接続するためのデバイス端子と、デバイス端子以外の回路側表面に保護膜が設けられたシリコンチップの該保護膜上に絶縁層を設ける工程、（ｂ'）該絶縁層表面にマスクを介して選択露光し、現像処理してデバイス端子上の絶縁層を除去し、デバイス端子を露出させる工程、（ｃ'）チップ表面上に外部回路基板接合用端子形成用の絶縁層を設け、再度マスクを介して選択露光、現像処理して、外部回路基板接合用端子用の絶縁体からなる突起部を形成すると共に、デバイス端子上の絶縁層を除去し、デバイス端子を露出させる工程、（ｄ）シリコンチップの絶縁層側表面全面に、ニッケル、コバルト、クロム、チタニウム、バナジウム及びこれらの金属を主成分とする合金の中から選ばれる金属からなる中間層を形成する工程、（ｅ）上記中間層の上に金属層を設けたのち、その上にレジスト層を設け、配線用マスクを介して選択露光し、現像処理してレジストパターンを形成させ、次いで露出した金属層をエッチング処理後、該レジストパターンを除去する工程、（ｆ）絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ外部回路基板接合用端子が埋設されるように封止材層を設ける工程、及び（ｇ）該封止材層をハーフエッチング処理して、外部回路基板接合用端子先端部を露出させ、露出した外部回路基板接合用端子先端部にはんだボールを搭載する、あるいはめっき層を設ける工程、を含むことを特徴とする半導体装置の製造方法、
（３）第１項又は第２項記載の半導体装置の製造方法の（ｅ）工程の中間層の上に設けられる金属層を少なくとも２層とし、かつ中間層の表面に接する金属層を金、銀、銅、アルミニウム、インジウム及びこれらを主成分とする合金の中から選ばれる少なくとも１種で形成すると共に、最外層の金属層を銅又は銅合金で形成する半導体装置の製造方法、
（４）第１項、第２項又は第３項記載の半導体装置の製造方法の絶縁層及び封止材層が感光性樹脂からなる半導体装置の製造方法、及び
（５）第４項記載の半導体装置の製造方法の感光性樹脂が感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール樹脂及び感光性エポキシ樹脂の中から選ばれる少なくとも１種からなるものである半導体装置の製造方法、
を提供するものである。
【０００５】
【発明の実施の形態】
本発明の半導体装置は、半導体回路が形成されたチップと、該チップの半導体回路形成側表面に設けられたデバイス端子と、該デバイス端子と電気的に結合され、かつ絶縁体からなる突起部及び該絶縁体表面に設けられた金属層からなる外部回路基板接合用端子（接続端子）とから構成されたウエハレベルチップサイズの半導体装置である。
次に、このような構成の本発明の半導体装置について添付図面に従って説明する。
図１及び図２は、本発明の半導体装置の異なる例の構成を示す断面図であって、図１は、接続端子表面にはんだボールを搭載した例であり、図２は接続端子表面にめっき層を設けた例である。半導体回路形成領域に半導体回路が形成されたシリコンチップ１上に、前記半導体回路と該外部回路とを電気的に接続するために設けられたデバイス端子２が露出するような開口部３を有する保護膜４が設けられている。
この保護膜４の上に絶縁層５が設けられており、該絶縁層５は外部回路基板の電極（図示せず。）と対応した位置に接続端子６を構成する突起部７とデバイス端子２が露出する開口部８が設けられている。そして、突起部７の表面が金属層９で被覆されて接続端子６が形成され、この接続端子６と金属層９で被覆されたデバイス端子２とが配線を構成する該金属層９により電気的に結合されている。
絶縁層５の材料としては、金属層９を安定して支持し、実質的に電気的絶縁性及び耐熱性を確保するものであれば特に限定されないが、安価で加工性に優れた樹脂材料が好ましい。このような材料としては、ポリエステル系樹脂、エポキシ樹脂、ウレタン系樹脂、ポリスチレン系樹脂、ポリエチレン系樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール樹脂、アクリロニトリル−ブタジエン−スチレン（ＡＢＳ）共重合体樹脂、ポリカーボネート系樹脂、シリコーン系樹脂、フッ素系樹脂などの熱硬化性樹脂又は熱可塑性樹脂が挙げられる。なお、絶縁層５には突起部７及び開口部８を形成する必要があるが、加工法としてフォトリソグラフ法を用いることが簡便であり、高位置精度、高寸法精度を得ることが容易である感光性樹脂を用いることが望ましい。好ましい感光性樹脂としては、感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール樹脂、感光性エポキシ樹脂を挙げることができる。
【０００６】
また、絶縁層５と突起部７は一括ではなく２度に分けて形成してもよく、まず絶縁層５を感光性樹脂により開口部８を形成したのち更に突起部７を形成するための絶縁層を感光性樹脂で設け、パターニングにより突起部７を形成するとともに、開口部に充填された絶縁層を除いてもよい。
また絶縁層５と突起部７とは異なった材料で構成してもよく、予め突起形状物を別途作成し、接着剤により前記絶縁層５に設置して突起部７としてもよい。例えば、突起形状物を熱可塑性樹脂で作製し、熱融着で固定してもよい。ただし、この方法ではより高位置精度や高寸法精度が求められる場合には必ずしも十分な対応ができない場合もある。
また、絶縁層５を形成したのちに突起部７をスクリーン印刷法等の印刷方式により所望の位置に形成する方法でもよい。適切な突起部の高さや絶縁層の厚さは、絶縁効果、後述する封止樹脂の効果、求められるチップサイズパッケージの高さなどから決定されるものであり、不必要に厚くすることは好ましくない。
突起部７の形状は特にこだわらないが、その表面ははんだボール１０を搭載する場合には、安定に搭載する必要があり平坦部、あるいは球面状凹部を有することが望ましい。
次に金属層９であるが、金属層９は、基本的にはスパッタリング、真空蒸着、無電解めっき、電解めっき等の中から選ばれる少なくとも１種の方法を用いて形成し、配線層はこの金属層９をエッチングして作製する。本発明では、金属層９を少なくとも２層で構成するのが望ましい。１層で構成してもよいが、導電性の良い銅や銅合金を用いた場合、絶縁層との密着強度が相対的に小さく、十分な配線層が得られないからである。図１の例では３層構造となっており、中間層１１と、シード層１２と、ベース層１３で構成されている。
本例を基に、金属層９を多層で構成する場合について説明する。まず、中間層１１を絶縁層５の表面全面に設ける。この中間層１１はクロム、ニッケル、チタニウム、バナジウム、あるいはこれらを主成分とする合金など、絶縁層５と相対的に密着力の強い金属で構成するのがよい。これはベース層１３を電気めっき法で設ける際の陰極、あるいは配線としての役目を果たすシード層１２を導電性のよい金、銀、銅、アルミニウム、インジウム、あるいはこれらを主成分とする合金などで絶縁層５の上に直接作製した場合、得られる金属層９と絶縁層５との密着強度が相対的に小くなるが、中間層１１を設けることにより密着強度の大きな金属層９を得ることができるようになるからである。
【０００７】
中間層１１は絶縁層５の表面に直接設けることから、通常無電解めっき法、あるいはスパッタリング法、蒸着法などの乾式成膜法などにより設けるが、その厚さは１０〜１００ｎｍとすることが好ましい。あまりに薄すぎると均一な膜が得られず、あまりに厚すぎると長時間の成膜時間が必要とされるばかりでなく、緻密で均一な中間層１１が得られないからである。例えば、乾式成膜法で中間層を得る場合、得られる中間層の厚さが厚くなるに従い内部応力が高くなり、クロムで成膜した場合には通常膜厚が５μｍを超えると該内部応力により膜が剥離してくるおそれがある。また、無電解めっきで厚い膜を形成すると、得られる膜は緻密なものとならない。
金属層９を２層とする場合、中間層１１の上に直接ベース層１３を設けることになるが、ベース層１３は配線を形成した後の電気特性や、はんだボール１０や接合用のめっき層１５との接合性の面から銅、あるいは銅合金を用いることが好ましい。
３層とする場合、シード層１２は乾式成膜法で形成するのが簡便であるが、この場合、シード層１２の厚さは５０ｎｍ〜１μｍとすることが好ましい。上記した理由によりシード層１２があまりに薄くても、厚くても均一な膜が形成されず、ベース層を電気めっきで形成する場合に陰極として十分な機能が発揮されないからである。
ベース層１３は上記したように銅、銅合金等の導電性材料で構成するが、その厚さは、最終的に得られる配線の電気特性が所望のものとなる厚さとし、電気めっき法により設けることが効率的で好ましい。
このようにして得られた金属層９をフォトリソグラフ法によりエッチングして配線部、突起部表面、デバイス端子表面部以外の金属層９を除去する。その表面に金属層が設けられた突起部７は、前述した接続端子６となる。この接続端子６の表面にははんだボール１０が搭載されることがあるため、平面状、あるい凹面状とすることが好ましい。
次に、配線層及びデバイス端子２の表面部が露出せず、かつ接続端子６の少なくとも表面が露出するように封止材層１４を設ける。図１の半導体パッケージは外部回路基板端子表面にはんだボール１０を搭載したものであり、図２はめっき層１５が設けられたものである。めっき層１５の材質としては、金、銀、パラジウム、ニッケル、はんだ等の少なくとも１種を用いることが一般的である。なお、図１のようにはんだボール１０を搭載したものがＢＧＡ（ボール・グリット・アレ）構造となり、図２のようにめっき層１５が設けられたものがＬＧＡ（ランド・グリット・アレ）構造となる。
【０００８】
封止材層１４の材料としては、配線層やデバイス端子２を安定して保護でき、実質的に電気的絶縁性及び耐熱性が確保されるものであれば特に限定されない。実際の作製に当たり、安価で加工性に優れた材料であるポリエステル系樹脂、エポキシ樹脂、ウレタン系樹脂、ポリスチレン系樹脂、ポリエチレン系樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール樹脂、アクリロニトリル−ブタジエン−スチレン（ＡＢＳ）共重合体樹脂、ポリカーボネート系樹脂、シリコーン系樹脂、フッ素系樹脂などの熱硬化性樹脂又は熱可塑性樹脂が用いることができる。
そして、少なくとも接続端子６の表面をきれいに露出させるためには、上記樹脂を感光性のあるものとし、例えば、配線側表面全体に、接続端子６が埋まる厚さに封止材層を設け、その後接続端子６の表面が露出するまでハーフエッチングを行う。好ましい樹脂としては、感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール樹脂、感光性エポキシ樹脂である。
封止材で保護する効果としては、配線層等が損傷されないようにするばかりか、シリコンウエハ１上に形成された半導体回路がα線により損傷されるのを防止する効果、また外部回路板への実装の際、はんだに付帯するフラックスにより配線層が汚染され、劣化しないようにする効果も挙げられる。封止材層の厚さは、これらの効果が得られるに足る厚さであればよく、不必要に厚くすることは好ましくない。具体的には用いる樹脂の組成や、性質に応じて適宜最適値を求めればよい。
なお、シリコンウエハ１上に形成された半導体回路の電気テスト、バーンインテストなどは前記接続端子６に直接プローブを当てることで簡単に行うことができる。
本発明においては、ウエハを用いて複数のパッケージを一度に作製し、これを分割すれば、効率よく、本発明のウエハレベルチップサイズパッケージを得ることができる。
本発明はまた、半導体装置の製造方法をも提供するものである。
本発明の半導体装置の製造方法においては、以下に示すように、（１）(ａ)、(ｂ)、(ｃ)、(ｄ)、(ｅ)、(ｆ)及び(ｇ)工程を含む方法と、（２）(ａ)、(ｂ')、(ｃ')、(ｄ)、(ｅ)、(ｆ)及び(ｇ)工程を含む方法の２つの態様がある。
【０００９】
前記(１)の製造方法においては、
（ａ）半導体回路形成領域に半導体回路と、該半導体回路と回路外部とを接続するためのデバイス端子と、デバイス端子以外の回路側表面に保護膜が設けられたシリコンチップの該保護膜上に絶縁層を設ける工程、
（ｂ）該絶縁層表面にマスクを介して選択露光し、現像処理して所望パターンの絶縁層をハーフエッチング処理して形成して、外部回路基板接合用端子用の絶縁体からなる突起部を形成する工程、
（ｃ）再度マスクを介して選択露光し、現像処理してデバイス端子上の絶縁層を除去し、デバイス端子を露出させる工程、
（ｄ）シリコンチップの絶縁層側表面全面に、ニッケル、コバルト、クロム、チタニウム、バナジウム及びこれらの金属を主成分とする合金の中から選ばれる金属からなる中間層を形成する工程、
（ｅ）上記中間層の上に金属層を設けたのち、その上にレジスト層を設け、配線用マスクを介して選択露光し、現像処理してレジストパターンを形成させ、次いで露出した金属層をエッチング処理後、該レジストパターンを除去する工程、
（ｆ）絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ外部回路基板接合用端子が埋設されるように封止材層を設ける工程、
及び
（ｇ）該封止材層をハーフエッチング処理して、外部回路基板接合用端子先端部を露出させ、露出した外部回路基板接合用端子先端部にはんだボールを搭載する、あるいはめっき層を設ける工程、
を順次施すことにより、本発明の半導体装置を効率よく製造することができる。
一方、前記(２)の製造方法においては、
上記(ａ)工程、
（ｂ'）該絶縁層表面にマスクを介して選択露光し、現像処理してデバイス端子上の絶縁層を除去し、デバイス端子を露出させる工程、
（ｃ'）チップ表面上に外部回路基板接合用端子形成用の絶縁層を設け、再度マスクを介して選択露光、現像処理して、外部回路基板接合用端子用の絶縁体からなる突起部を形成すると共に、デバイス端子上の絶縁層を除去し、デバイス端子を露出させる工程、
及び上記の(ｄ)〜(ｇ)工程、
を順次施すことにより、本発明の半導体装置を効率よく製造することができる。上記の各工程の詳細については、前述の本発明の半導体装置において説明したとおりである。
【００１０】
【実施例】
次に、本発明を実施例により、さらに詳細に説明するが、本発明は、これらの例によってなんら限定されるものではない。
実施例１
半導体回路形成領域に１４４個の半導体回路と、各半導体回路ごとに５４個のデバイス端子と、これらのデバイス端子以外の回路側表面に保護膜が設けられた直径６インチシリコンウエハの表面全面に絶縁層としてポジ型感光性ポリベンゾオキサゾール樹脂［製品名「ＣＲＣ−８３２０」住友ベークライト社製］をスピンコーターで塗布、ホットプレートで１２５℃、４分間プリベークし厚さ４０μｍの塗膜を得た。絶縁層表面に所望のマスクを用い露光［ｇ線ステッパー：ニコン社製「ＮＳＲ１５０５Ｇ３Ａ」１５００mJ／cm²］、現像［現像液：東京応化工業(株)製「ＮＭＤ−３」ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）２.３８重量％４０secパドル×４回］、リンス（純水）処理したのち、絶縁層をハーフエッチングして各々の半導体回路に必要とされる接合端子用の突起部を得た。
次にデバイス端子上の絶縁体層を除去するために、マスクを介して再度露光、現像し、デバイス端子上の絶縁体を上記と同様にして除去してデバイス端子を露出させた。その後、窒素雰囲気中で１５０℃で３０分間、さらに３２０℃で３０分間加熱して硬化させた。この際の突起部の高さは、ウエハ面内で２５μｍ±２μｍと膜厚バラツキが安定していた。
次にＲＦスパッタ装置［神港精機社製］を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成した。なお金属の種類は中間層として厚さ３０ｎｍのクロム層を用い、シード層として厚さ１００ｎｍの銅層を用いた。成膜条件としては、スパッタリング法により、到達真圧力５×１０^-4Ｐａ、スパッタ圧力６.７×１０^-1Ｐａ、Ａｒ流量２０ＳＣＣＭを採用した。
次に、電解銅めっき法により厚さ１５μｍの銅層を設け、これをベース層とした。この際、めっき液組成は銅２８ｇ／リットル、硫酸２００ｇ／リットル、塩素イオン７０mg／リットル、添加剤［ミクロファブＣｕ``Ｂ''ＥＥＪＡ（日本エレクトロプレティング・エンジニヤース）社製］２５ml／リットルとした。まためっき条件はめっき温度を２８℃、電流密度３Ａ／ｄｍ²とした。
続いてこのウエハ上にポジ型フォトレジスト［東京応化工業(株)製「ＰＭＥＲＰ−ＬＡ９００ＰＭ」］をスピンコーティングで膜厚が１０〜１５ｎｍになるように塗布した。これをオーブンで１１０℃にて６分間硬化させ、得られたレジスト膜に配線用マスクを用いて露光し、その後、現像液［東京応化工業(株)製、「Ｐ−７Ｇ」］を用いて現像を行なった。
次に塩化第二銅溶液で露出した金属層部分のシード層とべ一ス層をエッチングし、次いでレジストを剥離液［東京応化工業(株)製「ＰＳ」］で剥離後、デスミア液［マグダミット社製］で中間層を除去し、接続端子と、この接続端子とデバイス端子とを電気的に接合する配線層とを得た。
その後、絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ接続端子が埋設されるように感光性ポリベンゾオキサゾール樹脂［商品名「ＣＲＣ−８３２０」住友ベークライト社製］を塗布して封止材層を設け、次いで露光、現像によりテトラメチルアンモニウムヒドロキシド［商品名「ＮＭＤ−３」東京応化工業(株)製］を用いて該封止材層をハーフエッチングして接続端子先端部を露出させた。窒素オーブンにて硬化し、その後、接続端子先端部にフラックスを塗布し、はんだボールを搭載し、リフローし、ウエハを分割して図１のタイプのウエハレベルチップサイズパッケージを１４４個得た。
その後、これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態を調べた。その結果、導通不良のものはみられなかった。さらに、その後にウエハレベルチップサイズパッケージを外部回路基板より引きはがし、はがし面を観察したところ、いずれも破断ははんだボールの母体でおきており、正常に接合されていたことが分かった。このことは、本発明のウエハレベルチップサイズパッケージを用いて電子機器を組み立てた場合、高信頼性が得られることを示している。
【００１１】
実施例２
半導体回路形成領域に１４４個の半導体回路と、各半導体回路ごとに５４個のデバイス端子と、これらのデバイス端子以外の回路側表面に保護膜が設けられた直径６インチシリコンウエハの表面全面に絶縁層としてポジ型感光性ポリベンゾオキサゾール樹脂［製品名「ＣＲＣ−８３２０」住友ベークライト社製］をスピンコーターで塗布、ホットプレートで１２０℃にて４分間プリベークし厚さ７μｍの塗膜を得た。絶縁層表面にデバイス端子部分を開口するような所望のマスクを用い露光［ｇ線ステッパー：ニコン社製「ＮＳＲ１５０５Ｇ３Ａ」５００mJ／cm²］、現像［現像液：東京応化工業(株)製「ＮＭＤ−３」ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）２.３８重量％２０secパドル×２回］、リンス（純水）処理したのちホットプレートにて２５０℃で４分間キュアをした。更にその上に接合端子用突起を形成するために、直径６インチシリコンウエハの表面全面に絶縁層としてポジ型感光性ポリベンゾオキサゾール樹脂［製品名「ＣＲＣ−８３２０」住友ベークライト社製］をスピンコーターで塗布したのち、ホットプレートで１２５℃にて４分間プリベークし厚さ４０μｍの塗膜を得た。絶縁層表面に所望のマスクを用い露光［ｇ線ステッパー：ニコン社製「ＮＳＲ１５０５Ｇ３Ａ」２０００mJ／cm²］、現像［現像液：東京応化工業(株)製「ＮＭＤ−３」ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）２.３８重量％４０secパドル×４回］、リンス（純水）処理して絶縁層をエッチングし、各々の半導体回路に必要とされる接合端子用の突起部を得、デバイス端子上の絶縁体層も除去してデバイス端子を露出させた。その後、窒素雰囲気中で１５０℃にて３０分間、さらに３２０℃にて３０分間硬化させた。
次にＲＦスパッタ装置［神港精機社製］を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成した。なお金属の種類は中間層として厚さ３０ｎｍのクロム層を用い、シード層として厚さ１００ｎｍの銅層を用いた。成膜条件としては、スパッタリング法により、到達真圧力５×１０^-4Ｐａ、スパッタ圧力６.７×１０^-1Ｐａ、Ａｒ流量２０ＳＣＣＭを採用した。
次に、電解銅めっき法により厚さ１５μｍの銅層を設け、これをベース層とした。この際、めっき液組成は銅２８ｇ／リットル、硫酸２００ｇ／リットル、塩素イオン７０mg／リットル、添加剤［ミクロファブＣｕ``Ｂ''ＥＥＪＡ（日本エレクトロプレティング・エンジニヤース）社製］２５ml／リットルとした。まためっき条件はめっき温度を２８℃、電流密度３Ａ／ｄｍ²とした。
続いてこのウエハ上にポジ型フォトレジスト［東京応化工業(株)製「ＰＭＥＲＰ−ＬＡ９００ＰＭ」］をスピンコーティングで膜厚が１０〜１５μｍになるように塗布した。これをオーブンで１１０℃にて６分間硬化させ、得られたレジスト膜に配線用マスクを用いて露光し、その後、現像液［東京応化工業(株)製「Ｐ−７Ｇ」］を用いて現像を行なった。
次に塩化第二銅溶液で露出した金属層部分のシード層とべ一ス層をエッチングし、次いでレジストを剥離液［東京応化工業(株)製「ＰＳ」］で剥離後、デスミア液［マグダミット社製］で中間層を除去し、接続端子と、接続端子とデバイス端子とを電気的に接合する配線層とを得た。
その後、絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ接続端子が埋設されるように感光性ポリベンゾオキサゾール樹脂［商品名「ＣＲＣ−８３２０」住友ベークライト社製］を塗布して封止材層を設け、次いで露光、現像によりテトラメチルアンモニウムヒドロキシド［商品名「ＮＭＤ−３」東京応化工業(株)製］を用いて該封止材層をハーフエッチングして接続端子先端部を露出させた。窒素オーブンにて硬化し、その後、接続端子先端部にフラックスを塗布し、はんだボールを搭載し、リフローし、ウエハを分割して図１のタイプのウエハレベルチップサイズパッケージを１４４個得た。
その後、これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態及び機械的接合を調べた。その結果、導通不良もなく、破断ははんだボールの母体でおきており、実施例１同様正常に接合されていたことが分かった。
【００１２】
実施例３
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用い、シード層を設けず上記ＲＦスパッタ装置にて厚さ１５μｍの銅層を製膜しベース層を作成し、中間層とベース層の２層からなる金属層を構成し、電解銅めっきを施さない以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態及び機械的接合を調べた。その結果、導通不良もなく、破断ははんだボールの母体でおきており、実施例１同様正常に接合されていたことが分かった。
実施例４
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのニッケル層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例１同様正常に接合されていたことが分かった。
実施例５
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのチタニウム層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例１同様正常に接合されていたことが分かった。
実施例６
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのバナジウム層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例１同様正常に接合されていたことが分かった。
【００１３】
実施例７
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのニッケルクロム合金層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例１同様正常に接合されていたことが分かった。
実施例８
半導体回路形成領域に１４４個の半導体回路と、各半導体回路ごとに５４個のデバイス端子と、これらのデバイス端子以外の回路側表面に保護膜が設けられた直径６インチシリコンウエハの表面全面に絶縁層としてネガ型感光性ポリイミド樹脂［製品名「ＣＲＣ−６０８７」住友ベークライト社製］をスピンコーターで塗布、乾燥機により８０℃１時間乾燥し、４０μｍの塗膜を得た。絶縁層表面に所望のマスクを用い露光（ｇ線ステッパー１５００mJ／cm²）、現像（現像液：シクロペンタノン）、リンス（プロピレングリコールモノメチルエーテルアセテート）処理して絶縁層をハーフエッチングし、各々の半導体回路に必要とされる接合端子用の突起部を得た。
次にデバイス端子上の絶縁体層を除去するために、マスクを介して再度露光、現像し、デバイス端子上の絶縁体を上記と同様にして除去してデバイス端子を露出させた。その後、窒素雰囲気中で１５０℃にて３０分間、さらに３５０℃にて６０分間硬化させた。
次にＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成した。なお金属の種類は中間層として厚さ３０ｎｍのクロム層を用い、シード層として厚さ１００ｎｍの銅層を用いた。ベース層の作製、配線層の作製方法は実施例１と同様にした。
その後、絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ接続端子が埋設されるようにネガ感光性ポリイミド樹脂［商品名「ＣＲＣ−６０８７」住友ベークライト社製］を塗布して封止材層を設け、次いで露光、現像により（現像液：シクロペンタノン）を用いて該封止材層をハーフエッチングして接続端子先端部を露出させた。窒素オーブンにて硬化し、その後、接続端子先端部にフラックスを塗布し、はんだボールを搭載し、リフローし、ウエハを分割して図１のタイプのウエハレベルチップサイズパッケージを１４４個得た。
その後、これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態を調べた。その結果、導通不良のものはみられなかった。さらに、その後にウエハレベルチップサイズパッケージを外部回路基板より引きはがし、はがし面を観察したところ、いずれも破断ははんだボールの母体でおきており、正常に接合されていたことが分かった。このことは、本発明のウエハレベルチップサイズパッケージを用いて電子機器を組み立てた場合、高信頼性が得られることを示している。
実施例９
実施例８において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのニッケル層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例８同様正常に接合されていたことが分かった。
【００１４】
実施例１０
実施例８において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのチタニウム層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例８同様正常に接合されていたことが分かった。
実施例１１
実施例８において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのバナジウム層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例８同様正常に接合されていたことが分かった。
実施例１２
実施例８において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのニッケルクロム合金層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。その後、導通状態及び機械的接合の試験で導通不良もなく、破断ははんだボールの母体でおきており、実施例８同様正常に接合されていたことが分かった。
実施例１３
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層及びシード層を設けず上記ＲＦスパッタ装置にて厚さ３μｍの銅層を製膜しベース層だけの金属層１層のみを作製し、電解銅めっきを施さない以外は同様にしてウエハレベルチップサイズパッケージを得た。これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態を調べた。その結果、導通不良のものはみられなかった。しかし、その後にウエハレベルチップサイズパッケージを外部回路基板より引きはがし、はがし面を観察したところ、いずれも破断は絶縁層と銅からなる金属層の界面でおきており、正常に接合されていないことが分かった。
このように、中間層を設けずに、金属層を１層のみで作製することは、好ましくないことが分かる。
【００１５】
実施例１４
実施例１において、ＲＦスパッタ装置を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成する際、中間層として厚さ３０ｎｍのクロム層を用いずに中間層を厚さ３０ｎｍのアルミニウム層で作製し、シード層として厚さ１００ｎｍのニッケル層を用いた。成膜条件としては、スパッタリング法により、到達真圧力５×１０^-4Ｐａ、スパッタ圧力６.７×１０^-1Ｐａ、Ａｒ流量２０ＳＣＣＭを採用した。
次に、電解銅めっき法により厚さ１５μｍの銅層を設け、これをベース層とした。この際、めっき液組成は銅２８ｇ／リットル、硫酸２００ｇ／リットル、塩素イオン７０mg／リットル、添加剤［ミクロファブＣｕ``Ｂ''ＥＥＪＡ（日本エレクトロプレティング・エンジニヤース）社製］２５ml／リットルとした。上記金属層で作製する以外は同様にしてウエハレベルチップサイズパッケージを得た。これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態を調べた。その結果、導通不良が見られた。また、その後にウエハレベルチップサイズパッケージを外部回路基板より引きはがし、はがし面を観察したところ、いずれも破断は絶縁層とアルミニウムからなる中間層の界面でおきており、正常に接合されていないことが分かった。
このように、中間層をニッケル、コバルト、クロム、チタニウム、バナジウム、これらを主成分とする合金以外の金属で作製することは、好ましくないことが分かる。
【００１６】
比較例
半導体回路形成領域に１４４個の半導体回路と、各半導体回路ごとに５４個のデバイス端子と、これらのデバイス端子以外の回路側表面に保護膜が設けられた直径６インチシリコンウエハの表面全面に絶縁層としてポジ型感光性ポリベンゾオキサゾール樹脂［製品名「ＣＲＣ−８３２０」住友ベークライト社製］をスピンコーターで塗布、ホットプレートで１２０℃４分にてプリベークし厚さ７μｍの塗膜を得た。デバイス端子上の絶縁体層を除去するために、所望のマスクを用い露光［ｇ線ステッパー：ニコン社製「ＮＳＲ１５０５Ｇ３Ａ」５００mJ／cm²］、現像［現像液：東京応化工業(株)製「ＮＭＤ−３」ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）２.３８重量％２０ｓｅｃパドル×２回］、リンス（純水）して現像し、デバイス端子上の絶縁体を除去してデバイス端子を露出させた。その後、窒素雰囲気中で１５０℃で３０分間、さらに３２０℃で３０分間加熱して硬化させた。
次にＲＦスパッタ装置［神港精機社製］を用いてシリコンウエハに設けられた絶縁層表面に金属層を形成した。なお金属の種類は中間層として厚さ３０ｎｍのクロム層を用い、シード層として厚さ１００ｎｍの銅層を用いた。成膜条件としては、スパッタリング法により、到達真圧力５×１０^-4Ｐａ、スパッタ圧力６.７×１０^-1Ｐａ、Ａｒ流量２０ＳＣＣＭを採用した。
次に、電解銅めっき法により厚さ１５μｍの銅層を設け、これをベース層とした。この際、めっき液組成は銅２８ｇ／リットル、硫酸２００ｇ／リットル、塩素イオン７０mg／リットル、添加剤［ミクロファブＣｕ``Ｂ''ＥＥＪＡ（日本エレクトロプレティング・エンジニヤース）社製］２５ml／リットルとした。まためっき条件はめっき温度を２８℃、電流密度３Ａ／ｄｍ²とした。
続いてこのウエハ上にポジ型フォトレジスト［東京応化工業(株)製「ＰＭＥＲＰ−ＬＡ９００ＰＭ」］をスピンコーティングで膜厚が１０〜１５μｍになるように塗布した。これをオーブンで１１０℃にて６分間硬化させ、得られたレジスト膜に配線用マスクを用いて露光し、その後、現像液［東京応化工業(株)製「Ｐ−７Ｇ」］を用いて現像を行なった。
次に塩化第二銅溶液で露出した金属層部分のシード層とべ一ス層をエッチングし、次いでレジストを剥離液［東京応化工業(株)製「ＰＳ」］で剥離後、デスミア液［マグダミット社製］で中間層を除去し、接続端子と、接続端子とデバイス端子とを電気的に接合する配線層とを得た。
続いてこのウエハ上にめっきパンプ形成用フォトレジスト［東京応化工業(株)製「オーディールα−３７５」膜厚７５μｍ］を１０５℃、２.５kg／cm²、搬送速度２.０m／分でラミネートした。得られたレジスト膜にめっきパンプ形成用マスクを用いて露光し、その後、現像液（１重量％Ｎａ₂ＣＯ₃溶液、３０±１℃）を用いて現像を行った。電解めっき法によりめっき厚が６０〜８０μｍになるまでめっきした。この際、めっき液組成は銅２８ｇ／リットル、硫酸２００ｇ／リットル、塩素イオン７０mg／リットル、添加剤［ミクロファブＣｕ``Ｂ''ＥＥＪＡ（日本エレクトロプレティング・エンジニヤース）社製］２５ml／リットルとした。まためっき条件はめっき温度を２８℃、電流密度３Ａ／ｄｍ²とした。次いでレジストを剥離液（２重量％ＮａＯＨ溶液、５０±１℃）で剥離した。
この際に作製しためっき法による外部端子はウエハ面内で厚みが６５μｍ±１０μｍとバラツキが大きかった。
その後、絶縁層側表面全面に、該表面がシリコンウエハ面からの厚さが均一となり、かつ接続端子が埋設されるように封止エポキシ樹脂を塗布、硬化して封止剤層を設け、次いでＣＭＰプロセスにより接続端子先端部を露出させた。その後、接続端子先端部にフラックスを塗布し、はんだボールを搭載し、リフローし、ウエハを分割して図１のタイプのウエハレベルチップサイズパッケージを１４４個得た。
その後、これらのウエハレベルチップサイズパッケージを外部回路基板に搭載し、導通状態を調べた。その結果、導通不良が見られた。
【００１７】
【発明の効果】
以上説明したように本発明のウエハレベルチップサイズパッケージでは、絶縁層で作製した突起部表面に金属層を設けて得られる接続端子を採用するため、作製に手間がいらず、該端子の位置精度、サイズのばらつき、高さの均一性などに優れたものとなる。また、熱硬化型樹脂を用いれば、該端子も強固で信頼性の高いものとなる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の構成の１例（接続端子表面にはんだボールを搭載した例）を示す断面図である。
【図２】図２は、本発明の半導体装置の構成の別の例（接続端子表面にめっき層を設けた例）を示す断面図である。
【符号の説明】
１シリコンウエハ
２デバイス端子
３開口部
４保護膜
５絶縁層
６接続端子
７突起部
８開口部
９金属層
１０はんだボール
１１中間層
１２シード層
１３ベース層
１４封止材層
１５めっき層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. More specifically, the present invention efficiently manufactures a semiconductor device for a wafer level chip size package having an external circuit board bonding terminal excellent in high positional accuracy, size uniformity, height uniformity, and the like. It is about the method.
[0002]
[Prior art]
Technology related to mounting of semiconductor elements for high-density integrated circuits and the like has greatly changed. For example, in the chip size package (CSP) technology, a semiconductor chip is mounted from a method of mounting a semiconductor chip on a ceramic material or tape material, encapsulating it with resin, etc., and assembling it as a semiconductor package and bonding it to a mother board or daughter board. It is replacing the bare chip mounting method that joins motherboards and daughter boards without stopping.
In the bare chip mounting method, a wiring board is attached to a semiconductor chip, and this is bonded to a board such as a mother board (hereinafter simply referred to as “external circuit board”) via a solder ball or the like, and cut into an IC chip. There is a so-called wafer level package method in which bump portions are directly formed on the wafer surface at the stage of the previous wafer, and then cut and bonded to a circuit board. Although there are technical difficulties from the viewpoint of miniaturization, the development focus is on the wafer level chip size packaging method.
In the wafer level chip size package method, after forming a plurality of individual semiconductor circuits in a semiconductor circuit formation region of a wafer, an opening through which a device terminal provided to electrically connect the semiconductor circuit and the external circuit is exposed An insulating layer having a portion is provided. Then, a metal film is formed on the entire surface of the insulating layer using a sputtering apparatus or a vacuum evaporation apparatus.
Next, a photosensitive resist is formed on the surface of the wiring part by a spin coater or the like so as to have a thickness of about 20 to 150 μm. Then, exposure is performed using a predetermined mask, development is performed, and an opening is provided at a position to be an external circuit board connection terminal (hereinafter also referred to simply as “connection terminal”), and the opening is formed by electrolytic plating. Fill with plating metal. The filling height in this case becomes the height of the connection terminal. At that time, the metal thin film provided on the insulating layer acts as a cathode during plating.
Thereafter, the photosensitive resist is peeled off to obtain connection terminals made of metal protrusions. Further, the metal layer as a base is etched to form a wiring layer for connecting device terminals and connection terminals on the surface of the insulating layer, and divided into chips to obtain a wafer level package.
In some cases, only the connection terminal is formed on the surface of the insulator layer, and this and the device terminal are connected with a fine wire or a conductive adhesive, and then the metal is raised on the terminal by a plating method.
However, if the connection terminals are formed by electroplating according to the above method, the height is as high as about 20 to 100 μm, so that the plating time is as long as 1 to 5 hours, and the semiconductor package manufacturing cost is high. Become. In addition, since the current density distribution is difficult to be uniform between the individual openings, it is inevitable that the height of the obtained bumps varies greatly, and as a result, unconnected portions are generated when connecting to the external circuit board. become.
In addition, if there is dirt or oxide film on the base metal when forming the connection terminal, this effect weakens the adhesion of the wiring layer connecting the connection terminal and the device terminal to the insulating layer, resulting in mechanical reliability and electrical bondability. Cause problems. Specifically, there is a problem of poor bonding between a semiconductor chip and an external circuit board in semiconductor mounting.
[0003]
[Problems to be solved by the invention]
The present invention provides a semiconductor device for a wafer level chip size package having a connection terminal that is superior in high positional accuracy, size uniformity, height uniformity, etc., overcoming the drawbacks of the prior art. It was made for the purpose.
[0004]
[Means for Solving the Problems]
As a result of intensive studies to develop a semiconductor device for a wafer level chip size package having the above-mentioned preferable properties, the present inventors have basically formed a projection part made of an insulator as a connection terminal and a metal layer covering the surface thereof. It is found that the object can be achieved by constructing and that a desired semiconductor device can be efficiently obtained by performing a specific process, and the present invention has been completed based on this knowledge. It was.
That is, the present invention
(1) (a) Protection of a silicon chip in which a semiconductor circuit is formed in a semiconductor circuit formation region, a device terminal for connecting the semiconductor circuit and the outside of the circuit, and a protective film is provided on a circuit side surface other than the device terminal A step of providing an insulating layer on the film; (b) a surface of the insulating layer is selectively exposed through a mask, developed to form an insulating layer having a desired pattern by half-etching, and an external circuit board bonding terminal A step of forming a protrusion made of an insulating material, (c) a step of selectively exposing through a mask again, developing to remove the insulating layer on the device terminal, and exposing the device terminal; (d) silicon Forming an intermediate layer made of nickel, cobalt, chromium, titanium, vanadium and a metal selected from these metals as a main component on the entire surface of the chip on the insulating layer side; (e) After a metal layer is provided on the intermediate layer, a resist layer is provided thereon, selectively exposed through a wiring mask, developed to form a resist pattern, and then the exposed metal layer is etched. (F) a step of removing the resist pattern, and (f) a sealing material layer on the entire surface of the insulating layer side so that the thickness of the surface is uniform from the silicon wafer surface and an external circuit board bonding terminal is embedded. And (g) half-etching the sealing material layer to expose the external circuit board bonding terminal tip, and mounting a solder ball on the exposed external circuit board bonding terminal tip, or Providing a plating layer, and a method of manufacturing a semiconductor device,
(2) (a) Protection of a silicon chip in which a semiconductor circuit is formed in a semiconductor circuit formation region, a device terminal for connecting the semiconductor circuit and the outside of the circuit, and a protective film is provided on a circuit side surface other than the device terminal A step of providing an insulating layer on the film, (b ′) a step of selectively exposing the surface of the insulating layer through a mask, developing to remove the insulating layer on the device terminal, and exposing the device terminal; ) An insulating layer for forming an external circuit board bonding terminal is provided on the chip surface, and selectively exposed and developed again through a mask to form a projection made of an insulator for the external circuit board bonding terminal. Removing the insulating layer on the device terminal and exposing the device terminal; (d) nickel, cobalt, chromium, titanium, vanadium and these metals are mainly formed on the entire surface of the silicon chip on the insulating layer side. A step of forming an intermediate layer made of a metal selected from among the alloys to be obtained; (e) a metal layer is provided on the intermediate layer, a resist layer is provided thereon, and selective exposure is performed through a wiring mask; And developing the resist pattern, and then etching the exposed metal layer, and then removing the resist pattern. (F) The surface of the insulating layer side surface has a thickness from the silicon wafer surface. A step of providing a sealing material layer so that the external circuit board bonding terminal is embedded, and (g) half-etching the sealing material layer to form an external circuit board bonding terminal tip portion. A method of manufacturing a semiconductor device comprising: exposing and mounting a solder ball on the exposed external circuit board bonding terminal tip, or providing a plating layer;
(3) In the step (e) of the method for manufacturing a semiconductor device according to the item 1 or 2, The metal layer provided on the intermediate layer has at least two layers, and the metal layer in contact with the surface of the intermediate layer is at least one selected from gold, silver, copper, aluminum, indium, and an alloy containing these as a main component. A method of manufacturing a semiconductor device, wherein the outermost metal layer is formed of copper or a copper alloy,
(4) A method of manufacturing a semiconductor device according to claim 1, 2 or 3 A method of manufacturing a semiconductor device in which the insulating layer and the sealing material layer are made of photosensitive resin
(5) 4. A method for manufacturing a semiconductor device according to item 4. A method of manufacturing a semiconductor device, wherein the photosensitive resin is composed of at least one selected from a photosensitive polyimide resin, a photosensitive polybenzoxazole resin, and a photosensitive epoxy resin;
Is to provide.
[0005]
DETAILED DESCRIPTION OF THE INVENTION
A semiconductor device of the present invention includes a chip on which a semiconductor circuit is formed, a device terminal provided on the surface of the chip on the semiconductor circuit forming side, a protrusion that is electrically coupled to the device terminal and is made of an insulator, and A wafer level chip size semiconductor device comprising external circuit board bonding terminals (connection terminals) made of a metal layer provided on the insulator surface.
Next, the semiconductor device of the present invention having such a configuration will be described with reference to the accompanying drawings.
1 and 2 are cross-sectional views showing configurations of different examples of the semiconductor device of the present invention. FIG. 1 shows an example in which solder balls are mounted on the surface of the connection terminal, and FIG. 2 shows plating on the surface of the connection terminal. This is an example in which a layer is provided. A protection having an opening 3 on a silicon chip 1 in which a semiconductor circuit is formed in a semiconductor circuit formation region so that a device terminal 2 provided to electrically connect the semiconductor circuit and the external circuit is exposed. A membrane 4 is provided.
An insulating layer 5 is provided on the protective film 4, and the insulating layer 5 has a projection 7 and a device terminal 2 constituting the connection terminal 6 at a position corresponding to an electrode (not shown) of the external circuit board. Is provided with an opening 8 through which is exposed. Then, the surface of the protrusion 7 is covered with a metal layer 9 to form a connection terminal 6, and the connection terminal 6 and the device terminal 2 covered with the metal layer 9 are electrically connected by the metal layer 9 constituting the wiring. Is bound to.
The material of the insulating layer 5 is not particularly limited as long as it stably supports the metal layer 9 and substantially ensures electrical insulation and heat resistance, but a resin material that is inexpensive and excellent in workability is available. preferable. Such materials include polyester resins, epoxy resins, urethane resins, polystyrene resins, polyethylene resins, polyimide resins, polybenzoxazole resins, acrylonitrile-butadiene-styrene (ABS) copolymer resins, polycarbonate resins. Examples thereof include thermosetting resins such as resins, silicone resins, and fluorine resins, or thermoplastic resins. In addition, although it is necessary to form the protrusion part 7 and the opening part 8 in the insulating layer 5, it is easy to use the photolithographic method as a processing method, and it is easy to obtain high position accuracy and high dimensional accuracy. It is desirable to use a photosensitive resin. Preferred photosensitive resins include photosensitive polyimide resins, photosensitive polybenzoxazole resins, and photosensitive epoxy resins.
[0006]
Further, the insulating layer 5 and the protruding portion 7 may be formed in two steps instead of collectively. First, after forming the opening 8 in the insulating layer 5 with a photosensitive resin, insulation for forming the protruding portion 7 is further formed. The layer may be provided with a photosensitive resin, and the protrusion 7 may be formed by patterning, and the insulating layer filled in the opening may be removed.
Further, the insulating layer 5 and the protruding portion 7 may be made of different materials, and a protruding shape may be separately prepared in advance and installed on the insulating layer 5 with an adhesive to form the protruding portion 7. For example, the protrusion-shaped product may be made of a thermoplastic resin and fixed by heat sealing. However, this method may not always be sufficient when higher positional accuracy and higher dimensional accuracy are required.
Moreover, after forming the insulating layer 5, the method of forming the projection part 7 in a desired position by printing methods, such as a screen printing method, may be used. The appropriate height of the protrusion and the thickness of the insulating layer are determined from the insulating effect, the effect of the sealing resin described later, the required height of the chip size package, etc., and it is preferable to increase the thickness unnecessarily. Absent.
The shape of the protruding portion 7 is not particularly limited, but when the solder ball 10 is mounted on the surface thereof, it is necessary to mount it stably, and it is desirable to have a flat portion or a spherical concave portion.
Next, the metal layer 9 is formed by using at least one method basically selected from sputtering, vacuum deposition, electroless plating, electrolytic plating, and the wiring layer. The metal layer 9 is produced by etching. In the present invention, the metal layer 9 is preferably composed of at least two layers. However, when copper or copper alloy having good conductivity is used, the adhesion strength with the insulating layer is relatively small, and a sufficient wiring layer cannot be obtained. In the example of FIG. 1, it has a three-layer structure, and includes an intermediate layer 11, a seed layer 12, and a base layer 13.
Based on this example, the case where the metal layer 9 is composed of multiple layers will be described. First, the intermediate layer 11 is provided on the entire surface of the insulating layer 5. The intermediate layer 11 is preferably made of a metal having a relatively strong adhesion to the insulating layer 5 such as chromium, nickel, titanium, vanadium, or an alloy containing these as a main component. This is because the seed layer 12 serving as a cathode or wiring when the base layer 13 is provided by electroplating is made of gold, silver, copper, aluminum, indium, or an alloy containing these as a main component. When produced directly on the insulating layer 5, the adhesion strength between the obtained metal layer 9 and the insulating layer 5 is relatively small, but by providing the intermediate layer 11, the metal layer 9 having a high adhesion strength is obtained. Because it will be possible.
[0007]
Since the intermediate layer 11 is provided directly on the surface of the insulating layer 5, it is usually provided by an electroless plating method, or a dry film forming method such as a sputtering method or a vapor deposition method, but the thickness is preferably 10 to 100 nm. . If the film is too thin, a uniform film cannot be obtained. If the film is too thick, not only a long film formation time is required, but also a dense and uniform intermediate layer 11 cannot be obtained. For example, when an intermediate layer is obtained by a dry film forming method, the internal stress increases as the thickness of the obtained intermediate layer increases, and when the film is formed with chromium, the internal stress is usually increased when the film thickness exceeds 5 μm. The film may peel off. Moreover, when a thick film is formed by electroless plating, the obtained film does not become dense.
When the metal layer 9 has two layers, the base layer 13 is provided directly on the intermediate layer 11, but the base layer 13 has the electrical characteristics after the wiring is formed, the solder ball 10 and the plating layer for bonding. From the viewpoint of bondability with the copper, copper or a copper alloy is preferably used.
In the case of three layers, it is easy to form the seed layer 12 by a dry film forming method, but in this case, the thickness of the seed layer 12 is preferably 50 nm to 1 μm. For the reasons described above, even if the seed layer 12 is too thin or thick, a uniform film is not formed, and when the base layer is formed by electroplating, a sufficient function as a cathode cannot be exhibited.
The base layer 13 is made of a conductive material such as copper or a copper alloy as described above, and the thickness thereof is set to a thickness that makes the electrical characteristics of the finally obtained wiring desirable, and is provided by electroplating. It is efficient and preferable.
The metal layer 9 thus obtained is etched by a photolithographic method to remove the metal layer 9 other than the wiring portion, the protrusion surface, and the device terminal surface portion. The protrusion 7 provided with the metal layer on the surface serves as the connection terminal 6 described above. Since the solder ball 10 may be mounted on the surface of the connection terminal 6, it is preferable to have a planar shape or a concave shape.
Next, the sealing material layer 14 is provided so that the wiring layer and the surface portion of the device terminal 2 are not exposed and at least the surface of the connection terminal 6 is exposed. The semiconductor package of FIG. 1 has a solder ball 10 mounted on the surface of an external circuit board terminal, and FIG. 2 has a plating layer 15 provided. As the material of the plating layer 15, it is common to use at least one of gold, silver, palladium, nickel, solder and the like. As shown in FIG. 1, a solder ball 10 mounted is a BGA (ball grit array) structure, and a plating layer 15 is provided as an LGA (land grit array) structure as shown in FIG. Become.
[0008]
The material of the sealing material layer 14 is not particularly limited as long as it can stably protect the wiring layer and the device terminal 2 and can substantially ensure electrical insulation and heat resistance. In actual production, polyester resin, epoxy resin, urethane resin, polystyrene resin, polyethylene resin, polyimide resin, polybenzoxazole resin, acrylonitrile-butadiene-styrene (ABS), which are inexpensive and excellent in workability ) Thermosetting resins or thermoplastic resins such as copolymer resins, polycarbonate resins, silicone resins, and fluorine resins can be used.
In order to expose at least the surface of the connection terminal 6 cleanly, the resin is photosensitive. For example, a sealing material layer is provided on the entire surface on the wiring side so as to fill the connection terminal 6, and then Half etching is performed until the surface of the connection terminal 6 is exposed. Preferred resins are photosensitive polyimide resin, photosensitive polybenzoxazole resin, and photosensitive epoxy resin.
The effect of protecting with the sealing material is not only to prevent the wiring layer and the like from being damaged, but also to prevent the semiconductor circuit formed on the silicon wafer 1 from being damaged by α rays, and to an external circuit board. In mounting, there is also an effect that the wiring layer is not contaminated and deteriorated by the flux attached to the solder. The thickness of the sealing material layer may be a thickness sufficient to obtain these effects, and it is not preferable to increase the thickness unnecessarily. Specifically, an optimum value may be obtained as appropriate according to the composition and properties of the resin used.
Note that an electrical test, a burn-in test, and the like of a semiconductor circuit formed on the silicon wafer 1 can be easily performed by directly applying a probe to the connection terminal 6.
In the present invention, a wafer level chip size package of the present invention can be efficiently obtained by producing a plurality of packages at once using a wafer and dividing them.
The present invention also provides a method for manufacturing a semiconductor device.
The method for manufacturing a semiconductor device of the present invention includes steps (1) (a), (b), (c), (d), (e), (f), and (g) as described below. There are two embodiments: a method and a method comprising steps (2) (a), (b ′), (c ′), (d), (e), (f) and (g).
[0009]
In the production method (1),
(A) A semiconductor circuit in a semiconductor circuit formation region, a device terminal for connecting the semiconductor circuit to the outside of the circuit, and a protective film on a silicon chip provided with a protective film on the circuit side surface other than the device terminal Providing an insulating layer;
(B) Selectively exposing the surface of the insulating layer through a mask, developing it, forming an insulating layer having a desired pattern by half-etching, and forming a protrusion made of an insulator for an external circuit board bonding terminal. Forming step,
(C) selectively exposing through a mask again, developing to remove the insulating layer on the device terminal, and exposing the device terminal;
(D) forming an intermediate layer made of a metal selected from nickel, cobalt, chromium, titanium, vanadium and an alloy containing these metals as a main component on the entire surface on the insulating layer side of the silicon chip;
(E) After providing a metal layer on the intermediate layer, a resist layer is provided thereon, selectively exposed through a wiring mask, developed to form a resist pattern, and then the exposed metal layer is formed. A step of removing the resist pattern after the etching process;
(F) a step of providing a sealing material layer on the entire surface of the insulating layer side so that the surface has a uniform thickness from the silicon wafer surface and the external circuit board bonding terminals are embedded;
as well as
(G) A step of half-etching the sealing material layer to expose the tip of the external circuit board bonding terminal and mounting a solder ball on the exposed external circuit board bonding terminal or providing a plating layer ,
By sequentially performing the steps, the semiconductor device of the present invention can be efficiently manufactured.
On the other hand, in the production method (2),
Step (a) above
(B ′) a step of selectively exposing the surface of the insulating layer through a mask, developing to remove the insulating layer on the device terminal, and exposing the device terminal;
(C ′) An insulating layer for forming an external circuit board bonding terminal is provided on the chip surface, and selectively exposed and developed again through a mask to form a protrusion made of an insulator for the external circuit board bonding terminal. Forming and removing the insulating layer on the device terminal to expose the device terminal;
And steps (d) to (g) above,
By sequentially performing the steps, the semiconductor device of the present invention can be efficiently manufactured. The details of each of the above steps are as described in the above-described semiconductor device of the present invention.
[0010]
【Example】
EXAMPLES Next, although an Example demonstrates this invention further in detail, this invention is not limited at all by these examples.
Example 1
Insulation over the entire surface of a 6-inch diameter silicon wafer having 144 semiconductor circuits in the semiconductor circuit formation region, 54 device terminals for each semiconductor circuit, and a protective film provided on the circuit side surface other than these device terminals As a layer, a positive photosensitive polybenzoxazole resin [product name “CRC-8320” manufactured by Sumitomo Bakelite Co., Ltd.] was applied with a spin coater and pre-baked on a hot plate at 125 ° C. for 4 minutes to obtain a coating film having a thickness of 40 μm. Exposure using a desired mask on the surface of the insulating layer [g-line stepper: “NSR1505G3A” made by Nikon Corporation 1500 mJ / cm ² ] Development [Developer: “NMD-3” TMAH (tetramethylammonium hydroxide) manufactured by Tokyo Ohka Kogyo Co., Ltd. 2.38 wt% 40 sec paddle × 4 times], rinse (pure water) treatment, insulating layer Was half-etched to obtain a projection for a junction terminal required for each semiconductor circuit.
Next, in order to remove the insulator layer on the device terminal, exposure and development were performed again through a mask, and the insulator on the device terminal was removed in the same manner as described above to expose the device terminal. Thereafter, it was cured by heating in a nitrogen atmosphere at 150 ° C. for 30 minutes and further at 320 ° C. for 30 minutes. The height of the protrusion at this time was 25 μm ± 2 μm within the wafer surface, and the film thickness variation was stable.
Next, a metal layer was formed on the surface of the insulating layer provided on the silicon wafer using an RF sputtering apparatus [manufactured by Shinko Seiki Co., Ltd.]. In addition, the kind of metal used the chromium layer of thickness 30nm as an intermediate | middle layer, and used the copper layer of thickness 100nm as a seed layer. As film formation conditions, an ultimate true pressure of 5 × 10 5 by sputtering is used. ^-Four Pa, sputtering pressure 6.7 × 10 ^-1 A Pa, Ar flow rate of 20 SCCM was employed.
Next, a copper layer having a thickness of 15 μm was provided by an electrolytic copper plating method, and this was used as a base layer. At this time, the plating solution composition was copper 28 g / liter, sulfuric acid 200 g / liter, chloride ion 70 mg / liter, additive [Microfab Cu “B” EEJA (manufactured by Nippon Electroplating Engineers) Ltd.] 25 ml / liter. did. The plating conditions are a plating temperature of 28 ° C. and a current density of 3 A / dm. ² It was.
Subsequently, a positive photoresist [“PMERP-LA900PM” manufactured by Tokyo Ohka Kogyo Co., Ltd.] was applied onto the wafer by spin coating so that the film thickness was 10 to 15 nm. This was cured in an oven at 110 ° C. for 6 minutes, and the resulting resist film was exposed using a wiring mask, and then using a developer [Tokyo Ohka Kogyo Co., Ltd., “P-7G”]. Development was performed.
Next, the seed layer and the base layer of the metal layer exposed by the cupric chloride solution are etched, and then the resist is stripped with a stripping solution [“PS” manufactured by Tokyo Ohka Kogyo Co., Ltd.], and then a desmear solution [Magnamid Corporation The intermediate layer was removed by “manufactured” to obtain a connection terminal and a wiring layer for electrically joining the connection terminal and the device terminal.
Thereafter, a photosensitive polybenzoxazole resin [trade name “CRC-8320” manufactured by Sumitomo Bakelite Co., Ltd.] is formed so that the surface of the insulating layer side surface is uniform in thickness from the silicon wafer surface and the connection terminals are embedded. ] Is provided, and then the encapsulant layer is half-etched by exposure and development using tetramethylammonium hydroxide [trade name “NMD-3” manufactured by Tokyo Ohka Kogyo Co., Ltd.]. The tip of the connection terminal was exposed. After curing in a nitrogen oven, flux was applied to the tip of the connection terminal, solder balls were mounted, reflowed, and the wafer was divided to obtain 144 wafer level chip size packages of the type shown in FIG.
Thereafter, these wafer level chip size packages were mounted on an external circuit board, and the conduction state was examined. As a result, no continuity failure was observed. Further, after that, the wafer level chip size package was peeled off from the external circuit board, and the peeled surface was observed. As a result, it was found that the fracture occurred at the base of the solder ball and was normally joined. This indicates that high reliability can be obtained when an electronic device is assembled using the wafer level chip size package of the present invention.
[0011]
Example 2
Insulation over the entire surface of a 6-inch diameter silicon wafer having 144 semiconductor circuits in the semiconductor circuit formation region, 54 device terminals for each semiconductor circuit, and a protective film provided on the circuit side surface other than these device terminals As a layer, a positive photosensitive polybenzoxazole resin [product name “CRC-8320” manufactured by Sumitomo Bakelite Co., Ltd.] was applied with a spin coater, and prebaked at 120 ° C. for 4 minutes with a hot plate to obtain a coating film having a thickness of 7 μm. Exposure using a desired mask that opens the device terminal part on the surface of the insulating layer [g-line stepper: “NSR1505G3A” manufactured by Nikon Corporation 500 mJ / cm ² ], Development [developer: “NMD-3” TMAH (tetramethylammonium hydroxide) manufactured by Tokyo Ohka Kogyo Co., Ltd. 2.38 wt% 20 sec paddle × 2 times], rinsed (pure water), and then applied to a hot plate And cured at 250 ° C. for 4 minutes. Further, in order to form a projection for a junction terminal thereon, a positive photosensitive polybenzoxazole resin [product name “CRC-8320” manufactured by Sumitomo Bakelite Co., Ltd.] as an insulating layer is formed on the entire surface of a 6-inch diameter silicon wafer as a spin coater. And then prebaked on a hot plate at 125 ° C. for 4 minutes to obtain a coating film having a thickness of 40 μm. Exposure using a desired mask on the surface of the insulating layer [g-line stepper: “NSR1505G3A” manufactured by Nikon Corporation 2000 mJ / cm ² ] Development [Developer: “NMD-3” TMAH (tetramethylammonium hydroxide) 2.38 wt%, 40 sec paddle × 4 times, manufactured by Tokyo Ohka Kogyo Co., Ltd.], rinse (pure water) treatment to form an insulating layer Etching was performed to obtain a protrusion for a junction terminal required for each semiconductor circuit, and the insulator layer on the device terminal was also removed to expose the device terminal. Thereafter, it was cured in a nitrogen atmosphere at 150 ° C. for 30 minutes and further at 320 ° C. for 30 minutes.
Next, a metal layer was formed on the surface of the insulating layer provided on the silicon wafer using an RF sputtering apparatus [manufactured by Shinko Seiki Co., Ltd.]. In addition, the kind of metal used the chromium layer of thickness 30nm as an intermediate | middle layer, and used the copper layer of thickness 100nm as a seed layer. As film formation conditions, an ultimate true pressure of 5 × 10 5 by sputtering is used. ^-Four Pa, sputtering pressure 6.7 × 10 ^-1 A Pa, Ar flow rate of 20 SCCM was employed.
Next, a copper layer having a thickness of 15 μm was provided by an electrolytic copper plating method, and this was used as a base layer. At this time, the plating solution composition was copper 28 g / liter, sulfuric acid 200 g / liter, chloride ion 70 mg / liter, additive [Microfab Cu “B” EEJA (manufactured by Nippon Electroplating Engineers) Ltd.] 25 ml / liter. did. The plating conditions are a plating temperature of 28 ° C. and a current density of 3 A / dm. ² It was.
Subsequently, a positive photoresist [“PMERP-LA900PM” manufactured by Tokyo Ohka Kogyo Co., Ltd.] was applied onto the wafer by spin coating so that the film thickness was 10 to 15 μm. This is cured in an oven at 110 ° C. for 6 minutes, the resulting resist film is exposed using a wiring mask, and then developed using a developer [“P-7G” manufactured by Tokyo Ohka Kogyo Co., Ltd.]. Was done.
Next, the seed layer and the base layer of the metal layer exposed by the cupric chloride solution are etched, and then the resist is stripped with a stripping solution [“PS” manufactured by Tokyo Ohka Kogyo Co., Ltd.], and then a desmear solution [Magnamid Corporation The intermediate layer was removed by “manufactured” to obtain a connection terminal and a wiring layer for electrically joining the connection terminal and the device terminal.
Thereafter, a photosensitive polybenzoxazole resin [trade name “CRC-8320” manufactured by Sumitomo Bakelite Co., Ltd.] is formed so that the surface of the insulating layer side surface is uniform in thickness from the silicon wafer surface and the connection terminals are embedded. ] Is provided, and then the encapsulant layer is half-etched by exposure and development using tetramethylammonium hydroxide [trade name “NMD-3” manufactured by Tokyo Ohka Kogyo Co., Ltd.]. The tip of the connection terminal was exposed. After curing in a nitrogen oven, flux was applied to the tip of the connection terminal, solder balls were mounted, reflowed, and the wafer was divided to obtain 144 wafer level chip size packages of the type shown in FIG.
Thereafter, these wafer level chip size packages were mounted on an external circuit board, and the conduction state and mechanical bonding were examined. As a result, it was found that there was no continuity failure and the fracture occurred on the base of the solder ball, and it was normally joined as in Example 1.
[0012]
Example 3
In Example 1, when a metal layer is formed on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a chromium layer having a thickness of 30 nm is used as an intermediate layer, and no seed layer is provided in the RF sputtering apparatus. A copper layer having a thickness of 15 μm is formed to form a base layer, a metal layer composed of two layers of an intermediate layer and a base layer is formed, and a wafer level chip size package is similarly formed except that electrolytic copper plating is not applied. Obtained. Thereafter, these wafer level chip size packages were mounted on an external circuit board, and the conduction state and mechanical bonding were examined. As a result, it was found that there was no continuity failure and the fracture occurred on the base of the solder ball, and it was normally joined as in Example 1.
Example 4
In Example 1, when forming a metal layer on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a 30 nm thick nickel layer was used as the intermediate layer without using a 30 nm thick chromium layer. A wafer level chip size package was obtained in the same manner except that the wafer level chip size was manufactured. After that, it was found that there was no conduction failure in the conduction state and mechanical joining tests, and the fracture occurred at the base of the solder balls, and was normally joined as in Example 1.
Example 5
In Example 1, when forming a metal layer on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a 30 nm thick titanium layer is used as an intermediate layer without using a 30 nm thick chromium layer. A wafer level chip size package was obtained in the same manner except that the wafer level chip size was manufactured. After that, it was found that there was no conduction failure in the conduction state and mechanical joining tests, and the fracture occurred at the base of the solder balls, and was normally joined as in Example 1.
Example 6
In Example 1, when a metal layer is formed on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a vanadium layer having a thickness of 30 nm is used as the intermediate layer without using a chromium layer having a thickness of 30 nm. A wafer level chip size package was obtained in the same manner except that the wafer level chip size was manufactured. After that, it was found that there was no conduction failure in the conduction state and mechanical joining tests, and the fracture occurred at the base of the solder balls, and was normally joined as in Example 1.
[0013]
Example 7
In Example 1, when the metal layer is formed on the surface of the insulating layer provided on the silicon wafer using the RF sputtering apparatus, the intermediate layer is made of nickel chrome having a thickness of 30 nm without using the chromium layer having a thickness of 30 nm as the intermediate layer. A wafer level chip size package was obtained in the same manner except that it was made of an alloy layer. After that, it was found that there was no conduction failure in the conduction state and mechanical joining tests, and the fracture occurred at the base of the solder balls, and was normally joined as in Example 1.
Example 8
Insulation over the entire surface of a 6-inch diameter silicon wafer having 144 semiconductor circuits in the semiconductor circuit formation region, 54 device terminals for each semiconductor circuit, and a protective film provided on the circuit side surface other than these device terminals As a layer, a negative photosensitive polyimide resin [product name “CRC-6087” manufactured by Sumitomo Bakelite Co., Ltd.] was applied with a spin coater and dried with a dryer at 80 ° C. for 1 hour to obtain a 40 μm coating film. Exposure using a desired mask on the surface of the insulating layer (g-line stepper 1500 mJ / cm ² ), Development (developer: cyclopentanone) and rinsing (propylene glycol monomethyl ether acetate), and the insulating layer was half-etched to obtain protrusions for junction terminals required for each semiconductor circuit.
Next, in order to remove the insulator layer on the device terminal, exposure and development were performed again through a mask, and the insulator on the device terminal was removed in the same manner as described above to expose the device terminal. Thereafter, it was cured in a nitrogen atmosphere at 150 ° C. for 30 minutes and further at 350 ° C. for 60 minutes.
Next, a metal layer was formed on the surface of the insulating layer provided on the silicon wafer using an RF sputtering apparatus. In addition, the kind of metal used the chromium layer of thickness 30nm as an intermediate | middle layer, and used the copper layer of thickness 100nm as a seed layer. The base layer and the wiring layer were manufactured in the same manner as in Example 1.
After that, negative photosensitive polyimide resin [trade name “CRC-6087” manufactured by Sumitomo Bakelite Co., Ltd.] so that the thickness from the surface of the silicon wafer is uniform and the connection terminals are embedded on the entire surface of the insulating layer side. Was applied to form a sealing material layer, and then the sealing material layer was half-etched by exposure and development (developer: cyclopentanone) to expose the tip of the connection terminal. After curing in a nitrogen oven, flux was applied to the tip of the connection terminal, solder balls were mounted, reflowed, and the wafer was divided to obtain 144 wafer level chip size packages of the type shown in FIG.
Thereafter, these wafer level chip size packages were mounted on an external circuit board, and the conduction state was examined. As a result, no continuity failure was observed. Further, after that, the wafer level chip size package was peeled off from the external circuit board, and the peeled surface was observed. As a result, it was found that the fracture occurred at the base of the solder ball and was normally joined. This indicates that high reliability can be obtained when an electronic device is assembled using the wafer level chip size package of the present invention.
Example 9
In Example 8, when the metal layer is formed on the surface of the insulating layer provided on the silicon wafer using the RF sputtering apparatus, the intermediate layer is not a chromium layer having a thickness of 30 nm, but the intermediate layer is a nickel layer having a thickness of 30 nm. A wafer level chip size package was obtained in the same manner except that the wafer level chip size was manufactured. After that, it was found that there was no conduction failure in the conduction state and the mechanical joining test, and the fracture occurred on the base of the solder ball, and it was normally joined as in Example 8.
[0014]
Example 10
In Example 8, when forming a metal layer on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a 30 nm thick titanium layer was used as the intermediate layer without using a 30 nm thick chromium layer. A wafer level chip size package was obtained in the same manner except that the wafer level chip size was manufactured. After that, it was found that there was no conduction failure in the conduction state and the mechanical joining test, and the fracture occurred on the base of the solder ball, and it was normally joined as in Example 8.
Example 11
In Example 8, when a metal layer is formed on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a vanadium layer having a thickness of 30 nm is used as the intermediate layer without using a chromium layer having a thickness of 30 nm. A wafer level chip size package was obtained in the same manner except that the wafer level chip size was manufactured. After that, it was found that there was no conduction failure in the conduction state and the mechanical joining test, and the fracture occurred on the base of the solder ball, and it was normally joined as in Example 8.
Example 12
In Example 8, when the metal layer is formed on the surface of the insulating layer provided on the silicon wafer using the RF sputtering apparatus, the intermediate layer is made of nickel chrome having a thickness of 30 nm without using the chromium layer having a thickness of 30 nm as the intermediate layer. A wafer level chip size package was obtained in the same manner except that it was made of an alloy layer. After that, it was found that there was no conduction failure in the conduction state and the mechanical joining test, and the fracture occurred on the base of the solder ball, and it was normally joined as in Example 8.
Example 13
In Example 1, when a metal layer is formed on the surface of an insulating layer provided on a silicon wafer using an RF sputtering apparatus, a copper layer having a thickness of 3 μm is manufactured using the RF sputtering apparatus without providing an intermediate layer and a seed layer. Only one metal layer having a base layer was formed, and a wafer level chip size package was obtained in the same manner except that electrolytic copper plating was not applied. These wafer level chip size packages were mounted on an external circuit board, and the conduction state was examined. As a result, no continuity failure was observed. However, after that, when the wafer level chip size package was peeled off from the external circuit board and the peeled surface was observed, the fracture occurred at the interface between the insulating layer and the metal layer made of copper, and it was not bonded properly I understood.
Thus, it can be seen that it is not preferable to produce only one metal layer without providing an intermediate layer.
[0015]
Example 14
In Example 1, when the metal layer is formed on the surface of the insulating layer provided on the silicon wafer by using the RF sputtering apparatus, the intermediate layer is made of an aluminum layer having a thickness of 30 nm without using the chromium layer having a thickness of 30 nm. A nickel layer having a thickness of 100 nm was used as a seed layer. As film formation conditions, an ultimate true pressure of 5 × 10 5 by sputtering is used. ^-Four Pa, sputtering pressure 6.7 × 10 ^-1 A Pa, Ar flow rate of 20 SCCM was employed.
Next, a copper layer having a thickness of 15 μm was provided by an electrolytic copper plating method, and this was used as a base layer. At this time, the plating solution composition was copper 28 g / liter, sulfuric acid 200 g / liter, chloride ion 70 mg / liter, additive [Microfab Cu “B” EEJA (manufactured by Nippon Electroplating Engineers) Ltd.] 25 ml / liter. did. A wafer level chip size package was obtained in the same manner except that the metal layer was used. These wafer level chip size packages were mounted on an external circuit board, and the conduction state was examined. As a result, poor conduction was observed. After that, the wafer level chip size package was peeled off from the external circuit board, and the peeled surface was observed. In both cases, the fracture occurred at the interface between the insulating layer and the intermediate layer made of aluminum, and it was not bonded properly. I understood.
Thus, it is understood that it is not preferable to make the intermediate layer with a metal other than nickel, cobalt, chromium, titanium, vanadium, and an alloy containing these as a main component.
[0016]
Comparative example
Insulation over the entire surface of a 6-inch diameter silicon wafer having 144 semiconductor circuits in the semiconductor circuit formation region, 54 device terminals for each semiconductor circuit, and a protective film provided on the circuit side surface other than these device terminals As a layer, a positive photosensitive polybenzoxazole resin [product name “CRC-8320” manufactured by Sumitomo Bakelite Co., Ltd.] was applied with a spin coater and pre-baked at 120 ° C. for 4 minutes on a hot plate to obtain a coating film having a thickness of 7 μm. Exposure using a desired mask to remove the insulator layer on the device terminal [g-line stepper: “NSR1505G3A” manufactured by Nikon Corporation 500 mJ / cm ² ] Development [Developer: “NMD-3” TMAH (tetramethylammonium hydroxide) 2.38 wt% 20 sec paddle × 2 times, manufactured by Tokyo Ohka Kogyo Co., Ltd.], rinsed (pure water), developed, and device The insulator on the terminal was removed to expose the device terminal. Thereafter, it was cured by heating in a nitrogen atmosphere at 150 ° C. for 30 minutes and further at 320 ° C. for 30 minutes.
Next, a metal layer was formed on the surface of the insulating layer provided on the silicon wafer using an RF sputtering apparatus [manufactured by Shinko Seiki Co., Ltd.]. In addition, the kind of metal used the chromium layer of thickness 30nm as an intermediate | middle layer, and used the copper layer of thickness 100nm as a seed layer. As film formation conditions, an ultimate true pressure of 5 × 10 5 by sputtering is used. ^-Four Pa, sputtering pressure 6.7 × 10 ^-1 A Pa, Ar flow rate of 20 SCCM was employed.
Next, a copper layer having a thickness of 15 μm was provided by an electrolytic copper plating method, and this was used as a base layer. At this time, the plating solution composition was copper 28 g / liter, sulfuric acid 200 g / liter, chloride ion 70 mg / liter, additive [Microfab Cu “B” EEJA (manufactured by Nippon Electroplating Engineers) Ltd.] 25 ml / liter. did. The plating conditions are a plating temperature of 28 ° C. and a current density of 3 A / dm. ² It was.
Subsequently, a positive photoresist [“PMERP-LA900PM” manufactured by Tokyo Ohka Kogyo Co., Ltd.] was applied onto the wafer by spin coating so that the film thickness was 10 to 15 μm. This is cured in an oven at 110 ° C. for 6 minutes, the resulting resist film is exposed using a wiring mask, and then developed using a developer [“P-7G” manufactured by Tokyo Ohka Kogyo Co., Ltd.]. Was done.
Next, the seed layer and the base layer of the metal layer exposed by the cupric chloride solution are etched, and then the resist is stripped with a stripping solution [“PS” manufactured by Tokyo Ohka Kogyo Co., Ltd.], and then a desmear solution [Magnamid Corporation The intermediate layer was removed by “manufactured” to obtain a connection terminal and a wiring layer for electrically joining the connection terminal and the device terminal.
Subsequently, a plating bump forming photoresist [Tokyo Ohka Kogyo Co., Ltd. “Audel α-375” film thickness 75 μm] is applied to this wafer at 105 ° C., 2.5 kg / cm. ² Lamination was performed at a conveyance speed of 2.0 m / min. The obtained resist film is exposed using a plating pump forming mask, and then developed with a developer (1 wt% Na ₂ CO _Three Development was performed using a solution, 30 ± 1 ° C.). Plating was performed by an electrolytic plating method until the plating thickness reached 60 to 80 μm. At this time, the plating solution composition was copper 28 g / liter, sulfuric acid 200 g / liter, chloride ion 70 mg / liter, additive [Microfab Cu “B” EEJA (manufactured by Nippon Electroplating Engineers) Ltd.] 25 ml / liter. did. The plating conditions are a plating temperature of 28 ° C. and a current density of 3 A / dm. ² It was. Next, the resist was stripped with a stripping solution (2 wt% NaOH solution, 50 ± 1 ° C.).
The external terminals produced by plating at this time had a large variation of 65 μm ± 10 μm in thickness within the wafer surface.
Thereafter, a sealing epoxy resin is applied and cured on the entire insulating layer side surface so that the thickness of the surface is uniform from the silicon wafer surface and the connection terminals are embedded, and then a sealing agent layer is provided. The tip of the connection terminal was exposed by a CMP process. Thereafter, flux was applied to the tip of the connection terminal, solder balls were mounted, reflowed, and the wafer was divided to obtain 144 wafer level chip size packages of the type shown in FIG.
Thereafter, these wafer level chip size packages were mounted on an external circuit board, and the conduction state was examined. As a result, poor conduction was observed.
[0017]
【The invention's effect】
As described above, the wafer level chip size package of the present invention employs a connection terminal obtained by providing a metal layer on the surface of a protrusion formed of an insulating layer. , Excellent in size variation, height uniformity and the like. In addition, if a thermosetting resin is used, the terminal is also strong and reliable.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an example of a configuration of a semiconductor device of the present invention (an example in which solder balls are mounted on the surface of a connection terminal).
FIG. 2 is a cross-sectional view showing another example of the configuration of the semiconductor device of the present invention (an example in which a plating layer is provided on the surface of a connection terminal).
[Explanation of symbols]
1 Silicon wafer
2 Device terminal
3 openings
4 Protective film
5 Insulation layer
6 Connection terminals
7 Protrusion
8 opening
9 Metal layer
10 Solder balls
11 Middle layer
12 Seed layer
13 Base layer
14 Sealing material layer
15 Plating layer

Claims

(A) A semiconductor circuit in a semiconductor circuit formation region, a device terminal for connecting the semiconductor circuit to the outside of the circuit, and a protective film on a silicon chip provided with a protective film on the circuit side surface other than the device terminal (B) selectively exposing the surface of the insulating layer through a mask, developing and forming an insulating layer having a desired pattern by half-etching to insulate the external circuit board bonding terminal. A step of forming a protrusion made of a body, (c) a step of selectively exposing through a mask again and developing to remove an insulating layer on the device terminal to expose the device terminal, and (d) insulation of the silicon chip. Forming an intermediate layer made of nickel, cobalt, chromium, titanium, vanadium and a metal selected from these metals as a main component on the entire surface of the layer side, (e) After providing a metal layer on the layer, a resist layer is provided thereon, selectively exposed through a wiring mask, developed to form a resist pattern, and then the exposed metal layer is etched, A step of removing the resist pattern; (f) providing a sealing material layer on the entire surface of the insulating layer side so that the surface has a uniform thickness from the silicon wafer surface and the external circuit board bonding terminals are embedded; And (g) half-etching the sealing material layer to expose the external circuit board bonding terminal tip, and mounting a solder ball on the exposed external circuit board bonding terminal tip, or a plating layer A method for manufacturing a semiconductor device, comprising the step of:

(A) A semiconductor circuit in a semiconductor circuit formation region, a device terminal for connecting the semiconductor circuit to the outside of the circuit, and a protective film on a silicon chip provided with a protective film on the circuit side surface other than the device terminal A step of providing an insulating layer; (b ′) a step of selectively exposing the surface of the insulating layer through a mask; developing to remove the insulating layer on the device terminal to expose the device terminal; and (c ′) a chip surface. An insulating layer for forming an external circuit board bonding terminal is provided thereon, and selectively exposed and developed again through a mask to form a protrusion made of an insulator for the external circuit board bonding terminal, and a device terminal A step of removing the upper insulating layer and exposing the device terminals; (d) nickel, cobalt, chromium, titanium, vanadium and these metals as main components on the entire surface of the insulating layer side of the silicon chip. A step of forming an intermediate layer made of a metal selected from alloys, (e) after providing a metal layer on the intermediate layer, a resist layer is provided thereon, and selectively exposed through a wiring mask; Developing a resist pattern to form a resist pattern, and then etching the exposed metal layer, and then removing the resist pattern; and (f) a uniform thickness from the silicon wafer surface on the entire surface of the insulating layer side. And (g) half-etching the sealing material layer to expose the front end portion of the external circuit board bonding terminal. And a step of mounting a solder ball or providing a plating layer on the exposed external circuit board bonding terminal tip.

The metal layer provided on the intermediate layer in step (e) of the method for manufacturing a semiconductor device according to claim 1 or 2 is at least two layers, and the metal layer in contact with the surface of the intermediate layer is gold, silver, copper, aluminum And a method of manufacturing a semiconductor device in which the outermost metal layer is formed of copper or a copper alloy, and at least one selected from indium and an alloy containing these as a main component.

4. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating layer and the sealing material layer are made of a photosensitive resin.

5. The method for producing a semiconductor device according to claim 4, wherein the photosensitive resin of the method for producing a semiconductor device comprises at least one selected from a photosensitive polyimide resin, a photosensitive polybenzoxazole resin, and a photosensitive epoxy resin.