JP3855900B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特にウェハーレベルでパッケージングを行い、最終段階で個片化する半導体装置（ウェハーレベルＣＳＰ）の製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体パッケージには、まず、半導体ウェハー９を個片化して作製した半導体素子１を用いて、いわゆる後工程によりパッケージ化する方法が主力であったが、この方法による限り、大口径のシリコンウェハーを使用しても、１パッケージあたりの組立コストは変化しないため、近年、技術進歩の著しいウェハー大口径化に伴うコストダウンのメリットを享受することができないという問題があった。これに対して、外部接続用端子４を有する複数の半導体素子１を形成した半導体ウェハー９を封止樹脂で封止して樹脂層を形成する樹脂封止工程と、前記半導体ウェハー９を前記樹脂層と共に切断して個々の半導体素子１に分離する分離工程とを、少なくとも具備する製造方法により製造される半導体装置、即ち、個片化する前の半導体ウェハー９の段階でパッケージングを行った後に、個片化することによって製造される半導体装置であるウェハーレベルＣＳＰ（チップサイズパッケージ）では、ウェハー大口径化の技術トレンドの進展に伴い、大幅なコストダウンが図れるため、最近、特に、注目を浴びており、近年のトレンドである軽薄短小パッケージの究極の姿として開発が盛んに進められている。
【０００３】
かかるウェハーレベルＣＳＰとして作製された半導体装置としては、米国特許第６３４７９４７号明細書において、開示された図７、図８に示すような構造が例示できる。即ち、図７は、半導体ウェハー９（半導体素子１）上の接続バンプ部３を封止用樹脂層５ａでカバーし、その上端を露出させた上で、別のコンタクト用ハンダボールを外部接続用端子４として形成させた構造、図８は半導体ウェハー９（半導体素子１）上の外部接続ボール４ａの一部を封止用樹脂層５ａでカバーしつつ、接続用として、その一部を露出させた構造である。
【０００４】
しかしながら、かかる構造を有する半導体装置においても、依然として、以下のような解決すべき問題点を残すものであった。
【０００５】
▲１▼ウェハー段階で半導体ウェハー９（半導体素子１）のアクティブ面２を樹脂封止後、切断するものであり、個片化工程前に半導体ウェハー９を裏面グラインディング等によって厚みを減らし、より薄型のパッケージを製造することができる反面、封止用樹脂層５ａと半導体ウェハー９（半導体素子１）の線膨張係数の不一致に起因する界面残留応力により、温熱ストレス環境で界面剥離不良等を起こしやすく、サイズの大きなパッケージには適用し難い。
【０００６】
▲２▼パッケージ全体としての線膨張係数が小さいため、サイズの大きなパッケージでこの構造を構成した場合、マザーボードとのマッチングが悪く、所謂２次実装信頼性が、通常のＣＳＰ（チップサイズパッケージ）と比較して劣る。
【０００７】
▲３▼裏面に半導体素子（半導体チップ）１の角が露出しているため、高速マウンタ等を用いて他の部品と同時実装するとパッケージ角の欠けやクラックが起こりやすい
【０００８】
このような問題点に対して、既に、図９〜図１１に示すような改良を加えた構造が提案されている。例えば、特許第３１３７３２２号明細書では、このような構造の半導体装置の製造方法として、モールド樹脂を用いた、半導体素子１（半導体ウェハー９）の表面を樹脂封止する方法が開示されている。
【０００９】
即ち、図９及び図１０の構造では、温熱ストレス環境下で発生する反り応力に対応するため、半導体素子１（半導体ウェハー９）の裏面６（６ａ）に補強層１７を形成するもので、図９は裏面６に樹脂層１７ａを、図１０は金属等の補強板１７ｂを半導体素子１（半導体ウェハー９）の裏面６（６ａ）に形成したものである。このような構造を採用することにより、温熱ストレス環境下での反りを低減でき、且つ、パッケージ全体としての線膨張係数を大きくできるため、結果的に、２次実装信頼性が改良でき、更には、裏面６が補強層１７で保護されているため、高速マウンタでも取り扱いやすいという利点があるが、例えば、図９の構造では、各封止用樹脂層５ａ、１７ａと半導体素子１との界面における樹脂層の硬化時に発生する残留応力が低減されるわけではないので、サイズの大きなパッケージに適用した場合に、界面剥離を起こしやすいという欠点はこのような構造を採用するだけでは克服することができない。
【００１０】
一方、図１１も、従来例に係る半導体装置の構造を示すもので、剥離不良を起こしやすい半導体素子１の側端面部１ｂが樹脂層１８で補強された構造を示す断面図である。これは、半導体ウェハー９（半導体素子１）の表面の樹脂モールドの前に、半導体ウェハー９を部分ダイシングすることにより、上記▲１▼の問題点に対応しようとするものである。即ち、この構造では、剥離不良を起こしやすい半導体素子１の側端面部１ｂが樹脂層１８で補強されているので、よりサイズの大きなパッケージに適する構造とも考えられるが、封止工程の後に発生する反り応力により、半導体素子１のクラック等が起こりやすく、また上記した▲２▼、▲３▼の課題は未解決のまま残されることとなる。
【００１１】
これに対して、本願出願人は、すでに、特願２００２−２４６６５１において、特に、熱硬化性樹脂層５（及び、熱硬化性樹脂層７）をスクリーン印刷に代表されるコーティング法等の手法により低Ｔｇ（ガラス転移温度）の熱硬化性樹脂組成物硬化体で形成して、これら熱硬化性樹脂層と半導体素子１との界面における樹脂層の硬化時に発生する内部応力、特に、熱硬化性樹脂層と半導体素子１との界面に残留する残留応力の低減が可能な、図１２、図１３に示すような構成の半導体装置を提案し、上記問題点の解決を図っているが、例えば、半導体素子１の側端面部１ａでの熱硬化性樹脂層５（或いは、熱硬化性樹脂層７）とウェハー（半導体素子）１との間での界面剥離の防止等、解決すべき課題も依然として残されている。
【００１２】
以上のような理由から、ウェハーレベルＣＳＰは大きなコストメリットが期待されるにも関わらず、比較的サイズの小さなパッケージにのみ、その応用が限定されているというのが現状であり、より大型のパッケージに適用するには、さらに解決すべき課題も多い。
【００１３】
【特許文献１】
米国特許第６３４７９４７号明細書 （第３頁左側欄第５０行−第５頁右側欄第８行、Ｆｉｇ.２〜７）
【特許文献２】
特許第３１３７３２２号明細書 （第１３頁、段落０１３１〜第１４頁、段落０１３７、第１９頁、段落０２２１〜第２０頁、段落０２３８、第２３頁、段落０２８５〜段落０２８６、第３７頁、図１４、第３８頁、図１３、第４１頁、図３３、第４２頁、図３４、第４４頁、図４１等）
【００１４】
【発明が解決しようとする課題】
本発明は、上記事由に鑑みてなされたもので、その目的とするところは、大型パッケージにも適用できる生産性、信頼性等に優れた半導体装置（ウェハーレベルＣＳＰ）の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１に係る半導体装置の製造方法にあっては、外部接続用端子を有する複数の半導体素子を形成したウェハーを封止樹脂で封止して樹脂層を形成する樹脂封止工程と、前記ウェハーを前記樹脂層と共に切断して個々の半導体素子に分離する分離工程とを、少なくとも具備する半導体装置の製造方法において、板状体上に形成した熱硬化樹脂組成物の上に、さらに半導体ウェハーを積層して積層体を形成した後、熱硬化樹脂組成物を硬化せしめて熱硬化性樹脂層とし、半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成し、半導体のウェハーのアクティブ面および前記ハーフカットダイシングで形成した熱硬化性樹脂層側端部を覆う第２の熱硬化樹脂組成物層を形成し、前記第２の熱硬化樹脂組成物層を硬化し、フルカットダイシングにより個片化することを特徴とするものである。なお、ここでいうアクティブ面とは、半導体素子上の半導体機能を形成してある面をいい、裏面とは、半導体素子上のアクティブ面と反対側の面をいう。一方、ここでいう熱硬化性樹脂層とは、熱硬化性樹脂組成物硬化体よりなる絶縁層をいう。また、ここでいう熱硬化性樹脂組成物とは、未硬化の熱硬化性樹脂の他、フィラー等を含んでなり、硬化後に熱硬化性樹脂組成物硬化体よりなる絶縁層を形成する混合物（溶媒を除く）をいう。
【００１６】
請求項２に係る半導体装置の製造方法にあっては、請求項１記載の半導体装置の製造方法において、前記アクティブ面および前記側端面部をコーティング法により形成した熱硬化性樹脂層で封止していることを特徴とするものである。
【００１７】
請求項３に係る半導体装置の製造方法にあっては、請求項２記載の半導体装置の製造方法において、前記アクティブ面および前記側端面部をコーティング法により形成した熱硬化性樹脂層をガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成したことを特徴とするものである。
【００１８】
請求項４に係る半導体装置の製造方法にあっては、請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法において、前記裏面の熱硬化性樹脂層の外側に金属層を有することを特徴とするものである。
【００１９】
請求項５に係る半導体装置の製造方法にあっては、請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法において、前記裏面の熱硬化性樹脂層を、ガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成することを特徴とするものである。
【００２０】
請求項６に係る半導体装置の製造方法にあっては、下記の（Ａ）〜（Ｆ）の工程を備えることを特徴とするものである。
（Ａ）板状体に熱硬化樹脂組成物層を形成する工程。
（Ｂ）前記板状体上に形成した前記熱硬化樹脂組成物層の上に、さらに半導体ウェハーが積層した積層体を形成した後、前記熱硬化樹脂組成物層を硬化せしめ、熱硬化性樹脂層とする工程。
（Ｃ）半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは、到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成する工程。
（Ｄ）半導体のウェハーのアクティブ面および前記ハーフカットダイシングで形成した熱硬化性樹脂層側端部を覆う第２の熱硬化樹脂組成物層を形成する工程。
（Ｅ）前記第２の熱硬化樹脂組成物層を硬化する工程。
（Ｆ）フルカットダイシングにより個片化する工程。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づき説明する。なお、本発明の半導体装置は、下記の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。ここで、図１は、本発明の第１の実施形態である半導体装置１０ａを示す断面図である。図２は、図１に示した半導体装置１０ａの製造方法を示すもので、（ａ）〜（h）は、各製造工程を示す断面図である。図３は、本発明の図１に示した実施形態と異なる第２の実施形態である半導体装置１０ｂを示す断面図である。図４は、図３に示した半導体装置１０ｂの製造方法を示すもので、（ａ）〜（ｇ）は、各製造工程を示す断面図である。図５は、本発明の上記と更に異なる第３の実施形態である半導体装置１０ｃを示す断面図である。図６は、図５に示した半導体装置１０ｃの製造方法を示すもので、（ａ）〜（ｇ）は、各製造工程を示す断面図である。
【００２２】
図７は、従来例に係る半導体装置の構造を示すもので、半導体ウェハー９（半導体素子１）上の接続バンプ部３を封止用樹脂層５ａでカバーし、その上端を露出させた上で、別のコンタクト用ハンダボールを外部接続用端子４として形成させた構造を示す断面図である。図８は、従来例に係る半導体装置の構造を示すもので、半導体ウェハー９（半導体素子１）上の外部接続ボール４ａの一部を封止用樹脂層５ａでカバーしつつ、接続用として、その一部を露出させた構造を示す断面図である。図９は、従来例に係る半導体装置の構造を示すもので、半導体素子１（半導体ウェハー９）の裏面６（６ａ）に補強層１７である樹脂層１７ａを形成した構造を示す断面図である。図１０は、従来例に係る半導体装置の構造を示すもので、半導体素子１（半導体ウェハー９）の裏面６（６ａ）に補強層１７である金属等の補強板１７ｂを形成した構造を示す断面図である。図１１は、従来例に係る半導体装置の構造を示すもので、剥離不良を起こしやすい半導体素子１の側端面部１ｂが樹脂層１８で補強された構造を示す断面図である。図１２は、従来例に係る半導体装置の構造を示すもので、熱硬化性樹脂層５及び、熱硬化性樹脂層７をコーティング法等の手法により低Ｔｇ（ガラス転移温度）の熱硬化性樹脂組成物硬化体で形成して、これら熱硬化性樹脂層と半導体素子１との界面に残留する残留応力の低減が可能な半導体装置の構造を示す断面図である。図１３は、従来例に係る半導体装置の構造を示すもので、熱硬化性樹脂層５及び、熱硬化性樹脂層７をコーティング法等の手法により低Ｔｇ（ガラス転移温度）の熱硬化性樹脂組成物硬化体で形成して、これら熱硬化性樹脂層と半導体素子１との界面に残留する残留応力の低減が可能な半導体装置の構造を示す断面図である。
【００２３】
即ち、図１は、本発明の第１の実施形態である半導体装置１０ａの断面図を示すもので、半導体素子１のアクティブ面２に外部接続のための接続バンプ部３が形成されており、この接続バンプ部３にさらに外部接続用端子４が接続されている。また、接続バンプ部３は、熱硬化性樹脂層５によって、外部接続用端子４との接続面を除いて埋設されている。また、半導体素子１の裏面６にも熱硬化性樹脂層７が形成されている。さらに、半導体素子１の側端面部１ａも上記熱硬化性樹脂層５によって覆われる構造を持っている。半導体素子１の側端面部１ａの熱硬化性樹脂層５の樹脂厚みは、０．１ｍｍ以上が好ましい。これが０．１ｍｍよりも薄いと、側端面部１ａでの熱硬化性樹脂層５の強度が弱く、信頼性試験で、クラックが入る等の不良の原因となり得るからである。
【００２４】
図１に示す半導体装置１０ａは、ウェハーレベルで形成され、製造工程の最終段階でＡ、Ｂで示す部位で、ダイシングにより個片化されることとなる。熱硬化性樹脂層５、７は、上記課題解決に寄与する限りにおいて、相互に異なる組成のものであっても、差し支えないが、半導体装置を構成する半導体素子（半導体チップ）１の表裏の応力バランスを保つためには、同一または近似した組成のものであることがより好ましいと言える。
【００２５】
また、半導体素子１の側端面部１ａは、後述する製造工程よって製造すれば、アクティブ面２を覆う熱硬化性樹脂層５と一体的に製造し得ることとなる。図１に示した半導体装置１０ａの構造では、半導体素子１の側端面部１ａが熱硬化性樹脂層５で覆われているので、熱衝撃環境下での半導体素子１の側端面部１ａでの熱硬化性樹脂層５と半導体素子１との間での界面剥離の低減に寄与し得るとともに、製造時の最終個片化工程が、熱硬化性樹脂層のみの切断であるので、ダイシング時のダメージを受けにくく、大型の半導体装置への応用に、より適した構造であるといえる。
【００２６】
一方、接続バンプ部３は、通常、銅、ハンダ等の材質よりなるものが、ペースト印刷、スパッタリング、メッキ等の方法で形成され、一方、外部接続用端子４は、通常、ハンダボールを用いて形成される。
【００２７】
アクティブ面２を覆う熱硬化性樹脂層５の厚みとしては、３０μｍ〜３００μｍ程度が適当であり、さらに、好ましくは、７０μｍ〜１５０μｍである。即ち、３０μｍ以下であると金属ポスト（又は、ハンダバンプ）である接続バンプ部３または外部接続用端子４の根本を補強する効果が得られず、またパッケージ全体の線膨張係数が小さくなるため、大型の半導体装置に適用した際の２次実装信頼性が低下し、好ましくない。一方、この厚みが、３００μｍを越えると、工程中に発生する反りが大きくなり、好ましくない。半導体装置を構成する半導体素子（半導体チップ）１の表裏の応力バランスについては、最終的な反りが小さくなるように設計すべきであり、上下樹脂層が同じ種類のものを用いる場合には、同じ厚みであることがこの観点からは、好ましい。なお、ここでいう樹脂層の厚みは最終パッケージにおけるものであり、製造工程中の塗布厚み等については、厚すぎて反りが大きくなり過ぎる等のハンドリング上の支障が生じない限りにおいて特に制限されるものではない。
【００２８】
さらに、具体的には、熱硬化性樹脂層５については、硬化後のガラス転移温度（Ｔｇ）が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物を使用することにより好適に形成される。即ち、ガラス転移温度（Ｔｇ）が、４０℃以下のものを用いると、接続バンプ部３または外部接続用端子４の根本を補強する効果が得られず、大型の半導体装置に適用した際の２次実装信頼性が得られない上、パッケージのボール強度が低下してしまうおそれがある一方、硬化後のガラス転移温度（Ｔｇ）が、１００℃以上の熱硬化性樹脂組成物を用いると、熱硬化性樹脂層５とウェハー（半導体素子）１との界面に残留する硬化応力が過大となり、大型の半導体装置に適用した際に、耐熱衝撃性を確保するのが難しくなり、熱硬化性樹脂層５とウェハー（半導体素子）１との界面で界面剥離を起こす原因となるおそれがあるからである。特に、本発明の半導体装置においては、硬化後のガラス転移温度（Ｔｇ）が、１００℃程度以下の熱硬化性樹脂組成物で熱硬化性樹脂層５を構成することにより内部応力、特に、熱硬化性樹脂層と半導体素子との界面に残留する硬化応力を緩和し得る点に特徴を有するものである。
【００２９】
さらに、この熱硬化性樹脂組成物のフィラー充填率を８０質量％以上とすると、硬化前においても実質的に流動性を確保できない一方、フィラー充填率が６０質量％以下のものを用いると、実質的に、接続バンプ部３または外部接続用端子４の根本を補強する効果が得られず、大型の半導体装置に適用した際の２次実装信頼性が低下するのみならず、パッケージのボール強度が低下してしまうおそれがあるからである
【００３０】
この点、本発明に係る半導体装置１０にあっては、アクティブ面２及び側端面部１ａを覆う熱硬化性樹脂層５を、ガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成することにより、接続バンプ部、或いは、外部接続用端子の根本を補強する効果を確保できる一方、内部応力、特に、熱硬化性樹脂層と半導体素子との界面に残留する硬化応力を緩和し得ることとなる。
【００３１】
一方、熱硬化性樹脂層５の形成に際して、上記したガラス転移温度（Ｔｇ）が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂を使用する場合においては、液状樹脂を用いたコーティング法、例えば、スピンコーティング法、或いは、スクリーン印刷等の樹脂印刷法によって特に有利に形成することができる。即ち、例えば、金型を用いた成形による場合は、粉体樹脂による成形では、脱型時に樹脂がダメージを受けやすく、また、液状樹脂を選択した場合は、フィラー含有率が多いために高粘度になりやすく、ハンドリングが煩雑となる等の問題があるが、上記した印刷法によれば、これらを回避できるのみならず、例えば、上記した日本特許第３１３７３２２号明細書において開示された、モールド樹脂によるウェハー（半導体素子）１表面の樹脂封止では、達成困難なガラス転移温度（Ｔｇ）が、１００℃以下の熱硬化性樹脂層の形成も比較的容易になし得るからである。
【００３２】
一方、かかる液状樹脂を使用した典型的なコーティング法である樹脂印刷工程においては、塗布層内部にボイド等が発生することを回避するため、５０ｔｏｒｒ以下の減圧雰囲気下で行なう、所謂、真空印刷によることが好ましい。５０ｔｏｒｒ以上だと、真空印刷の効果が少なく、樹脂層内部にボイドを包含し易いためである。また、加熱硬化についても、これを、１．５〜１０Ｋｇｆ／ｃｍ２程度の加圧条件下で行うことが好ましい。１．５Ｋｇｆ／ｃｍ２程度以下であると、樹脂層内部にボイドを含みやすく、１０Ｋｇｆ／ｃｍ２程度以上で加熱硬化するためには、装置を大型化することが必要となるためである。
【００３３】
かかる液状樹脂を用いた印刷法による場合、塗布厚みのばらつきが生じ易いため、塗布、硬化後に所定の厚みに調整することが好ましい。その方法としては、グラインディング、化学的エッチング、プラズマエッチング等の種々の方法を用いることができるが、操作の簡便さ等の観点からは、グラインディングが最も好ましい。
【００３４】
このように、本発明の半導体装置においては、アクティブ面２及び側端面部１ａを覆う熱硬化性樹脂層５をコーティング法により形成した熱硬化性樹脂層で封止することにより、フィラー充填率の高い液状樹脂を使用して、ガラス転移温度（Ｔｇ）が、１００℃以下の熱硬化性樹脂層による半導体素子の封止も比較的容易になし得ることとなる。
【００３５】
一方、熱硬化性樹脂層７についても、その厚みとしては、３０μｍ〜３００μｍ程度が適当であり、さらに、好ましくは、７０μｍ〜１５０μｍである。これが、３０μｍ以下であると半導体装置１０ａ（図１）のパッケージ全体としての線膨張係数が小さくなり、大型の半導体装置に適用した際の２次実装信頼性の確保が困難となり好ましくない。一方、これが、３００μｍを越えると、工程中に発生する反りが大きくなり、好ましくない。また、この場合において、熱硬化性樹脂層７を構成する熱硬化性樹脂組成物硬化体についても、上記した熱硬化性樹脂層５と略同様の理由により、硬化後のガラス転移温度（Ｔｇ）が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物を使用することにより好適に形成される。この結果、裏面６の熱硬化性樹脂層７においても、内部応力、特に、熱硬化性樹脂層と半導体素子との界面に残留する硬化応力を緩和することが可能となる。また、熱硬化性樹脂層７の形成についても、上記コーティング法が適用できる他、熱硬化性樹脂組成物よりなるフィルム材料とのラミネート工程、或いは、後述するように、金属板（または金属箔）８等を使用して、熱硬化性樹脂組成物７ａを展延する方法等により形成可能である。
【００３６】
かかる熱硬化性樹脂層５、７に使用可能な熱硬化性樹脂としては、エポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂、アクリル樹脂等が例示でき、特に限定されないが、密着性と低収縮性を兼ね備えた樹脂としてエポキシ樹脂が最も好ましい。更に、使用可能なエポキシ樹脂としては、特に限定されないが、グリシジル基を分子中に２個以上有するものが、好適に使用可能である。グリシジル基を分子中に２個以上有するエポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＥ型エポキシ樹脂、脂環式エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、ナフタレン型エポキシ樹脂、ポリエチレングリコール型エポキシ樹脂、ポリプロピレングリコール型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂等を例示できる。また、硬化剤としては、フェノール化合物、芳香族アミン化合物、アミド類、酸無水物化合物、イミダゾール類、ジシアンジアミド、ヒドラジン類を例示することができる。これに、反応促進剤、単官能エポキシ樹脂、難燃剤、希釈剤、カップリング剤、顔料、改質剤等が配合されていても良い。また、使用可能なフィラーとしては、シリカ、アルミナ、水和アルミナ、タルク、炭酸カルシウム等を例示できるが、高純度、低線膨張係数を有する溶融シリカがもっとも好適に使用可能である。
【００３７】
図２は、図１に示した半導体装置１０ａを製造するための各製造工程を示すものであるが、本発明の半導体装置の製造方法としては、例えば、下記の（Ａ）〜（Ｇ）の工程を備えることを特徴とする製造方法で好適に製造することができる。即ち、（Ａ）板状体に熱硬化樹脂組成物層を形成する工程、（Ｂ）前記板状体上に形成した前記熱硬化樹脂組成物層の上に、さらに半導体ウェハーが積層した積層体を形成した後、前記熱硬化樹脂組成物層を硬化せしめ、熱硬化性樹脂層とする工程、（Ｃ）半導体ウェハーを所定の寸法に貫通、切断する一方、前記板状体までは、到達しないハーフカットダイシングを行なう工程、（Ｄ）半導体ウェハーのアクティブ面および前記ハーフカットダイシングで形成した側端部を覆う第２の熱硬化樹脂組成物層を形成する工程、（Ｅ）前記第２の熱硬化樹脂組成物層を硬化する工程、（Ｆ）フルカットダイシングにより個片化する工程である。
【００３８】
以下、図２に示した半導体装置１０ａの製造工程を例として、上記（Ａ）〜（Ｆ）の各工程を説明する。
【００３９】
（Ａ）板状体に熱硬化樹脂組成物層を形成する工程
図２（ａ）は半導体素子１のアクティブ面２に外部接続のためのハンダバンプまたは金属ポストである接続バンプ部３が形成された単位を複数個有する半導体ウェハー９の裏面６ａを、硬化後に、ガラス転移温度（Ｔｇ）が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下となる熱硬化性樹脂組成物７ａを塗布した金属板（または金属箔）８上への貼り付ける工程を示すものである。熱硬化性樹脂組成物７ａが液状の場合には、このように、中央部にその所定量をディスペンスした後、上記半導体ウェハー９の裏面６ａを張り付けることによって、熱硬化性樹脂組成物７ａを展延する方法により、ボイド等の発生なく、簡便に貼り付けることができる。この際、上記したように、この図２（ａ）の工程に代えて、樹脂印刷等のコーティング法の他、熱硬化性樹脂組成物７ａよりなるフィルム材料とのラミネート工程等によっても、熱硬化性樹脂組成物７ａからなる層を形成することができる（図２（ｂ））。
【００４０】
（Ｂ）前記板状体上に形成した前記熱硬化樹脂組成物層の上に、さらに半導体ウェハーが積層した積層体を形成した後、前記熱硬化樹脂組成物層を硬化せしめ、熱硬化性樹脂層とする工程
上記のように所定の厚みの熱硬化性樹脂組成物７ａを介して、半導体ウェハー９の裏面６ａを金属板（または金属箔）８上へ貼り付けた後、熱硬化させ、上記熱硬化性樹脂組成物７ａを熱硬化性樹脂層７として、積層体１１ａを得る（図２（ｃ））。この場合、金属板（または金属箔）８の材質等については、特に限定されないが、比較的安価な銅やアルミニウムが好適に使用可能である。その厚みは５０μｍ〜３００μｍ程度が好ましい。即ち、これが、５０μｍ以下であると、次に説明するハーフカットダイシング工程後における機械的補強効果の確保が困難となる一方、３００μｍを越えると、同工程で、反りが大きすぎてダイシングに支障をきたすおそれがあるからである。
【００４１】
（Ｃ）半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは、到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成する工程
次に、熱硬化性樹脂層７を形成した積層体１１ａに対し、半導体ウェハー９を貫通し、金属板（または金属箔）８を貫通しないハーフカットダイシングを施す（図２ｄ）。このハーフカットダイシングにより図２ｄに示されるように熱硬化性樹脂層７は側端部を露出する。この場合のダイシング幅は、最終個片化後に半導体素子１の側端面部１ａをカバーするための残存厚みを考慮すると、０．３〜０．５ｍｍ程度が好ましいが、複数回のダイシングによって、この幅を確保するようにしてもよい。
【００４２】
（Ｄ）半導体ウェハーのアクティブ面および前記ハーフカットダイシングで形成した側端部を覆う第２の熱硬化樹脂組成物層を形成する工程
（Ｅ）前記第２の熱硬化樹脂組成物層を硬化する工程
さらに、上記コーティング法により熱硬化性樹脂層５を形成する（図２ｅ）。その後、金属ポスト（又は、ハンダバンプ）である接続バンプ部３の上部を露出する加工を施す（図２ｆ）。この加工は、グラインディングやローリングのような機械的研磨法を用いても良いし、薬品やプラズマ等による化学的なエッチンッグ法を用いても行なうことができる。
【００４３】
さらに裏面の金属板（または金属箔）８を、同様にして、除去する加工を施す（図２ｇ）。この図２ｆと図２ｇの工程は、どちらを先に行なってもよい。次に、このように形成した金属ポスト（又は、ハンダバンプ）である接続バンプ部３の露出部に外部接続用端子４を搭載（ボールマウント）する（図２ｈ）。この工程は、通常、ハンダボールを使用し、リフロー処理によって行われる。
【００４４】
（Ｆ）フルカットダイシングにより個片化する工程
このようにして得られた図９ｈに示した積層体１１ｆを、フルカットダイシングにより個片化することにより、図１に示す半導体装置１０ａを得ることができる。
【００４５】
以上、上記（Ａ）〜（Ｆ）の各工程について図２を例として、説明した。なお、図２では、板状体として、金属板（または金属箔）８を使用したが、次工程（（Ｂ）工程）の熱硬化樹脂組成物層の硬化を行なう温度条件で、充分な熱剛性を有するものであれば、上記課題解決に寄与する限りにおいて、これのみに限定されない。また、図２（ｆ）〜（ｈ）の工程は、本発明の実施形態である半導体装置１０ａの製造において必要な工程であり、以下に示す実施形態の場合も含め、適宜、変更しうることは、勿論である。
【００４６】
このように、上記した本発明の半導体装置の製造方法においては、上記の（Ａ）〜（Ｆ）の工程を備えているので、かかるアクティブ面と側端面部とを含んで封止する構造を有する半導体装置１０を生産性良く、且つ、簡便に製造しうる方法を提供し得ることとなる。
【００４７】
続いて、本発明の第２の実施形態を説明する。図３は、本発明の図１に示した実施形態と異なる第２の実施形態である半導体装置１０ｂを示す断面図である。即ち、半導体装置１０ｂは、熱硬化性樹脂層７の外側に、更に金属層１２を備えた構造を有するものである。このように、本実施形態の半導体装置１０ｂは、裏面に金属層１２を有するため、図１に示した実施形態に比べて、パッケージとしての機械的補強効果を、更に充分に確保し得るとともに、効率的に、熱を放散し得ることとなる。金属層１２を構成する金属の材質としては、特に限定されないが、熱放散性に優れ、比較的安価な銅やアルミニウムが好ましい。その厚みは５０μｍ〜３００μｍが好ましい。５０μｍ以下であると、機械的補強効果の確保が困難となる一方、３００μｍを越えると、パッケージの反りが大きすぎたり、熱硬化性樹脂層７及び半導体チップ１に大きな応力を与えて、不良の原因となり得るからである。なお、熱硬化性樹脂層５或いは、熱硬化性樹脂層７に要求される材料構成、物性、厚み等は、上記半導体装置１０ａと同様である。
【００４８】
また、半導体素子１の側端面部１ａは、熱硬化性樹脂層５或いは、熱硬化性樹脂層７と同一組成の熱硬化性樹脂層で覆われていても良いし、異なる組成のものでも良いが、後述する製造工程によって製造すれば、アクティブ面２を覆う熱硬化性樹脂層５と一体的に製造し得ることとなる。図３の構造では、半導体素子１の側端面部１ａが覆われているので、熱衝撃環境下での剥離不良が一層起こりにくくなると共に、製造時の最終個片化工程が、熱硬化性樹脂層のみの切断であるので、ダイシング時のダメージを受けにくく、大型の半導体装置への応用に、より適した構造であるといえる。
【００４９】
図４は、図３に示した半導体装置１０ｂの製造方法を示すもので、（ａ）〜（ｇ）は、各製造工程を示す断面図である。ここで、図４（ａ）〜（ｆ）の工程は、金属板（または金属箔）８を有する積層体１１ｄを得る上記図２（ａ）〜（ｆ）の工程と略同様に行なわれ、積層体１３ｄが得られる。この後、図２（ｆ）の工程でのグラインディング等によって形成された接続バンプ部３の露出部に外部接続用端子４を搭載（ボールマウント）する（図２（ｇ））。この工程は、通常、ハンダボールを使用し、リフロー処理によって行われる。このようにして得られた積層体１３ｅを、フルカットダイシングすることにより個片化して図３の半導体装置１０ｂを得ることができるというものである。
【００５０】
続いて、本発明の第３の実施形態を説明する。図５は、本発明の上記と更に異なる第３の実施形態である半導体装置１０ｃを示す断面図である。即ち、半導体装置１０ｃは、半導体装置１０ｂの熱硬化性樹脂層７の代わりに高熱伝導性接着剤層１４を有し、さらにその外側に、金属層１５を備えた構造を有するものである。このように、本実施形態の半導体装置１０ｃは、裏面に高熱伝導性接着剤層１４を介してさらに、金属層１５を有するため、半導体装置１０ｂに比較して、一層、熱放散性に優れている。金属層１５を構成する金属の材質としては、特に限定されないが、熱放散性に優れ、比較的安価な銅やアルミニウムが好ましい。その厚みは５０μｍ〜３００μｍが好ましい。５０μｍ以下であると、機械的補強効果の確保が困難となる一方、３００μｍを越えると、パッケージの反りが大きすぎたり、高熱伝導性接着剤層１４及び半導体チップ１に大きな応力を与えて、不良の原因となり得るからである。なお、熱硬化性樹脂層５に要求される材料構成、物性、厚み等は、上記半導体装置１０ｂと同様である。一方、高熱伝導性接着剤層１４の厚みは１０μｍ〜１００μｍが好ましい。１０μｍ以下であると、工程上、ピンホール等が出やすく、接着力が、充分に得られない場合があり、１００μｍを越えると、パッケージの反りが大きくなりすぎたりして、不良の原因となり得るからである。
【００５１】
また、半導体素子１の側端面部１ａは、熱硬化性樹脂層５と同一組成の熱硬化性樹脂層で覆われていても良いし、異なる組成のものでも良いが、後述する製造工程によって製造すれば、アクティブ面２を覆う熱硬化性樹脂層５と一体的に製造し得ることとなる。半導体装置１０ｃの構造では、半導体素子１の側端面部１ａが覆われているので、熱衝撃環境下での剥離不良が一層起こりにくくなると共に、製造時の最終個片化工程が、熱硬化性樹脂層のみの切断であるので、ダイシング時のダメージを受けにくく、大型の半導体装置への応用に適した構造であるといえる。
【００５２】
図６は、図５に示した半導体装置１０ｃの製造方法を示すもので、（ａ）〜（ｇ）は、各製造工程を示す断面図である。ここで、図６（ａ）〜（ｇ）の工程は、熱硬化性樹脂組成物７ａの代わりに未硬化の高熱伝導性接着剤１４ａを使用することにより、金属層１２を有する半導体装置１０ｃを得る上記図４（ａ）〜（ｇ）の工程と略同様に行なうことができる。
【００５３】
このようにして得られた図６（ｇ）の積層体１６ｅを、最終段階として、フルカットダイシングすることにより個片化することによって、図５の半導体装置１０ｃを得ることができる。
【００５４】
【実施例】
以下、本発明に係る半導体装置１０及びその製造方法に関する実施例を具体的に説明する。
【００５５】
[実施例１]
２×３ｍｍの最小単位を持ち、約０．５ｍｍピッチで１０個の共晶ハンダバンプ（融点１８３℃、１５０μｍΦ）が形成されているデジーチェインＴＥＧを作り込んだ４インチのシリコンウェハー（４５０μｍ厚）を用いて、ウェハーレベルＣＳＰの組立を行った。次に、厚さ１５０μｍで直径１５ｃｍの円形形状を持つ圧延銅箔上の中央付近に、硬化後のＴｇが４６℃、フィラー含有率が、７５質量％である液状エポキシ樹脂組成物であるＸＶ−５３８１−１２（松下電工（株）製）をディスペンサを用いて塗布した。なお、ここでいうエポキシ樹脂組成物とは、エポキシ樹脂、硬化剤、硬化促進剤を含んでなり、硬化後に絶縁層を形成する未硬化の混合物（溶媒を除く）をいう。また、上記した液状エポキシ樹脂組成物の硬化後のＴｇの測定については、このエポキシ樹脂組成物を１００℃で、１時間硬化した後に１５０℃で、３時間硬化して１ｍｍ×５ｍｍ×５０ｍｍの試験片を作製した後、これを粘弾性スペクトロメーター（セイコー電子工業株式会社製ＤＭＳ１１０）により５℃／分の速度で昇温した際の測定値〔ｔａｎδのピーク温度〕を用いた。
【００５６】
この樹脂上にウェハーの裏面を重ね、樹脂部厚さ０．１ｍｍとなるまで加圧し、塗布樹脂を周辺部に拡がらせた。その後、５Ｋｇｆ／ｃｍ２の加圧条件下、加圧オーブン内で、８０℃で１時間加熱した後、更に１５０℃で６時間加熱して上記液状エポキシ樹脂組成物を加熱硬化し、積層体１１ａ（図２（ａ））を得た。このとき、４０μｍ程度の反りが、認められた。この硬化物（積層体１１ａ）を、通常のダイシングマシンにより、刃幅０．４ｍｍのブレードを用いて、底部０．２５ｍｍを残す設定でハーフカットダイシングすることにより、積層体１１ｂ（図２（ｄ））を得た。これを、真空印刷機にセットし、アクティブ面に、厚さ０．８ｍｍのメタルマスクを用いて、１ｔｏｒｒの条件下で樹脂印刷を行った。樹脂としては、同じくＸＶ−５３８１−１２（松下電工（株）製）を用いた。
【００５７】
印刷後、これを５Ｋｇｆ／ｃｍ２の加圧条件下、加圧オーブン内で、８０℃で１時間加熱した後、更に１５０℃で６時間加熱して上記液状エポキシ樹脂組成物を加熱硬化し、積層体１１ｃ（図２（ｅ））を得た。このとき、１２０μｍ程度の反りが、認められたが、真空吸着によりフラット化した形で、アクティブ面をトータル厚さ８００μｍになるまで、グラインディングし、さらにウェハー裏面側より、トータル厚さ５５０μｍになるまでグラインディングして、銅箔層を完全に除去し、内部共晶ハンダバンプが一部表面露出した構造のサンプルである積層体１１ｅ（図２（ｇ））を得た。グラインディング後の積層体１１ｅでは、反りは全く認められなかった。次にアクティブ面に露出している接続バンプ部であるハンダバンプ上に、０．３５ｍｍΦのハンダボールを、通常の方法でボールマウントし、積層体１１ｆ（図２（ｈ））を得た。さらに、通常の方法でダイシングして、図１に示した断面構造を持つ半導体装置１０ａであるウェハーレベルＣＳＰを得た。なお、ダイシングに当たっては、ダイシング幅を調整し、２×３ｍｍ、６×６ｍｍ、８×９ｍｍ、１２×１２ｍｍ角の各サイズのパッケージが得られるようにした。
【００５８】
[実施例２]
実施例１において、ウェハー裏面側よりグラインディングを行わず、図４（ａ）〜（ｇ）の各工程を経た以外は、全く同様にして、図３に示した断面構造を持つ半導体装置１０ｂであるウェハーレベルＣＳＰを上記各サイズのパッケージとして得た。
【００５９】
[実施例３]
実施例２において、圧延銅箔上の中央付近に、樹脂をディスペンサ塗布する工程に代えて、銀ペースト＃８３５５Ｆ（エーブルボンド社製）を５０μｍの厚みとなるように樹脂印刷する工程を採用した以外は、全く実施例２と同様にして図６（ａ）〜（ｇ）の各工程を経た以外は全く同様にして、図５に示した断面構造を持つ半導体装置１０ｃであるウェハーレベルＣＳＰを上記各サイズのパッケージとして得た。
【００６０】
[比較例]
２×３ｍｍの最小単位を持ち、約０．５ｍｍピッチで１０個の共晶ハンダバンプ（融点１８３℃、１５０μｍΦ）が形成されているデジーチェインＴＥＧを作り込んだ４インチのシリコンウェハー（厚さ４５０μｍ）を用いて、ウェハーレベルＣＳＰの組立を行った。このシリコンウェハー（半導体素子）のアクティブ面に、厚さ０．３ｍｍのメタルマスクを用いて、１ｔｏｒｒの減圧条件下で樹脂印刷を行った。印刷用樹脂として、硬化後のＴｇが４６℃、フィラー含有率が、７５質量％の液状エポキシ樹脂組成物であるＸＶ−５３８１−１２（松下電工（株）製）を用いた。
【００６１】
印刷後、５Ｋｇｆ／ｃｍ2の条件下で窒素ガスをパージした加圧オーブン内で、８０℃で１時間加熱した後、更に１５０℃で６時間加熱して上記印刷用樹脂を加熱硬化した。加熱硬化後、８０μｍ程度のパッケージ反りが認められたが、真空吸着によりフラット化した形で、厚さが、１００μｍになるまで、グラインディングした。グラインディングした後は、パッケージ反りは全く認められなかった。次に、ウェハー（半導体素子）の裏面（アクティブ面の反対側の面）に、上記と全く同じ方法により、１００μｍの厚みの樹脂層を形成した。このようにして得られた、表裏両面に樹脂層が形成された上記ウェハーのアクティブ面に露出しているハンダバンプ上に、０．３５ｍｍΦのハンダボールを、通常の方法でボールマウントした。これを、通常の方法でダイシングして、図１２に示した断面構造を有するウェハーレベルＣＳＰを上記各サイズのパッケージとして得た。
【００６２】
上記のようにして得た実施例１〜３の各パッケージ（半導体装置）について評価試験を実施した。具体的な評価項目は、以下のとおりである。これらの評価結果を表１に示す。
【００６３】
＜評価＞
▲１▼パッケージ反り １２ｍｍ角のパッケージの裏面を対角線方向に、表面粗さ計で測定し、その最大反り量を求めた。
▲２▼表面ボイド １２ｍｍ角パッケージの樹脂層を表面観察し、０．０５ｍｍ以上のボイド数をカウントした。
▲３▼ＴＣＴ（温度サイクル試験）信頼性 上記各サイズのパッケージを、−６５℃〜１５０℃、各１５分の条件でＴＣＴ（温度サイクル試験）を５００回繰り返した後に、以下の（Ａ）〜（Ｅ）の判定基準により、顕微鏡による剥離観察にて判定した。
（Ａ） １２ｍｍ角のパッケージにおいても剥離無し。
（Ｂ） １２ｍｍ角のパッケージにおいては剥離したが、８×９ｍｍのパッケージにおいては剥離無し。
（Ｃ） ８×９ｍｍ以上のパッケージにおいては剥離したが、６×６ｍｍのパッケージにおいては剥離無し。
（Ｄ） ６×６ｍｍ以上のパッケージにおいては剥離したが、２×３ｍｍのパッケージにおいては剥離無し。
（Ｅ） ２×３ｍｍのパッケージにおいても剥離有り。
▲４▼実装信頼性 ０．５４ｍｍの厚さのＦＲ−４基板上に、各パッケージをハンダペーストを用いて２次実装し、−５５℃〜１２５℃、各１５分の条件でＴＣＴ（温度サイクル試験）を１０００回繰り返した後に、導通試験により判定し、５％以上のボール切断が見られたものを不合格、５％未満のものを合格と判定した。
（Ａ）１２ｍｍ角のパッケージにおいては合格。
（Ｂ）１２ｍｍ角のパッケージにおいては不合格となったが、８×９ｍｍのパッケージでは合格。
（Ｃ） ８×９ｍｍ以上のパッケージにおいては不合格となったが、６×６ｍｍのパッケージでは合格。
（Ｄ） ６×６ｍｍ以上のパッケージにおいては不合格となったが、２×３ｍｍのパッケージでは合格。
（Ｅ） ２×３ｍｍのパッケージにおいても不合格。
▲５▼ボールシェアテスト シェアテスタを用いて、シェア強度を測定した。その結果、ボールとバンプの界面で破壊し、２００ｇ／バンプ以上の値が得られたものを合格、ボールとバンプ界面で破壊せず、より下部のバンプにダメージが見られたもの、或いは、樹脂層そのものの破壊が見られたものを不合格とした。
▲６▼耐衝撃性 １ｍの高さから、各パッケージを裏面を下にしてコンクリート製の床に落下させる試験を１０回繰り返した後、裏面のチッピングを観察し、４種類のパッケージ全てにおいてチッピング現象が観察されたものを×、全てのパッケージにおいてチッピングが起こらなかったものを○、これら以外のものを△と判定した。
【００６４】
【表１】

Figure 0003855900
【００６５】
以上の評価結果より、表１にみられるように、図１、図３、図５の構造を有する半導体装置（実施例１〜３）については、実施例３のパッケージ反りを除いて、今回実施した総ての評価項目において、最高レベルの結果が得られた。特に、ＴＣＴ（温度サイクル試験）信頼性においても、実施例１〜３の総てが、（Ａ）評価、即ち、評価サンプル中最大の１２ｍｍ角のパッケージにおいても剥離無しであり、既に本願出願人が、提案している図１２の構造を有するもの（比較例）をも凌駕しており、特に、大型パッケージ（半導体装置）への応用に、より適した構造であることが明らかとなった。このように、ＴＣＴ（温度サイクル試験）信頼性において優れる理由としては、特に、実施例１及び２では、アクティブ面、裏面（アクティブ面の反対側の面）、更には、アクティブ面と裏面との双方に隣接する側端面部の総てを封止する熱硬化性樹脂層が、ガラス転移温度（Ｔｇ）が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で覆われた構造であるため、アクティブ面と裏面の反りのバランスが改善され、全体として、反りの小さなパッケージが得られるとともに、これらの熱硬化性樹脂層のガラス転移温度が低く、樹脂硬化時の残留応力が小さいことが挙げられるが、これらの結果として、特に、熱衝撃環境下での半導体素子の側端面部での熱硬化性樹脂層と半導体素子との間での界面剥離の低減の寄与が大きいものと考えられる。
【００６６】
また、本発明の半導体装置においては、半導体素子のアクティブ面と裏面のみならず、側端面部をも含んで、パッケージ（半導体装置）全体が、樹脂で覆われる構造であるため、パッケージ全体としての線膨張係数が、マザーボードに近づくために優れた実装信頼性が確保できたものと考えられる。
【００６７】
更には、脆いシリコーンが露出しない構造なので、優れた耐衝撃性を示したものと考えられ、部品マウント性にも優れていると考えられる。
【００６８】
なお、パッケージ反りの評価において、同様な構造を有する実施例３よりも実施例２のほうが、より良好な結果が得られたのは、実施例２が、熱硬化性樹脂層５と熱硬化性樹脂層７とを同一組成の熱硬化性樹脂組成物硬化体で構成しているため、裏面６側にのみ熱硬化性樹脂層５と異なる組成の高熱伝導性接着剤層１４を形成した実施例３と比較すると、半導体素子（半導体チップ）１の表裏の応力バランスが、より良好になったことが寄与しているものと考えられる。
【００６９】
このように、本発明の半導体装置においては、半導体素子のアクティブ面と裏面のみならず、側端面部をも含んで、ガラス転移温度が低く、樹脂硬化時の残留応力が小さい熱硬化性樹脂層で封止されているので、大型の半導体装置に応用した場合においても、熱衝撃環境下における表面樹脂層の剥離が、発生し難い構造であり、且つ、部品マウント性にも優れているといえる。同時に、パッケージ（半導体装置）全体が、樹脂で覆われる構造であるため、パッケージ全体としての線膨張係数が、マザーボードに近づき、優れた実装信頼性を確保し得ることとなる。したがって、これらを総合的に勘案すると、本発明の半導体装置は、従来のものと比較しても、より大型のパッケージへの適応性を具備するものと考えられる。
【００７０】
一方、半導体装置１０ｂ、１０ｃでは、それぞれ裏面に金属層１２、１５が取り付けられており、機械的強度の向上と共に、熱放散性の向上をも図ることが可能なパッケージとなっている。半導体装置１０ｃでは、高熱伝導性接着剤層が、外側の金属層と半導体素子との間に介在する構成となっており、一層、その熱放散効果が高いといえる。
【００７１】
さらに、図２、図４、図６に示したこれらの半導体装置の製造方法は、下記の（Ａ）〜（Ｆ）の工程を備えることを特徴とするので、かかるアクティブ面と側端面部とを含んで封止する構造を有する半導体装置を生産性良く、且つ、簡便に製造しうる方法を提供するものであるといえる。
（Ａ）板状体に熱硬化樹脂組成物層を形成する工程。
（Ｂ）前記板状体上に形成した前記熱硬化樹脂組成物層の上に、さらに半導体ウェハーが積層した積層体を形成した後、前記熱硬化樹脂組成物層を硬化せしめ、熱硬化性樹脂層とする工程。
（Ｃ）半導体ウェハーを所定の寸法に貫通、切断する一方、前記板状体までは、到達しないハーフカットダイシングを行なう工程。
（Ｄ）半導体ウェハーのアクティブ面および前記ハーフカットダイシングで形成した側端部を覆う第２の熱硬化樹脂組成物層を形成する工程。
（Ｅ）前記第２の熱硬化樹脂組成物層を硬化する工程。
（Ｆ）フルカットダイシングにより個片化する工程。
【００７２】
【発明の効果】
以上のように、請求項１に係る半導体装置の製造方法にあっては、外部接続用端子を有する複数の半導体素子を形成したウェハーを封止樹脂で封止して樹脂層を形成する樹脂封止工程と、前記ウェハーを前記樹脂層と共に切断して個々の半導体素子に分離する分離工程とを、少なくとも具備する半導体装置の製造方法において、板状体上に形成した熱硬化樹脂組成物の上に、さらに半導体ウェハーを積層して積層体を形成した後、熱硬化樹脂組成物を硬化せしめて熱硬化性樹脂層とし、半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成し、半導体のウェハーのアクティブ面および前記ハーフカットダイシングで形成した熱硬化性樹脂層側端部を覆う第２の熱硬化樹脂組成物層を形成し、前記第２の熱硬化樹脂組成物層を硬化し、フルカットダイシングにより個片化することを特徴とし、製造時の最終個片化工程が、熱硬化性樹脂層のみの切断であるので、ダイシング時のダメージを受けにくくして半導体装置を製造することができるものである。
【００７３】
請求項２に係る半導体装置の製造方法にあっては、請求項１記載の半導体装置の製造方法において、前記アクティブ面および前記側端面部をコーティング法により形成した熱硬化性樹脂層で封止していることを特徴とするので、請求項１記載の半導体装置の製造方法の発明の効果に加えて、フィラー充填率の高い液状樹脂を使用して、ガラス転移温度（Ｔｇ）が、１００℃以下の熱硬化性樹脂層による半導体素子のアクティブ面および側端面部の封止も比較的容易になし得るという優れた効果を奏する。
【００７４】
請求項３に係る半導体装置の製造方法にあっては、請求項２記載の半導体装置の製造方法において、前記アクティブ面および前記側端面部をコーティング法により形成した熱硬化性樹脂層を、ガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成したことを特徴とするので、請求項２記載の半導体装置の製造方法の発明の効果に加えて、接続バンプ部、或いは、外部接続用端子の根本を補強する効果を確保できる一方、内部応力、特に、熱硬化性樹脂層と半導体素子との界面に残留する硬化応力を緩和し得るという優れた効果を奏する。
【００７５】
請求項４に係る半導体装置の製造方法にあっては、請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法において、前記裏面の熱硬化性樹脂層の外側に金属層を有することを特徴とするので、請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法の発明の効果に加えて、パッケージとしての機械的補強効果を充分に確保し得るとともに、効率的に、熱を放散できるという優れた効果を奏する。
【００７６】
請求項５に係る半導体装置の製造方法にあっては、請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法において、前記裏面の熱硬化性樹脂層を、ガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成したことを特徴とするので、請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法の発明の効果に加えて、裏面の熱硬化性樹脂層においても、内部応力、特に、熱硬化性樹脂層と半導体素子との界面に残留する硬化応力を緩和し得るという優れた効果を奏する。
【００７７】
請求項６に係る半導体装置の製造方法にあっては、下記の（Ａ）〜（Ｆ）の工程を備えることを特徴とするので、かかるアクティブ面と側端面部とを含んで封止する構造を有する半導体装置を生産性良く、且つ、簡便に製造しうる方法を提供し得るという優れた効果を奏する。
（Ａ）板状体に熱硬化樹脂組成物層を形成する工程。
（Ｂ）前記板状体上に形成した前記熱硬化樹脂組成物層の上に、さらに半導体ウェハーが積層した積層体を形成した後、前記熱硬化樹脂組成物層を硬化せしめ、熱硬化性樹脂層とする工程。
（Ｃ）半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは、到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成する工程。
（Ｄ）半導体のウェハーのアクティブ面および前記ハーフカットダイシングで形成した熱硬化性樹脂層側端部を覆う第２の熱硬化樹脂組成物層を形成する工程。
（Ｅ）前記第２の熱硬化樹脂組成物層を硬化する工程。
（Ｆ）フルカットダイシングにより個片化する工程。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である半導体装置１０ａを示す断面図である。
【図２】図１に示した半導体装置１０ａの製造方法を示すもので、（ａ）〜（h）は、各製造工程を示す断面図である。
【図３】本発明の第２の実施形態である半導体装置１０ｂを示す断面図である。
【図４】図３に示した半導体装置１０ｂの製造方法を示すもので、（ａ）〜（ｇ）は、各製造工程を示す断面図である。
【図５】本発明の第３の実施形態である半導体装置１０ｃを示す断面図である。
【図６】図５に示した半導体装置１０ｃの製造方法を示すもので、（ａ）〜（ｇ）は、各製造工程を示す断面図である。
【図７】従来例に係る半導体装置の構造を示すもので、半導体ウェハー９（半導体素子１）上の接続バンプ部３を封止用樹脂層５ａでカバーし、その上端を露出させた上で、別のコンタクト用ハンダボールを外部接続用端子４として形成させた構造を示す断面図である。
【図８】従来例に係る半導体装置の構造を示すもので、半導体ウェハー９（半導体素子１）上の外部接続ボール４ａの一部を封止用樹脂層５ａでカバーしつつ、接続用として、その一部を露出させた構造を示す断面図である。
【図９】従来例に係る半導体装置の構造を示すもので、半導体素子１（半導体ウェハー９）の裏面６（６ａ）に補強層１７である樹脂層１７ａを形成した構造を示す断面図である。
【図１０】従来例に係る半導体装置の構造を示すもので、半導体素子１（半導体ウェハー９）の裏面６（６ａ）に補強層１７である金属等の補強板１７ｂを形成した構造を示す断面図である。
【図１１】従来例に係る半導体装置の構造を示すもので、剥離不良を起こしやすい半導体素子１の側端面部１ｂが樹脂層１８で補強された構造を示す断面図である。
【図１２】従来例に係る半導体装置の構造を示すもので、熱硬化性樹脂層５及び、熱硬化性樹脂層７をコーティング法等の手法により低Ｔｇ（ガラス転移温度）の熱硬化性樹脂組成物硬化体で形成して、これら熱硬化性樹脂層と半導体素子１との界面に残留する残留応力の低減が可能な半導体装置の構造を示す断面図である。
【図１３】従来例に係る半導体装置の構造を示すもので、熱硬化性樹脂層５及び、熱硬化性樹脂層７をコーティング法等の手法により低Ｔｇ（ガラス転移温度）の熱硬化性樹脂組成物硬化体で形成して、これら熱硬化性樹脂層と半導体素子１との界面に残留する残留応力の低減が可能な半導体装置の構造を示す断面図である。
【符号の説明】
１ 半導体素子（半導体チップ）
１ａ 側端面部〔半導体素子１〕
１ｂ 側端面部〔半導体素子１〕
２ アクティブ面〔半導体素子１〕
３ 接続バンプ部〔アクティブ面２〕
４ 外部接続用端子〔アクティブ面２〕
４ａ 外部接続ボール〔アクティブ面２〕
５ 熱硬化性樹脂層〔アクティブ面２〕
５ａ 封止用樹脂層
６ 裏面〔半導体素子１〕
６ａ 裏面〔半導体ウェハー９〕
７ 熱硬化性樹脂層〔裏面６、６ａ〕
７ａ 熱硬化性樹脂組成物
８ 金属板（または金属箔）
９ 半導体ウェハー
１０ 半導体装置
１０ａ 半導体装置
１０ｂ 半導体装置
１０ｃ 半導体装置
１１ 積層体
１１ａ 積層体
１１ｂ 積層体
１１ｃ 積層体
１１ｄ 積層体
１１ｅ 積層体
１１ｆ 積層体
１２ 金属層〔半導体装置１０ｂ〕
１３ 積層体
１３ａ 積層体
１３ｂ 積層体
１３ｃ 積層体
１３ｄ 積層体
１３ｅ 積層体
１４ 高熱伝導性接着剤層
１４ａ 高熱伝導性接着剤（未硬化）
１５ 金属層〔半導体装置１０ｃ〕
１６ 積層体
１６ａ 積層体
１６ｂ 積層体
１６ｃ 積層体
１６ｄ 積層体
１６ｅ 積層体
１７ 補強層〔裏面６〕
１７ａ 樹脂層〔裏面６〕
１７ｂ 補強板〔裏面６〕
１８ 樹脂層〔側端面部１ｂ〕[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device. Manufacturing method In particular, packaging is performed at the wafer level and separated into individual pieces at the final stage. Half Conductor device (wafer level CSP) Manufacturing method It is about.
[0002]
[Prior art]
Conventionally, for semiconductor packages, a method of packaging by a so-called post-process using the semiconductor element 1 manufactured by dividing the semiconductor wafer 9 into pieces has been the main force. However, as long as this method is used, a large-diameter silicon is used. Even if a wafer is used, the assembly cost per package does not change. Therefore, in recent years, there has been a problem that it is not possible to receive the merit of cost reduction accompanying the increase in wafer diameter, which is a remarkable technological advance. On the other hand, a resin sealing step of forming a resin layer by sealing a semiconductor wafer 9 on which a plurality of semiconductor elements 1 having external connection terminals 4 are formed with a sealing resin, and the semiconductor wafer 9 as the resin A semiconductor device manufactured by a manufacturing method including at least a separation step of cutting together with the layers and separating into individual semiconductor elements 1, that is, after packaging at the stage of the semiconductor wafer 9 before being separated into pieces. In the wafer level CSP (chip size package), which is a semiconductor device manufactured by dividing into individual pieces, since the cost reduction can be achieved with the progress of the technology trend of wafer diameter increase, recently attention has been paid in particular. It has been bathing and is being actively developed as the ultimate form of light, thin, and small packages, which is a recent trend.
[0003]
As a semiconductor device manufactured as such a wafer level CSP, the structure shown in FIGS. 7 and 8 disclosed in US Pat. No. 6,347,947 can be exemplified. That is, in FIG. 7, the connection bump portion 3 on the semiconductor wafer 9 (semiconductor element 1) is covered with the sealing resin layer 5a and the upper end thereof is exposed, and another contact solder ball is used for external connection. FIG. 8 shows a structure formed as a terminal 4, in which a part of the external connection ball 4 a on the semiconductor wafer 9 (semiconductor element 1) is covered with the sealing resin layer 5 a and a part thereof is exposed for connection. Structure.
[0004]
However, the semiconductor device having such a structure still has the following problems to be solved.
[0005]
(1) The active surface 2 of the semiconductor wafer 9 (semiconductor element 1) is sealed with resin and then cut at the wafer stage. Before the singulation process, the thickness of the semiconductor wafer 9 is reduced by backside grinding, etc. While a thin package can be manufactured, the interface residual stress caused by the mismatch between the linear expansion coefficients of the sealing resin layer 5a and the semiconductor wafer 9 (semiconductor element 1) causes interface peeling failure in a thermal stress environment. It is easy and difficult to apply to large packages.
[0006]
(2) Since the overall linear expansion coefficient of the package is small, when this structure is configured with a large package, the matching with the motherboard is poor, and so-called secondary mounting reliability is compared with a normal CSP (chip size package). It is inferior in comparison.
[0007]
(3) Since the corner of the semiconductor element (semiconductor chip) 1 is exposed on the back surface, chipping or cracking of the package corner is likely to occur when mounted simultaneously with other components using a high-speed mounter or the like.
[0008]
In order to solve such a problem, a structure with an improvement as shown in FIGS. 9 to 11 has already been proposed. For example, in Japanese Patent No. 3137322, as a method of manufacturing a semiconductor device having such a structure, a method of resin-sealing the surface of the semiconductor element 1 (semiconductor wafer 9) using a mold resin is disclosed.
[0009]
That is, in the structure of FIGS. 9 and 10, the reinforcing layer 17 is formed on the back surface 6 (6a) of the semiconductor element 1 (semiconductor wafer 9) in order to cope with the warping stress generated in the thermal stress environment. In FIG. 10, a resin layer 17a is formed on the back surface 6, and in FIG. 10, a reinforcing plate 17b made of metal or the like is formed on the back surface 6 (6a) of the semiconductor element 1 (semiconductor wafer 9). By adopting such a structure, warpage under a thermal stress environment can be reduced, and the linear expansion coefficient of the entire package can be increased. As a result, the secondary mounting reliability can be improved, Since the back surface 6 is protected by the reinforcing layer 17, there is an advantage that it is easy to handle even with a high-speed mounter. For example, in the structure of FIG. 9, at the interface between the sealing resin layers 5 a and 17 a and the semiconductor element 1. Since the residual stress generated during the curing of the resin layer is not reduced, the drawback of easily causing interfacial delamination when applied to a large package cannot be overcome simply by adopting such a structure. .
[0010]
On the other hand, FIG. 11 also shows the structure of the semiconductor device according to the conventional example, and is a cross-sectional view showing a structure in which the side end surface portion 1b of the semiconductor element 1 that is liable to cause a peeling failure is reinforced by the resin layer 18. This is to cope with the above problem (1) by partially dicing the semiconductor wafer 9 before the resin molding of the surface of the semiconductor wafer 9 (semiconductor element 1). That is, in this structure, since the side end surface portion 1b of the semiconductor element 1 that is likely to cause peeling failure is reinforced by the resin layer 18, it can be considered as a structure suitable for a larger package, but it occurs after the sealing process. Due to the warp stress, cracks or the like of the semiconductor element 1 are likely to occur, and the above problems (2) and (3) remain unsolved.
[0011]
On the other hand, the applicant of the present application has already applied the thermosetting resin layer 5 (and the thermosetting resin layer 7) in the Japanese Patent Application No. 2002-246651 by a technique such as a coating method represented by screen printing. Internal stress generated during curing of the resin layer at the interface between the thermosetting resin layer and the semiconductor element 1 formed with a low Tg (glass transition temperature) thermosetting resin composition cured body, particularly thermosetting A semiconductor device having a structure as shown in FIGS. 12 and 13 capable of reducing residual stress remaining at the interface between the resin layer and the semiconductor element 1 has been proposed to solve the above problem. Problems to be solved, such as prevention of interfacial peeling between the thermosetting resin layer 5 (or thermosetting resin layer 7) and the wafer (semiconductor element) 1 at the side end surface portion 1a of the semiconductor element 1, still remain. It is left.
[0012]
For the above reasons, the wafer level CSP is expected to have a large cost merit, but its application is limited only to a relatively small package. There are many problems that need to be solved.
[0013]
[Patent Document 1]
US Pat. No. 6,347,947 (page 3, left column, line 50-page 5, right column, line 8, FIG. 2-7)
[Patent Document 2]
Patent No. 3137322 (page 13, paragraph 0131 to page 14, paragraph 0137, page 19, paragraph 0221 to page 20, paragraph 0238, page 23, paragraph 0285 to paragraph 0286, page 37, figure 14, page 38, FIG. 13, page 41, FIG. 33, page 42, FIG. 34, page 44, FIG. 41, etc.)
[0014]
[Problems to be solved by the invention]
The present invention has been made in view of the above reasons, and its object is to provide a semiconductor device (wafer level CSP) excellent in productivity, reliability and the like that can be applied to a large package. of It is to provide a manufacturing method.
[0015]
[Means for Solving the Problems]
In order to solve the above problem, a semiconductor device according to claim 1. Manufacturing method In this case, a resin sealing step of forming a resin layer by sealing a wafer on which a plurality of semiconductor elements having external connection terminals are formed with a sealing resin, and cutting the wafer together with the resin layer to individually A separation step of separating the semiconductor element into at least Manufacturing method of semiconductor device Then, after a semiconductor wafer is further laminated on the thermosetting resin composition formed on the plate-like body to form a laminate, the thermosetting resin composition is cured to form a thermosetting resin layer, and the semiconductor wafer Forming a thermosetting resin layer side end portion by half-cut dicing that does not reach the plate-like body that cuts through the thermosetting resin layer and cuts the thermosetting resin layer, and an active surface of the semiconductor wafer and A second thermosetting resin composition layer covering the thermosetting resin layer side end portion formed by the half-cut dicing is formed, the second thermosetting resin composition layer is cured, and individual pieces are obtained by full-cut dicing. It is characterized by becoming. Note that the active surface here refers to a surface on which a semiconductor function is formed on a semiconductor element, and the back surface refers to a surface opposite to the active surface on the semiconductor element. On the other hand, the term “thermosetting resin layer” as used herein refers to an insulating layer made of a cured thermosetting resin composition. In addition, the thermosetting resin composition referred to herein includes a filler other than an uncured thermosetting resin, and a mixture that forms an insulating layer made of a cured thermosetting resin composition after curing ( (Excluding solvents).
[0016]
A semiconductor device according to claim 2. Manufacturing method The semiconductor device according to claim 1. Manufacturing method The active surface and the side end surface portion are sealed with a thermosetting resin layer formed by a coating method.
[0017]
4. A semiconductor device according to claim 3. Manufacturing method Then, the semiconductor device according to claim 2 Manufacturing method In this, the thermosetting resin layer formed by coating the active surface and the side end surface portion has a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass or more and 80% by mass or less. It was formed with the thermosetting resin composition hardened | cured material of this.
[0018]
5. A semiconductor device according to claim 4. Manufacturing method In this case, the semiconductor device according to claim 1. Manufacturing method And a metal layer on the outside of the thermosetting resin layer on the back surface.
[0019]
6. A semiconductor device according to claim 5. Manufacturing method If it is, the semiconductor device in any one of Claim 1 thru | or 4 Manufacturing method The thermosetting resin layer on the back surface is a thermosetting resin composition cured body having a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass to 80% by mass. It is characterized by forming.
[0020]
In the semiconductor device manufacturing method according to claim 6, , The following steps (A) to (F) are provided.
(A) The process of forming a thermosetting resin composition layer in a plate-shaped object.
(B) After forming the laminated body which the semiconductor wafer laminated | stacked on the said thermosetting resin composition layer formed on the said plate-shaped object, the said thermosetting resin composition layer was hardened, and a thermosetting resin was carried out. The process of making a layer.
(C) A step of forming a thermosetting resin layer side end portion by half-cut dicing that does not reach the plate-like body that penetrates and cuts the semiconductor wafer to a predetermined dimension and further cuts the thermosetting resin layer.
(D) The process of forming the 2nd thermosetting resin composition layer which covers the active surface of a semiconductor wafer, and the thermosetting resin layer side edge part formed by the said half cut dicing.
(E) A step of curing the second thermosetting resin composition layer.
(F) The process of separating into pieces by full-cut dicing.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the semiconductor device of the present invention is not limited to the following embodiments, and various modifications can be made without departing from the scope of the present invention. Here, FIG. 1 is a sectional view showing a semiconductor device 10a according to the first embodiment of the present invention. 2A and 2B show a method for manufacturing the semiconductor device 10a shown in FIG. 1, and FIGS. 2A to 2H are cross-sectional views showing each manufacturing process. FIG. 3 is a cross-sectional view showing a semiconductor device 10b which is a second embodiment different from the embodiment shown in FIG. 1 of the present invention. FIG. 4 shows a manufacturing method of the semiconductor device 10b shown in FIG. 3, and (a) to (g) are cross-sectional views showing each manufacturing process. FIG. 5 is a cross-sectional view showing a semiconductor device 10c, which is a third embodiment different from the above of the present invention. FIG. 6 shows a manufacturing method of the semiconductor device 10c shown in FIG. 5, and (a) to (g) are cross-sectional views showing respective manufacturing steps.
[0022]
FIG. 7 shows a structure of a semiconductor device according to a conventional example. A connection bump portion 3 on a semiconductor wafer 9 (semiconductor element 1) is covered with a sealing resin layer 5a and its upper end is exposed. FIG. 5 is a cross-sectional view showing a structure in which another contact solder ball is formed as an external connection terminal 4. FIG. 8 shows a structure of a semiconductor device according to a conventional example. A part of the external connection ball 4a on the semiconductor wafer 9 (semiconductor element 1) is covered with a sealing resin layer 5a, and for connection, It is sectional drawing which shows the structure which exposed the part. FIG. 9 shows a structure of a semiconductor device according to a conventional example, and is a cross-sectional view showing a structure in which a resin layer 17a as a reinforcing layer 17 is formed on the back surface 6 (6a) of a semiconductor element 1 (semiconductor wafer 9). . FIG. 10 shows a structure of a semiconductor device according to a conventional example, and a cross section showing a structure in which a reinforcing plate 17b made of metal or the like as a reinforcing layer 17 is formed on the back surface 6 (6a) of a semiconductor element 1 (semiconductor wafer 9). FIG. FIG. 11 shows a structure of a semiconductor device according to a conventional example, and is a cross-sectional view showing a structure in which a side end surface portion 1b of a semiconductor element 1 that easily causes a peeling failure is reinforced with a resin layer 18. FIG. 12 shows the structure of a semiconductor device according to a conventional example. The thermosetting resin layer 5 and the thermosetting resin layer 7 are coated with a low Tg (glass transition temperature) thermosetting resin by a technique such as a coating method. It is sectional drawing which shows the structure of the semiconductor device which can reduce the residual stress which is formed with a composition hardening body and remains in the interface of these thermosetting resin layers and the semiconductor element 1. FIG. FIG. 13 shows the structure of a semiconductor device according to a conventional example. The thermosetting resin layer 5 and the thermosetting resin layer 7 are coated with a low Tg (glass transition temperature) thermosetting resin by a technique such as a coating method. It is sectional drawing which shows the structure of the semiconductor device which can reduce the residual stress which is formed with a composition hardening body and remains in the interface of these thermosetting resin layers and the semiconductor element 1. FIG.
[0023]
That is, FIG. 1 shows a cross-sectional view of the semiconductor device 10a according to the first embodiment of the present invention, and a connection bump portion 3 for external connection is formed on the active surface 2 of the semiconductor element 1, An external connection terminal 4 is further connected to the connection bump portion 3. Further, the connection bump portion 3 is embedded by the thermosetting resin layer 5 except for the connection surface with the external connection terminal 4. A thermosetting resin layer 7 is also formed on the back surface 6 of the semiconductor element 1. Further, the side end face portion 1 a of the semiconductor element 1 has a structure covered with the thermosetting resin layer 5. The resin thickness of the thermosetting resin layer 5 on the side end surface portion 1a of the semiconductor element 1 is preferably 0.1 mm or more. This is because if the thickness is less than 0.1 mm, the strength of the thermosetting resin layer 5 at the side end face portion 1a is weak, which may cause defects such as cracks in the reliability test.
[0024]
The semiconductor device 10a shown in FIG. 1 is formed at a wafer level, and is separated into pieces by dicing at portions indicated by A and B in the final stage of the manufacturing process. The thermosetting resin layers 5 and 7 may have different compositions as long as they contribute to the solution of the above problems. However, the stresses on the front and back of the semiconductor element (semiconductor chip) 1 constituting the semiconductor device may be used. In order to maintain the balance, it can be said that the same or similar composition is more preferable.
[0025]
Further, the side end surface portion 1a of the semiconductor element 1 is , If it manufactures by the manufacturing process mentioned later, it will be able to manufacture integrally with the thermosetting resin layer 5 which covers the active surface 2. In the structure of the semiconductor device 10a shown in FIG. 1, since the side end face portion 1a of the semiconductor element 1 is covered with the thermosetting resin layer 5, the side end face portion 1a of the semiconductor element 1 in the thermal shock environment is covered. It can contribute to the reduction of interface peeling between the thermosetting resin layer 5 and the semiconductor element 1 and the final singulation process at the time of manufacturing is cutting only the thermosetting resin layer. It can be said that the structure is less susceptible to damage and more suitable for application to a large semiconductor device.
[0026]
On the other hand, the connection bump portion 3 is usually made of a material such as copper or solder, and is formed by a method such as paste printing, sputtering, or plating. On the other hand, the external connection terminal 4 is usually formed using a solder ball. It is formed.
[0027]
The thickness of the thermosetting resin layer 5 covering the active surface 2 is suitably about 30 μm to 300 μm, and more preferably 70 μm to 150 μm. That is, if it is 30 μm or less, the effect of reinforcing the base of the connection bump part 3 or the external connection terminal 4 that is a metal post (or solder bump) cannot be obtained, and the linear expansion coefficient of the entire package becomes small. Secondary mounting reliability when applied to this semiconductor device is unfavorable. On the other hand, when the thickness exceeds 300 μm, warpage generated during the process becomes large, which is not preferable. The stress balance between the front and back surfaces of the semiconductor element (semiconductor chip) 1 constituting the semiconductor device should be designed so that the final warpage is small, and the same applies when the upper and lower resin layers are of the same type. Thickness is preferable from this viewpoint. The thickness of the resin layer here is that in the final package, and the coating thickness during the manufacturing process is particularly limited as long as it does not cause handling problems such as excessively large warpage. It is not a thing.
[0028]
Furthermore, specifically about the thermosetting resin layer 5, the glass transition temperature (Tg) after hardening is 40 to 100 degreeC, and a filler filling factor is 60 mass% or more and 80 mass% or less. It is suitably formed by using the thermosetting resin composition. That is, when a glass transition temperature (Tg) of 40 ° C. or lower is used, the effect of reinforcing the base of the connection bump portion 3 or the external connection terminal 4 cannot be obtained, and 2 when applied to a large semiconductor device. While the next mounting reliability cannot be obtained, the ball strength of the package may be reduced. On the other hand, when a thermosetting resin composition having a glass transition temperature (Tg) after curing of 100 ° C. or higher is used, The curing stress remaining at the interface between the curable resin layer 5 and the wafer (semiconductor element) 1 becomes excessive, making it difficult to ensure thermal shock resistance when applied to a large semiconductor device, and the thermosetting resin layer. This is because there is a possibility of causing interface peeling at the interface between the wafer 5 and the wafer (semiconductor element) 1. In particular, in the semiconductor device of the present invention, the internal stress, particularly the heat, is obtained by constituting the thermosetting resin layer 5 with a thermosetting resin composition having a glass transition temperature (Tg) after curing of about 100 ° C. or less. It is characterized in that the curing stress remaining at the interface between the curable resin layer and the semiconductor element can be relaxed.
[0029]
Furthermore, when the filler filling rate of this thermosetting resin composition is 80% by mass or more, the fluidity cannot be substantially secured even before curing, while when the filler filling rate is 60% by mass or less, In particular, the effect of reinforcing the bases of the connection bumps 3 or the external connection terminals 4 cannot be obtained, and not only the secondary mounting reliability when applied to a large semiconductor device is lowered, but also the ball strength of the package is reduced. Because it might fall
[0030]
In this respect, in the semiconductor device 10 according to the present invention, the thermosetting resin layer 5 covering the active surface 2 and the side end surface portion 1a has a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate. However, by forming with 60% by mass or more and 80% by mass or less of the thermosetting resin composition cured body, it is possible to ensure the effect of reinforcing the connection bump part or the base of the external connection terminal, while internal stress, In particular, the curing stress remaining at the interface between the thermosetting resin layer and the semiconductor element can be relaxed.
[0031]
On the other hand, when the thermosetting resin layer 5 is formed, the above-described glass transition temperature (Tg) is 40 ° C. to 100 ° C., and the filler filling rate is 60% by mass or more and 80% by mass or less. Can be formed particularly advantageously by a coating method using a liquid resin, for example, a spin coating method or a resin printing method such as screen printing. That is, for example, in the case of molding using a mold, in molding by powder resin, the resin is easily damaged at the time of demolding, and when liquid resin is selected, the viscosity is high due to the high filler content. However, according to the printing method described above, not only these can be avoided, but, for example, the mold resin disclosed in the above-mentioned Japanese Patent No. 3137322 This is because the formation of a thermosetting resin layer having a glass transition temperature (Tg) of 100 ° C. or less that is difficult to achieve in the resin sealing of the surface of the wafer (semiconductor element) 1 can be achieved relatively easily.
[0032]
On the other hand, in the resin printing process, which is a typical coating method using such a liquid resin, so-called vacuum printing is performed in a reduced-pressure atmosphere of 50 torr or less in order to avoid generation of voids or the like in the coating layer. It is preferable. This is because if it is 50 torr or more, the effect of vacuum printing is small and voids are easily included in the resin layer. Moreover, it is preferable to carry out the heat curing under a pressure condition of about 1.5 to 10 kgf / cm 2. This is because if it is about 1.5 Kgf / cm 2 or less, voids are likely to be contained inside the resin layer, and it is necessary to enlarge the apparatus in order to heat and cure at about 10 Kgf / cm 2 or more.
[0033]
In the case of the printing method using such a liquid resin, since variation in coating thickness is likely to occur, it is preferable to adjust to a predetermined thickness after coating and curing. As the method, various methods such as grinding, chemical etching, plasma etching and the like can be used. From the viewpoint of easy operation, grinding is most preferable.
[0034]
As described above, in the semiconductor device of the present invention, by filling the thermosetting resin layer 5 covering the active surface 2 and the side end surface portion 1a with the thermosetting resin layer formed by the coating method, the filler filling rate is improved. Using a high liquid resin, the semiconductor element can be relatively easily sealed with a thermosetting resin layer having a glass transition temperature (Tg) of 100 ° C. or lower.
[0035]
On the other hand, the thickness of the thermosetting resin layer 7 is also preferably about 30 μm to 300 μm, and more preferably 70 μm to 150 μm. If this is 30 μm or less, the linear expansion coefficient of the entire package of the semiconductor device 10a (FIG. 1) becomes small, which makes it difficult to ensure the secondary mounting reliability when applied to a large semiconductor device. On the other hand, if this exceeds 300 μm, the warp generated during the process becomes large, which is not preferable. Moreover, in this case, the cured glass transition temperature (Tg) of the thermosetting resin composition cured body constituting the thermosetting resin layer 7 is substantially the same as that of the thermosetting resin layer 5 described above. However, it is suitably formed by using a thermosetting resin composition having a filler filling rate of 40% by mass to 80% by mass at 40 ° C to 100 ° C. As a result, also in the thermosetting resin layer 7 on the back surface 6, it is possible to relieve internal stress, in particular, curing stress remaining at the interface between the thermosetting resin layer and the semiconductor element. In addition, for the formation of the thermosetting resin layer 7, the above coating method can be applied, a laminating process with a film material made of a thermosetting resin composition, or a metal plate (or metal foil) as will be described later. It can be formed by a method of spreading the thermosetting resin composition 7a using 8 or the like.
[0036]
Examples of thermosetting resins that can be used for the thermosetting resin layers 5 and 7 include epoxy resins, polyimide resins, polyester resins, and acrylic resins, and are not particularly limited, but have both adhesiveness and low shrinkage. An epoxy resin is most preferable as the resin. Further, usable epoxy resins are not particularly limited, but those having two or more glycidyl groups in the molecule can be suitably used. Epoxy resins having two or more glycidyl groups in the molecule include bisphenol A type epoxy resins, bisphenol F type epoxy resins, bisphenol E type epoxy resins, alicyclic epoxy resins, phenol novolac type epoxy resins, and cresol novolak type epoxy resins. Biphenyl type epoxy resin, naphthalene type epoxy resin, polyethylene glycol type epoxy resin, polypropylene glycol type epoxy resin, glycidyl amine type epoxy resin, hydantoin type epoxy resin and the like can be exemplified. Examples of the curing agent include phenol compounds, aromatic amine compounds, amides, acid anhydride compounds, imidazoles, dicyandiamide, and hydrazines. A reaction accelerator, a monofunctional epoxy resin, a flame retardant, a diluent, a coupling agent, a pigment, a modifier, and the like may be added thereto. Examples of usable fillers include silica, alumina, hydrated alumina, talc, calcium carbonate, and the like, but fused silica having a high purity and a low linear expansion coefficient can be most suitably used.
[0037]
FIG. 2 shows each manufacturing process for manufacturing the semiconductor device 10a shown in FIG. 1. As a manufacturing method of the semiconductor device of the present invention, for example, the following (A) to (G) are shown. It can manufacture suitably with the manufacturing method characterized by including a process. That is, (A) a step of forming a thermosetting resin composition layer on a plate-like body, (B) a laminate in which a semiconductor wafer is further laminated on the thermosetting resin composition layer formed on the plate-like body. The step of curing the thermosetting resin composition layer to form a thermosetting resin layer, (C) penetrating and cutting the semiconductor wafer to a predetermined dimension, but does not reach the plate-like body A step of half-cut dicing, (D) a step of forming a second thermosetting resin composition layer covering an active surface of the semiconductor wafer and a side end portion formed by the half-cut dicing, and (E) the second heat It is a step of curing the cured resin composition layer, and (F) a step of dividing into pieces by full cut dicing.
[0038]
Hereinafter, the steps (A) to (F) will be described by taking the manufacturing process of the semiconductor device 10a shown in FIG. 2 as an example.
[0039]
(A) A step of forming a thermosetting resin composition layer on the plate-like body
FIG. 2A shows a state in which a back surface 6a of a semiconductor wafer 9 having a plurality of units in which connection bumps 3 which are solder bumps or metal posts for external connection are formed on the active surface 2 of the semiconductor element 1 is cured and then glass is formed. Metal plate (or metal foil) 8 coated with thermosetting resin composition 7a having a transition temperature (Tg) of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass to 80% by mass. The process of attaching to the top is shown. In the case where the thermosetting resin composition 7a is in a liquid state, after dispensing a predetermined amount in the center portion, the back surface 6a of the semiconductor wafer 9 is pasted to attach the thermosetting resin composition 7a. By the spreading method, it is possible to easily apply without generating voids. At this time, as described above, in place of the process of FIG. 2A, in addition to the coating method such as resin printing, the thermosetting is also performed by the laminating process with the film material made of the thermosetting resin composition 7a. A layer made of the conductive resin composition 7a can be formed (FIG. 2B).
[0040]
(B) After forming the laminated body which the semiconductor wafer laminated | stacked on the said thermosetting resin composition layer formed on the said plate-shaped object, the said thermosetting resin composition layer was hardened, and a thermosetting resin was carried out. Layering process
As described above, the back surface 6a of the semiconductor wafer 9 is pasted on the metal plate (or metal foil) 8 through the thermosetting resin composition 7a having a predetermined thickness, and is then thermoset, and the thermosetting resin. A laminate 11a is obtained using the composition 7a as the thermosetting resin layer 7 (FIG. 2C). In this case, the material of the metal plate (or metal foil) 8 is not particularly limited, but relatively inexpensive copper or aluminum can be suitably used. The thickness is preferably about 50 μm to 300 μm. That is, if this is 50 μm or less, it will be difficult to ensure the mechanical reinforcement effect after the half-cut dicing process described below, while if it exceeds 300 μm, the warping will be too large in the same process and hinder dicing. It is because there is a risk of coming.
[0041]
(C) Penetrating and cutting a semiconductor wafer to a predetermined dimension And further cut the thermosetting resin layer Half-cut dicing that does not reach the plate Form the thermosetting resin layer side edge by Process
Next, half-cut dicing that does not penetrate through the semiconductor wafer 9 and does not penetrate through the metal plate (or metal foil) 8 is performed on the laminated body 11a on which the thermosetting resin layer 7 is formed (FIG. 2d). The half-cut dicing exposes the side edge of the thermosetting resin layer 7 as shown in FIG. 2d. In this case, the dicing width is preferably about 0.3 to 0.5 mm in consideration of the remaining thickness for covering the side end surface portion 1a of the semiconductor element 1 after the final singulation, but this dicing is performed several times. You may make it ensure a width | variety.
[0042]
(D) The process of forming the 2nd thermosetting resin composition layer which covers the active surface of a semiconductor wafer, and the side edge part formed by the said half cut dicing
(E) Step of curing the second thermosetting resin composition layer
Furthermore, the thermosetting resin layer 5 is formed by the coating method (FIG. 2e). Thereafter, processing is performed to expose the upper portion of the connection bump portion 3 which is a metal post (or solder bump) (FIG. 2f). This processing may be performed using a mechanical polishing method such as grinding or rolling, or a chemical etching method using chemicals or plasma.
[0043]
Further, the rear surface metal plate (or metal foil) 8 is similarly processed to be removed (FIG. 2g). Either of the steps of FIGS. 2f and 2g may be performed first. Next, the external connection terminals 4 are mounted (ball mounted) on the exposed portions of the connection bumps 3 which are metal posts (or solder bumps) formed in this way (FIG. 2h). This step is usually performed by reflow processing using solder balls.
[0044]
(F) The process of dividing into pieces by full-cut dicing
The semiconductor device 10a shown in FIG. 1 can be obtained by dividing the laminated body 11f shown in FIG. 9h thus obtained into pieces by full-cut dicing.
[0045]
The above steps (A) to (F) have been described with reference to FIG. In FIG. 2, a metal plate (or metal foil) 8 is used as the plate-like body, but sufficient heat is applied under the temperature condition for curing the thermosetting resin composition layer in the next step (step (B)). As long as it has rigidity, it will not be limited only to this as long as it contributes to the solution of the above problem. 2F to 2H are necessary for manufacturing the semiconductor device 10a according to the embodiment of the present invention, and can be appropriately changed including the case of the embodiment described below. Of course.
[0046]
Thus, since the above-described method for manufacturing a semiconductor device according to the present invention includes the steps (A) to (F), the structure including the active surface and the side end surface portion is sealed. It is possible to provide a method capable of easily and easily manufacturing the semiconductor device 10 having the same.
[0047]
Subsequently, a second embodiment of the present invention will be described. FIG. 3 is a cross-sectional view showing a semiconductor device 10b which is a second embodiment different from the embodiment shown in FIG. 1 of the present invention. That is, the semiconductor device 10 b has a structure in which the metal layer 12 is further provided outside the thermosetting resin layer 7. Thus, since the semiconductor device 10b of the present embodiment has the metal layer 12 on the back surface, the mechanical reinforcement effect as a package can be ensured more sufficiently as compared with the embodiment shown in FIG. It will be possible to dissipate heat efficiently. The material of the metal constituting the metal layer 12 is not particularly limited, but copper and aluminum that are excellent in heat dissipation and relatively inexpensive are preferable. The thickness is preferably 50 μm to 300 μm. If it is 50 μm or less, it is difficult to ensure the mechanical reinforcement effect. On the other hand, if it exceeds 300 μm, the warpage of the package is too large, or a large stress is applied to the thermosetting resin layer 7 and the semiconductor chip 1 to cause a defect. It can be a cause. The material configuration, physical properties, thickness, and the like required for the thermosetting resin layer 5 or the thermosetting resin layer 7 are the same as those of the semiconductor device 10a.
[0048]
Further, the side end face portion 1a of the semiconductor element 1 may be covered with the thermosetting resin layer 5 or the thermosetting resin layer having the same composition as the thermosetting resin layer 7, or may have a different composition. However, if manufactured by the manufacturing process described later, it can be manufactured integrally with the thermosetting resin layer 5 covering the active surface 2. In the structure of FIG. 3, since the side end face portion 1a of the semiconductor element 1 is covered, it becomes more difficult for the peeling failure to occur in a thermal shock environment, and the final singulation process at the time of manufacture is a thermosetting resin. Since only the layer is cut, it can be said that the structure is less susceptible to damage during dicing and is more suitable for application to a large semiconductor device.
[0049]
FIG. 4 shows a manufacturing method of the semiconductor device 10b shown in FIG. 3, and (a) to (g) are cross-sectional views showing each manufacturing process. Here, the steps of FIGS. 4A to 4F are performed in substantially the same manner as the steps of FIGS. 2A to 2F for obtaining the laminate 11d having the metal plate (or metal foil) 8. A laminate 13d is obtained. After that, the external connection terminals 4 are mounted (ball mounted) on the exposed portions of the connection bump portions 3 formed by grinding or the like in the step of FIG. 2F (FIG. 2G). This step is usually performed by reflow processing using solder balls. The laminated body 13e thus obtained can be separated into pieces by full-cut dicing to obtain the semiconductor device 10b of FIG.
[0050]
Subsequently, a third embodiment of the present invention will be described. FIG. 5 is a cross-sectional view showing a semiconductor device 10c, which is a third embodiment different from the above of the present invention. That is, the semiconductor device 10c has a structure in which a high heat conductive adhesive layer 14 is provided instead of the thermosetting resin layer 7 of the semiconductor device 10b, and a metal layer 15 is provided on the outer side. Thus, since the semiconductor device 10c of this embodiment further has the metal layer 15 via the high thermal conductive adhesive layer 14 on the back surface, the semiconductor device 10c is more excellent in heat dissipation than the semiconductor device 10b. Yes. The material of the metal constituting the metal layer 15 is not particularly limited, but copper and aluminum that are excellent in heat dissipation and relatively inexpensive are preferable. The thickness is preferably 50 μm to 300 μm. When the thickness is less than 50 μm, it is difficult to ensure the mechanical reinforcement effect. On the other hand, when the thickness exceeds 300 μm, the warpage of the package is too large, or the high thermal conductive adhesive layer 14 and the semiconductor chip 1 are subjected to a large stress. This is because it can cause The material configuration, physical properties, thickness, and the like required for the thermosetting resin layer 5 are the same as those of the semiconductor device 10b. On the other hand, the thickness of the high thermal conductive adhesive layer 14 is preferably 10 μm to 100 μm. If it is 10 μm or less, pinholes and the like are likely to be produced in the process, and sufficient adhesive strength may not be obtained. If it exceeds 100 μm, the warpage of the package becomes too large and may cause defects. Because.
[0051]
Further, the side end face portion 1a of the semiconductor element 1 may be covered with a thermosetting resin layer having the same composition as the thermosetting resin layer 5 or may have a different composition, but is manufactured by a manufacturing process described later. Then, it can be manufactured integrally with the thermosetting resin layer 5 covering the active surface 2. In the structure of the semiconductor device 10c, since the side end face portion 1a of the semiconductor element 1 is covered, it is more difficult to cause a peeling defect under a thermal shock environment, and the final singulation process at the time of manufacture is thermosetting. Since only the resin layer is cut, it can be said that the structure is less susceptible to damage during dicing and is suitable for application to a large semiconductor device.
[0052]
FIG. 6 shows a manufacturing method of the semiconductor device 10c shown in FIG. 5, and (a) to (g) are cross-sectional views showing respective manufacturing steps. Here, in the steps of FIGS. 6A to 6G, the semiconductor device 10c having the metal layer 12 is obtained by using an uncured high thermal conductive adhesive 14a instead of the thermosetting resin composition 7a. Obtaining can be carried out in substantially the same manner as the steps shown in FIGS.
[0053]
The semiconductor device 10c of FIG. 5 can be obtained by separating the stack 16e of FIG. 6G obtained in this way into individual pieces by full-cut dicing as a final stage.
[0054]
【Example】
Embodiments relating to the semiconductor device 10 and its manufacturing method according to the present invention will be specifically described below.
[0055]
[Example 1]
A 4-inch silicon wafer (450 μm thick) with a daisy chain TEG with a minimum unit of 2 × 3 mm and 10 eutectic solder bumps (melting point 183 ° C., 150 μmΦ) formed at a pitch of about 0.5 mm. Using it, a wafer level CSP was assembled. Next, in the vicinity of the center on a rolled copper foil having a circular shape with a thickness of 150 μm and a diameter of 15 cm, a cured epoxy resin composition having a cured Tg of 46 ° C. and a filler content of 75% by mass is XV−. 5381-12 (made by Matsushita Electric Works Co., Ltd.) was applied using a dispenser. In addition, an epoxy resin composition here means an uncured mixture (excluding a solvent) comprising an epoxy resin, a curing agent, and a curing accelerator, and forming an insulating layer after curing. Moreover, about the measurement of Tg after hardening of the above-mentioned liquid epoxy resin composition, this epoxy resin composition was hardened | cured at 100 degreeC for 1 hour, and then hardened at 150 degreeC for 3 hours, and a test of 1 mm x 5 mm x 50 mm After the piece was prepared, the measured value (tan δ peak temperature) when the temperature was raised at a rate of 5 ° C./min with a viscoelastic spectrometer (DMS110 manufactured by Seiko Denshi Kogyo Co., Ltd.) was used.
[0056]
The back surface of the wafer was overlaid on this resin, and pressure was applied until the resin part thickness became 0.1 mm, thereby spreading the coating resin to the peripheral part. Then, after heating at 80 ° C. for 1 hour in a pressure oven under a pressure condition of 5 Kgf / cm 2, the liquid epoxy resin composition is further heated and cured at 150 ° C. for 6 hours to obtain a laminate 11a ( FIG. 2 (a)) was obtained. At this time, warpage of about 40 μm was recognized. The cured product (laminated body 11a) is subjected to half-cut dicing using an ordinary dicing machine with a blade having a blade width of 0.4 mm so as to leave a bottom portion of 0.25 mm, whereby the laminated body 11b (FIG. 2 (d) )). This was set in a vacuum printer, and resin printing was performed on the active surface under a condition of 1 torr using a metal mask having a thickness of 0.8 mm. Similarly, XV-5381-12 (manufactured by Matsushita Electric Works Co., Ltd.) was used as the resin.
[0057]
After printing, this was heated at 80 ° C. for 1 hour in a pressure oven under a pressure condition of 5 Kgf / cm 2, and then further heated at 150 ° C. for 6 hours to heat and cure the liquid epoxy resin composition. The body 11c (FIG. 2 (e)) was obtained. At this time, warpage of about 120 μm was recognized, but the active surface was ground until the total thickness became 800 μm in a form flattened by vacuum suction, and further, the total thickness became 550 μm from the back side of the wafer. The copper foil layer was completely removed to obtain a laminate 11e (FIG. 2G), which is a sample having a structure in which the inner eutectic solder bumps are partially exposed. In the laminated body 11e after grinding, no warpage was observed. Next, a solder ball having a diameter of 0.35 mm was mounted on the solder bump, which is a connection bump portion exposed on the active surface, by a normal method to obtain a laminated body 11f (FIG. 2 (h)). Furthermore, the wafer level CSP which is the semiconductor device 10a having the cross-sectional structure shown in FIG. In dicing, the dicing width was adjusted so that 2 × 3 mm, 6 × 6 mm, 8 × 9 mm, and 12 × 12 mm square packages were obtained.
[0058]
[Example 2]
In Example 1, the semiconductor device 10b having the cross-sectional structure shown in FIG. 3 is exactly the same except that the grinding process is not performed from the back side of the wafer and the steps of FIGS. A wafer level CSP was obtained as a package of each size described above.
[0059]
[Example 3]
In Example 2, instead of the step of applying a resin dispenser near the center of the rolled copper foil, a step of resin printing silver paste # 8355F (available from Able Bond Co.) to a thickness of 50 μm was adopted, The wafer level CSP, which is the semiconductor device 10c having the cross-sectional structure shown in FIG. 5, is exactly the same as in Example 2 except that the respective steps of FIGS. 6A to 6G are performed. Obtained as each size package.
[0060]
[Comparative example]
A 4 inch silicon wafer (thickness 450 μm) with a daisy chain TEG having a minimum unit of 2 × 3 mm and 10 eutectic solder bumps (melting point 183 ° C., 150 μmΦ) formed at a pitch of about 0.5 mm Was used to assemble a wafer level CSP. Resin printing was performed on the active surface of the silicon wafer (semiconductor element) under a reduced pressure condition of 1 torr using a metal mask having a thickness of 0.3 mm. As a printing resin, XV-538-12 (manufactured by Matsushita Electric Works Co., Ltd.), which is a liquid epoxy resin composition having a Tg after curing of 46 ° C. and a filler content of 75% by mass, was used.
[0061]
After printing, 5Kgf / cm 2 After heating at 80 ° C. for 1 hour in a pressure oven purged with nitrogen gas under these conditions, the printing resin was heated and cured at 150 ° C. for 6 hours. After heat curing, a package warpage of about 80 μm was observed, but it was ground until the thickness reached 100 μm in a flattened form by vacuum adsorption. After grinding, no package warpage was observed. Next, a resin layer having a thickness of 100 μm was formed on the back surface (surface opposite to the active surface) of the wafer (semiconductor element) by the same method as described above. A solder ball having a diameter of 0.35 mm was mounted on the solder bump exposed on the active surface of the wafer having the resin layers formed on both the front and back surfaces in the usual manner. This was diced by a normal method to obtain wafer level CSPs having the cross-sectional structure shown in FIG.
[0062]
An evaluation test was performed on each package (semiconductor device) of Examples 1 to 3 obtained as described above. Specific evaluation items are as follows. These evaluation results are shown in Table 1.
[0063]
<Evaluation>
(1) Package warpage The back surface of a 12 mm square package was measured in a diagonal direction with a surface roughness meter, and the maximum amount of warpage was determined.
(2) Surface Void The surface of a 12 mm square package resin layer was observed, and the number of voids of 0.05 mm or more was counted.
(3) TCT (Temperature Cycle Test) Reliability After repeating TCT (Temperature Cycle Test) 500 times for each of the above-mentioned packages at -65 ° C. to 150 ° C. for 15 minutes each, the following (A) to It was determined by peeling observation with a microscope according to the criterion (E).
(A) No peeling even in a 12 mm square package.
(B) Although peeled in the 12 mm square package, there was no peeling in the 8 × 9 mm package.
(C) Although it peeled in the package of 8x9 mm or more, there was no peeling in the package of 6x6 mm.
(D) Peeled in a package of 6 × 6 mm or more, but not peeled in a 2 × 3 mm package.
(E) There is peeling even in a 2 × 3 mm package.
(4) Mounting reliability Each package is secondarily mounted on the FR-4 board with a thickness of 0.54mm using solder paste, and TCT (temperature cycle) at -55 ° C to 125 ° C for 15 minutes each. After the test was repeated 1000 times, it was determined by a continuity test, and a case where 5% or more of the ball was cut was rejected.
(A) Passed for 12 mm square package.
(B) The 12 mm square package failed, but the 8 x 9 mm package passed.
(C) Although it failed in the package of 8x9 mm or more, it passed in the package of 6x6 mm.
(D) It failed in the package of 6 × 6 mm or more, but it passed in the package of 2 × 3 mm.
(E) Even 2 × 3 mm package failed.
(5) Ball share test The share strength was measured using a share tester. As a result, it was destroyed at the interface between the ball and the bump, and a value of 200 g / bump or more was passed, the damage was not seen at the ball and bump interface, and the lower bump was damaged, or resin Those in which destruction of the layer itself was observed were rejected.
(6) Impact resistance From the height of 1 m, after repeating the test of dropping each package on the concrete floor 10 times on the back side, the chipping on the back side was observed and chipping phenomenon was observed in all 4 types of packages. Was observed, x was evaluated for those in which no chipping occurred in all packages, and Δ for those other than these.
[0064]
[Table 1]
Figure 0003855900
[0065]
From the above evaluation results, as shown in Table 1, the semiconductor devices (Examples 1 to 3) having the structures of FIGS. 1, 3, and 5 were implemented this time except for the package warpage of Example 3. The highest results were obtained for all the evaluation items. In particular, also in TCT (temperature cycle test) reliability, all of Examples 1 to 3 are (A) evaluated, that is, there is no peeling even in a 12 mm square package which is the largest in the evaluation sample. However, it surpassed that of the proposed structure of FIG. 12 (comparative example), and it was revealed that the structure is more suitable for application to a large package (semiconductor device). As described above, the reason why TCT (temperature cycle test) reliability is excellent is that, in particular, in Examples 1 and 2, the active surface, the back surface (the surface opposite to the active surface), and further, the active surface and the back surface The thermosetting resin layer that seals all of the side end surfaces adjacent to each other has a glass transition temperature (Tg) of 40 ° C. to 100 ° C., and a filler filling rate of 60% by mass or more and 80% by mass. % Of the thermosetting resin composition is covered with a cured product, the balance between the warpage of the active surface and the back surface is improved, and as a whole, a package with a small warpage is obtained, and these thermosetting resins It is mentioned that the glass transition temperature of the layer is low and the residual stress at the time of resin curing is small. As a result of these, the thermosetting resin layer and the semiconductor at the side end surface portion of the semiconductor element particularly in a thermal shock environment Presumably greatly contributes reduction in interfacial peeling between the child.
[0066]
Further, in the semiconductor device of the present invention, the entire package (semiconductor device) including not only the active surface and back surface of the semiconductor element but also the side end surface portion is covered with resin. It is thought that excellent mounting reliability was secured because the linear expansion coefficient was close to that of the motherboard.
[0067]
Further, since the brittle silicone is not exposed, it is considered that the impact resistance is excellent and the component mountability is also excellent.
[0068]
In the evaluation of package warpage, the better result was obtained in Example 2 than in Example 3 having a similar structure. Example 2 was obtained by thermosetting resin layer 5 and thermosetting. Since the resin layer 7 is composed of a thermosetting resin composition cured body having the same composition, an example in which a high thermal conductive adhesive layer 14 having a composition different from that of the thermosetting resin layer 5 is formed only on the back surface 6 side. Compared to 3, it is considered that the better stress balance between the front and back surfaces of the semiconductor element (semiconductor chip) 1 contributes.
[0069]
As described above, in the semiconductor device of the present invention, the thermosetting resin layer includes not only the active surface and the back surface of the semiconductor element but also the side end surface portion, and has a low glass transition temperature and a small residual stress during resin curing. Therefore, even when applied to a large semiconductor device, it can be said that the surface resin layer does not easily peel off in a thermal shock environment and has excellent component mountability. . At the same time, since the entire package (semiconductor device) is covered with resin, the linear expansion coefficient of the entire package approaches that of the mother board, and excellent mounting reliability can be ensured. Therefore, considering these factors comprehensively, it is considered that the semiconductor device of the present invention has adaptability to a larger package as compared with the conventional device.
[0070]
On the other hand, in the semiconductor devices 10b and 10c, the metal layers 12 and 15 are attached to the back surfaces, respectively, and the package can improve the heat dissipation as well as the mechanical strength. In the semiconductor device 10c, the high thermal conductive adhesive layer is interposed between the outer metal layer and the semiconductor element, and it can be said that the heat dissipation effect is further enhanced.
[0071]
Furthermore, since the manufacturing method of these semiconductor devices shown in FIGS. 2, 4 and 6 includes the following steps (A) to (F), the active surface, the side end surface portion, It can be said that the present invention provides a method capable of easily and easily manufacturing a semiconductor device having a sealing structure including the above.
(A) The process of forming a thermosetting resin composition layer in a plate-shaped object.
(B) After forming the laminated body which the semiconductor wafer laminated | stacked on the said thermosetting resin composition layer formed on the said plate-shaped object, the said thermosetting resin composition layer was hardened, and a thermosetting resin was carried out. The process of making a layer.
(C) A step of performing half-cut dicing that penetrates and cuts the semiconductor wafer to a predetermined size but does not reach the plate-like body.
(D) The process of forming the 2nd thermosetting resin composition layer which covers the active surface of a semiconductor wafer, and the side edge part formed by the said half cut dicing.
(E) A step of curing the second thermosetting resin composition layer.
(F) The process of separating into pieces by full-cut dicing.
[0072]
【The invention's effect】
As described above, the semiconductor device according to claim 1. Manufacturing method In this case, a resin sealing step of forming a resin layer by sealing a wafer on which a plurality of semiconductor elements having external connection terminals are formed with a sealing resin, and cutting the wafer together with the resin layer to individually A semiconductor device having at least a separation step of separating the semiconductor element Manufacturing method Then, after a semiconductor wafer is further laminated on the thermosetting resin composition formed on the plate-like body to form a laminate, the thermosetting resin composition is cured to form a thermosetting resin layer, and the semiconductor wafer Forming a thermosetting resin layer side end portion by half-cut dicing that does not reach the plate-like body that cuts through the thermosetting resin layer and cuts the thermosetting resin layer, and an active surface of the semiconductor wafer and A second thermosetting resin composition layer covering the thermosetting resin layer side end portion formed by the half-cut dicing is formed, the second thermosetting resin composition layer is cured, and individual pieces are obtained by full-cut dicing. Conversion Do With features However, since the final singulation process at the time of manufacturing is cutting only the thermosetting resin layer, it is difficult to receive damage during dicing, and a semiconductor device can be manufactured. Is.
[0073]
A semiconductor device according to claim 2. Manufacturing method The semiconductor device according to claim 1. Manufacturing method 2. The semiconductor device according to claim 1, wherein the active surface and the side end surface portion are sealed with a thermosetting resin layer formed by a coating method. Manufacturing method In addition to the effects of the present invention, a liquid resin having a high filler filling rate is used, and the active surface and side end surface portions of the semiconductor element are sealed with a thermosetting resin layer having a glass transition temperature (Tg) of 100 ° C. or lower. Has an excellent effect that it can be made relatively easily.
[0074]
4. A semiconductor device according to claim 3. Manufacturing method Then, the semiconductor device according to claim 2 Manufacturing method , The thermosetting resin layer formed by coating the active surface and the side end surface portion has a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass or more and 80% by mass. 3. The semiconductor device according to claim 2, wherein the semiconductor device is formed of the following thermosetting resin composition cured body. Manufacturing method In addition to the effects of the invention of the present invention, it is possible to secure the effect of reinforcing the connection bump portion or the base of the external connection terminal, while maintaining the internal stress, particularly the curing stress remaining at the interface between the thermosetting resin layer and the semiconductor element It has an excellent effect that can be relaxed.
[0075]
5. A semiconductor device according to claim 4. Manufacturing method In this case, the semiconductor device according to claim 1. Manufacturing method 4. The semiconductor device according to claim 1, further comprising a metal layer outside the thermosetting resin layer on the back surface. Manufacturing method In addition to the effect of the present invention, the mechanical reinforcement effect as a package can be sufficiently secured, and the excellent effect that heat can be efficiently dissipated is achieved.
[0076]
6. A semiconductor device according to claim 5. Manufacturing method If it is, the semiconductor device in any one of Claim 1 thru | or 4 Manufacturing method The thermosetting resin layer on the back surface is a thermosetting resin composition cured body having a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass to 80% by mass. 5. The semiconductor device according to claim 1, wherein the semiconductor device is formed. Manufacturing method In addition to the effects of the present invention, the thermosetting resin layer on the back surface also has an excellent effect that internal stress, particularly, curing stress remaining at the interface between the thermosetting resin layer and the semiconductor element can be relaxed.
[0077]
In the semiconductor device manufacturing method according to claim 6, , Since the following steps (A) to (F) are provided, a semiconductor device having a structure for sealing including the active surface and the side end surface is manufactured with high productivity and simply. It is possible to provide an excellent effect that a method can be provided.
(A) The process of forming a thermosetting resin composition layer in a plate-shaped object.
(B) After forming the laminated body which the semiconductor wafer laminated | stacked on the said thermosetting resin composition layer formed on the said plate-shaped object, the said thermosetting resin composition layer was hardened, and a thermosetting resin was carried out. The process of making a layer.
(C) Penetrating and cutting a semiconductor wafer to a predetermined dimension And further cut the thermosetting resin layer Half-cut dicing that does not reach the plate Form the thermosetting resin layer side edge by Process.
(D) Semiconductor of Formed by wafer active surface and half-cut dicing Thermosetting resin layer The process of forming the 2nd thermosetting resin composition layer which covers a side edge part.
(E) A step of curing the second thermosetting resin composition layer.
(F) The process of separating into pieces by full-cut dicing.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor device 10a according to a first embodiment of the present invention.
FIGS. 2A to 2H show a method for manufacturing the semiconductor device 10a shown in FIG. 1, and FIGS.
FIG. 3 is a cross-sectional view showing a semiconductor device 10b according to a second embodiment of the present invention.
4A and 4B show a method for manufacturing the semiconductor device 10b shown in FIG. 3, and FIGS. 4A to 4G are cross-sectional views showing each manufacturing process.
FIG. 5 is a cross-sectional view showing a semiconductor device 10c according to a third embodiment of the present invention.
6A and 6B show a method for manufacturing the semiconductor device 10c shown in FIG. 5, and FIGS. 6A to 6G are cross-sectional views showing each manufacturing process.
FIG. 7 shows a structure of a semiconductor device according to a conventional example, wherein a connection bump portion 3 on a semiconductor wafer 9 (semiconductor element 1) is covered with a sealing resin layer 5a and its upper end is exposed. FIG. 5 is a cross-sectional view showing a structure in which another contact solder ball is formed as an external connection terminal 4.
FIG. 8 shows a structure of a semiconductor device according to a conventional example, in which a part of an external connection ball 4a on a semiconductor wafer 9 (semiconductor element 1) is covered with a sealing resin layer 5a and used for connection; It is sectional drawing which shows the structure which exposed the part.
FIG. 9 is a cross-sectional view showing a structure of a semiconductor device according to a conventional example, in which a resin layer 17a as a reinforcing layer 17 is formed on the back surface 6 (6a) of a semiconductor element 1 (semiconductor wafer 9). .
10 is a cross-sectional view showing a structure of a semiconductor device according to a conventional example, in which a reinforcing plate 17b made of metal or the like as a reinforcing layer 17 is formed on the back surface 6 (6a) of a semiconductor element 1 (semiconductor wafer 9). FIG.
11 is a cross-sectional view showing a structure of a semiconductor device according to a conventional example and showing a structure in which a side end surface portion 1b of a semiconductor element 1 that is liable to cause a peeling failure is reinforced with a resin layer 18. FIG.
FIG. 12 shows the structure of a semiconductor device according to a conventional example. The thermosetting resin layer 5 and the thermosetting resin layer 7 are coated with a low Tg (glass transition temperature) thermosetting resin by a technique such as a coating method. It is sectional drawing which shows the structure of the semiconductor device which can reduce the residual stress which is formed with a composition hardening body and remains in the interface of these thermosetting resin layers and the semiconductor element 1. FIG.
FIG. 13 shows a structure of a semiconductor device according to a conventional example. The thermosetting resin layer 5 and the thermosetting resin layer 7 are coated with a low Tg (glass transition temperature) thermosetting resin by a technique such as a coating method. It is sectional drawing which shows the structure of the semiconductor device which can reduce the residual stress which is formed with a composition hardening body and remains in the interface of these thermosetting resin layers and the semiconductor element 1. FIG.
[Explanation of symbols]
1 Semiconductor element (semiconductor chip)
1a side end face [semiconductor element 1]
1b side end face [semiconductor element 1]
2 Active surface [semiconductor element 1]
3 Connection bump [active surface 2]
4 External connection terminal [active surface 2]
4a External connection ball [active surface 2]
5 Thermosetting resin layer [active surface 2]
5a Resin layer for sealing
6 Back side [Semiconductor element 1]
6a Back side [semiconductor wafer 9]
7 Thermosetting resin layer [Back side 6, 6a]
7a Thermosetting resin composition
8 Metal plate (or metal foil)
9 Semiconductor wafer
10 Semiconductor devices
10a Semiconductor device
10b Semiconductor device
10c Semiconductor device
11 Laminate
11a Laminate
11b Laminate
11c Laminate
11d Laminate
11e Laminate
11f Laminate
12 Metal layer [semiconductor device 10b]
13 Laminate
13a Laminate
13b Laminate
13c Laminate
13d laminate
13e Laminate
14 High thermal conductive adhesive layer
14a High thermal conductive adhesive (uncured)
15 Metal layer [semiconductor device 10c]
16 Laminate
16a laminate
16b Laminate
16c laminate
16d laminate
16e laminate
17 Reinforcing layer [Back 6]
17a Resin layer [Back 6]
17b Reinforcing plate [Back 6]
18 Resin layer [side end surface portion 1b]

Claims (6)

外部接続用端子を有する複数の半導体素子を形成したウェハーを封止樹脂で封止して樹脂層を形成する樹脂封止工程と、前記ウェハーを前記樹脂層と共に切断して個々の半導体素子に分離する分離工程とを、少なくとも具備する半導体装置の製造方法において、板状体上に形成した熱硬化樹脂組成物の上に、さらに半導体ウェハーを積層して積層体を形成した後、熱硬化樹脂組成物を硬化せしめて熱硬化性樹脂層とし、半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成し、半導体のウェハーのアクティブ面および前記ハーフカットダイシングで形成した熱硬化性樹脂層側端部を覆う第２の熱硬化樹脂組成物層を形成し、前記第２の熱硬化樹脂組成物層を硬化し、フルカットダイシングにより個片化することを特徴とする半導体装置の製造方法。A resin sealing process for forming a resin layer by sealing a wafer on which a plurality of semiconductor elements having external connection terminals are formed with a sealing resin, and separating the wafer into individual semiconductor elements by cutting the wafer together with the resin layer In the method for manufacturing a semiconductor device comprising at least a separation step, a semiconductor wafer is further laminated on the thermosetting resin composition formed on the plate-like body to form a laminate, and then the thermosetting resin composition A thermosetting resin layer by half-cut dicing that does not reach the plate-like body that cuts the thermosetting resin layer by passing through and cutting the semiconductor wafer to a predetermined dimension by curing the object to form a thermosetting resin layer Forming a side end portion, forming a second thermosetting resin composition layer covering the active surface of the semiconductor wafer and the side end portion of the thermosetting resin layer formed by the half-cut dicing, Curing the second thermosetting resin composition layer, a method of manufacturing a semiconductor device characterized by singulating the full-cut dicing. 前記アクティブ面および前記側端面部をコーティング法により形成した熱硬化性樹脂層で封止していることを特徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the active surface and the side end surface portions are sealed with a thermosetting resin layer formed by a coating method . 前記アクティブ面および前記側端面部をコーティング法により形成した熱硬化性樹脂層を、ガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成したことを特徴とする請求項２記載の半導体装置の製造方法。The thermosetting resin layer formed by coating the active surface and the side end surface portion has a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass or more and 80% by mass or less. The method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor device is formed of a cured body of a thermosetting resin composition. 前記裏面の熱硬化性樹脂層の外側に金属層を有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, further comprising a metal layer outside the thermosetting resin layer on the back surface. 前記裏面の熱硬化性樹脂層を、ガラス転移温度が、４０℃〜１００℃で、且つ、フィラー充填率が、６０質量％以上、８０質量％以下の熱硬化性樹脂組成物硬化体で形成したことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。The thermosetting resin layer on the back surface was formed of a cured thermosetting resin composition having a glass transition temperature of 40 ° C. to 100 ° C. and a filler filling rate of 60% by mass or more and 80% by mass or less. The method for manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method . 下記の（Ａ）〜（Ｆ）の工程を備えることを特徴とする半導体装置の製造方法。
（Ａ）板状体に熱硬化樹脂組成物層を形成する工程。
（Ｂ）前記板状体上に形成した前記熱硬化樹脂組成物層の上に、さらに半導体ウェハーが積層した積層体を形成した後、前記熱硬化樹脂組成物層を硬化せしめ、熱硬化性樹脂層とする工程。
（Ｃ）半導体ウェハーを所定の寸法に貫通、切断し、さらに熱硬化性樹脂層を切削する前記板状体までは、到達しないハーフカットダイシングによる熱硬化性樹脂層側端部を形成する工程。
（Ｄ）半導体のウェハーのアクティブ面および前記ハーフカットダイシングで形成した熱硬化性樹脂層側端部を覆う第２の熱硬化樹脂組成物層を形成する工程。
（Ｅ）前記第２の熱硬化樹脂組成物層を硬化する工程。
（Ｆ）フルカットダイシングにより個片化する工程。The method of manufacturing a semiconductor device, characterized in that it comprises a lower Symbol of the (A) ~ (F) step.
(A) The process of forming a thermosetting resin composition layer in a plate-shaped object.
(B) After forming the laminated body which the semiconductor wafer laminated | stacked on the said thermosetting resin composition layer formed on the said plate-shaped object, the said thermosetting resin composition layer was hardened, and a thermosetting resin was carried out. The process of making a layer.
(C) A step of forming a thermosetting resin layer side end portion by half-cut dicing that does not reach the plate-like body that penetrates and cuts the semiconductor wafer to a predetermined dimension and further cuts the thermosetting resin layer.
(D) The process of forming the 2nd thermosetting resin composition layer which covers the active surface of a semiconductor wafer, and the thermosetting resin layer side edge part formed by the said half cut dicing.
(E) A step of curing the second thermosetting resin composition layer.
(F) The process of separating into pieces by full-cut dicing.
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