JP3764483B2 - Tuning control method - Google Patents

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    • H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general

Description

技術分野
本発明は、所定の周波数信号のみを通過させる同調制御方式に関する。
背景技術
従来のフィルタあるいは同調回路として、ＬＣ共振等を利用した各種の構成が知られている。例えば、スーパーヘテロダイン受信機の中間周波増幅回路がフィルタとしての機能を包含するが、この中間周波増幅回路は一般には複数組の中間周波トランス（ＩＦＴ）とキャパシタとを用いて所望の周波数特性を実現している。例えば、ＡＭ受信機の場合には、４５５ｋＨｚの中心周波数が設定されているとともに、この中心周波数から９ｋＨｚ離調した場合に所定の減衰量となるように設定されている。また、複数組の中間周波トランス等の代わりに１個のセラミクスフィルタを用いて所望の周波数特性を実現しているものもある。
ところで、上述したスーパーヘテロダイン方式を適用した従来技術においては、同調を行うフィルタである中間周波増幅回路の構成に中間周波トランスやセラミクスフィルタが含まれるため、これらを含む全体を半導体基板上に集積化することが困難であった。
また、この中間周波増幅回路と組み合わされる局部発振回路は、簡単なものでは局部発振トランスを利用したＬＣ発振器により実現され、高精度のものになると水晶発振を利用したＰＬＬ構成により実現される。特に、局部発振回路をＰＬＬ構成とした場合には、正弦波発振を行う電圧制御型発振器（ＶＣＯ）を含むため集積化が難しく、一部にハイブリッドＩＣを用いていた。
このように、フィルタとして動作する中間周波増幅回路のみならずこれと組み合わせて同調機構を構成する局部発振回路までを含む全体を集積化することは困難であり、同調機構の全体を集積化することができる同調制御方式が望まれていた。また、仮に従来から存在するフィルタの全体あるいはこのフィルタを含む回路の全体を集積化したとしても、回路定数に大きなばらつきが生じるため、製造したチップ毎に異なる特性を有することになる。あるいは、中心周波数が温度等によって大きく変化する場合も考えられるため、集積化した場合であっても確実に所期の周波数特性を達成することができる同調制御方式が必要となる。
発明の開示
本発明は、このような課題を解決するために考えられたものであり、その目的は集積化に適した新たな同調制御方式を提供することにある。
本発明の同調制御方式は、縦続接続された全域通過型の２つの移相回路と、後段の前記移相回路の出力を帰還信号として前段の前記移相回路の入力側に帰還させるとともに前記帰還信号と入力信号とを加算して前段の前記移相回路に入力する加算回路とを含み、所定の周波数近傍の信号のみを通過させる同調回路と、
前記同調回路に前記所定の周波数近傍の周波数を有する信号が入力されたときに、前記同調回路に含まれる一方の移相回路の入出力信号間の位相差に基づいて、前記同調回路の同調周波数を前記同調回路の入力信号の周波数に一致させる周波数制御回路と、を備える。
そして、同調回路に含まれる一方の移相回路の入出力信号間の位相差が例えば９０°となるように制御を行うことにより、同調周波数は常に入力信号の周波数に追従して変化するようになり、両周波数を一致させることができる。
【図面の簡単な説明】
第１図は、本発明の同調制御方式を適用した一実施形態である同調機構の構成図、
第２図は、同調回路の詳細な構成を示す回路図、
第３図は、第２図に示す前段の移相回路の構成を抜き出して示した回路図、
第４図は、第３図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係とを示すベクトル図、
第５図は、第２図に示す後段の移相回路の構成を抜き出して示した回路図、
第６図は、後段の移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第７図は、第２図に示す２つの移相回路および分圧回路の全体を伝達関数Ｋ１を有する回路に置き換えた回路図、
第８図は、第７図に示す回路をミラーの定理によって変換した回路図、
第９図は、第２図に示した同調回路の同調特性を示す図、
第１０図は、２つの移相回路に入出力される信号間の位相関係を示す図、
第１１図は、前段の移相回路に入力される信号の周波数より同調周波数の方が高い場合の各移相回路の入出力信号間の位相関係を示す図、
第１２図は、前段の移相回路に入力される信号周波数より同調周波数の方が低い場合の各移相回路の入出力信号間の位相関係を示す図、
第１３図は、周波数制御回路の構成を示す回路図、
第１４図は、同調回路に入力される信号の周波数に比べて同調回路の同調周波数が高い場合のタイミング図、
第１５図は、同調回路に入力される信号の周波数に比べて同調回路の同調周波数が低い場合のタイミング図、
第１６図は、周波数制御回路の他の構成例を示す回路図、
第１７図は、第１６図に示す同調回路に入力される信号の周波数に比べて同調周波数が高い場合のタイミング図、
第１８図は、第１６図に示す同調回路に入力される信号の周波数に比べて同調周波数が低い場合のタイミング図、
第１９図は、ＦＭ検波を兼ねた同調機構の構成を示す図、
第２０図は、第１９図に示す周波数制御回路の詳細構成を示す回路図、
第２１図は、第１９図に示す同調機構を利用したＦＭ受信機の構成を示す図、
第２２図は、同期整流によるＡＭ検波を併用した同調機構の構成を示す図、
第２３図は、第２２図に示す同期整流回路の詳細構成を示す図、
第２４図は、第２２図に示す同調機構を利用したＡＭ受信機の構成を示す図、
第２５図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第２６図は、第２５図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第２７図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第２８図は、第２７図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第２９図は、同調回路の第２の変形例を示す回路図、
第３０図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第３１図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第３２図は、同調回路の第４の変形例を示す回路図、
第３３図は、同調回路の第５の変形例を示す回路図、
第３４図は、同調回路の第６の変形例を示す回路図、
第３５図は、同調回路の第７の変形例を示す回路図、
第３６図は、同調回路の第８の変形例を示す回路図、
第３７図は、第３６図に示す前段の移相回路の構成を抜き出して示した回路図、
第３８図は、第３７図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第３９図は、第３６図に示す後段の移相回路の構成を抜き出して示した回路図、
第４０図は、第３９図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第４１図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第４２図は、第４１図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第４３図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第４４図は、第４３図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第４５図は、同調回路の第１０の変形例を示す回路図、
第４６図は、同調回路の第１１の変形例を示す回路図、
第４７図は、同調回路の第１２の変形例を示す回路図、
第４８図は、第４７図に示す前段の移相回路の構成を抜き出して示した回路図、
第４９図は、第４８図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第５０図は、第４７図に示す後段の移相回路の構成を抜き出して示した回路図、
第５１図は、第５０図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第５２図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第５３図は、第５２図に示す移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図、
第５４図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第５５図は、第５４図に示す移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図、
第５６図は、同調回路の第１４の変形例を示す回路図、
第５７図は、同調回路の第１５の変形例を示す回路図、
第５８図は、第３図に示した移相回路内の可変抵抗をＭＯＳ型のＦＥＴで形成した同調回路の回路図、
第５９図は、キャパシタの静電容量を変えることにより全体の同調周波数を変化させるようにした同調回路の回路図、
第６０図は、第２図に示した各移相回路内の可変抵抗としてＦＥＴ以外の素子を用いた同調回路の回路図、
第６１図は、オペアンプの構成の中で移相回路の動作に必要な部分を抽出した回路図である。
発明を実施するための最良の形態
以下、本発明の同調制御方式の一実施形態について、図面を参照しながら具体的に説明する。
〔Ａ．同調機構の全体構成および動作〕
本発明の同調制御方式は、同調回路に含まれる２つの移相回路の各時定数を同じに設定したときに２つの移相回路のそれぞれにおいて、入出力信号間の位相差が９０°、すなわち位相シフト量が９０°あるいは２７０°になることに着目し、ある周波数の交流信号が入力されたときに一方の移相回路の位相シフト量を９０°あるいは２７０°に近づけるように制御することにより、同調周波数が入力信号の周波数に一致するように制御することに特徴がある。
第１図は、本発明の同調制御方式を適用した一実施形態である同調機構の構成を示す図である。
同図に示す同調機構は、ある周波数近傍の信号を通過させるフィルタとして機能する同調回路１と、この同調回路１の通過中心周波数の制御を行う周波数制御回路２とを含んでいる。
同調回路１は、２つの移相回路を含んでおり、後段の移相回路の出力を同調回路１の出力として取り出すとともに、この信号を帰還抵抗を介して帰還させ、入力抵抗を介して入力される入力信号と帰還抵抗を介して帰還される帰還信号とを加算して前段の移相回路に入力することにより、２つの移相回路全体の位相シフト量が３６０°となる周波数で所定の同調動作を行うようになっている。
しかも、各移相回路の時定数を同じに設定した場合には各移相回路における位相シフト量が９０°となる。見方を変えれば、各移相回路の時定数を同じに設定するとともにいずれか一方の移相回路の位相シフト量が９０°となるように制御すれば、入力信号の周波数に同調周波数を一致させることができる。
なお、同調回路１は、外部から入力される制御信号によって、２つの移相回路の位相シフト量を変えることにより同調周波数をある範囲で任意に設定可能な構成を有している。同調回路１の詳細構成および詳細動作については後述する。
周波数制御回路２は、同調回路１に含まれる一方の移相回路に入出力される２種類の信号が入力されており、これら２信号間の位相差が９０°からずれている場合に、このずれを無くすように同調回路１の同調周波数を制御する。
このような制御を行うために、周波数制御回路２は位相差検出回路３と制御電圧発生回路４とを含んで構成されている。
位相差検出回路３は、同調回路１に含まれる一方の移相回路の位相シフト量が９０°のときにデューティ比が５０％となり、位相シフト量が９０°からずれたときにはそのずれに対応してデューティ比が５０％からずれた矩形波信号を出力する。
制御電圧発生回路４は、位相差検出回路３から出力される矩形波信号のデューティ比に応じた電圧を発生し、この発生した電圧と所定のバイアス電圧とを加算した電圧を制御信号として同調回路１に向けて出力する。
なお、上述した周波数制御回路２を構成する位相差検出回路３と制御電圧発生回路４の詳細な構成および動作については後述する。
〔Ｂ．同調回路の詳細構成および動作〕
次に、第１図に示した同調回路１の詳細について説明する。第２図は、同調回路１の詳細な構成を示す回路図である。同図に示す同調回路１は、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路１１０Ｃ、１３０Ｃと、後段の移相回路１３０Ｃの出力側に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０の抵抗値のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
第３図は、第２図に示した前段の移相回路１１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路１１０Ｃは、差動増幅器の一種であるオペアンプ１１２と、入力端１２２に入力された交流信号の位相を所定量シフトさせてオペアンプ１１２の非反転入力端子に入力する可変抵抗１１６およびキャパシタ１１４と、入力端１２２とオペアンプ１１２の反転入力端子との間に挿入された抵抗１１８と、オペアンプ１１２の出力端子に接続されて分圧回路を構成する抵抗１２１および１２３と、この分圧回路の出力端子とオペアンプ１１２の反転入力端子との間に接続された抵抗１２０とを含んで構成されている。
このような構成を有する移相回路１１０Ｃにおいて、抵抗１１８と抵抗１２０の抵抗値は同じに設定されている。また、可変抵抗１１６は外部からの制御電圧に応じて抵抗値が変更可能であり、例えば、第３図に示すようにＦＥＴのチャネルを抵抗体として用い、第２図に示す制御入力端子１９４を介して外部から供給される制御電圧をゲートに印加することにより抵抗値が設定されるようになっている。
第３図に示す入力端１２２に所定の交流信号が入力されると、オペアンプ１１２の非反転入力端子には、可変抵抗１１６の両端に現れる電圧ＶR1が印加される。また、抵抗１１８の両端には、コンデンサ１１４の両端に現れる電圧ＶC1と同じ電圧ＶC1が現れる。２つの抵抗１１８、１２０には同じ電流Ｉが流れ、しかも、上述したように抵抗１１８と抵抗１２０の各抵抗値は等しいので、抵抗１２０の両端にも電圧ＶC1が現れる。オペアンプ１１２の反転入力端子（電圧ＶR1）を基準にして考えると、抵抗１１８の両端電圧ＶC1をベクトル的に加算したものが入力電圧Ｅiに、抵抗１２０の両端電圧ＶC1をベクトル的に減算したものが抵抗１２１と抵抗１２３の接続点の電圧（分圧出力）Ｅo′になる。
第４図は、前段の移相回路１１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
上述したように、オペアンプ１１２の非反転入力端子に印加される電圧ＶR1を基準に考えると、入力電圧Ｅiと分圧電圧Ｅo′とは電圧ＶC1を合成する方向が異なるだけでありその絶対値は等しくなる。したがって、入力電圧Ｅiと分圧出力Ｅo′の大きさと位相の関係は、入力電圧Ｅiおよび分圧出力Ｅo′を斜辺とし、電圧ＶC1の２倍を底辺とする二等辺三角形で表すことができ、分圧出力Ｅo′の振幅は周波数に関係なく入力信号の振幅と同じであって、位相シフト量は第４図に示すφ1で表されることがわかる。この位相シフト量φ1は、周波数に応じて、入力電圧Ｅiを基準として時計回り方向（位相遅れ方向）に１８０°から３６０°まで変化する。
また、移相回路１１０Ｃの出力端１２４はオペアンプ１１２の出力端子に接続されているため、抵抗１２１の抵抗値をＲ21、抵抗１２３の抵抗値をＲ23とすると、出力電圧Ｅoと上述した分圧出力Ｅo′との間には、抵抗１２０の抵抗値に対してＲ21およびＲ23が十分小さいときは、Ｅo＝（１＋R21／Ｒ23）Ｅo′の関係がある。したがって、Ｒ21およびＲ23の値を調整することにより１より大きな利得が得られ、しかも第４図に示すように周波数が変化しても出力電圧Ｅoの振幅は一定であり、位相のみを所定量シフトさせることができる。
同様に、第５図は第２図に示した後段の移相回路１３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路１３０Ｃは、差動増幅器の一種であるオペアンプ１３２と、入力端１４２に入力された信号の位相を所定量シフトさせてオペアンプ１３２の非反転入力端子に入力するキャパシタ１３４および可変抵抗１３６と、入力端１４２とオペアンプ１３２の反転入力端子との間に挿入された抵抗１３８と、オペアンプ１３２の出力端子に接続されて分圧回路を構成する抵抗１４１および１４３と、この分圧回路の出力端子とオペアンプ１３２の反転入力端子との間に接続された抵抗１４０とを含んで構成されている。
このような構成を有する移相回路１３０Ｃにおいて、抵抗１３８と抵抗１４０の抵抗値は同じに設定されている。また、可変抵抗１３６は外部からの制御電圧に応じて抵抗値が変更可能であり、第２図に示す制御入力端子１９５を介して外部から供給される制御電圧をゲートに印加することにより抵抗値が設定されるようになっている。
第５図に示した入力端１４２に所定の交流信号が入力されると、オペアンプ１３２の非反転入力端子には、コンデンサ１３４の両端に現れる電圧ＶC2が印加される。また、抵抗１３８の両端には、可変抵抗１３６の両端に現れる電圧ＶR2と同じ電圧ＶR2が現れる。２つの抵抗１３８、１４０には同じ電流Ｉが流れ、しかも、上述したように抵抗１３８と抵抗１４０の各抵抗値が等しいので、抵抗１４０の両端にも電圧ＶR2が現れる。オペアンプ１３２の反転入力端子（電圧ＶC2）を基準にして考えると、抵抗１３８の両端電圧ＶR2をベクトル的に加算したものが入力電圧Ｅiに、抵抗１４０の両端電圧ＶR2をベクトル的に減算したものが抵抗４１と抵抗４３の接続点の電圧（分圧出力）Ｅo′になる。
第６図は、後段の移相回路１３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
上述したように、オペアンプ１３２の非反転入力端子に印加される電圧ＶC2を基準に考えると、入力電圧Ｅiと分圧出力Ｅo′とは電圧ＶR2を合成する方向が異なるだけでありその絶対値は等しくなる。したがって、入力電圧Ｅiと分圧出力Ｅo′の大きさと位相の関係は、入力電圧Ｅiおよび分圧出力Ｅo′を斜辺とし、電圧ＶR2の２倍を底辺とする二等辺三角形で表すことができ、分圧出力Ｅo′の振幅は周波数に関係なく入力信号の振幅と同じであって、位相シフト量は第６図に示すφ2で表されることがわかる。この位相シフト量φ2は、周波数に応じて、入力電圧Ｅiを基準として時計回り方向に０°から１８０°まで変化する。
また、移相回路１３０Ｃの出力端１４４はオペアンプ１３２の出力端子に接続されているため、抵抗１４１の抵抗値をＲ41、抵抗１４３の抵抗値をＲ43とすると、出力電圧Ｅoと上述した分圧出力Ｅo′との間には、抵抗１４０の抵抗値に対してＲ41およびＲ43が十分小さいときは、Ｅo＝（１＋Ｒ41／Ｒ43）Ｅo′の関係がある。したがって、Ｒ41およびＲ43の値を調整することにより１より大きな利得が得られ、しかも第６図に示すように周波数が変化しても出力電圧Ｅoの振幅が一定であり、位相のみを所定量シフトすることができる。
このようにして、２つの移相回路１１０Ｃ、１３０Ｃのそれぞれにおいて位相が所定量シフトされ、第４図および第６図に示すように、同調回路１全体での位相シフト量は所定の周波数において３６０°となる。
また、後段の移相回路１３０Ｃの出力は、第２図に示すように出力端子１９２から同調回路１の出力として取り出されるとともに、この移相回路１３０Ｃの出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して前段の移相回路１１０Ｃの入力側に帰還されている。そして、この帰還された信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号が前段の移相回路１１０Ｃに入力される。
このように、２つの移相回路１１０Ｃ、１３０Ｃによって所定の周波数における位相シフト量の合計が３６０°となり、このとき２つの移相回路１１０Ｃ、１３０Ｃ、分圧回路１６０および帰還抵抗１７０による帰還ループのループゲインを１以下に設定することにより、上述した所定の周波数成分の信号のみを通過させる同調動作が行われる。
また、同調回路１の出力端子１９２からは、分圧回路１６０に入力される前の移相回路１３０Ｃの出力が取り出されているため、同調回路１自体に利得を持たせることができ、同調動作と同時に信号振幅の増幅が可能となる。
第７図は、上述した構成を有する２つの移相回路１１０Ｃ、１３０Ｃおよび分圧回路１６０の全体を伝達関数Ｋ1を有する回路に置き換えた回路図であり、伝達関数Ｋ1を有する回路と並列に抵抗Ｒ0を有する帰還抵抗１７０が、直列に帰還抵抗１７０のｎ倍の抵抗値（ｎＲ0）を有する入力抵抗１７４が接続されている。
第８図は、第７図に示す回路をミラーの定理によって変換した回路図であり、変換後のシステム全体の伝達関数Ａは、
Ａ＝Ｖo／Ｖi＝Ｋ1／｛ｎ（１−Ｋ1）＋１｝ ・・・(1)
で表すことができる。
前段の移相回路１１Ｃの伝達関数Ｋ2は、可変抵抗１１６とキャパシタ１１４からなるＣＲ回路の時定数をＴ1（可変抵抗１１６の抵抗値をＲ、キャパシタ１１４の静電容量をＣとするとＴ1＝ＣＲ）とすると、
Ｋ2＝−ａ1（１−Ｔ1ｓ）／（１＋Ｔ1ｓ） ・・・(2)
となる。ここで、ｓ＝ｊωであり、ａ1は移相回路１１０Ｃの利得であってａ1＝（１＋Ｒ21／Ｒ23）＞１である。
また、後段の移相回路１３０Ｃの伝達関数Ｋ3は、キャパシタ１３４と抵抗１３６からなるＣＲ回路の時定数をＴ2（キャパシタ１３４の静電容量をC、抵抗１３６の抵抗値をＲとするとＴ2＝ＣＲ）とすると、
Ｋ3＝ａ2（１−Ｔ2ｓ）／（１＋Ｔ2ｓ） ・・・(3)
となる。ここで、ａ2は移相回路１３０Ｃの利得であってａ2＝（１＋Ｒ41／Ｒ43）＞１である。
分圧回路１６０を介することによって信号振幅が１／ａ1ａ2に減衰するものとすると、２つの移相回路１１０Ｃ、１３０Ｃと分圧回路１６０を縦続接続した場合の全体の伝達関数Ｋ1は、
Ｋ1＝−｛１＋（Ｔｓ）2−２Ｔｓ｝／｛１＋（Ｔｓ）2＋２Ｔｓ｝・・・(4)
となる。なお、上述した（４）式においては、計算を簡単なものとするために、各移相回路の時定数Ｔ1、Ｔ2をともにＴとした。この（４）式を上述した（１）式に代入すると、
Ａ＝−｛１＋（Ｔｓ）2−２Ｔｓ｝／〔（２ｎ＋１）｛１＋（Ｔｓ）2｝＋２Ｔｓ〕
＝−｛１／（２ｎ＋１）｝〔｛１＋（Ｔｓ）2−２Ｔｓ｝
／｛１＋（Ｔｓ）2＋２Ｔｓ／（２ｎ＋１）｝〕 ・・・(5)
となる。
この（５）式によれば、ω＝０（直流の領域）のときにＡ＝−１／（２ｎ＋１）となって、最大減衰量を与えることがわかる。また、ω＝∞のときにもＡ＝−１／（２ｎ＋１）となって、最大減衰量を与えることがわかる。さらに、ω＝１／Ｔの同調点においてはＡ＝１であって帰還抵抗１７０と入力抵抗１７４の抵抗比ｎに無関係であることがわかる。換言すれば、第９図に示すように、ｎの値を変化させても同調点がずれることなく、かつ同調点の減衰量も変化しない。
しかも、前段の移相回路１１０Ｃ内の可変抵抗１１６および後段の移相回路１３０Ｃに含まれる可変抵抗１３６の各抵抗値を変えることにより、移相回路１１０Ｃ、１３０Ｃに含まれる各ＣＲ回路の時定数を変化させることができ、同調周波数ωをある範囲で任意に変化させることができる。
ところで、上述した第７図において、伝達関数Ｋ1で示される全域通過回路が入力インピーダンスを有する場合、帰還抵抗１７０とこの全域通過回路の入力インピーダンスによる分圧回路が形成されるため、全域通過回路を含む帰還ループのループゲインは伝達関数Ｋ1の絶対値より小さくなる。全域通過回路の入力インピーダンスとは、前段の移相回路１１０Ｃの入力インピーダンスであり、オペアンプ１１２の入力抵抗１１８に可変抵抗１１６とキャパシタ１１４からなるＣＲ回路の直列インピーダンスが並列に接続されて形成される入力インピーダンスに他ならない。したがって、全域通過回路の入力インピーダンスによる帰還ループのループゲインの損失を補償するには、全域通過回路自体の利得を１以上に設定することが必要である。
例えば、移相回路１１０Ｃに含まれる抵抗１２１、１２３による分圧回路を無視して考える（分圧比が１の場合であって、上述した（２）式におけるａ1が１の場合を考える）と、移相回路１１０Ｃは、（２）式によれば、入力された周波数に応じて利得が１倍のホロワ回路から利得が−１倍の反転増幅器としての範囲で動作しなければならないので、抵抗１１８と１２０の抵抗比を１以外にすることは好ましくない。なぜなら、抵抗１１８、１２０の各抵抗値をＲ18、Ｒ20とすると、移相回路１１０Ｃが反転増幅器として動作するときの利得は−Ｒ20／Ｒ18であるが、ホロワ回路として動作する場合の利得は抵抗１１８と抵抗１２０の抵抗比にかかわらず常に１であるから、抵抗１１８と抵抗１２０の抵抗比が１でない場合には、移相回路１１０Ｃが動作する全領域において、その入出力間の位相だけが変化し、出力振幅が変化しない理想条件が満足できなくなるからである。
移相回路１１０Ｃの出力側に抵抗１２１と抵抗１２３からなる分圧回路を付加し、この分圧回路を介してオペアンプ１１２の反転入力端子への帰還を施すことにより、抵抗１１８と抵抗１２０の抵抗比を１に保持したまま移相回路１１０Ｃの利得を１以上に設定することが可能となる。同様に、移相回路１３０Ｃの出力側に抵抗１４１と抵抗１４３からなる分圧回路を付加し、この分圧回路を介してオペアンプ１３２の反転入力端子への帰還を施すことにより、抵抗１３８と抵抗１４０の抵抗比を１に保持したまま移相回路１３０Ｃの利得を１以上に設定することが可能となる。
なお、（２）式あるいは（３）式から第４図、第６図に示したφ1（入力電圧Ｅiを基準として時計回り方向（位相遅れ方向）に１８０°≦φ1≦３６０°）、φ2（入力電圧Ｅiを基準として時計回り方向に０°≦φ2≦１８０°）を求めると、
φ1＝ｔａｎ｛２ωＴ1／（１−ω2Ｔ1 2）｝ ・・・(6)
φ2＝ｔａｎ｛２ωＴ2／（１−ω2Ｔ2 2）｝ ・・・(7)
となる。
Ｔ1＝Ｔ2（＝Ｔ）の場合には、ω＝１／Ｔのときに２つの移相回路１１０Ｃ、１３０Ｃによる位相シフト量の合計は３６０°となって上述した同調動作が行われ、このときφ1＝２７０°、φ2＝９０°となる。
第１０図は、２つの移相回路１１０Ｃ、１３０Ｃに入出力される信号間の位相関係を示す図であり、前段の移相回路１１０Ｃに入力される信号の周波数と同調周波数が等しい場合を示している。
前段の移相回路１１０Ｃの出力信号Ｓ２は、第１０図（Ａ）に示すように、入力信号Ｓ１を基準として、時計回り方向にφ1＝２７０°位相がシフトする。また、後段の移相回路１３０Ｃの出力信号Ｓ３は、第１０図（Ｂ）に示すように、入力信号Ｓ２を基準として時計回り方向にφ2＝９０°位相がシフトする。したがって、２つの位相回路１１０Ｃ、１３０Ｃを縦続接続すると、第１０図（Ｃ）に示すように、全体として３６０°位相がシフトする。
ところが、前段の移相回路１１０Ｃに入力される信号の周波数より設定されている同調周波数の方が高い場合には、上述したφ1とφ2を足し合わせた結果が３６０°とはならない。
第１１図は、前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が高い場合の各移相回路の入出力信号間の位相関係を示す図である。
前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が高い場合とは、入力される信号の周波数が同調周波数より相対的に低い場合であり、この場合には、第４図および第６図から明らかなように、前段の移相回路１１０Ｃの位相シフト量φ1は２７０°より小さくなり、後段の移相回路１３０Ｃの位相シフト量φ2は９０°より小さくなる。したがって、φ1およびφ2はそれぞれ第１１図（Ａ）、第１１図（Ｂ）のように表され、２つの移相回路１１０Ｃ、１３０Ｃを縦続接続した場合の位相シフト量の合計は、第１１図（Ｃ）に示すように、３６０°よりも小さくなる。
ところで、このような場合に同調周波数を実際に入力される信号の周波数に近づけるには、上述したφ1およびφ2を大きくすればよく、具体的には、第２図に示した可変抵抗１１６の両端電圧ＶR1と可変抵抗１３６の両端電圧ＶR2を大きくすればよい。例えば、可変抵抗１１６あるいは１３６をｎチャネル型のＦＥＴで形成した場合には、ゲート電圧を下げてチャネル抵抗を大きくすればよい。
一方、前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が低い場合も、上述したφ1とφ2を足し合わせた結果が３６０°とはならない。
第１２図は、前段の移相回路１１０Ｃに入力される信号周波数より同調周波数の方が低い場合の各移相回路の入出力信号間の位相関係を示す図である。
前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が低い場合とは、入力される信号の周波数が同調周波数より相対的に高い場合であり、この場合には、第４図および第６図から明らかなように、前段の移相回路１１０Ｃの位相シフト量φ1は２７０°より大きくなり、後段の移相回路１３０Ｃの位相シフト量φ2は９０°より大きくなる。したがって、φ1およびφ2はそれぞれ第１２図（Ａ）、第１２図（Ｂ）のように表され、２つの移相回路１１０Ｃ、１３０Ｃを縦続接続した場合の位相シフト量の合計は、第１２図（Ｃ）に示すように、３６０°よりも大きくなる。
ところで、このような場合に同調周波数を実際に入力される信号の周波数に近づけるには、上述したφ1およびφ2の絶対値を小さくすればよく、具体的には、第２図に示した可変抵抗１１６の両端電圧ＶR1と可変抵抗１３６の両端電圧ＶR2を小さくすればよい。例えば、可変抵抗１１６および１３６をｎチャネル型のＦＥＴで形成した場合には、ゲート電圧を上げてチャネル抵抗を小さくすればよい。
以上に説明したように、上述した同調回路１では、移相回路１１０Ｃ内の抵抗１１８と抵抗１２０の抵抗値を同じ値に設定するとともに移相回路１３０Ｃ内の抵抗１３８と抵抗１４０の抵抗値を同じ値に設定しているため、同調周波数を変えた際の振幅変動を防止でき、ほぼ一定の振幅を有する同調出力が得られる。
特に、同調出力の振幅変動を抑えたことにより、上述した抵抗比ｎを大きくして同調回路１のＱの値を大きくすることができる。すなわち、ループゲインに周波数依存性があると、利得の低い周波数では抵抗比ｎを大きくしてもＱが上がらず、利得の高い周波数ではループゲインが１を越えて発振することがある。したがって、振幅変動が大きい場合には、このような発振を防止するために抵抗比ｎをあまり大きな値に設定することができず、同調回路１のＱの値も小さくなる。一方、第２図に示す同調回路１によれば、抵抗比ｎを大きく設定しても同調回路１の同調出力は振幅変動を起こさないため、抵抗比ｎを大きくしてＱの値を大きくすることができる。
また、分圧回路１６０を介して減衰した信号を帰還信号として用いるとともに、分圧回路１６０に入力前の信号を同調回路１の出力として取り出すことにより、入力信号の中から所定の周波数成分のみを抽出する同調動作とともに、この抽出された信号に対して所定の増幅を行うことができる。
なお、上述した第２図に示した同調回路１において、同調回路１に含まれる各移相回路内のオペアンプ１１２あるいは１３２の出力端に接続された分圧回路のうち、いずれか一方の分圧回路を省略し、あるいは分圧比を１に設定してもよい。例えば、移相回路１１０Ｃ内の分圧回路を省略してオペアンプ１１２の出力端子を抵抗１２０の一方端に直接接続してもよい。
このように、縦続接続された２つの移相回路の一方について分圧回路を省略してゲインを１に設定すると、他方の移相回路１１０Ｃのゲインを１より大きな値に設定することにより、第２図に示した同調回路１と同様の同調動作が行われる。
また、増幅動作が不要な場合には、移相回路１３０Ｃの後段の分圧回路１６０を省略し、移相回路１３０Ｃの出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔Ｃ．周波数制御回路の詳細構成および動作〕
次に、第１図に示した周波数制御回路２の詳細について説明する。第１３図は、周波数制御回路２の構成を示す回路図であり、周波数制御回路２に含まれる位相差検出回路３、制御電圧発生回路４の詳細構成が示されている。
第１３図に示す位相差検出回路３は、ソースホロワ等のバッファ３０と、２つの電圧比較器３１、３２と、ＥＸ−ＯＲ（排他的論理和）ゲート３３とを含んで構成されている。
２つの電圧比較器３１、３２の反転入力端子はともに接地されており、一方の電圧比較器３１の非反転入力端子には同調回路１の制御出力端子１９６から出力される信号（後段の移相回路１３０Ｃの入力信号）がバッファ３０を介して入力されており、他方の電圧比較器３２の非反転入力端子には同調回路１の制御出力端子１９７から出力される信号（後段の移相回路１３０Ｃの出力信号）が入力されている。
各電圧比較器３１、３２は、非反転入力端子に入力される信号の電圧レベルが０Ｖより高いか低いかによって、正負いずれかの電圧レベルを有する矩形波信号を出力する。すなわち、電圧比較器３１、３２はそれぞれ同調回路１の制御出力端子１９６、１９７から出力される信号と周波数および位相が等しい矩形波信号を出力する。
ＥＸ−ＯＲゲート３３は、各電圧比較器３１、３２からそれぞれ出力される矩形波信号を入力としており、各矩形波信号が有する正極性の電圧レベルを論理Ｈに、負極性の電圧レベルを論理Ｌに対応させて、これら２入力の排他的論理和を求める。
したがって、例えば同調回路１の２つの制御出力端子１９６、１９７から出力される２つの信号の位相差が９０°である場合には、電圧比較器３１、３２からそれぞれ出力される矩形波信号の位相差は９０°となり、ＥＸ−ＯＲゲート３３からはこれら矩形波信号の２倍の周波数を有しデューティ比が５０％の矩形波信号が出力される。
第１３図に示す制御電圧発生回路４は、抵抗４０およびキャパシタ４１を含んで構成されるローパスフィルタと、所定のバイアス電圧を発生する可変抵抗４２と、オペアンプ４４、抵抗４５および抵抗４６を含んで構成される増幅器とを備えている。
ローパスフィルタは、抵抗４０およびキャパシタ４１により定まる時定数に応じて、ＥＸ−ＯＲゲート３３から出力される矩形波信号から高周波成分を除去する。したがって、ローパスフィルタの出力電圧は、ＥＸ−ＯＲゲート３３から出力される矩形波信号のデューティ比が５０％より大きい場合（論理Ｈの相対的割合が多い場合）には徐々に上昇し、反対にＥＸ−ＯＲゲート３３から出力される矩形波信号のデューティ比が５０％より小さい場合（論理Ｌの相対的割合が多い場合）には徐々に低下する。なお、第１３図に示すローパスフィルタは、増幅器の前段に挿入されているが、増幅器の帰還抵抗と並列にキャパシタを接続する等により、増幅器と一体的に形成してもよい。
オペアンプ４４の出力端子と反転入力端子の間には抵抗４５が接続され、また反転入力端子は抵抗４６を介して接地されている。このような接地により、オペアンプ４４は、抵抗４５、４６の抵抗比に応じた増幅度を有する増幅器として機能する。オペアンプ４４で増幅された電圧は、以下に説明するように所定のバイアス電圧と加算されて制御電圧が生成された後、同調回路１に入力される。
オペアンプ４４の反転入力端子には、２つの固定端子が正電源Ｖddと負電源Ｖssに接続された可変抵抗４２の可動端子が抵抗４３を介して接続されている。したがって、この可変抵抗４２を含んで構成されるバイアス回路によって、オペアンプ４４の出力端の電圧は所定のバイアス電圧に設定される。なお、この可変抵抗４２を実際に半導体基板上に形成する場合にはＦＥＴ等の能動素子を利用して形成することができる。
このバイアス回路は、同調回路１の同調周波数と入力信号の周波数とが一致したときに（すなわち誤差がないときに）、同調回路１の一方の移相回路１１０Ｃに含まれる可変抵抗１１６および他方の移相回路１３０Ｃに含まれる可変抵抗１３６の各ゲートに印加すべき電圧を設定するために設けられている。
なお、可変抵抗１１６および１３６をＦＥＴを用いて構成した場合には、各ＦＥＴに同一のゲート電圧を印加しても、各ＦＥＴのソース電位等が異なると、抵抗値が等しくならないことがある。このため、実際に回路を組む場合には、制御電圧発生回路４の出力電圧に応じて互いに連動して可変可能な２種類のゲート電圧を発生する分配器５を制御電圧発生回路４と同調回路１の間に接続するのが望ましい。あるいは、同一のゲート電圧が印加されたときに抵抗値が等しくなるようにＦＥＴを選別してもよく、このような選別を行えば第１３図に示した分配器５を省略することができる。
本実施形態の周波数制御回路２はこのような詳細構成を有しており、次にその詳細動作を場合を別けて説明する。
〔Ｃ−１．入力信号の周波数より同調周波数が高い場合〕
第１４図は、同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が高い場合のタイミング図であり、周波数制御回路２内の各構成の入出力タイミングが示されている。同図（Ａ）〜（Ｆ）は第１３図の回路図において示した符号Ａ〜Ｆに対応している。
同調回路１の入力信号の周波数より同調周波数の方が高い場合には、第１１図に示したように後段の移相回路１３０Ｃの位相シフト量φ2が９０°より小さくなるため、同調回路１の２つの制御出力端子１９６、１９７から出力される２つの信号はそれぞれ、第１４図（Ａ）に示す制御出力▲１▼および第１４図（Ｂ）に示す制御出力▲２▼のような位相関係を有する。
位相差検出回路３内の一方の電圧比較器３１は、上述した制御出力▲１▼の電圧レベルが０Ｖより高いときにはＨレベルの信号を出力する。したがって、電圧比較器３１からは、第１４図（Ｃ）に示すように制御出力▲１▼と同じ周波数および位相を有する信号、すなわち、制御出力▲１▼の電圧レベルが正極性のときにＨレベル、反対に制御出力▲１▼の電圧レベルが負極性のときにＬレベルとなる矩形波信号が出力される。
同様に、位相差検出回路３内の他方の電圧比較器３２は、上述した制御出力▲２▼の電圧レベルが０Ｖより高いときにはＨレベルの信号を出力する。したがって、電圧比較器３２からは、第１４図（Ｄ）に示すように制御出力▲２▼と同じ周波数および位相を有する信号、すなわち、制御出力▲２▼の電圧レベルが正極性のときにＨレベル、反対に制御出力▲２▼の電圧レベルが負極性のときにＬレベルとなる矩形波信号が出力される。
ＥＸ−ＯＲゲート３３は、２つの電圧比較器３１、３２の各出力の論理が異なるときにＨレベルとなり、各出力の論理が同じときにＬレベルとなる矩形波信号を出力する。同調回路１の入力信号の周波数より同調周波数の方が高い場合には、後段の移相回路１３０Ｃの位相シフト量φ2が９０°より小さくなるため、第１４図（Ｅ）に示すように、デューティ比が５０％より小さい矩形波信号が出力される。
このＥＸ−ＯＲゲート３３から出力される矩形波信号は、制御電圧発生回路４内の抵抗４０とキャパシタ４１からなるローパスフィルタを介してオペアンプ４４の非反転入力端子に入力される。このローパスフィルタは、入力される矩形波信号から高周波成分を除去するために用いられており、この入力される矩形波信号のデューティ比が５０％より小さい場合には、第１４図（Ｆ）に示すように、ローパスフィルタの出力電圧は０Ｖより低くなる。
このローパスフィルタの出力電圧はオペアンプ４４を含んで構成される増幅器によって所定の増幅度で増幅され、さらに可変抵抗４２によって設定された所定のバイアス電圧が加算される。そして、この加算された電圧を分配器５に印加することにより、同調回路１の制御入力端子１９４、１９５に印加される各制御電圧が生成される。したがって、ＥＸ−ＯＲゲート３３から出力される矩形波信号のデューティ比が５０％より小さい場合には、これらの制御電圧も低い方に変化する。
このようにして、同調回路１にフィードバックされる制御電圧が低くなって同調回路１の同調周波数を低い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなるまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
〔Ｃ−２．入力信号の周波数より同調周波数の方が低い場合〕
第１５図は、同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が低い場合のタイミング図であり、周波数制御回路２内の各構成の入出力タイミングが示されている。第１４図と同様に、第１５図（Ａ）〜（Ｆ）は第１３図の回路図において示した符号Ａ〜Ｆに対応している。
同調回路１の入力信号の周波数より同調周波数の方が低い場合には、第１２図に示したように後段の移相回路１３０Ｃの位相シフト量φ2が９０°より大きくなるため、同調回路１の２つの制御出力端子１９６、１９７から出力される２つの信号を観察すると、第１５図（Ａ）に示す制御出力▲１▼および第１５図（Ｂ）に示す制御出力▲２▼のような位相関係となる。
上述したように、位相差検出回路３内の電圧比較器３１は制御出力▼１▲の電圧レベルが０Ｖより高いときにＨレベルとなる矩形波信号を出力し（第１５図（Ｃ））、電圧比較器３２は制御出力▼２▲の電圧レベルが０Ｖより高いときにＨレベルとなる矩形波信号を出力する（第１５図（Ｄ））。
また、ＥＸ−ＯＲゲート３３は、これら２つの電圧比較器３１、３２の各出力の論理が異なるときにＨレベル、同じときにＬレベルとなる矩形波信号を出力する。したがって、同調回路１の入力信号の周波数より同調周波数の方が低い場合には後段の移相回路１３０Ｃの位相シフト量φ2が９０°より大きくなるため、第１５図（Ｅ）に示すように、ＥＸ−ＯＲゲート３３が出力する矩形波信号のデューティ比は５０％より大きくなる。
したがって、制御電圧発生回路４内のローパスフィルタの出力電圧は、第１５図（Ｆ）に示すように０Ｖより高くなり、これに伴って制御電圧発生回路４から分配器５を介して同調回路１に印加される制御電圧も高い方に変化する。
このようにして、同調回路１にフィードバックされる制御電圧が高くなって同調回路１の同調周波数を高い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなるまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
このように、本実施形態の同調機構によれば、同調回路１の一方の移相回路１３０Ｃの入出力信号間の位相差が９０°となるように制御を行うため、同調周波数は常に入力信号の周波数に追従して変化し、両周波数は必ず一致する。したがって、本実施形態の同調機構を例えばスーパーヘテロダイン方式の受信機に適用した場合においては、入力される放送波等のキャリアの周波数に容易に同調周波数を一致させることができる。
また、本実施形態の同調機構の内部に含まれる同調回路１および周波数制御回路２は、電圧比較器やゲートあるいはオペアンプ、キャパシタ、抵抗等によって構成されており、いずれの素子も半導体基板上に形成することができることから、同調機構全体あるいは同調機構やその周辺回路を含む全体を半導体基板上に集積化することができる。
特に、同調機構全体を集積化した場合には、製造したチップ毎に回路定数に大きなばらつきが生じて周波数特性が一致しないことが考えられるが、このような場合であっても本実施形態の同調機構によれば、所定周波数を有する入力信号に追随するように同調回路１の同調周波数が変化するため、回路素子の特性がばらついても実際の同調特性に影響することはなく、常に安定した同調特性が得られる。
また、同調機構全体を集積化した場合には、使用時の温度変化に伴って抵抗等の各種の素子定数が変化することも考えられるが、本実施形態の同調制御方式では常に入力信号の周波数に一致するような制御を行っているため、各種の素子定数が変化した場合であっても適度なフィードバックがかかり、入力信号の周波数と同調周波数のずれがなくなる。
〔Ｄ．周波数制御回路の他の例〕
次に、第１図に示した周波数制御回路２の他の構成例について説明する。第１３図に詳細構成を示した周波数制御回路２内の位相差検出回路３は、ＥＸ−ＯＲゲート３３を用いて構成されているが、それ以外の素子を用いて構成することもできる。
第１６図は、周波数制御回路の他の構成例を示す詳細回路図であり、第１３図に示した位相差検出回路３を位相差検出回路３Ａに置き換えた構成を有している。
第１６図に示す位相差検出回路３Ａは、バッファ３０と、２つの電圧比較器３１、３２と、一方の電圧比較器３１の出力に応じて動作が制御されるトライステートバッファ３４とを含んで構成されている。この位相差検出回路３Ａは、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をトライステートバッファ３４に置き換えるとともに、一方の電圧比較器３２の２つの入力端子の接続を入れ換えた構成を有している。なお、このトライステートバッファ３４をアナログスイッチに置き換えるようにしてもよい。
第１７図は、第１６図に示す同調回路１に入力される信号の周波数に比べて同調周波数が高い場合のタイミング図であり、周波数制御回路を構成する位相差検出回路３Ａおよび制御電圧発生回路４のそれぞれの各構成における入出力タイミングが示されている。第１７図（Ａ）〜（Ｆ）は第１６図の回路図において示した符号Ａ〜Ｆに対応している。
なお、第１７図（Ａ）〜（Ｃ）に示すタイミングは、第１４図（Ａ）〜（Ｃ）に示した各タイミングと同じであり、以下では主にトライステートバッファ３４の動作に着目して説明する。
上述したように、トライステートバッファ３４の制御端子には一方の電圧比較器３１の出力信号が入力され、この制御端子の電圧レベルに応じてトライステートバッファ３４は電圧比較器３２の出力を通過させあるいは遮断する。例えば電圧比較器３１の出力信号はＨレベルのときに他方の電圧比較器３２から出力される信号をそのまま通過させ、反対に電圧比較器３１の出力がＬレベルのときにハイインピーダンス状態になる。
ところで、同調回路１の入力信号の周波数より同調周波数の方が高い場合であって、トライステートバッファ３４がバッファとして動作するとき、すなわち一方の電圧比較器３１の出力がＨレベルのとき、他方の電圧比較器３２の出力はＨレベルの期間よりもＬレベルの期間の方が長くなる。
したがって、トライステートバッファ３４からは、第１７図（Ｅ）に示すように、一方の電圧比較器３１の出力がＬレベルにあるときには０Ｖとなり、電圧比較器３１の出力がＨレベルにあるときにはＬレベルあるいはＨレベルとなる信号が出力される。
このように、入力信号の周波数より同調周波数の方が高い場合には、トライステートバッファ３４の出力はＨレベル期間よりもＬレベル期間の方が長くなるため、制御電圧発生回路４内の抵抗４０、キャパシタ４１により構成されるローパスフィルタの出力電圧は、第１７図（Ｆ）に示すように０Ｖより低くなり、これに伴い同調回路１にフィードバックされる制御電圧も低い方に変化する。
なお、トライステートバッファ３４の出力は、１周期のうち半周期は必ず０Ｖになるため、第１３図に示したようにＥＸ−ＯＲゲート３３を使った場合と比べると検出感度が低く、制御の応答速度は遅くなる。
第１８図は、第１６図に示す同調回路１に入力される信号の周波数に比べて同調周波数が低い場合のタイミング図であり、周波数制御回路を構成する位相差検出回路３Ａおよび制御電圧発生回路４のそれぞれの各構成における入出力タイミングが示されている。第１８図（Ａ）〜（Ｆ）は第１６図の回路図において示した符号Ａ〜Ｆに対応している。
同調回路１の入力信号の周波数より同調周波数の方が低い場合には、電圧比較器３１の出力がＨレベルのときのトライステートバッファ３４の出力レベルが上述した場合と異なる。すなわち、電圧比較器３１の出力がＨレベルの場合には、トライステートバッファ３４の出力はＬレベル期間よりもＨレベル期間の方が長くなる。なお、電圧比較器３１の出力がＬレベルの場合には、トライステートバッファ３４の出力は常に０Ｖとなる。
このように、入力信号の周波数より同調周波数の方が低い場合には、トライステートバッファ３４の出力は、Ｌレベル期間よりもＨレベル期間の方が長くなるため、制御電圧発生回路４内の抵抗４０、キャパシタ４１により構成されるローパスフィルタの出力電圧は、第１８図（Ｆ）に示すように０Ｖより高くなり、これに伴い同調回路１にフィードバックされる制御電圧も高い方に変化する。
このようにして、同調回路１の入力信号の周波数よりも同調周波数の方が高い場合にはフィードバックされる制御電圧が低くなって同調周波数を低い方に変化させ、反対に同調周波数の方が低い場合にはフィードバックされる制御電圧が高くなって同調周波数を高い方に変化させるため、同調周波数が常に入力信号の周波数に追従して一致するように制御が行われる。
〔Ｅ．ＦＭ受信機に適用した場合の例〕
次に、上述した本実施形態の同調機構をＦＭ受信機に適用した場合について説明する。第１図に示した周波数制御回路２は、同調回路１の入力信号の周波数が変化した場合に、この周波数変化に追従させて同調回路１に帰還する制御電圧を変化させている。したがって、原理的にはこの制御電圧には同調回路１の入力信号の周波数変化、すなわち入力信号としてＦＭ波を考えた場合にこのＦＭ波の変調信号と同じ周波数成分が含まれており、本実施形態はこの周波数成分をＦＭ検波信号として取り出すものである。
第１９図は、ＦＭ検波を兼ねた同調機構の構成を示す図である。同図に示す構成は、第１図に示した周波数制御回路２内の制御電圧発生回路４を制御電圧発生回路４Ａに置き換え、この制御電圧発生回路４Ａから同調回路１へ帰還する制御電圧と並行してＦＭ検波信号を取り出している。
第２０図は、第１９図に示す周波数制御回路２の詳細構成を示す回路図である。周波数制御回路２を構成する位相差検出回路３の詳細構成は第１３図に示した構成と同じであり、制御電圧発生回路４Ａの構成が第１３図に示した制御電圧発生回路４とは若干異なっている。
制御電圧発生回路４Ａは、抵抗４０およびキャパシタ４１により構成されるローパスフィルタと、オペアンプ４４と、抵抗４５、４６により構成される増幅器とを含んでいる点や、可変抵抗４２を操作することにより制御電圧発生回路４Ａから同調回路１に印加する制御電圧のバイアス電圧を任意に変更できる点は第１３図に示した制御電圧発生回路４と同じである。
制御電圧発生回路４Ａは、第１３図に示した制御電圧発生回路と同様の構成を備えており、その他に抵抗４７とキャパシタ４８により構成される第２のローパスフィルタと、オペアンプ４９および抵抗５０、５１により構成される第２の増幅器とを備えている。
抵抗４０およびキャパシタ４１により構成される第１のローパスフィルタは、位相差検出回路３から出力される矩形波信号から高周波成分を除去するために設けられている。この第１のローパスフィルタからは、上述した矩形波信号のデューティ比に応じて直流電圧レベルがなだらかに変化する信号が出力される。
これに対し、抵抗４７およびキャパシタ４８により構成される第２のローパスフィルタは、位相差検出回路３から出力される矩形波信号から約２０ｋＨｚ以上の高周波成分を除去するために設けられている。この第２のローパスフィルタからは、ＦＭ音声等のＦＭ変調信号がＦＭ検波信号として出力される。このＦＭ検波信号は、オペアンプ４９等により構成される増幅器によって増幅され、制御電圧発生回路４Ａの外部に取り出される。
第２１図は、第１９図に示した同調機構を利用したＦＭ受信機の構成を示す図である。
第２１図に示すＦＭ受信機は、第１９図および第２０図に示した同調回路１および周波数制御回路２と、高周波増幅回路１０と、低周波増幅回路１２と、スピーカ１４と、アンテナ１６とを含んで構成されている。
高周波増幅回路１０は、アンテナ１６によって受信したＦＭ波を高周波増幅して同調回路１に入力する。上述したように、同調回路１は、周波数制御回路２からの制御電圧に応じて、入力されるＦＭ波の周波数に同調周波数を一致させる制御を行う。
低周波増幅回路１２は、周波数制御回路２内の制御電圧発生回路４Ａから出力されるＦＭ検波信号に対して低周波増幅を行い、スピーカ１４から音声を出力する。なお、スピーカ１４を用いずに、イヤホン等によって音声に変換するようにしてもよい。
また、第２１図に示すＦＭ受信機は、アンテナ１６からの入力部分にバリコンとバーアンテナによるＬＣ回路を用いずに、同調回路１によって直接所望周波数のＦＭ波を抽出しているため、入力部分の設計が容易となる。このため、アンテナ１６を短い棒状あるいは紐状の導電性材料で形成することができ、ＦＭ波を効率良く受信することができる。具体的には、カーラジオ等に使用されるロッドアンテナによってアンテナ１６を形成したり、イヤホンのリード部分をアンテナ１６として使用するだけで、所望のＦＭ波を感度良く受信することができ、従来不可欠であったバーアンテナをなくすことができる。
また、バーアンテナを用いずに済むため、同調回路１や周波数制御回路２および高周波増幅回路１０等を含むＦＭ受信機のほとんど全ての構成回路を半導体基板上に集積化することができ、構成回路を１チップ上に形成することも可能となる。
このように、制御電圧発生回路４Ａに含まれるローパスフィルタの時定数を調整することにより、同調回路１に入力されるＦＭ変調がかかった信号から容易にＦＭ変調信号のみを取り出すことができ、第１９図に示した同調機構をＦＭ受信機に適用した場合には、本来であれば同調機構の後段に別に設けるＦＭ検波回路が不要となり、回路構成の簡素化が可能となる。
また、従来のＦＭ受信機では同調機構とＦＭ検波回路の間に、振幅変動の影響を除去した後にＦＭ検波を行うためにリミッタ回路を設けていたが、第２０図に示した同調機構では位相差検出回路３内の２つの電圧比較器で矩形波信号に変換しているため振幅変動の影響がなく、従来必要であったリミッタ回路も不要となる。
なお、第１９図および第２０図は、周波数制御回路２内の制御電圧発生回路４ＡからＦＭ検波信号を取り出す場合を説明したが、当然ながら、従来の受信機で行っているように、同調回路１の後段にリミッタ回路および各種の検波方式を用いたＦＭ検波回路を接続してＦＭ検波信号を得るようにしてもよい。
〔Ｆ．ＡＭ受信機に適用した場合の例〕
次に、上述した本実施形態の同調機構をＡＭ受信機に適用した場合について説明する。本実施形態の同調回路１は、同調時には２つの移相回路１１０Ｃ、１３０Ｃの全体により合計で３６０°の位相シフトを行う。したがって、同調回路１の出力信号を参照信号として入力信号に対する同期整流を行うことにより、入力信号に含まれる各種の周波数成分の中から同調周波数と同じ周波数成分のみを抽出し、この同期整流出力をＡＭ検波信号として用いることができる。
第２２図は、同期整流によるＡＭ検波を併用した同調機構の構成を示す図である。同図に示す同調機構は、第１図に示した同調回路１と周波数制御回路２に加え、同期整流回路６とその後段に接続されたローパスフィルタ（ＬＰＦ）６とを含んで構成されている。
一般に、ある参照信号に同期して入力信号に対するスイッチングを行うという操作は、参照信号と入力信号とをミキシングすることに等価であるといえる。いま、入力信号として互いに周波数が接近した第１および第２の信号を考え、第１の信号の周波数をｆ1、第２の信号の周波数をｆ2（＝ｆ1＋Δｆ）とする。また、参照信号の周波数をｆrとする。
このような参照信号を用いて入力信号に対する同期整流を行うと、三角関数で表すことができる各信号同士を掛け算することに相当するため、結果として入力信号の周波数ｆ1およびｆ2と参照信号の周波数ｆrとの和と差の成分が生じる。したがって、入力信号の中の第１の信号と参照信号とを掛け合わせることによりｆ1＋ｆr、ｆ1−ｆrの各周波数成分が現れ、入力信号の中の第２の信号と参照信号とを掛け合わせることにより、ｆ1＋Δｆ＋ｆr、ｆ1＋Δｆ−ｆrの各周波数成分が現れる。
今、ｆr＝ｆ1とすると、第１の信号と参照信号を掛け合わせることにより２ｆ1、０の各周波数成分が現れ、第２の信号と参照信号とを掛け合わせることにより２ｆ＋Δｆ、Δｆの周波数成分が現れる。したがって、同期整流出力としては２ｆ＋Δｆ、２ｆ1、Δｆ、０の各周波数成分が現れる。ここで、周波数「０」の成分とは直流成分であり、実際にはこの直流成分には変調信号が含まれるため、この直流成分とそれ以外の交流成分（２ｆ＋Δｆ、２ｆ1、Δｆ）を分離して直流成分のみを取り出すことにより、同期整流を利用した検波と同調分離を同時に行うことができる。
国内のＡＭ放送を考えた場合、上述したΔｆは９ｋＨｚであるため、この９ｋＨｚ以上の周波数成分を除去可能なローパスフィルタ７を用いることにより、参照信号と同じ周波数を有する所望の放送波のみを取り出すことが可能となる。
第２３図は、第２２図に示す同期整流回路６の詳細構成を示す図である。同図に示す同期整流回路６は、電圧比較器６０およびアナログスイッチ（ＡＳ）６１を備えている。
この電圧比較器６０は、反転入力端子が接地されており、非反転入力端子に同調回路１の出力信号が入力されている。したがって、電圧比較器６０は、同調回路１の出力信号が０Ｖより高い電圧レベルにあるときに所定の正電圧を有し、反対に０Ｖより低い電圧レベルにあるときに所定の負電圧を有する矩形波信号を出力する。
アナログスイッチ６１は、電圧比較器６０から出力される矩形波信号の電圧レベルに応じてスイッチング状態を切り換える。すなわち、電圧比較器６０から出力された矩形波信号が所定の正電圧のときに同調回路１の入力信号を通過させ、矩形波信号が所定の負電圧のときに同調回路１の入力信号を遮断する。アナログスイッチ６１の出力はローパスフィルタ７に入力され、このローパスフィルタ７により同調周波数に等しい周波数成分のみが抽出され、ＡＭ検波信号が得られる。
本実施形態で用いた同調回路１は、第２図に示す詳細構成を用いて説明したように、理論的には信号振幅の減衰がなく、同調周波数が変化した場合であっても常に一定振幅の出力信号を得ることができる。しかし、実際に同調回路１を組み立てたりシミュレーションを行ってみると、同調周波数の変化によって出力振幅が若干変化したり、可変抵抗１１６、１３６を構成するＦＥＴの種類は可変幅等によっては出力信号に歪みが生じることがある。ところが、第２２図に示したように同調回路１の入力信号に対して同期整流を行うことにより、同調回路１と通すことによる振幅変動や歪みの発生等によるＡＭ検波信号への影響がなくなり、ＳＮ比が良好なＡＭ検波信号を取り出すことができる。
また、同期整流出力をＡＭ検波に用いる場合には、例えばダイオードを用いてＡＭ検波を行う場合のような順方向電圧以下の不感帯領域が存在しないため、直線性の良いＡＭ受信が可能となる。特に、ＡＭ検波回路を含む同調機構の全体を半導体基板上に集積化する場合には、順方向電圧が低いゲルマニウムダイオードが使えず順方向電圧が高いシリコンダイオード等を使うことになるため、ダイオードを使わない検波方式の方が望ましい。したがって、第２２図に示す同調機構は、集積化する場合に特に有効である。
なお、第２２図に示した同調機構では同調回路１の入力信号に対して同期整流を行ったが、当然ながら、従来の受信機のように、同調回路１の後段に同期整流を利用したＡＭ検波回路を接続して、あるいは同調回路１の後段にその他の検波方式を用いたＡＭ検波回路を接続してＡＭ検波信号を得るようにしてもよい。
第２４図は、第２２図に示した同調機構を利用したＡＭ受信機の構成を示す図である。
第２４図に示すＡＭ受信機は、第２２図に示す同調回路１、周波数制御回路２、同期整流回路６およびローパスフィルタ７に加えて、高周波増幅回路１０、ローパスフィルタ７、低周波増幅回路１２、スピーカ１４およびアンテナ１６を含んで構成されている。
アンテナ１６で受信したＡＭ波を高周波増幅回路１０で高周波増幅した後に同調回路１に入力する。周波数制御回路２によって同調回路１の同調周波数が制御され、このとき同調回路１から出力される信号を用いて同期整流が行われ、ローパスフィルタ７からＡＭ検波信号が出力される。このＡＭ検波信号は低周波増幅回路１２によって増幅された後スピーカ１４から出力される。
〔同調回路の第１の変形例〕
第２図に示した同調機構に含まれる同調回路１は各移相回路１１０Ｃ、１３０ＣをＣＲ回路を含んで構成したが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調回路を構成することもできる。
第２５図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第２図に示した同調回路１の前段の移相回路１１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路１１０Ｌは、第３図に示した移相回路１１０Ｃ内のキャパシタ１１４と可変抵抗１１６からなるＣＲ回路を、可変抵抗１１６とインダクタ１１７からなるＬＲ回路に置き換えた構成を有している。
したがって、第２５図に示す移相回路１１０Ｌの入出力電圧等の関係は、第２６図のベクトル図に示すように、第４図に示した電圧ＶC1を可変抵抗１１６の両端電圧ＶR1に、第４図に示した電圧ＶR1をインダクタ１１７の両端電圧ＶL1にそれぞれ置き換えて考えることができる。
また、移相回路１１０Ｌの位相シフト量φ3は、インダクタ１１７と可変抵抗１１６により構成されるＬＲ回路の時定数をＴ1（インダクタ１１７のインダクタンスをＬ、可変抵抗１１６の抵抗値をＲとするとＴ1＝Ｌ／Ｒ）とすると、上述した（６）式に示したφ1と同じとなる。
第２７図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第２図に示した同調回路１の後段の移相回路１３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路１３０Ｌは、第５図に示した移相回路１３０Ｃ内の可変抵抗１３６とキャパシタ１３４からなるＣＲ回路を、インダクタ１３７と可変抵抗１３６からなるＬＲ回路に置き換えた構成を有している。
したがって、第２７図に示す移相回路１３０Ｌの入出力電圧等の関係は、第２８図のベクトル図に示すように、第６図に示した電圧ＶC2を可変抵抗１３６の両端電圧ＶR2に、第６図に示した電圧ＶR2をインダクタ１３７の両端電圧ＶL2にそれぞれ置き換えて考えることができる。
また、移相回路１３０Ｌの位相シフト量φ4は、可変抵抗１３６とインダクタ１３７により構成されるＬＲ回路の時定数をＴ2（可変抵抗１３６の抵抗値をＲ、インダクタ１３７のインダクタンスをＬとするとＴ2＝Ｌ／Ｒ）とすると、上述した（７）式に示したφ2と同じとなる。
このように、第２５図に示した移相回路１１０Ｌおよび第２７図に示した移相回路１３０Ｌのそれぞれは、第３図あるいは第５図に示した移相回路１１０Ｃ、１３０Ｃと等価であり、第２図に示した同調回路１において、前段の移相回路１１０Ｃを第２５図に示した移相回路１１０Ｌに、後段の移相回路１３０Ｃを第２７図に示した移相回路１３０Ｌにそれぞれ置き換えることが可能である。移相回路１１０Ｌ、１３０Ｌを含んで構成した同調回路の同調周波数は、例えば各移相回路１１０Ｌ、１３０Ｌ内のＬＲ回路の時定数の逆数Ｒ／Ｌに比例し、この中でインダクタンスＬは集積化等により小さくすることが容易であるため、２つの移相回路１１０Ｌ、１３０Ｌを含んで構成した同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
なお、第２図に示す移相回路１１０Ｃ、１３０Ｃをそれぞれ、第２５図に示す移相回路１１０Ｌと第２７図に示す移相回路１３０Ｌに置き換えた場合には、可変抵抗１１６および１３６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲ（イクスクルシブ・ノア）ゲートに置き換えたり、第１３図に示した電圧比較器３１、３２のいずれか一方の２つの入力を入れ換える等して制御電圧の変化の方向を反転させる必要がある。
また、第２図に示した同調回路１内の移相回路１１０Ｃ、１３０Ｃのそれぞれを、移相回路１１０Ｌ、１３０Ｌに置き換えた場合には、各移相回路内のオペアンプ１１２あるいは１３２の出力端に接続された分圧回路のうち、いずれか一方の分圧回路を省略してもよい。あるいは、双方の分圧回路を省略し、抵抗１１８および１２０の抵抗比と、抵抗１３８および１４０の抵抗比とを調整することにより、同調回路１の帰還ループで生じる損失を補うようにしてもよい。
また、増幅動作が不要な場合には、後段の移相回路のさらに後段の分圧回路１６０を省略し、後段の移相回路の出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔同調回路の第２の変形例〕
第２９図は、同調回路の第２の変形例を示す回路図である。同図に示す同調回路１Ａは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路２１０Ｃ、２３０Ｃと、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０の抵抗値のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより後段の移相回路２３０Ｃの出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
第２図に示した同調回路１においては、前段の移相回路１１０Ｃ内の抵抗１１８と抵抗１２０の各抵抗値を同じに設定することで、入力される交流信号の周波数が変わったときの振幅変化を抑え、オペアンプ１１２の出力側に抵抗１２１と１２３による分圧回路を接続することで、移相回路１１０Ｃの利得を１より大きな値に設定している。これに対し、第２９図に示す同調回路１Ａに含まれる前段の移相回路２１０Ｃは、移相回路内に分圧回路を設けずに、抵抗１１８′の抵抗値よりも抵抗１２０′の抵抗値を大きく設定することにより、移相回路２１０Ｃの利得を１より大きな値に設定している。
後段の移相回路２３０Ｃについても同様であり、抵抗１３８′の抵抗値よりも抵抗１４０′の抵抗値を大きく設定することで、移相回路２３０Ｃの利得を１より大きな値に設定している。また、移相回路２３０Ｃの出力端子には、帰還抵抗１７０、出力端子１９２および抵抗１７８が接続されている。
なお、第２９図に示す同調回路１Ａでは、後段の移相回路２３０Ｃの出力を直接帰還させているが、後段の移相回路２３０Ｃのさらに後段に分圧回路を接続し、その分圧出力を帰還抵抗１７０を介して帰還させるようにしてもよい。
ところで、上述したように、各抵抗の値を設定して移相回路の利得を１より大きな値にすると、入力される信号の周波数に応じて利得変動が生じる。例えば、前段の移相回路２１０Ｃについて考えると、入力信号の周波数が低い場合には移相回路２１０Ｃはボルテージホロワ回路となるためこのときの利得は１倍となるのに対し、周波数が高い場合には移相回路２１０Ｃは反転増幅器となるためこのときの利得は−ｍ倍（ｍは抵抗１２０′と抵抗１１８′の抵抗比）となり、入力信号の周波数が変化したときに移相回路２１０Ｃの利得も変化して出力信号の振幅変動が生じる。
このような振幅変動は、オペアンプ１１２の反転入力端子に抵抗１１９を接続して、入力信号の周波数が低い場合と高い場合の利得を一致させることにより抑えることができる。具体的には、抵抗１１８′の抵抗値をｒ、抵抗１２０′の抵抗値をｍｒとすると、抵抗１１９の抵抗値をｍｒ／（ｍ−１）に設定することにより、入力信号の周波数が０と無限大のときの移相回路２１０Ｃの各利得を一致させることができる。同様に、移相回路２３０Ｃについてもオペアンプ１３２の反転入力端子に所定の抵抗値を有する抵抗１３９を接続することにより、出力信号の振幅変動を抑えることができる。なお、抵抗１１９および抵抗１３９の一方端がグランドレベル以外の固定電位に接続してもよい。
〔同調回路の第３の変形例〕
第２９図に示す同調回路１Ａでは、移相回路２１０Ｃおよび２３０Ｃ内にＣＲ回路を含む例を説明したが、ＣＲ回路の代わりにＬＲ回路を含む場合にも、同様の移相回路を構成できる。
第３０図は、ＬＲ回路を含む移相回路の構成を示す回路図であり、第２９図に示した同調回路１Ａの前段の移相回路２１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路２１０Ｌは、第２９図に示した前段の移相回路２１０Ｃ内のキャパシタ１１４と可変抵抗１１６からなるＣＲ回路を、可変抵抗１１６とインダクタ１１７からなるＬＲ回路に置き換えた構成を有している。
一方、第３１図はＬＲ回路を含む移相回路の他の構成を示す回路図であり、第２９図に示した同調回路１Ａの後段の移相回路２３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路２３０Ｌは、第２９図に示した後段の移相回路２３０Ｃ内の可変抵抗１３６とキャパシタ１３４からなるＣＲ回路を、インダクタ１３７と可変抵抗１３６からなるＬＲ回路に置き換えた構成を有している。
第３０図に示す移相回路２１０Ｌは第２９図に示した前段の移相回路２１０Ｃと等価であって、第２９図に示した同調回路１Ａの前段の移相回路２１０Ｃを第３０図に示した移相回路２１０Ｌに置き換えることが可能である。同様に、第３１図に示す移相回路２３０Ｌは第２９図に示した後段の移相回路２３０Ｃと等価であって、第２９図に示した同調回路１Ａの後段の移相回路２３０Ｃを第３１図に示した移相回路２３０Ｌに置き換えることが可能である。
２つの移相回路２１０Ｃ、２３０Ｃのそれぞれを移相回路２１０Ｌ、２３０Ｌに置き換えた場合には、同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
なお、第２９図に示す移相回路２１０Ｃ、２３０Ｃをそれぞれ第３０図に示す移相回路２１０Ｌと第３１図に示す移相回路２３０Ｌに置き換えた場合には、可変抵抗１１６および１３６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲ（イクスクルシブ・ノア）ゲートに置き換えたり、第１３図に示した電圧比較器３１、３２のいずれか一方の２つの入力を入れ換える等して制御電圧の変化の方向を反転させる必要がある。
ところで、第２９図に示した同調回路１Ａは、２つの移相回路２１０Ｃ、２３０Ｃのそれぞれに抵抗１１９あるいは１３９を接続することにより、同調周波数を可変したときの振幅変動を防止したが、周波数の可変範囲が狭い場合には振幅変動も少なくなるため上述した抵抗１１９、１３９を取り除いて同調回路を構成することもできる。あるいは、一方の抵抗１１９あるいは１３９のみを取り除いて同調回路を構成することもできる。
〔同調回路の第４の変形例〕
上述した同調回路１、１Ａにおいて、２つの移相回路１１０Ｃ等を含む全域通過回路と帰還抵抗１７０からなる帰還ループのループゲインの損失は、前段の移相回路１１０Ｃ等の入力インピーダンスに起因するものであるから、この入力インピーダンスに起因する損失の発生を抑えるために、前段の移相回路１１０Ｃ等のさらに前段にトランジスタによるホロワ回路を挿入し、帰還される信号をこのホロワ回路を介して前段の移相回路（例えば１１０Ｃや１１０Ｌ等）に入力するようにしてもよい。
第３２図は、ホロワ回路を内部に含む同調回路の一例を示す回路図である。同図に示す同調回路１Ｂは、前段の移相回路１１０Ｃの前段側にトランジスタによるホロワ回路１５０を挿入した点で第２図に示す同調回路１と相違している。なお、第３２図に示すホロワ回路１５０は、いわゆるソースホロワ回路で構成されているが、エミッタホロワ回路で構成してもよい。また、第３２図において、分圧回路１６０の分圧比を１に設定し、あるいはこの分圧回路１６０自体を省略することにより、同調回路全体により増幅動作は行わずに単に同調動作のみを行うようにしてもよい。
このように、前段の移相回路１１０Ｃ等の前段側にトランジスタによるホロワ回路１５０を縦続接続すれば、第２図の同調回路１等と比較して、帰還抵抗１７０および入力抵抗１７４の抵抗値を大きくすることができる。特に、同調回路全体を半導体基板上に集積化するような場合には、帰還抵抗１７０等の抵抗値を小さくしようとすると素子の占有面積を大きくしなければならないため、ある程度抵抗値が大きい方が望ましい。したがって、集積化する場合などは特に、第３２図に示すようなホロワ回路５０を接続するのが有効である。
〔同調回路の第５の変形例〕
第２図に示した同調回路１では、２つの移相回路１１０Ｃと１３０Ｃを合わせた位相シフト量を３６０°としているが、縦続接続された移相回路１１０Ｃと１３０Ｃに、位相をシフトさせない非反転回路を接続して同調回路を構成してもよい。
第３３図は、２つの移相回路の前段に非反転回路３５０を接続した同調回路１Ｃの構成を示す回路図である。同図に示すように、同調回路１Ｃは、第３図に示した移相回路１１０Ｃから抵抗１２１および１２３を省いた構成を有する移相回路３１０Ｃと、第５図に示した移相回路１３０Ｃから抵抗１４１および１４３を省いた構成を有する移相回路３３０Ｃと、移相回路３１０Ｃの前段に接続された非反転回路３５０と、抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４からなる加算回路とを含んで構成される。
第３３図に示す移相回路３１０Ｃ、３３０Ｃは、オペアンプ１１２あるいは１３２の出力端子に分圧回路が接続されていない点以外が第３図に示した各移相回路１１０Ｃ、１３０Ｃと同じ構成を有しており、伝達関数や位相シフト量も移相回路１１０Ｃ、１３０Ｃと同じである。ただし、（２）式においてａ1＝１、（３）式においてａ2＝１となる。
非反転回路３５０は、非反転入力端子に交流信号が入力され反転入力端子が抵抗３５４を介して接地されたオペアンプ３５２と、このオペアンプ３５２の反転入力端子と出力端子との間に接続された抵抗３５６とにより構成されている。オペアンプ３５２は、２つの抵抗３５４、３５６の抵抗比によって定まる所定の増幅度を有する。
移相回路３１０Ｃは、抵抗１１８および１２０の各抵抗値が同じであるため、利得が１となる。同様に、移相回路３３０Ｃも抵抗１３８および１４０の各抵抗値が同じであるため、利得が１となる。したがって、上述した同調回路１Ｃでは、各移相回路で利得を稼ぐ代わりに、上述した非反転回路３５０の利得を１より大きな値に設定している。
このような構成を有する非反転回路３５０は、入力信号の位相を変えずに出力しており、利得を調整することにより、分圧回路１６０による信号振幅の減衰や帰還ループで生じる損失を補うことが容易となる。また、非反転回路３５０は、上述したトランジスタによるホロワ回路と同様に、前段の移相回路３１０Ｃの前段側に接続されたバッファとしても機能する。
なお、第３３図に示す非反転回路３５０は、第２図や第２９図に示した同調回路１、１Ａの前段等に接続してもよい。
〔同調回路の第６の変形例〕
上述した各同調回路１、１Ａ、１Ｂ、１Ｃは、２つの移相回路による移相シフト量の合計が３６０°となる周波数で所定の同調動作を行っていたが、基本的に同じ動作を行う２つの移相回路を組み合わせて同調回路を構成することにより、２つの移相回路による位相シフト量の合計が１８０°となる周波数で所定の同調動作を行うようにしてもよい。
第３４図は同調回路の第６の変形例を示す回路図であって、第３３図の後段の移相回路３３０Ｃの代わりに移相回路３１０Ｃを接続し、非反転回路３５０の代わりに位相反転回路３８０を接続したものである。
位相反転回路３８０は、入力される交流信号が抵抗３８４を介して反転入力端子に入力されるとともに非反転入力端子が接地されたオペアンプ３８２と、このオペアンプ３８２の反転入力端子と出力端子との間に接続された抵抗３８６とにより構成されている。抵抗３８４を介してオペアンプ３８２の反転入力端子に交流信号が入力されると、オペアンプ３８２の出力端子からは位相が反転した逆相の信号が出力され、この逆相の信号が前段の移相回路３１０Ｃに入力される。また、この位相反転回路３８０は、２つの抵抗３８４、３８６の抵抗比によって定まる所定の増幅度を有しており、抵抗３８４の抵抗値より抵抗３８６の抵抗値を大きくすることにより１より大きな利得が得られる。
ところで、上述したように、移相回路３１０Ｃは入力信号の周波数ωが０から∞まで変化するに従って、入力電圧Ｅiを基準として時計回り方向に１８０°から３６０°まで位相がシフトする。２つの移相回路３１０Ｃ内のＣＲ回路の時定数が同じ（これをＴとおく）である場合には、ω＝１／Ｔの周波数では２つの移相回路３１０Ｃのそれぞれにおける位相シフト量が２７０°となる。したがって、２つの移相回路３１０Ｃの全体によって位相が２７０°×２＝５４０°（＝１８０°）シフトされ、しかも２つの移相回路３１０Ｃの前段に接続された位相反転回路３８０によって位相が反転されるため、全体として、位相が一巡して位相シフト量が３６０°となる信号が後段の移相回路３１０Ｃ′から出力される。
また、第３４図に示す同調回路１Ｄでは、各移相回路で利得を稼ぐ代わりに、上述した位相反転回路３８０の利得を１より大きな値に設定しており、分圧回路１６０による信号振幅の減衰や帰還ループで生じる損失を補うことが容易となる。
〔同調回路の第７の変形例〕
第３４図に示した同調回路１Ｄは、移相回路３１０Ｃを縦続接続する例を示したが、第３３図に示した移相回路３３０Ｃを縦続接続した場合も同調動作を行わせることができる。
第３５図は、同調回路の第７の変形例を示す回路図である。同図に示す同調回路１Ｅは、第３４図の移相回路３１０Ｃの代わりに、移相回路３３０Ｃを縦続接続したものである。
ところで、上述したように、移相回路３３０Ｃは、入力信号の周波数ωが０から∞まで変化するに従って、入力電圧Ｅiを基準として時計回り方向に０°から１８０°まで位相がシフトする。２つの移相回路３３０Ｃ内のＣＲ回路の時定数が同じ（これをＴとおく）である場合には、ω＝１／Ｔの周波数では、２つの移相回路３３０Ｃのそれぞれにおける位相シフト量が９０°となる。したがって、２つの移相回路３３０Ｃの全体によって位相が１８０°シフトされ、しかも２つの移相回路３３０Ｃの前段に接続された位相反転回路３８０によって位相が反転されるため、全体として、位相が一巡して位相シフト量が３６０°となる信号が後段の移相回路３３０Ｃから出力される。
また、第３４図に示した同調回路１Ｄと同様に、上述した同調回路１Ｅでは、各移相回路で利得を稼ぐ代わりに、上述した位相反転回路３８０の利得を１より大きな値に設定しており、分圧回路１６０による信号振幅の減衰や帰還ループで生じる損失を補うことが容易となる。
また、第３３図〜第３５図に示した同調回路１Ｃ、１Ｄ、１Ｅは、いずれも２つの移相回路をＣＲ回路を含んで構成したが、ＬＲ回路を含んで構成するようにしてもよい。例えば、第３３図に示した同調回路１Ｃにおいて、前段の移相回路３１０Ｃを第２５図に示した移相回路１１０Ｌから分圧回路を省略した移相回路に置き換えるとともに、後段の移相回路３３０Ｃを第２７図に示した移相回路１３０Ｌから分圧回路を省略した移相回路に置き換えてもよい。
なお、第３３図〜第３５図に示した同調回路１Ｃ、１Ｄ、１Ｅにおいて、信号振幅の増幅を行わずに同調動作のみを行わせたい場合には、分圧回路１６０を省略すればよい。また、２つの移相回路内のオペアンプの少なくとも一方の出力端に分圧回路を接続してもよい。例えば、第３３図の同調回路１Ｃにおいて、前段の移相回路３１０Ｃ内のオペアンプ１１２の出力端と、後段の移相回路３３０Ｃ内のオペアンプ１３２の出力端にそれぞれ分圧回路を接続すれば、第２図に示した同調回路１内の前段の移相回路１１０Ｃのさらに前段に非反転回路３５０を接続した構成と同じになる。
ところで、第３３図〜第３５図に示した同調回路１Ｃ、１Ｄ、１Ｅ等は、２つの移相回路と非反転回路、あるいは２つの移相回路と位相反転回路によって構成されており、接続された３つの回路の全体によって所定の周波数において合計の位相シフト両を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、３つの回路をどのような順序で接続するかはある程度の自由度があり、必要に応じて接続順序を決めることができる。
〔同調回路の第８の変形例〕
上述した同調回路の第１〜第７の変形例はいずれも、移相回路の内部にオペアンプを含んでいるが、オペアンプの代わりにトランジスタを用いて移相回路を構成することも可能である。
第３６図に示す同調回路１Ｆは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路４１０Ｃ、４３０Ｃと、移相回路４３０Ｃの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路４５０と、非反転回路４５０の後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
帰還抵抗１７０と直列に接続されたキャパシタ１７２、および入力抵抗１７４と入力端子１９０との間に挿入されたキャパシタ１７６はともに直流電流を阻止するためのものであり、そのインピーダンスは動作周波数において極めて小さく、すなわち大きな静電容量を有している。
第３７図は、第３６図に示した前段の移相回路４１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路４１０Ｃは、ゲートが入力端１２２に接続されたＦＥＴ４１２と、このＦＥＴ４１２のソース・ドレイン間に直列に接続されたキャパシタ４１４および可変抵抗４１６と、ＦＥＴ４１２のドレインと正電源との間に接続された抵抗４１８と、ＦＥＴ４１２のソースとアースとの間に接続された抵抗４２０とを含んで構成されている。なお、ＦＥＴ４１２および後述するＦＥＴ４３２は、少なくとも一方をバイポーラトランジスタに置き替えるようにしてもよい。
ここで、上述したＦＥＴ４１２のソースおよびドレインに接続された２つの抵抗４１８、４２０の抵抗値はほぼ等しく設定されており、入力端１２２に印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ４１２のソースから、位相が反転した（位相が１８０°シフトした）信号がＦＥＴ４１２のドレインからそれぞれ出力されるようになっている。
なお、第３６図に示した移相回路４１０内の抵抗４２６は、ＦＥＴ４１２に適切なバイアス電圧を印加するためのものである。また、可変抵抗４１６は、例えば第３７図に示すように、接合型のＦＥＴのソース・ドレイン間に形成されるチャンネルを抵抗体として用いており、ゲート電圧を可変することにより抵抗値をある範囲で任意に変化させることができる。
このような構成を有する移相回路４１０Ｃにおいて、所定の交流信号が入力端１２２に入力されると、すなわちＦＥＴ４１２のゲートに所定の交流電圧（入力電圧）が印加されると、ＦＥＴ４１２のソースにはこの入力電圧と同相の交流電圧が現れ、反対にＦＥＴ４１２のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにＥiとする。
このＦＥＴ４１２のソース・ドレイン間には可変抵抗４１６とキャパシタ４１４により構成される直列回路（ＣＲ回路）が接続されている。したがって、ＦＥＴ４１２のソースおよびドレインに現れる電圧のそれぞれを可変抵抗４１６あるいはキャパシタ４１４を介して合成した信号が出力端１２４から出力される。
第３８図は、前段の移相回路４１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
ＦＥＴ４１２のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がＥiの交流電圧が現れるため、ソース・ドレイン間の電位差（交流成分）は２Ｅiとなる。また、キャパシタ４１４の両端に現れる電圧ＶC1と可変抵抗４１６の両端に現れる電圧ＶR1とは互いに９０°位相がずれており、これらをベクトル的に合成したものが、ＦＥＴ４１２のソース・ドレイン間の電圧２Ｅiに等しくなる。
したがって、第３８図に示すように、電圧Ｅiの２倍を斜辺とし、キャパシタ４１４の両端電圧ＶC1と可変抵抗４１６の両端電圧ＶR1とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、第３８図に示す半円の円周に沿ってキャパシタ４１４の両端電圧ＶC1と可変抵抗４１６の両端電圧ＶR1とが変化する。
ところで、キャパシタ４１４と可変抵抗４１６の接続点とグランドレベルとの電位差を出力電圧Ｅoとして取り出すものとすると、この出力電圧Ｅoは、第３８図に示した半円においてその中心点を始点とし、電圧ＶC1と電圧ＶR1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅiに等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
また、第３８図から明らかなように、電圧ＶR1と電圧ＶC1とは円周上で直角に交わるため、理論的にはＦＥＴ４１２のゲートに印加される入力電圧と電圧ＶR1との位相差は、周波数がωが０から∞まで変化するに従って、入力電圧と同相の電圧Ｅiを基準として時計回り方向に２７０°から３６０°まで変化する。そして、移相回路４１０Ｃ全体の位相シフト量φ5は、周波数に応じて１８０°から３６０°まで変化する。しかも、可変抵抗４１６の抵抗値を可変することにより、位相シフト量φ5を変化させることができる。
また、第３７図に示した移相回路４１０Ｃの伝達関数は、キャパシタ４１４と可変抵抗４１６からなるＣＲ回路の時定数をＴ1（キャパシタ４１４の静電容量をＣ、可変抵抗４１６の抵抗値をＲとするとＴ1＝ＣＲ）とすると、（２）式に示したＫ2をそのまま適用でき（ただし、ａ1＜１）、第３８図に示す位相シフト量φ5も上述した（６）式に示したφ1と同じになる。
同様に、第３９図は第３６図に示した後段の移相回路４３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路４３０Ｃは、ゲートが入力端１４２に接続されたＦＥＴ４３２と、このＦＥＴ４３２のソース・ドレイン間に直列に接続されたキャパシタ４３４および可変抵抗４３６と、ＦＥＴ４３２のドレインと正電源との間に接続された抵抗４３８と、ＦＥＴ４３２のソースとアースとの間に接続された抵抗４４０とを含んで構成されている。
第３７図に示した移相回路４１０Ｃと同様に、第３９図に示したＦＥＴ４３２のソースおよびドレインに接続された２つの抵抗４３８、４４０の抵抗値はほぼ等しく設定されており、入力端１４２に印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ４３２のソースから、位相が反転した信号がＦＥＴ４３２のドレインからそれぞれ出力されるようになっている。
なお、第３６図に示した移相回路４３０Ｃ内の抵抗４４６は、ＦＥＴ４３２に適切なバイアス電圧を印加するためのものである。また、移相回路４３０Ｃの入力側に設けられたキャパシタ１４８は、移相回路４１０Ｃの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが移相回路４３０Ｃに入力される。
このような構成を有する移相回路４３０Ｃにおいて、所定の交流信号が入力端１４２に入力されると、すなわちＦＥＴ４３２のゲートに所定の交流電圧（入力電圧）が印加されると、ＦＥＴ４３２のソースにはこの入力電圧と同相の交流電圧が現れ、反対にＦＥＴ４３２のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにＥiとする。
このＦＥＴ４３２のソース・ドレイン間にはキャパシタ４３４と可変抵抗４３６とにより構成される直列回路（ＣＲ回路）が接続されている。したがって、ＦＥＴ４３２のソースおよびドレインに現れる電圧のそれぞれをキャパシタ４３４あるいは可変抵抗４３６を介して合成した信号が出力端１４４から出力される。
第４０図は、後段の移相回路４３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
ＦＥＴ４３２のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がＥiの交流電圧が現れるため、ソース・ドレイン間の電位差は２Ｅiとなる。また、可変抵抗４３６の両端に現れる電圧ＶR2とキャパシタの両端に現れる電圧ＶC2とは互いに９０°位相がずれており、これらをベクトル的に加算したものが、ＦＥＴ４３２のソース・ドレイン間の電位差２Ｅiに等しくなる。
したがって、第４０図に示すように、電圧Ｅiの２倍を斜辺とし、可変抵抗４３６の両端電圧ＶR2とキャパシタ４３４の両端電圧ＶC2とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、第４０図に示す半円の円周に沿って可変抵抗４３６の両端電圧ＶR2とキャパシタ１３４の両端電圧ＶC2とが変化する。
可変抵抗４３６とキャパシタ４３４の接続点とグランドレベルとの電位差を出力電圧Ｅoとして取り出すものとすると、この出力電圧Ｅoは、第４０図に示した半円においてその中心点を始点とし、電圧ＶR2と電圧ＶC2とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅiに等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
また、第４０図から明らかなように、電圧ＶR2と電圧ＶC2とは円周上で直角に交わるため、理論的にはＦＥＴ４３２のゲートに印加される入力電圧と電圧ＶC2との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、移相回路４３０Ｃ全体の位相シフト量φ6は、周波数に応じて０°から１８０°まで変化する。
また、第３７図に示した移相回路４３０Ｃの伝達関数は、キャパシタ４３４と可変抵抗４３６からなるＣＲ回路の時定数をＴ2（キャパシタ４３４の静電容量をＣ、可変抵抗の抵抗値をＲとするとＴ2＝ＣＲ）とすると、（３）式に示したＫ３をそのまま適用でき（ただし、ａ2＜１）、第４０図に示す位相シフト量φ6も上述した（７）式に示したφ2と同じになる。
このようにして、２つの移相回路４１０Ｃ、４３０Ｃのそれぞれにおいて位相が所定量シフトされ、第３８図および第４０図に示すように、所定の周波数において２つの移相回路４１０Ｃ、４３０Ｃ全体により位相シフト量の合計が３６０°となる信号が出力される。
また、第３６図に示した非反転回路４５０は、ドレインと正電源との間に抵抗４５４が、ソースとアースとの間に抵抗４５６がそれぞれ接続されたＦＥＴ４５２と、ベースがＦＥＴ４５２のドレインに接続されているとともにコレクタが抵抗４６０を介してＦＥＴ４５２のソースに接続されたトランジスタ４５８と、ＦＥＴ４５２に適切なバイアス電圧を印加するための抵抗４６２とを含んで構成されている。なお、第３６図に示した非反転回路４５０の前段に設けられたキャパシタ１６４は、後段の移相回路４３０Ｃの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが非反転回路４５０に入力される。
ＦＥＴ４５２は、ゲートに交流信号が入力されると、逆相の信号をドレインから出力する。また、トランジスタ４５８は、ベースにこの逆相の信号が入力されると、さらに位相を反転した信号、すなわちＦＥＴ４５２のゲートに入力された信号の位相を基準に考えると同相の信号をコレクタから出力し、この同相の信号が非反転回路４５０から出力される。
この非反転回路４５０の出力は、出力端子１９２から同調回路１Ｆの出力として取り出されるとともに、この非反転回路４５０の出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して前段の移相回路４１０Ｃの入力側に帰還されている。そして、この帰還された信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路４１０Ｃの入力端（第３７図に示した入力端１２２）に印加されている。
また、上述した非反転回路４５０の利得は、上述した抵抗４５４、４５６、４６０の各抵抗値によって決まり、これら各抵抗の抵抗値を調整することにより、第３６図に示した２つの移相回路４１０Ｃ、４３０Ｃあるいは分圧回路１６０による減衰や帰還ループで生じる損失を補い、かつ同調回路全体のループゲインが１以下になるように設定されている。
また、同調回路１の出力端子１９２からは、分圧回路１６０に入力される前の非反転回路４５０の出力信号が取り出されているため、同調回路１Ｆ自体に利得を持たせることができ、同調動作と同時に信号振幅の増幅が可能となる。
〔同調回路の第９の変形例〕
第３６図に示した同調回路は、各移相回路４１０Ｃ、４３０Ｃの内部にＣＲ回路を含んでいるが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調回路を構成することも可能である。
第４１図は、ＬＲ回路を含む移相回路の構成を示す回路図であり、第３６図に示した同調回路１Ｆの前段の移相回路４１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路４１０Ｌは、第３６図に示した前段の移相回路４１０Ｃ内のキャパシタ４１４と可変抵抗４１６からなるＣＲ回路を、可変抵抗４１６とインダクタ４１７からなるＬＲ回路に置き換えた構成を有しており、抵抗４１８と抵抗４２０の各抵抗値が同じ値に設定されている。なお、インダクタ４１７とＦＥＴ４１２のドレインとの間に挿入されたキャパシタ４１９は直流電流阻止用である。
上述した移相回路４１０Ｌの入出力電圧等の関係は、第４２図のベクトル図に示すように、第３８図に示した電圧ＶC1を可変抵抗４１６の両端電圧ＶR1に、第３８図に示した電圧ＶR1をインダクタ４１７の両端電圧ＶL1にそれぞれ置き換えて考えることができる。
また、第４１図に示した移相回路４１０Ｌの伝達関数は、インダクタ４１７と可変抵抗４１６からなるＬＲ回路の時定数をＴ1（インダクタ４１７のインダクタンスをＬ、可変抵抗４１６の抵抗値をＲとするとＴ1＝Ｌ／Ｒ）とすると、（２）式に示したＫ2をそのまま適用でき（ただしａ1＜１）、第４２図に示す位相シフト量φ7も上述した（６）式に示したφ1と同じになる。
したがって、第４１図に示す移相回路４１０Ｌは、第３７図に示した移相回路４１０Ｃと基本的に等価であり、第３７図に示した移相回路４１０Ｃを第４１図に示した移相回路４１０Ｌに置き換えることができる。
第４３図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第３６図に示した同調回路１Ｆの後段の移相回路４３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路４３０Ｌは、第３９図に示した後段の移相回路４３０Ｃ内のキャパシタ４３４と可変抵抗４３６からなるＣＲ回路を、可変抵抗４３６とインダクタ４３７からなるＬＲ回路に置き換えた構成を有しており、抵抗４３８と抵抗４４０の各抵抗値は同じ値に設定されている。なお、可変抵抗４３６とＦＥＴ４３２のドレインとの間に挿入されたキャパシタ４３９は直流電流阻止用である。
上述した移相回路４３０Ｌの入出力電圧等の関係は、第４４図のベクトル図に示すように、第４０図に示した電圧ＶR2をインダクタ４３７の両端電圧ＶL2に、第４０図に示した電圧ＶC2を可変抵抗４３６の両端電圧ＶR2にそれぞれ置き換えて考えることができる。
また、第４３図に示した移相回路４３０Ｌの伝達関数は、可変抵抗４３６とインダクタ４３７からなるＬＲ回路の時定数をＴ2（可変抵抗４３６の抵抗値をＲ、インダクタ４３７のインダクタンスをＬとするとＴ2＝Ｌ／Ｒ）とすると、（３）式に示したＫ3をそのまま適用でき（ただし、ａ2＜１）、第４４図に示す位相シフト量φ8も上述した（７）式に示したφ2と同じになる。
したがって、第４３図に示す移相回路４３０Ｌは、第３９図に示した移相回路４３０Ｃと基本的に等価であり、第３９図に示した移相回路４３０Ｃを第４３図に示した移相回路４３０Ｌに置き換えることができる。
このように、第３６図に示した２つの移相回路４１０Ｃおよび４３０Ｃの両方を第４１図、第４３図に示した移相回路４１０Ｌ、４３０Ｌに置き換えることができ、同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
なお、第３６図に示す移相回路４１０Ｃ、４３０Ｃをそれぞれ第４１図に示す移相回路４１０Ｌと第４３図に示す移相回路４３０Ｌに置き換えた場合には、可変抵抗４１６および４３６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲ（イクスクルシブ・ノア）ゲートに置き換えたり、第１３図に示した電圧比較器３１、３２のいずれか一方の２つの入力を入れ換える等して制御電圧の変化の方向を反転させる必要がある。
また、第３６図に示した移相回路４１０Ｃ、４３０Ｃをそれぞれ移相回路４１０Ｌ、４３０Ｌに置き換えた場合に、分圧回路１６０を省略して後段の移相回路の出力を直接前段側に帰還してもよい。あるいは分圧回路１６０内の抵抗１６２を取り除いて抵抗１６４だけにしてもよい。分圧回路１６０を省略した場合、あるいは抵抗１６２を取り除いた場合には、同調動作のみを行うことができる。
〔同調回路の第１０の変形例〕
第４５図は、同調回路の他の変形例を示す回路図である。同図に示す同調回路１Ｇは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路４１０Ｃと、後段の移相回路４１０Ｃの出力信号の位相をさらに反転する位相反転回路４８０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより位相反転回路４８０から出力される信号（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
各移相回路４１０Ｃは、その詳細構成および入出力の位相関係は第３７図および第３８図を用いて説明した通りであり、例えばキャパシタ４１４と可変抵抗４１６からなるＣＲ回路の時定数をＴ1とすると、ω＝１／Ｔ1の周波数における位相シフト量φ5は時計回り方向（位相遅れ方向）に２７０°となる。
したがって、２つの移相回路４１０Ｃの全体による位相遅れ方向の位相シフト量の合計が所定の周波数において、φ5＋φ5＝２７０°＋２７０°＝５４０°（＝１８０°）となる。
また、位相反転回路４８０は、ドレインと正電源との間に抵抗４８４が、ソースとアースとの間に抵抗４８６がそれぞれ接続されたＦＥＴ４８２と、ＦＥＴ４８２のゲートに所定のバイアス電圧を印加する抵抗４８８とを含んで構成されている。ＦＥＴ４８２のゲートに交流信号が入力されると、ＦＥＴ４８２のドレインからは位相を反転した逆相の信号が出力される。また、この位相反転回路４８０は、２つの抵抗４８４、４８６の抵抗比によって定まる所定の利得を有する。
このように、所定の周波数において、２つの移相回路４１０Ｃによって位相が１８０°シフトされ、さらに後段に接続された位相反転回路４８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。したがって、位相反転回路４８０の出力を帰還抵抗１７０を介して前段の移相回路４１０Ｃの入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、位相反転回路４８０の利得を調整することにより、第２図に示した同調回路１と同様の同調動作が行われる。
なお、第４５図に示した同調回路１Ｇにおいては、位相反転回路４８０の出力を直接帰還抵抗１７０を介して帰還させたが、第３６図に示す同調回路１Ｆと同様に、この位相反転回路４８０の後段に分圧回路１６０を接続して分圧出力を帰還させてもよい。
〔同調回路の第１１の変形例〕
第４６図は、同調回路の他の変形例を示す回路図であり、第４５図とは反対に第３６図に示す後段の移相回路４３０Ｃを含んで構成されている。
第４６図に示す同調回路１Ｈは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路４３０Ｃと、後段の移相回路４３０Ｃの出力信号の位相をさらに反転する位相反転回路４８０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより位相反転回路４８０から出力される信号（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
各移相回路４３０Ｃは、その詳細構成および入出力の位相関係は第３９図および第４０図を用いて説明した通りであり、例えばキャパシタ４３４と可変抵抗４３６からなるＣＲ回路の時定数をＴ2とすると、ω＝１／Ｔ2の周波数における位相シフト量φ6は時計回り方向（位相遅れ方向）に９０°となる。
したがって、所定の周波数において、２つの移相回路４３０Ｃによって位相が１８０°シフトされ、さらに後段に接続された位相反転回路４８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。このため、位相反転回路４８０の出力を帰還抵抗１７０を介して前段の移相回路４３０Ｃの入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、位相反転回路４８０の利得を調整することにより、第２図に示した同調回路１と同様の同調動作が行われる。
なお、第３６図に示した同調回路１Ｆと同様に、第４６図に示した同調回路１Ｈにおいても、位相反転回路４８０の後段に分圧回路１６０を接続して同調と同時に増幅を行うようにしてもよい。
ところで、上述した各種の同調回路１Ｆ、１Ｇ、１Ｈ等は、２つの移相回路と非反転回路あるいは２つの移相回路と位相反転回路によって構成されており、接続された３つの回路の全体によって所定の周波数において合計の位相シフト量を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、３つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
また、上述した第４５図および第４６図に示す同調回路１Ｇ、１Ｈでは、移相回路内部にＣＲ回路を含む例を示したが、ＬＲ回路を内部に含む移相回路を縦続接続して同調回路を構成してもよい。例えば、第４５図に示す同調回路１Ｇの２つの移相回路４１０Ｃの代わりに第４１図に示す移相回路４１０Ｌを接続してもよい。あるいは、第４６図に示す同調回路１Ｈの２つの移相回路４３０Ｃの代わりに第４３図に示す移相回路４３０Ｌを接続してもよい。
ただし、ＣＲ回路を含む移相回路をＬＲ回路を含む移相回路に置き換えた場合には、可変抵抗４１６および４３６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲ（イクスクルシブ・ノア）ゲートに置き換えたり、第１３図に示した電圧比較器３１、３２のいずれか一方の２つの入力を入れ換える等して制御電圧の変化の方向を反転させる必要がある。
なお、上述した同調回路１Ｆ、１Ｇ、１Ｈでは、ＦＥＴ４１２あるいはＦＥＴ４３２を用いて移相回路を構成しているが、ＦＥＴの代わりにバイポーラトランジスタを用いて移相回路を構成してもよい。
〔同調回路の第１２の変形例〕
第４７図は、同調回路の第１２の変形例を示す回路図である。同図に示す同調回路１Ｊは、入力される交流信号の位相を変えずに出力する非反転回路５５０と、それぞれが入力信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路５１０Ｃ、５３０Ｃと、後段の移相回路５３０Ｃのさらに後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
なお、非反転回路５５０は、バッファ回路として機能するものであり、前段の移相回路５１０Ｃと上述した加算回路とを直接接続した場合に生じる信号の損失等を防止するために設けられている。非反転回路５５０は、例えばエミッタホロワ回路やソースホロワ回路等により構成されている。なお、直接接続した場合の損失等を最小限に抑えるように帰還抵抗１７０等の各素子の素子定数を選定した場合には、この非反転回路５５０を省略して同調回路を構成してもよい。
第４８図は、第４７図に示した前段の移相回路５１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路５１０Ｃは、２入力の差分電圧を所定の増幅度で増幅して出力する差動増幅器５１２と、入力端１２２に入力された信号の位相を所定量シフトさせて差動増幅器５１２の非反転入力端子に入力するキャパシタ５１４および可変抵抗５１６と、入力端１２２に入力された信号の位相を変えずにその電圧レベルを約１／２に分圧して差動増幅器５１２の反転入力端子に入力する抵抗５１８および５２０とを含んで構成されている。
上述した可変抵抗５１６は、例えば第４８図に示すように、接合型にＦＥＴのソース・ドレイン間に形成されるチャネルを抵抗体として用いており、ゲート電圧を可変することにより抵抗値をある範囲で任意に変化させることができる。
第４８図に示す入力端１２２に所定の交流信号が入力されると、差動増幅器５１２の反転入力端子には、入力端１２２に印加される電圧Ｅiを抵抗５１８と抵抗５２０とによって約１／２に分圧した電圧が印加される。
一方、入力信号が入力端１２２に入力されると、差動増幅器５１２の非反転入力端子には、キャパシタ５１４と可変抵抗５１６の接続点に現れる信号が入力される。キャパシタ５１４と可変抵抗５１６により構成されるＣＲ回路の一方端には入力信号が入力されているため、入力信号の位相をこのＣＲ回路によって所定量シフトした信号の電圧が差動増幅器５１２の非反転入力端子には印加される。差動増幅器５１２は、このようにして２つの入力端子に印加される電圧の差分を所定の増幅度で増幅した信号を出力する。
第４９図は、第４８図に示す移相回路５１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
同図に示すように、可変抵抗５１６の両端に現れる電圧ＶR1とキャパシタ５１４の両端に現れる電圧ＶC1は、互いに位相が９０°ずれており、これらをベクトル的に加算したものが入力電圧Ｅiとなる。したがって、入力信号の振幅が一定で周波数のみが変化した場合には、第４９図に示す半円の円周に沿って可変抵抗５１６の両端電圧ＶR1とキャパシタ５１４の両端電圧ＶC1とが変化する。
また、差動増幅器５１２の非反転入力端子に印加される電圧（可変抵抗５１６の両端電圧ＶR1）から反転入力端子に印加される電圧（抵抗５２０の両端電圧Ｅi／２）をベクトル的に減算したものが差分電圧Ｅo′となる。この差分電圧Ｅo′は、第４９図に示した半円において、その中心点を始点とし、電圧ＶR1と電圧ＶC1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅi／２に等しくなる。
差動増幅器５１２の出力電圧Ｅoはこの差分電圧Ｅo′を所定の増幅度で増幅したものとなる。したがって、上述した移相回路５１０Ｃにおいて、出力電圧Ｅoは入力信号の周波数によらず一定であって、全域通過回路として動作する。
また、第４９図から明らかなように、電圧ＶR1と電圧ＶC1とは円周上で直角に交わるため、入力電圧Ｅiと電圧ＶR1との位相差は、周波数ωが０から∞まで変化するに従って、入力電圧Ｅiを基準として時計回り方向（位相遅れ方向）に２７０°から３６０°まで変化する。そして、移相回路５１０Ｃ全体の位相シフト量φ9は、周波数に応じて、１８０°から３６０°まで変化する。
同様に、第５０図は第４７図に示した後段の移相回路５３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路５３０Ｃは、２入力の差分電圧を所定の増幅度で増幅して出力する差動増幅器５３２と、入力端１４２に入力された信号の位相を所定量シフトさせて差動増幅器５３２の非反転入力端子に入力する可変抵抗５３６およびキャパシタ５３４と、入力端１４２に入力された信号の位相を変えずにその電圧レベルを約１／２に分圧して差動増幅器５３２の反転入力端子に入力する抵抗５３８および５４０とを含んで構成されている。
第５０図に示した入力端１４２に所定の交流信号が入力されると、差動増幅器５３２の反転入力端子には、入力端１４２に印加される電圧Ｅiを抵抗５３８と抵抗５４０とによって約１／２に分圧した電圧が印加される。
一方、入力信号が入力端１４２に入力されると、差動増幅器５３２の非反転入力端子には、可変抵抗５３６とキャパシタ５３４の接続点に現れる信号が入力される。可変抵抗５３６とキャパシタ５３４により構成されるＣＲ回路の一方端には入力信号が入力されているため、入力信号の位相をこのＣＲ回路によって所定量シフトした信号の電圧が差動増幅器５３２の非反転入力端子には印加される。差動増幅器５３２は、このようにして２つの入力端子に印加される電圧の差分を所定の増幅度で増幅した信号を出力する。
第５１図は、移相回路５３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
同図に示すように、キャパシタ５３４の両端に現れる電圧ＶC2と可変抵抗５３６の両端に現れる電圧ＶR2は、互いに位相が９０°ずれており、これらをベクトル的に加算したものが入力電圧Ｅiとなる。したがって、入力信号の振幅が一定で周波数のみが変化した場合には、第５１図に示す半円の円周に沿ってキャパシタ５３４の両端電圧ＶC2と可変抵抗５３６の両端電圧ＶR2とが変化する。
また、差動増幅器５３２の非反転入力端子に印加される電圧（キャパシタ５３４の両端電圧ＶC2）から反転入力端子に印加される電圧（抵抗５４０の両端電圧Ｅi／２）をベクトル的に減算したものが差分電圧Ｅo′となる。この差分電圧Ｅo′は、第５１図に示した半円において、その中心点を始点とし、電圧ＶC2と電圧ＶR2とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅi／２に等しくなる。
差動増幅器５３２の出力電圧Ｅoはこの差分電圧Ｅo′を所定の増幅度で増幅したものとなる。したがって、上述した移相回路５３０Ｃにおいて、出力電圧Ｅoは入力信号の周波数によらず一定であって、全域通過回路として動作する。
また、第５１図から明らかなように、電圧ＶC2と電圧ＶR2とは円周上で直角に交わるため、入力電圧Ｅiと電圧ＶC2との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、位相回路５３０Ｃ全体の位相シフト量φ10は周波数に応じて０°から１８０°まで変化する。
このようにして、２つの移相回路５１０Ｃ、５３０Ｃのそれぞれにおいて位相が所定量シフトされ、第４９図および第５１図に示すように、所定の周波数において２つの移相回路５１０Ｃ、５３０Ｃの全体により位相シフト量の合計が３６０°となる信号が出力される。
また、後段の移相回路５３０Ｃの出力は、出力端子１９２から同調回路１Ｊの出力として取り出されるとともに、この移相回路５３０Ｃの出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して非反転回路５５０の入力側に帰還されている。そして、この帰還された信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号が非反転回路５５０を介して前段の移相回路５１０Ｃに入力されている。
また、上述した２つの移相回路５１０Ｃ、５３０Ｃの各利得を調整することにより、第４７図に示した２つの移相回路５１０Ｃ、５３０Ｃ、分圧回路１６０による減衰や帰還ループで生じる損失を補い、かつ同調回路全体のループゲインが１以下になるように設定されている。なお、移相回路５１０Ｃ、５３０Ｃの各利得を調整する代わりに、非反転回路５５０に１以上の利得を持たせ、この値を調整してもよい。
また、同調回路１Ｊの出力端子１９２からは、分圧回路１６０に入力される前の移相回路５３０Ｃの出力が取り出されているため、同調回路１Ｊ自体に利得を持たせることができ、同調動作と同時に信号振幅の増幅が可能となる。
なお、第４７図に示した同調回路において、増幅動作が不要な場合には、分圧回路１６０を省略して移相回路５３０Ｃの出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔同調回路の第１３の変形例〕
第４７図に示した同調回路１Ｊは、各移相回路５１０Ｃ、５３０ＣをＣＲ回路を含んで構成したが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調回路を構成することもできる。
第５２図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第４７図に示した同調回路１Ｊの前段の移相回路５１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路５１０Ｌは、第４８図に示した移相回路５１０Ｃ内のキャパシタ５１４と可変抵抗５１６からなるＣＲ回路を、可変抵抗５１６とインダクタ５１７からなるＬＲ回路に置き換えた構成を有している。なお、インダクタ５１７に直列に接続されたキャパシタ５１９は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
第５３図は、移相回路５１０Ｌの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。同図に示す移相回路５１０Ｌの位相シフト量φ11は、可変抵抗５１６とインダクタ５１７により構成されるＬＲ回路の時定数をＴ1（可変抵抗５１６の抵抗値をＲ、インダクタ５１７のインダクタンスをＬとするとＴ1＝Ｌ／Ｒ）とすると、上述した（６）式に示したφ1と同じとなる。
第５４図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第４７図に示した同調回路１Ｊの後段の移相回路５３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路５３０Ｌは、第５０図に示した移相回路５３０Ｃ内の可変抵抗５３６とキャパシタ５３４からなるＣＲ回路を、インダクタ５３７と可変抵抗５３６からなるＬＲ回路に置き換えた構成を有している。なお、インダクタ５３７に直列に接続されたキャパシタ５３９は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
第５５図は、移相回路５３０Ｌの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。同図に示す移相回路５３０Ｌの位相シフト量φ12は、インダクタ５３７と可変抵抗５３６により構成されるＬＲ回路の時定数をＴ2（インダクタ１３７のインダクタンスをＬ、可変抵抗５３６の抵抗値をＲとするとＴ2＝Ｌ／Ｒ）とすると、上述した（７）式に示したφ2と同じとなる。
なお、第４７図に示す移相回路５１０Ｃ、５３０Ｃをそれぞれ第５２図に示す移相回路５１０Ｌと第５４図に示す移相回路５３０Ｌに置き換えた場合には、可変抵抗５３６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲ（イクスクルシブ・ノア）ゲートに置き換えたり、第１３図に示した電圧比較器３１、３２のいずれか一方の２つの入力を入れ換える等して制御電圧の変化の方向を反転させる必要がある。
このように、第５２図に示した移相回路５１０Ｌおよび第５４図に示した移相回路５３０Ｌのそれぞれは、第４８図あるいは第５０図に示した移相回路５１０Ｃ、５３０Ｃと等価であり、第４７図に示した同調回路１Ｊにおいて、前段の移相回路５１０Ｃを第５２図に示した移相回路５１０Ｌに、後段の移相回路５３０Ｃを第５４図に示した移相回路５３０Ｌにそれぞれ置き換えることが可能である。２つの移相回路５１０Ｃ、５３０Ｃの両方を移相回路５１０Ｌ、５３０Ｌに置き換えた場合には、同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
〔同調回路の第１４の変形例〕
第４７図に示した同調回路１Ｊは、互いに移相方向が異なる２つの移相回路を含んでいるが、基本的に同じ構成を有する２つの移相回路を組み合わせて同調回路を構成することもできる。
第５６図は、同調回路の他の構成を示す回路図である。同図に示す同調回路１Ｋは、入力される交流信号の位相を反転して出力する位相反転回路５８０と、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路５１０Ｃと、後段の移相回路５１０Ｃのさらに後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）との所定の割合で加算する加算回路とを含んで構成されている。
２つの移相回路５１０Ｃの詳細構成および入出力信号の位相関係は第４８図および第４９図を用いて説明した通りであり、所定の周波数において、２つの移相回路５１０Ｃの全体による位相シフト量の合計が１８０°となる。
また、２つの移相回路５１０Ｃの前段に接続された位相反転回路５８０は、入力される交流信号の位相を反転するものであり、例えば、エミッタ接地回路やソース接地回路あるいはオペアンプと抵抗を組み合わせた回路によって実現される。
このように、所定の周波数において、２つの移相回路５１０Ｃによって位相が１８０°シフトされ、さらにその前段に接続された位相反転回路５８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。
また、後段の移相回路５１０Ｃの出力は出力端子１９２から同調回路１Ｋの出力として取り出されるとともに、後段の移相回路５１０Ｃの出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して位相反転回路５８０の入力側に帰還されている。そして、この帰還される信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号が位相反転回路５８０に入力されている。
このように、分圧回路１６０の出力を帰還抵抗１７０を介して位相反転回路５８０の入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、２つの移相回路５１０Ｃの利得を調整して分圧回路１６０や帰還抵抗１７０と入力抵抗１７４の接続部において生じる損失等を補うことにより、第４７図に示した同調回路１Ｊと同様の同調動作および増幅動作を行うことができる。なお、移相回路５１０Ｃの各利得を調整する代わりに、位相反転回路５８０の利得を調整してもよい。
なお、第５６図に示した同調回路１Ｋにおいて、増幅動作が不要な場合には分圧回路１６０を省略し、移相回路５１０Ｃの出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔同調回路の第１５の変形例〕
第５７図は、同調回路の他の変形例を示す回路図であり、第５６図とは反対に第４７図に示す後段の移相回路５３０Ｃを含んで構成されている。
第５７図に示す同調回路１Ｌは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路５３０Ｃと、後段の移相回路５３０Ｃの出力信号の位相をさらに反転する位相反転回路５８０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより位相反転回路５８０から出力される信号（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
各移相回路５３０Ｃの詳細構成および入出力の位相関係は第５０図および第５１図を用いて説明した通りであり、例えばキャパシタ５３４と可変抵抗５３６からなるＣＲ回路の時定数をＴ2とすると、ω＝１／Ｔ2の周波数における位相シフト量φ10は時計回り方向（位相遅れ方向）に９０°となる。したがって、所定の周波数において、２つの移相回路５３０Ｃの全体による位相シフト量の合計は１８０°となる。
このように、上述した２つの移相回路５３０Ｃを用いた場合であっても、所定の周波数において２つの移相回路５３０Ｃによって位相が１８０°シフトされ、さらにその前段に接続された位相反転回路５８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。
したがって、上述した同調回路１Ｌは、分圧回路１６０の出力を帰還抵抗１７０を介して位相反転回路５８０の入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、２つの移相回路５３０Ｃの利得を調整して分圧回路１６０や帰還抵抗１７０と入力抵抗１７４の接続部において生じる損失等を補い、かつ帰還ループのループゲインを１以下に設定することにより、第５６図に示した同調回路１Ｋ等と同様の同調動作および増幅動作を行うことができる。
なお、第５６図、第５７図に示した同調回路１Ｋ、１Ｌは、ＣＲ回路を内部に含む移相回路を縦続接続しているが、両方の移相回路についてＬＲ回路を内部に含んで構成するようにしてもよい。
具体的には、第５６図に示した同調回路１Ｋにおいて、２つの移相回路５１０Ｃを第５２図に示した移相回路５１０Ｌに置き換えてもよい。また、第５７図に示した同調回路１Ｌにおいて、２つの移相回路５３０Ｃを第５４図に示した移相回路５３０Ｌに置き換えてもよい。
ただし、ＣＲ回路を含む移相回路をＬＲ回路に含む移相回路に置き換えた場合には、可変抵抗１１６あるいは１３６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲ（イクスクルシブ・ノア）ゲートに置き換えたり、第１３図に示した電圧比較器３１、３２のいずれか一方の２つの入力を入れ換える等して制御電圧の変化の方向を反転させる必要がある。
ところで、上述した同調回路１Ｊ、１Ｋ、１Ｌは、非反転回路と２つの移相回路あるいは位相反転回路と２つの移相回路を含んで構成されており、接続された３つの回路の全体によって所定の周波数において合計の位相シフト量を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、２つの移相回路のどちらを前段に用いるか、あるいは上述した３つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
上述した各同調回路において、ＣＲ回路を含む移相回路をＬＲ回路を含む移相回路に置き換える場合には、縦続接続された２つの移相回路のうちいずれか一方の移相回路のみを、ＬＲ回路を含む移相回路に置き換えてもよい。ただし、その場合には、前段の移相回路内の可変抵抗１１６の抵抗値の制御方向と、後段の移相回路内の可変抵抗１３６の抵抗値の制御方向とが反対であるため、第１３図に示す分配器５の出力レベルを反転させる等の若干の回路の修正が必要となる。このように、ＣＲ回路を含む移相回路とＬＲ回路を含む移相回路とを縦続接続して同調回路を構成し、同調回路全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
上述した各同調回路では、後段の移相回路の入出力信号間の位相差を検出しているが、前段の移相回路の入出力信号間の位相差を検出してもよい。ただし、その場合には、後段の移相回路の入出力信号間の位相差を検出する場合とは位相シフト量の変化の方向が反対となるため、第１３図に示した位相差検出回路３内のＥＸ−ＯＲゲート３３をＥＸ−ＮＯＲゲートに置き換える等の若干の回路の修正が必要となる。
〔Ｊ．その他の変形例〕
ところで、第１図や第２０図等に示した各種の同調機構は、同調回路を構成する２つの移相回路内の可変抵抗１１６等を接合型のＦＥＴを用いて形成したが、可変抵抗を他の素子で形成するようにしてもよい。
第５８図に示す同調回路１Ｍは、第３図に示した移相回路１１０Ｃ、１３０Ｃ内の可変抵抗１１６、１３６をＭＯＳ型のＦＥＴで形成した可変抵抗１１５、１３５にそれぞれ置き換えたものである。このように、ＭＯＳ型のＦＥＴのソース・ドレイン間に形成されるチャネルを抵抗体として用いることもできる。この場合に、ゲートに印加する制御電圧を変えることによりこのＦＥＴのチャネル抵抗を変化させることができるため、同調回路１の同調周波数をある範囲で任意に変化させることができる。
また、上述した移相回路１１０Ｃ等は、キャパシタ１１４等と直列に接続された可変抵抗１１６等の抵抗値を変化させて位相シフト量を変化させることにより全体の同調周波数を変えるようにしたが、キャパシタ１１４等の静電容量を変化させることにより全体の同調周波数を変えるようにしてもよい。
第５９図は、キャパシタの静電容量を変えることにより全体の同調周波数を変化させるようにした同調回路の構成を示す図である。同図に示す同調回路１Ｎは、第２図に示した移相回路１１０Ｃ、１３０Ｃを元にして構成されているが、第２９図や第４６図等に示す各種の移相回路を元にして構成してもよい。
第５９図において、可変容量ダイオード１２７、１４７に直列に接続されたキャパシタ１２８、１４８は、可変容量ダイオードに逆バイアス電圧を印加する際の直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく、すなわち大きな静電容量を有している。
なお、第５９図に示した同調回路では、可変容量素子として可変容量ダイオードを用いてその静電容量を可変したが、ゲートに印加する制御電圧に応じてそのゲート容量がある範囲で変更可能なＦＥＴを可変容量素子として用いるようにしてもよい。
第６０図は、第２図に示した移相回路１１０Ｃ、１３０Ｃ内の可変抵抗としてＦＥＴ以外の素子を利用した場合の一例を示す回路図である。
第６０図に示す移相回路１１０Ｃ″は、第２図に示した移相回路１１０Ｃ内のＦＥＴを用いて形成された可変抵抗１１６を、ＣｄＳフォトセンサと発光ダイオードからなるＣｄＳフォトカプラ１７７に置き換えた構成を有している。このフォトカプラ１７７に含まれるＣｄＳフォトセンサは、発光ダイオードの発光量が多いほど抵抗値が小さくなる特性を有しているため、このようなＣｄＳフォトカプラ１７７を外部からの制御電流に応じて抵抗値が変更可能な可変抵抗として用いることができる。
同様に、第６０図に示す移相回路１３０Ｃ″は、第２図に示した移相回路１３０Ｃ内のＦＥＴを用いて形成された可変抵抗１３６を、ＣｄＳフォトセンサと発光ダイオードからなるＣｄＳフォトカプラ１７９に置き換えた構成を有している。
第６０図に示す制御電圧発生回路４Ｂは、第１３図に示した制御電圧発生回路４を部分的に変形した構成を有しており、制御電圧発生回路４に対して、可変抵抗４２および抵抗４３を含んで構成されたバイアス回路が取り除かれている点が異なっている。
また、第６０図に示す電圧−電流変換回路２００は、制御電圧発生回路４Ｂの出力である制御電圧が抵抗２０２を介して反転入力端子に入力されるオペアンプ２０４と、可変のバイアス電圧を発生させるために用いる可変抵抗２０６とを含んで構成されている。
オペアンプ２０４は、出力端子と反転入力端子との間に上述したフォトカプラ１７７、１７９内の２つの発光ダイオードが直列に接続されており、非反転入力端子が接地されている。したがって、制御電圧発生回路４Ｂの出力電圧（制御電圧）が定まると、抵抗２０２と可変抵抗２０６の抵抗比によって決まる所定の電流がフォトカプラ１７７、１７９内の各発光ダイオードに流れ、この発光ダイオードと対になるＣｄＳフォトセンサが発光ダイオードの発光量に応じたある一定の抵抗値を有するようになる。
したがって、制御電圧発生回路４Ｂの出力電圧を下げることにより発光ダイオードに流す電流値が小さくなって発光量が少なくなり、ＣｄＳフォトセンサが有する抵抗値が高くなって第６０図に示す同調回路の同調周波数が低くなる。反対に、制御電圧発生回路４Ｂの出力電圧を上げることにより発光ダイオードに流す電流値も大きくなって発光量が多くなり、ＣｄＳフォトセンサが有する抵抗値が低くなって同調回路１の同調周波数が高くなる。この関係は、上述したＦＥＴによって形成した可変抵抗と制御電圧の関係と同じであり、全く同じ制御手順によって同調回路１の同調周波数を入力信号の周波数に一致させることができる。
このように、フォトカプラ１７７、１７９を可変抵抗として用いることによっても上述した実施形態の同調機構を実現する同調回路を構成することができる。フォトカプラ１７７、１７９を可変抵抗として用いた場合には、この可変抵抗の両端電圧等によらず常に一定の抵抗値が得られるため、歪みの少ない同調出力を容易に得ることができる利点がある。但し、フォトカプラ１７７、１７９を含む同調回路１の全体を半導体基板上に集積化することはできないため、フォトカプラ１７７、１７９は単体の部品を接続線等を用いて結線することになる。
また、上述した各同調回路においては、オペアンプを用いた移相回路１１０Ｃ、１３０Ｃによって同調回路１を構成することにより高い安定度を実現することができるが、本実施形態の移相回路１１０Ｃ、１３０Ｃのような使い方をする場合にはオフセット電圧や電圧利得はそれほど高性能なものが要求されないため所定の増幅度を有する差動増幅器を各移相回路内のオペアンプの代わりに使用するようにしてもよい。
第６１図は、オペアンプの構成の中で移相回路の動作に必要な部分を抽出した回路図であり、全体が所定の増幅度を有する差動増幅器として動作する。同図に示す差動増幅器は、ＦＥＴにより構成された差動入力段１００と、この差動入力段１００に定電流を与える定電流回路１０２と、定電流回路１０２に所定のバイアス電圧を与えるバイアス回路１０４と、差動入力段１００に接続された出力アンプ１０６とによって構成されている。同図に示すように、実際のオペアンプに含まれている電圧利得を稼ぐための多段増幅回路を省略して、差動増幅器の構成を簡略化し、広帯域化を図ることができる。このように、回路の簡略化を行うことにより、動作周波数の上限を高くすることができるため、その分この差動増幅器を用いて構成した同調回路１の同調周波数の上限を高くすることができる。
なお、この発明は上述した各種の実施形態に限定されるものではなく、この発明の要旨の範囲内で種々の変形実施が可能である。
例えば、第２図に詳細構成を示した同調回路１は、帰還インピーダンス素子として帰還抵抗１７０を、入力インピーダンス素子として入力抵抗１７４を用いたが、それぞれの素子に入力された信号の位相関係を変えることなく加算できればよいことから、帰還インピーダンス素子および入力インピーダンス素子を抵抗の代わりにキャパシタにより形成したり、抵抗やキャパシタ等を組み合わせてインピーダンスの実数分および虚数分の比を同時に調整しうるようにしてもよい。
また、帰還抵抗１７０と入力抵抗１７４のうち少なくとも一方の抵抗を可変抵抗により構成して、同調増幅器１等における同調帯域幅を可変するようにしてもよい。
また、第２図に示した移相回路１１０Ｃ等では、可変抵抗１１６を１つのＦＥＴによって構成したが、ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続して１つの可変抵抗を構成してもよい。このように、２つのＦＥＴを組み合わせて可変抵抗を構成することにより、ＦＥＴの非線形領域の改善を行うことができるため、同調出力の歪みを少なくすることができる。
産業上の利用可能性
以上のように、本発明の同調制御方式は、同調回路の入力信号の周波数と同調周波数のずれがなくなるように同調回路の同調周波数をフィードバック制御するため、入力信号の周波数に同調周波数を確実に合わせることができる。したがって、同調機構全体を集積化した場合に、製造したチップごとに周波数特性がばらついても同調特性はばらつかなくなる。また、同調周波数を決定する各素子の素子定数が温度等によって変動しても同調周波数は変動しなくなるため、集積化にも適する。Technical field
The present invention relates to a tuning control system that allows only a predetermined frequency signal to pass therethrough.
Background
Various configurations using LC resonance or the like are known as conventional filters or tuning circuits. For example, the intermediate frequency amplifier circuit of a superheterodyne receiver includes a function as a filter. This intermediate frequency amplifier circuit generally achieves a desired frequency characteristic using a plurality of sets of intermediate frequency transformers (IFTs) and capacitors. is doing. For example, in the case of an AM receiver, a center frequency of 455 kHz is set, and a predetermined attenuation is set when it is detuned by 9 kHz from this center frequency. In some cases, a desired frequency characteristic is realized by using a single ceramics filter instead of a plurality of sets of intermediate frequency transformers.
By the way, in the prior art to which the above-described superheterodyne method is applied, an intermediate frequency transformer and a ceramics filter are included in the configuration of an intermediate frequency amplifier circuit that is a tuning filter. It was difficult to do.
The local oscillation circuit combined with the intermediate frequency amplifier circuit is realized by an LC oscillator that uses a local oscillation transformer in a simple one, and is realized by a PLL configuration that uses crystal oscillation when the accuracy is high. In particular, when the local oscillation circuit has a PLL configuration, since it includes a voltage controlled oscillator (VCO) that performs sine wave oscillation, integration is difficult, and a hybrid IC is used in part.
Thus, it is difficult to integrate not only the intermediate frequency amplifier circuit operating as a filter but also the local oscillation circuit that constitutes the tuning mechanism in combination with this, and the entire tuning mechanism must be integrated. There is a need for a tuning control system that can achieve the above. Even if the entire existing filter or the entire circuit including this filter is integrated, the circuit constants vary greatly, so that the manufactured chips have different characteristics. Alternatively, a case where the center frequency largely changes depending on the temperature or the like can be considered. Therefore, a tuning control method that can surely achieve a desired frequency characteristic even when integrated is required.
Disclosure of the invention
The present invention has been conceived to solve such a problem, and an object thereof is to provide a new tuning control system suitable for integration.
The tuning control system of the present invention feeds back two phase shift circuits connected in cascade and the output of the subsequent phase shift circuit to the input side of the previous phase shift circuit as a feedback signal and the feedback. An addition circuit that adds a signal and an input signal and inputs the signal to the phase shift circuit in the previous stage, and a tuning circuit that passes only a signal in the vicinity of a predetermined frequency;
When a signal having a frequency near the predetermined frequency is input to the tuning circuit, the tuning frequency of the tuning circuit is based on the phase difference between the input and output signals of one phase shift circuit included in the tuning circuit. And a frequency control circuit that matches the frequency of the input signal of the tuning circuit.
Then, by controlling so that the phase difference between the input and output signals of one of the phase shift circuits included in the tuning circuit is, for example, 90 °, the tuning frequency always changes following the frequency of the input signal. Thus, both frequencies can be matched.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a tuning mechanism which is an embodiment to which a tuning control system of the present invention is applied;
FIG. 2 is a circuit diagram showing a detailed configuration of a tuning circuit;
FIG. 3 is a circuit diagram showing an extracted configuration of the previous phase shift circuit shown in FIG.
FIG. 4 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG.
FIG. 5 is a circuit diagram showing an extracted configuration of the subsequent phase shift circuit shown in FIG.
FIG. 6 is a vector diagram showing the relationship between the input / output voltage of the subsequent phase shift circuit and the voltage appearing on the capacitor,
FIG. 7 is a circuit diagram in which the whole of the two phase shift circuits and the voltage dividing circuit shown in FIG. 2 are replaced with a circuit having a transfer function K1,
FIG. 8 is a circuit diagram obtained by converting the circuit shown in FIG. 7 by Miller's theorem.
FIG. 9 is a diagram showing the tuning characteristics of the tuning circuit shown in FIG.
FIG. 10 is a diagram showing a phase relationship between signals input to and output from two phase shift circuits;
FIG. 11 is a diagram showing the phase relationship between input and output signals of each phase shift circuit when the tuning frequency is higher than the frequency of the signal input to the previous phase shift circuit;
FIG. 12 is a diagram showing the phase relationship between input and output signals of each phase shift circuit when the tuning frequency is lower than the signal frequency input to the previous phase shift circuit;
FIG. 13 is a circuit diagram showing the configuration of the frequency control circuit;
FIG. 14 is a timing chart when the tuning frequency of the tuning circuit is higher than the frequency of the signal input to the tuning circuit;
FIG. 15 is a timing chart when the tuning frequency of the tuning circuit is lower than the frequency of the signal input to the tuning circuit;
FIG. 16 is a circuit diagram showing another configuration example of the frequency control circuit;
FIG. 17 is a timing chart when the tuning frequency is higher than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 18 is a timing chart when the tuning frequency is lower than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 19 is a diagram showing a configuration of a tuning mechanism that also serves as FM detection;
FIG. 20 is a circuit diagram showing a detailed configuration of the frequency control circuit shown in FIG.
FIG. 21 is a diagram showing the structure of an FM receiver using the tuning mechanism shown in FIG.
FIG. 22 is a diagram showing a configuration of a tuning mechanism using AM detection by synchronous rectification,
FIG. 23 is a diagram showing a detailed configuration of the synchronous rectifier circuit shown in FIG.
FIG. 24 is a diagram showing the configuration of an AM receiver using the tuning mechanism shown in FIG.
FIG. 25 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 26 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG.
FIG. 27 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit;
FIG. 28 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 27 and the voltage appearing in the capacitor,
FIG. 29 is a circuit diagram showing a second modification of the tuning circuit;
FIG. 30 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 31 is a circuit diagram showing another configuration of a phase shift circuit including an LR circuit;
FIG. 32 is a circuit diagram showing a fourth modification of the tuning circuit;
FIG. 33 is a circuit diagram showing a fifth modification of the tuning circuit;
FIG. 34 is a circuit diagram showing a sixth modification of the tuning circuit;
FIG. 35 is a circuit diagram showing a seventh modification of the tuning circuit;
FIG. 36 is a circuit diagram showing an eighth modification of the tuning circuit;
FIG. 37 is a circuit diagram showing the configuration of the previous phase shift circuit shown in FIG. 36,
FIG. 38 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 37 and the voltage appearing in the capacitor,
FIG. 39 is a circuit diagram showing an extracted configuration of the subsequent phase shift circuit shown in FIG.
FIG. 40 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 39 and the voltage appearing in the capacitor,
FIG. 41 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 42 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 41 and the voltage appearing in the capacitor,
FIG. 43 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit;
44 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 43 and the voltage appearing in the capacitor,
FIG. 45 is a circuit diagram showing a tenth modification of the tuning circuit;
FIG. 46 is a circuit diagram showing an eleventh modification of the tuning circuit;
FIG. 47 is a circuit diagram showing a twelfth modification of the tuning circuit;
FIG. 48 is a circuit diagram showing the configuration of the previous phase shift circuit shown in FIG. 47,
FIG. 49 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 48 and the voltage appearing in the capacitor,
FIG. 50 is a circuit diagram showing the configuration of the subsequent phase shift circuit shown in FIG. 47,
FIG. 51 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 50 and the voltage appearing at the capacitor, etc.
FIG. 52 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 53 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 52 and the voltage appearing in the inductor, etc.
FIG. 54 is a circuit diagram showing another configuration of a phase shift circuit including an LR circuit;
FIG. 55 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 54 and the voltage appearing in the inductor, etc.
FIG. 56 is a circuit diagram showing a fourteenth modification of the tuning circuit;
FIG. 57 is a circuit diagram showing a fifteenth modification of the tuning circuit;
FIG. 58 is a circuit diagram of a tuning circuit in which the variable resistance in the phase shift circuit shown in FIG.
FIG. 59 is a circuit diagram of a tuning circuit in which the overall tuning frequency is changed by changing the capacitance of the capacitor;
FIG. 60 is a circuit diagram of a tuning circuit using an element other than FET as a variable resistor in each phase shift circuit shown in FIG.
FIG. 61 is a circuit diagram in which a portion necessary for the operation of the phase shift circuit is extracted from the configuration of the operational amplifier.
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a tuning control system of the present invention will be specifically described with reference to the drawings.
[A. Overall configuration and operation of tuning mechanism]
In the tuning control system of the present invention, when the time constants of the two phase shift circuits included in the tuning circuit are set to be the same, the phase difference between the input and output signals is 90 ° in each of the two phase shift circuits, that is, Focusing on the fact that the phase shift amount is 90 ° or 270 °, by controlling the phase shift amount of one phase shift circuit to approach 90 ° or 270 ° when an AC signal of a certain frequency is input. The tuning frequency is controlled to match the frequency of the input signal.
FIG. 1 is a diagram showing a configuration of a tuning mechanism which is an embodiment to which a tuning control system of the present invention is applied.
The tuning mechanism shown in FIG. 1 includes a tuning circuit 1 that functions as a filter that passes a signal in the vicinity of a certain frequency, and a frequency control circuit 2 that controls the passing center frequency of the tuning circuit 1.
The tuning circuit 1 includes two phase shift circuits. The output of the subsequent phase shift circuit is taken out as the output of the tuning circuit 1, and this signal is fed back through the feedback resistor and input through the input resistor. The input signal and the feedback signal fed back through the feedback resistor are added to each other and input to the preceding phase shift circuit, whereby a predetermined tuning is performed at a frequency at which the phase shift amount of the entire two phase shift circuits is 360 °. The operation is to be performed.
In addition, when the time constant of each phase shift circuit is set to be the same, the phase shift amount in each phase shift circuit is 90 °. In other words, if the time constant of each phase shift circuit is set to be the same and the phase shift amount of one of the phase shift circuits is controlled to be 90 °, the tuning frequency matches the frequency of the input signal. be able to.
The tuning circuit 1 has a configuration in which the tuning frequency can be arbitrarily set within a certain range by changing the phase shift amounts of the two phase shift circuits by a control signal input from the outside. The detailed configuration and detailed operation of the tuning circuit 1 will be described later.
The frequency control circuit 2 receives two types of signals inputted to and outputted from one of the phase shift circuits included in the tuning circuit 1, and when the phase difference between these two signals is deviated from 90 °, this frequency control circuit 2 The tuning frequency of the tuning circuit 1 is controlled so as to eliminate the deviation.
In order to perform such control, the frequency control circuit 2 includes a phase difference detection circuit 3 and a control voltage generation circuit 4.
The phase difference detection circuit 3 has a duty ratio of 50% when the phase shift amount of one of the phase shift circuits included in the tuning circuit 1 is 90 °, and corresponds to the shift when the phase shift amount deviates from 90 °. Thus, a rectangular wave signal with a duty ratio deviated from 50% is output.
The control voltage generation circuit 4 generates a voltage corresponding to the duty ratio of the rectangular wave signal output from the phase difference detection circuit 3, and a tuning circuit using a voltage obtained by adding the generated voltage and a predetermined bias voltage as a control signal. Output toward 1.
The detailed configuration and operation of the phase difference detection circuit 3 and the control voltage generation circuit 4 constituting the frequency control circuit 2 described above will be described later.
[B. Detailed configuration and operation of tuning circuit]
Next, details of the tuning circuit 1 shown in FIG. 1 will be described. FIG. 2 is a circuit diagram showing a detailed configuration of the tuning circuit 1. The tuning circuit 1 shown in the figure includes two phase shift circuits 110C and 130C that perform a total phase shift of 360 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount, A voltage dividing circuit 160 comprising resistors 162 and 164 provided on the output side of the phase shift circuit 130C, a feedback resistor 170 and an input resistor 174 (the input resistor 174 has a resistance value n times the resistance value of the feedback resistor 170) And an adder circuit that adds the divided output (feedback signal) of the voltage dividing circuit 160 and the signal (input signal) input to the input terminal 190 at a predetermined ratio. It consists of
FIG. 3 shows an extracted configuration of the previous phase shift circuit 110C shown in FIG. The phase-shift circuit 110C in the preceding stage shown in the figure shifts the phase of the AC signal input to the input terminal 122 by a predetermined amount and inputs it to the non-inverting input terminal of the operational amplifier 112 as a kind of differential amplifier. A variable resistor 116 and a capacitor 114; a resistor 118 inserted between the input terminal 122 and the inverting input terminal of the operational amplifier 112; resistors 121 and 123 connected to the output terminal of the operational amplifier 112 to form a voltage dividing circuit; The resistor 120 is connected between the output terminal of the voltage dividing circuit and the inverting input terminal of the operational amplifier 112.
In the phase shift circuit 110C having such a configuration, the resistance values of the resistor 118 and the resistor 120 are set to be the same. The resistance value of the variable resistor 116 can be changed according to the control voltage from the outside. For example, the FET channel is used as a resistor as shown in FIG. 3, and the control input terminal 194 shown in FIG. The resistance value is set by applying a control voltage supplied from the outside to the gate.
When a predetermined AC signal is input to the input terminal 122 shown in FIG. 3, the voltage VR1 appearing across the variable resistor 116 is applied to the non-inverting input terminal of the operational amplifier 112. Further, the same voltage VC1 as the voltage VC1 appearing across the capacitor 114 appears across the resistor 118. Since the same current I flows through the two resistors 118 and 120 and the resistance values of the resistors 118 and 120 are equal as described above, the voltage VC1 also appears across the resistor 120. Considering the inverting input terminal (voltage VR1) of the operational amplifier 112 as a reference, the vector voltage of the both ends voltage VC1 of the resistor 118 is added to the input voltage Ei and the voltage VC1 of the resistor 120 is subtracted in the vector form. It becomes the voltage (divided voltage output) Eo ′ at the connection point between the resistor 121 and the resistor 123.
FIG. 4 is a vector diagram showing the relationship between the input / output voltage of the preceding phase shift circuit 110C and the voltage appearing in the capacitor or the like.
As described above, considering the voltage VR1 applied to the non-inverting input terminal of the operational amplifier 112 as a reference, the input voltage Ei and the divided voltage Eo ′ differ only in the direction in which the voltage VC1 is synthesized, and the absolute value thereof is Will be equal. Therefore, the relationship between the magnitude and phase of the input voltage Ei and the divided output Eo ′ can be expressed by an isosceles triangle having the input voltage Ei and the divided output Eo ′ as the hypotenuse and the base of twice the voltage VC1. It can be seen that the amplitude of the divided output Eo 'is the same as the amplitude of the input signal regardless of the frequency, and the phase shift amount is represented by φ1 shown in FIG. This phase shift amount φ1 changes from 180 ° to 360 ° in the clockwise direction (phase delay direction) with reference to the input voltage Ei according to the frequency.
Further, since the output terminal 124 of the phase shift circuit 110C is connected to the output terminal of the operational amplifier 112, assuming that the resistance value of the resistor 121 is R21 and the resistance value of the resistor 123 is R23, the output voltage Eo and the above-described divided output. Eo ′ has a relationship of Eo = (1 + R21 / R23) Eo ′ when R21 and R23 are sufficiently small with respect to the resistance value of the resistor 120. Therefore, a gain larger than 1 can be obtained by adjusting the values of R21 and R23, and the amplitude of the output voltage Eo is constant even when the frequency is changed as shown in FIG. 4, and only the phase is shifted by a predetermined amount. Can be made.
Similarly, FIG. 5 shows the configuration of the subsequent phase shift circuit 130C shown in FIG. The latter-stage phase shift circuit 130C shown in the figure includes an operational amplifier 132 that is a type of differential amplifier, and a capacitor that shifts the phase of the signal input to the input terminal 142 by a predetermined amount and inputs the signal to the non-inverting input terminal of the operational amplifier 132. , A variable resistor 136, a resistor 138 inserted between the input terminal 142 and the inverting input terminal of the operational amplifier 132, resistors 141 and 143 connected to the output terminal of the operational amplifier 132 to form a voltage dividing circuit, The resistor 140 is connected between the output terminal of the voltage dividing circuit and the inverting input terminal of the operational amplifier 132.
In the phase shift circuit 130C having such a configuration, the resistance values of the resistor 138 and the resistor 140 are set to be the same. Further, the resistance value of the variable resistor 136 can be changed according to an external control voltage, and the resistance value is obtained by applying a control voltage supplied from the outside to the gate via the control input terminal 195 shown in FIG. Is set.
When a predetermined AC signal is input to the input terminal 142 shown in FIG. 5, the voltage VC 2 appearing across the capacitor 134 is applied to the non-inverting input terminal of the operational amplifier 132. The voltage VR2 that is the same as the voltage VR2 that appears across the variable resistor 136 appears across the resistor 138. Since the same current I flows through the two resistors 138 and 140 and the resistance values of the resistors 138 and 140 are equal as described above, the voltage VR2 also appears across the resistor 140. Considering the inverting input terminal (voltage VC2) of the operational amplifier 132 as a reference, the voltage obtained by adding the voltage VR2 across the resistor 138 in vector is the vector voltage subtracting the voltage VR2 across the resistor 140 from the input voltage Ei. The voltage at the connection point between the resistor 41 and the resistor 43 (divided voltage output) Eo ′.
FIG. 6 is a vector diagram showing the relationship between the input / output voltage of the subsequent phase shift circuit 130C and the voltage appearing in the capacitor and the like.
As described above, considering the voltage VC2 applied to the non-inverting input terminal of the operational amplifier 132 as a reference, the input voltage Ei and the divided output Eo ′ differ only in the direction in which the voltage VR2 is synthesized, and the absolute value thereof is Will be equal. Therefore, the relationship between the magnitude and phase of the input voltage Ei and the divided output Eo ′ can be represented by an isosceles triangle having the input voltage Ei and the divided output Eo ′ as the hypotenuse and the base of twice the voltage VR2. It can be seen that the amplitude of the divided output Eo 'is the same as the amplitude of the input signal regardless of the frequency, and the phase shift amount is represented by φ2 shown in FIG. This phase shift amount φ2 changes from 0 ° to 180 ° in the clockwise direction with reference to the input voltage Ei according to the frequency.
Since the output terminal 144 of the phase shift circuit 130C is connected to the output terminal of the operational amplifier 132, assuming that the resistance value of the resistor 141 is R41 and the resistance value of the resistor 143 is R43, the output voltage Eo and the above-described divided output are provided. Eo ′ has a relationship of Eo = (1 + R41 / R43) Eo ′ when R41 and R43 are sufficiently small with respect to the resistance value of the resistor 140. Therefore, a gain larger than 1 can be obtained by adjusting the values of R41 and R43, and the amplitude of the output voltage Eo is constant even when the frequency is changed as shown in FIG. 6, and only the phase is shifted by a predetermined amount. can do.
In this manner, the phase is shifted by a predetermined amount in each of the two phase shift circuits 110C and 130C. As shown in FIGS. 4 and 6, the phase shift amount of the entire tuning circuit 1 is 360 at a predetermined frequency. °.
Further, as shown in FIG. 2, the output of the subsequent phase shift circuit 130C is taken out from the output terminal 192 as the output of the tuning circuit 1, and a signal obtained by passing the output of the phase shift circuit 130C through the voltage dividing circuit 160 is obtained. It is fed back to the input side of the previous phase shift circuit 110C through the feedback resistor 170. Then, the fed-back signal and the signal input via the input resistor 174 are added, and the added signal is input to the previous phase shift circuit 110C.
In this way, the total phase shift amount at a predetermined frequency is 360 ° by the two phase shift circuits 110C and 130C. At this time, the feedback loop of the two phase shift circuits 110C and 130C, the voltage dividing circuit 160, and the feedback resistor 170 By setting the loop gain to 1 or less, a tuning operation for passing only the signal having the predetermined frequency component described above is performed.
Further, since the output of the phase shift circuit 130C before being input to the voltage dividing circuit 160 is taken out from the output terminal 192 of the tuning circuit 1, the tuning circuit 1 itself can have a gain, and the tuning operation can be performed. At the same time, signal amplitude can be amplified.
FIG. 7 is a circuit diagram in which the entire two phase shift circuits 110C and 130C and the voltage dividing circuit 160 having the above-described configuration are replaced with a circuit having a transfer function K1, and a resistor in parallel with the circuit having the transfer function K1. A feedback resistor 170 having R0 is connected in series with an input resistor 174 having a resistance value (nR0) n times that of the feedback resistor 170.
FIG. 8 is a circuit diagram obtained by converting the circuit shown in FIG. 7 according to Miller's theorem.
A = Vo / Vi = K1 / {n (1-K1) +1} (1)
Can be expressed as
The transfer function K2 of the phase shift circuit 11C in the previous stage represents the time constant of the CR circuit composed of the variable resistor 116 and the capacitor 114 as T1(If the resistance value of the variable resistor 116 is R and the capacitance of the capacitor 114 is C, T1= CR)
K2 = -a1(1-T1s) / (1 + T1s) (2)
It becomes. Where s = jω and a1Is the gain of the phase shift circuit 110C, and a1= (1 + R21 / R23)> 1.
Further, the transfer function K3 of the phase shift circuit 130C at the subsequent stage is obtained by setting the time constant of the CR circuit composed of the capacitor 134 and the resistor 136 to T2(If the capacitance of the capacitor 134 is C and the resistance value of the resistor 136 is R, T2= CR)
K3 = a2(1-T2s) / (1 + T2s) (3)
It becomes. Where a2Is the gain of the phase shift circuit 130C, and a2= (1 + R41 / R43)> 1.
Through the voltage dividing circuit 160, the signal amplitude is reduced to 1 / a.1a2When the two phase shift circuits 110C and 130C and the voltage dividing circuit 160 are connected in cascade, the overall transfer function K1 is
K1 =-{1+ (Ts)2-2Ts} / {1+ (Ts)2+ 2Ts} (4)
It becomes. In the above-described equation (4), in order to simplify the calculation, the time constant T of each phase shift circuit is set.1, T2Both are T. Substituting this equation (4) into the above equation (1),
A = − {1+ (Ts)2-2Ts} / [(2n + 1) {1+ (Ts)2} + 2Ts]
=-{1 / (2n + 1)} [{1+ (Ts)2-2Ts}
/ {1+ (Ts)2+ 2Ts / (2n + 1)}] (5)
It becomes.
According to the equation (5), it can be seen that when ω = 0 (DC region), A = −1 / (2n + 1), and the maximum attenuation is given. Further, it can be seen that even when ω = ∞, A = −1 / (2n + 1), which gives the maximum attenuation. Further, it can be seen that A = 1 at the tuning point of ω = 1 / T, which is independent of the resistance ratio n of the feedback resistor 170 and the input resistor 174. In other words, as shown in FIG. 9, even if the value of n is changed, the tuning point does not shift and the attenuation at the tuning point does not change.
In addition, the time constants of the CR circuits included in the phase shift circuits 110C and 130C are changed by changing the resistance values of the variable resistor 116 in the preceding phase shift circuit 110C and the variable resistor 136 included in the subsequent phase shift circuit 130C. The tuning frequency ω can be arbitrarily changed within a certain range.
By the way, in FIG. 7 described above, when the all-pass circuit indicated by the transfer function K1 has an input impedance, a voltage dividing circuit is formed by the feedback resistor 170 and the input impedance of this all-pass circuit. The loop gain of the feedback loop including it becomes smaller than the absolute value of the transfer function K1. The input impedance of the all-pass circuit is the input impedance of the preceding phase shift circuit 110C, and is formed by connecting the series resistance of the CR circuit including the variable resistor 116 and the capacitor 114 in parallel to the input resistor 118 of the operational amplifier 112. This is nothing but input impedance. Therefore, in order to compensate for the loss of the loop gain of the feedback loop due to the input impedance of the all-pass circuit, it is necessary to set the gain of the all-pass circuit itself to 1 or more.
For example, the voltage dividing circuit by the resistors 121 and 123 included in the phase shift circuit 110C is ignored (a case where the voltage dividing ratio is 1 and a in the above-described equation (2)11), the phase shift circuit 110C can be used in the range from a follower circuit having a gain of 1 to an inverting amplifier having a gain of -1 according to the input frequency according to the equation (2). Since it must operate, it is not preferable that the resistance ratio between the resistors 118 and 120 be other than one. This is because if the resistance values of the resistors 118 and 120 are R18 and R20, the gain when the phase shift circuit 110C operates as an inverting amplifier is -R20 / R18, but the gain when the phase shift circuit 110C operates as a follower circuit is 118. Therefore, when the resistance ratio between the resistor 118 and the resistor 120 is not 1, only the phase between the input and output changes in the entire region where the phase shift circuit 110C operates. This is because the ideal condition in which the output amplitude does not change cannot be satisfied.
A voltage dividing circuit composed of a resistor 121 and a resistor 123 is added to the output side of the phase shift circuit 110C, and feedback to the inverting input terminal of the operational amplifier 112 is performed via this voltage dividing circuit, whereby the resistance of the resistor 118 and the resistor 120 It is possible to set the gain of the phase shift circuit 110C to 1 or more while maintaining the ratio at 1. Similarly, a voltage dividing circuit composed of a resistor 141 and a resistor 143 is added to the output side of the phase shift circuit 130C, and feedback to the inverting input terminal of the operational amplifier 132 is performed via this voltage dividing circuit, whereby the resistor 138 and the resistor 138 It is possible to set the gain of the phase shift circuit 130C to 1 or more while keeping the resistance ratio of 140 at 1.
From Equation (2) or (3), φ1 (180 ° ≦ φ1 ≦ 360 ° in the clockwise direction (phase lag direction) with reference to the input voltage Ei) shown in FIGS. 4 and 6 and φ2 ( When obtaining 0 ° ≦ φ2 ≦ 180 ° in the clockwise direction with respect to the input voltage Ei,
φ1 = tan {2ωT1/ (1-ω2T1 2)} (6)
φ2 = tan {2ωT2/ (1-ω2T2 2)} (7)
It becomes.
T1= T2In the case of (= T), when ω = 1 / T, the total phase shift amount by the two phase shift circuits 110C and 130C is 360 °, and the above-described tuning operation is performed. At this time, φ1 = 270 °, φ2 = 90 °.
FIG. 10 is a diagram showing a phase relationship between signals input to and output from the two phase shift circuits 110C and 130C, and shows a case where the frequency of the signal input to the previous phase shift circuit 110C is equal to the tuning frequency. ing.
As shown in FIG. 10A, the output signal S2 of the preceding phase shift circuit 110C is shifted in phase by φ1 = 270 ° in the clockwise direction with reference to the input signal S1. Further, as shown in FIG. 10B, the output signal S3 of the subsequent phase shift circuit 130C is shifted in phase by φ2 = 90 ° clockwise with respect to the input signal S2. Therefore, when the two phase circuits 110C and 130C are connected in cascade, the phase is shifted 360 ° as a whole as shown in FIG. 10 (C).
However, when the tuning frequency set is higher than the frequency of the signal input to the preceding phase shift circuit 110C, the result of adding φ1 and φ2 is not 360 °.
FIG. 11 is a diagram showing the phase relationship between the input / output signals of each phase shift circuit when the tuning frequency is higher than the frequency of the signal input to the previous phase shift circuit 110C.
The case where the tuning frequency is higher than the frequency of the signal input to the preceding phase shift circuit 110C is the case where the frequency of the input signal is relatively lower than the tuning frequency. In this case, FIG. As is apparent from FIG. 6, the phase shift amount φ1 of the preceding phase shift circuit 110C is smaller than 270 °, and the phase shift amount φ2 of the subsequent phase shift circuit 130C is smaller than 90 °. Therefore, φ1 and φ2 are respectively expressed as shown in FIGS. 11A and 11B, and the total amount of phase shift when the two phase shift circuits 110C and 130C are connected in cascade is shown in FIG. As shown in (C), it becomes smaller than 360 °.
By the way, in order to make the tuning frequency close to the frequency of the actually input signal in such a case, the above-described φ1 and φ2 may be increased. Specifically, both ends of the variable resistor 116 shown in FIG. The voltage VR1 and the voltage VR2 across the variable resistor 136 may be increased. For example, when the variable resistor 116 or 136 is formed of an n-channel FET, the channel resistance may be increased by lowering the gate voltage.
On the other hand, even when the tuning frequency is lower than the frequency of the signal input to the preceding phase shift circuit 110C, the result of adding φ1 and φ2 is not 360 °.
FIG. 12 is a diagram showing a phase relationship between input / output signals of each phase shift circuit when the tuning frequency is lower than the signal frequency input to the previous phase shift circuit 110C.
The case where the tuning frequency is lower than the frequency of the signal input to the preceding phase shift circuit 110C is the case where the frequency of the input signal is relatively higher than the tuning frequency. In this case, FIG. As is apparent from FIG. 6, the phase shift amount φ1 of the preceding phase shift circuit 110C is greater than 270 °, and the phase shift amount φ2 of the subsequent phase shift circuit 130C is greater than 90 °. Accordingly, φ1 and φ2 are respectively expressed as shown in FIGS. 12A and 12B, and the total amount of phase shift when the two phase shift circuits 110C and 130C are connected in cascade is shown in FIG. As shown in (C), it becomes larger than 360 °.
In such a case, in order to bring the tuning frequency closer to the frequency of the actually input signal, the absolute values of φ1 and φ2 described above may be reduced. Specifically, the variable resistance shown in FIG. What is necessary is just to make the both-ends voltage VR1 of 116 and the both-ends voltage VR2 of the variable resistance 136 small. For example, when the variable resistors 116 and 136 are formed of n-channel FETs, the channel resistance may be reduced by increasing the gate voltage.
As described above, in the tuning circuit 1 described above, the resistance values of the resistor 118 and the resistor 120 in the phase shift circuit 110C are set to the same value, and the resistance values of the resistor 138 and the resistor 140 in the phase shift circuit 130C are set. Since they are set to the same value, fluctuations in amplitude when the tuning frequency is changed can be prevented, and a tuning output having a substantially constant amplitude can be obtained.
In particular, by suppressing the amplitude fluctuation of the tuning output, the resistance ratio n described above can be increased and the Q value of the tuning circuit 1 can be increased. That is, if the loop gain has frequency dependence, Q does not increase even when the resistance ratio n is increased at a low gain frequency, and the loop gain may oscillate beyond 1 at a high gain frequency. Therefore, when the amplitude fluctuation is large, the resistance ratio n cannot be set to a very large value in order to prevent such oscillation, and the Q value of the tuning circuit 1 becomes small. On the other hand, according to the tuning circuit 1 shown in FIG. 2, the tuning output of the tuning circuit 1 does not cause amplitude fluctuations even when the resistance ratio n is set large, so the resistance ratio n is increased to increase the Q value. be able to.
In addition, the signal attenuated through the voltage dividing circuit 160 is used as a feedback signal, and a signal before being input to the voltage dividing circuit 160 is taken out as an output of the tuning circuit 1, so that only a predetermined frequency component is input from the input signal. Along with the tuning operation to extract, a predetermined amplification can be performed on the extracted signal.
In the tuning circuit 1 shown in FIG. 2 described above, one of the voltage dividing circuits connected to the output terminal of the operational amplifier 112 or 132 in each phase shift circuit included in the tuning circuit 1 is divided. The circuit may be omitted or the voltage division ratio may be set to 1. For example, the voltage dividing circuit in the phase shift circuit 110C may be omitted, and the output terminal of the operational amplifier 112 may be directly connected to one end of the resistor 120.
In this way, when the voltage dividing circuit is omitted for one of the two cascaded phase shift circuits and the gain is set to 1, the gain of the other phase shift circuit 110C is set to a value greater than 1, thereby A tuning operation similar to that of the tuning circuit 1 shown in FIG. 2 is performed.
When the amplification operation is unnecessary, the voltage dividing circuit 160 at the subsequent stage of the phase shift circuit 130C may be omitted, and the output of the phase shift circuit 130C may be directly fed back to the previous stage side. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[C. Detailed configuration and operation of frequency control circuit]
Next, details of the frequency control circuit 2 shown in FIG. 1 will be described. FIG. 13 is a circuit diagram showing the configuration of the frequency control circuit 2 and shows the detailed configuration of the phase difference detection circuit 3 and the control voltage generation circuit 4 included in the frequency control circuit 2.
The phase difference detection circuit 3 shown in FIG. 13 includes a buffer 30 such as a source follower, two voltage comparators 31 and 32, and an EX-OR (exclusive OR) gate 33.
The inverting input terminals of the two voltage comparators 31 and 32 are both grounded, and the signal output from the control output terminal 196 of the tuning circuit 1 (the phase shift in the subsequent stage) is connected to the non-inverting input terminal of one voltage comparator 31. The input signal of the circuit 130C) is input via the buffer 30, and the signal output from the control output terminal 197 of the tuning circuit 1 (the subsequent phase shift circuit 130C) is input to the non-inverting input terminal of the other voltage comparator 32. Output signal).
Each of the voltage comparators 31 and 32 outputs a rectangular wave signal having a positive or negative voltage level depending on whether the voltage level of the signal input to the non-inverting input terminal is higher or lower than 0V. That is, the voltage comparators 31 and 32 output rectangular wave signals having the same frequency and phase as the signals output from the control output terminals 196 and 197 of the tuning circuit 1, respectively.
The EX-OR gate 33 receives the rectangular wave signals output from the voltage comparators 31 and 32, respectively. The positive voltage level of each rectangular wave signal is set to logic H, and the negative voltage level is set to logic. Corresponding to L, an exclusive OR of these two inputs is obtained.
Therefore, for example, when the phase difference between the two signals output from the two control output terminals 196 and 197 of the tuning circuit 1 is 90 °, the levels of the rectangular wave signals output from the voltage comparators 31 and 32, respectively. The phase difference is 90 °, and the EX-OR gate 33 outputs a rectangular wave signal having a frequency twice that of these rectangular wave signals and a duty ratio of 50%.
13 includes a low-pass filter including a resistor 40 and a capacitor 41, a variable resistor 42 that generates a predetermined bias voltage, an operational amplifier 44, a resistor 45, and a resistor 46. And a configured amplifier.
The low-pass filter removes high-frequency components from the rectangular wave signal output from the EX-OR gate 33 according to the time constant determined by the resistor 40 and the capacitor 41. Therefore, the output voltage of the low-pass filter gradually increases when the duty ratio of the rectangular wave signal output from the EX-OR gate 33 is larger than 50% (when the relative ratio of logic H is large), on the contrary. When the duty ratio of the rectangular wave signal output from the EX-OR gate 33 is smaller than 50% (when the relative ratio of logic L is large), it gradually decreases. The low-pass filter shown in FIG. 13 is inserted before the amplifier, but may be formed integrally with the amplifier by connecting a capacitor in parallel with the feedback resistor of the amplifier.
A resistor 45 is connected between the output terminal and the inverting input terminal of the operational amplifier 44, and the inverting input terminal is grounded via a resistor 46. By such grounding, the operational amplifier 44 functions as an amplifier having an amplification degree corresponding to the resistance ratio of the resistors 45 and 46. The voltage amplified by the operational amplifier 44 is added to a predetermined bias voltage to generate a control voltage as described below, and then input to the tuning circuit 1.
A movable terminal of a variable resistor 42 having two fixed terminals connected to a positive power source Vdd and a negative power source Vss is connected to an inverting input terminal of the operational amplifier 44 via a resistor 43. Therefore, the voltage at the output terminal of the operational amplifier 44 is set to a predetermined bias voltage by the bias circuit including the variable resistor 42. When the variable resistor 42 is actually formed on a semiconductor substrate, it can be formed using an active element such as an FET.
When the tuning frequency of the tuning circuit 1 matches the frequency of the input signal (that is, when there is no error), the bias circuit includes the variable resistor 116 included in one phase shift circuit 110C of the tuning circuit 1 and the other. It is provided for setting a voltage to be applied to each gate of the variable resistor 136 included in the phase shift circuit 130C.
When the variable resistors 116 and 136 are configured using FETs, even if the same gate voltage is applied to each FET, the resistance values may not be equal if the source potential of each FET is different. Therefore, when an actual circuit is assembled, the distributor 5 for generating two types of gate voltages that can be varied in conjunction with each other in accordance with the output voltage of the control voltage generation circuit 4 is connected to the control voltage generation circuit 4 and the tuning circuit. It is desirable to connect between 1. Alternatively, the FETs may be selected so that the resistance values are equal when the same gate voltage is applied. If such selection is performed, the distributor 5 shown in FIG. 13 can be omitted.
The frequency control circuit 2 of the present embodiment has such a detailed configuration, and the detailed operation will be described separately for each case.
[C-1. (When the tuning frequency is higher than the frequency of the input signal)
FIG. 14 is a timing chart when the tuning frequency of the tuning circuit 1 is higher than the frequency of the signal input to the tuning circuit 1, and shows the input / output timing of each component in the frequency control circuit 2. . FIGS. 9A to 9F correspond to reference signs A to F shown in the circuit diagram of FIG.
When the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, the phase shift amount φ2 of the subsequent phase shift circuit 130C is smaller than 90 ° as shown in FIG. The two signals output from the two control output terminals 196 and 197 are respectively in a phase relationship such as the control output (1) shown in FIG. 14 (A) and the control output (2) shown in FIG. 14 (B). Have
One voltage comparator 31 in the phase difference detection circuit 3 outputs an H level signal when the voltage level of the control output {circle over (1)} is higher than 0V. Therefore, the voltage comparator 31 outputs a signal having the same frequency and phase as the control output (1) as shown in FIG. 14 (C), that is, when the voltage level of the control output (1) is positive. On the contrary, when the voltage level of the control output (1) is negative, a rectangular wave signal that is L level is output.
Similarly, the other voltage comparator 32 in the phase difference detection circuit 3 outputs an H level signal when the voltage level of the control output (2) is higher than 0V. Therefore, the voltage comparator 32 outputs a signal having the same frequency and phase as the control output (2) as shown in FIG. 14 (D), that is, when the voltage level of the control output (2) is positive. On the contrary, when the voltage level of the control output (2) is negative, a rectangular wave signal that is L level is output.
The EX-OR gate 33 outputs a rectangular wave signal which becomes H level when the logic of each output of the two voltage comparators 31 and 32 is different and becomes L level when the logic of each output is the same. When the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, the phase shift amount φ2 of the subsequent phase shift circuit 130C is smaller than 90 °, and therefore, as shown in FIG. A rectangular wave signal with a ratio smaller than 50% is output.
The rectangular wave signal output from the EX-OR gate 33 is input to the non-inverting input terminal of the operational amplifier 44 through a low-pass filter including a resistor 40 and a capacitor 41 in the control voltage generation circuit 4. This low-pass filter is used to remove high-frequency components from the input rectangular wave signal. When the duty ratio of the input rectangular wave signal is smaller than 50%, FIG. As shown, the output voltage of the low pass filter is lower than 0V.
The output voltage of the low-pass filter is amplified with a predetermined amplification degree by an amplifier including the operational amplifier 44, and a predetermined bias voltage set by the variable resistor 42 is added. Then, by applying the added voltage to the distributor 5, each control voltage applied to the control input terminals 194 and 195 of the tuning circuit 1 is generated. Therefore, when the duty ratio of the rectangular wave signal output from the EX-OR gate 33 is smaller than 50%, these control voltages also change to the lower side.
In this way, the control voltage fed back to the tuning circuit 1 is lowered, and the tuning frequency of the tuning circuit 1 is changed to the lower side. Such control is repeated until there is no deviation between the frequency of the input signal of the tuning circuit 1 and the tuning frequency, and the tuning frequency matches the frequency of the input signal after a predetermined time has elapsed.
[C-2. (When the tuning frequency is lower than the frequency of the input signal)
FIG. 15 is a timing chart when the tuning frequency of the tuning circuit 1 is lower than the frequency of the signal input to the tuning circuit 1, and shows the input / output timing of each component in the frequency control circuit 2. . Similarly to FIG. 14, FIGS. 15A to 15F correspond to reference signs A to F shown in the circuit diagram of FIG.
When the tuning frequency is lower than the frequency of the input signal of the tuning circuit 1, the phase shift amount φ2 of the subsequent phase shift circuit 130C is larger than 90 ° as shown in FIG. When two signals output from the two control output terminals 196 and 197 are observed, the phases of the control output (1) shown in FIG. 15 (A) and the control output (2) shown in FIG. 15 (B) are obtained. It becomes a relationship.
As described above, the voltage comparator 31 in the phase difference detection circuit 3 outputs a rectangular wave signal that becomes H level when the voltage level of the control output ▼ 1 ▲ is higher than 0 V (FIG. 15 (C)). The voltage comparator 32 outputs a rectangular wave signal that becomes H level when the voltage level of the control output ▼ 2 ▲ is higher than 0 V (FIG. 15 (D)).
Further, the EX-OR gate 33 outputs a rectangular wave signal that is H level when the logic of the outputs of the two voltage comparators 31 and 32 are different and L level when the outputs are the same. Therefore, when the tuning frequency is lower than the frequency of the input signal of the tuning circuit 1, the phase shift amount φ2 of the subsequent phase shift circuit 130C is larger than 90 °, and as shown in FIG. The duty ratio of the rectangular wave signal output from the EX-OR gate 33 is greater than 50%.
Therefore, the output voltage of the low-pass filter in the control voltage generation circuit 4 becomes higher than 0V as shown in FIG. 15 (F), and accordingly the tuning circuit 1 from the control voltage generation circuit 4 through the distributor 5 The control voltage applied to is also higher.
In this way, the control voltage fed back to the tuning circuit 1 is increased, and the tuning frequency of the tuning circuit 1 is changed to a higher one. Such control is repeated until there is no deviation between the frequency of the input signal of the tuning circuit 1 and the tuning frequency, and the tuning frequency matches the frequency of the input signal after a predetermined time has elapsed.
As described above, according to the tuning mechanism of the present embodiment, control is performed so that the phase difference between the input and output signals of one phase shift circuit 130C of the tuning circuit 1 is 90 °. The frequency fluctuates to follow the frequency of the two, and both frequencies always match. Therefore, when the tuning mechanism of the present embodiment is applied to, for example, a superheterodyne receiver, the tuning frequency can be easily matched with the frequency of a carrier such as an input broadcast wave.
Further, the tuning circuit 1 and the frequency control circuit 2 included in the tuning mechanism of the present embodiment are configured by a voltage comparator, a gate or an operational amplifier, a capacitor, a resistor, and the like, and all elements are formed on a semiconductor substrate. Therefore, the entire tuning mechanism or the entire tuning mechanism and its peripheral circuit can be integrated on the semiconductor substrate.
In particular, when the entire tuning mechanism is integrated, it is conceivable that the circuit constants vary greatly for each manufactured chip and the frequency characteristics do not match. Even in such a case, the tuning of the present embodiment is possible. According to the mechanism, since the tuning frequency of the tuning circuit 1 changes so as to follow an input signal having a predetermined frequency, even if the characteristics of the circuit elements vary, the actual tuning characteristics are not affected, and stable tuning is always performed. Characteristics are obtained.
In addition, when the entire tuning mechanism is integrated, various element constants such as resistance may change as the temperature changes during use. However, in the tuning control method of this embodiment, the frequency of the input signal is always maintained. Therefore, even if various element constants are changed, appropriate feedback is applied, and there is no deviation between the frequency of the input signal and the tuning frequency.
[D. Other examples of frequency control circuit]
Next, another configuration example of the frequency control circuit 2 shown in FIG. 1 will be described. The phase difference detection circuit 3 in the frequency control circuit 2 whose detailed configuration is shown in FIG. 13 is configured using the EX-OR gate 33, but may be configured using other elements.
FIG. 16 is a detailed circuit diagram showing another configuration example of the frequency control circuit, in which the phase difference detection circuit 3 shown in FIG. 13 is replaced with a phase difference detection circuit 3A.
The phase difference detection circuit 3A shown in FIG. 16 includes a buffer 30, two voltage comparators 31 and 32, and a tristate buffer 34 whose operation is controlled according to the output of one voltage comparator 31. It is configured. This phase difference detection circuit 3A replaces the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 with a tri-state buffer 34 and replaces the connection of two input terminals of one voltage comparator 32. It has a configuration. The tristate buffer 34 may be replaced with an analog switch.
FIG. 17 is a timing chart when the tuning frequency is higher than the frequency of the signal input to the tuning circuit 1 shown in FIG. 16, and the phase difference detection circuit 3A and the control voltage generation circuit constituting the frequency control circuit. The input / output timings in each of the four configurations are shown. FIGS. 17A to 17F correspond to the symbols A to F shown in the circuit diagram of FIG.
Note that the timings shown in FIGS. 17A to 17C are the same as the timings shown in FIGS. 14A to 14C, and the following mainly focuses on the operation of the tristate buffer 34. I will explain.
As described above, the output signal of one voltage comparator 31 is input to the control terminal of the tristate buffer 34, and the tristate buffer 34 passes the output of the voltage comparator 32 in accordance with the voltage level of this control terminal. Or shut off. For example, when the output signal of the voltage comparator 31 is at the H level, the signal output from the other voltage comparator 32 is passed as it is, and conversely, when the output of the voltage comparator 31 is at the L level, the high impedance state is obtained.
By the way, when the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1 and the tri-state buffer 34 operates as a buffer, that is, when the output of one voltage comparator 31 is at H level, The output of the voltage comparator 32 is longer in the L level period than in the H level period.
Therefore, as shown in FIG. 17 (E), the tristate buffer 34 becomes 0V when the output of one voltage comparator 31 is at the L level, and is low when the output of the voltage comparator 31 is at the H level. A signal that becomes a level or H level is output.
As described above, when the tuning frequency is higher than the frequency of the input signal, the output of the tristate buffer 34 is longer in the L level period than in the H level period. The output voltage of the low-pass filter constituted by the capacitor 41 becomes lower than 0V as shown in FIG. 17 (F), and accordingly, the control voltage fed back to the tuning circuit 1 also changes to the lower side.
Since the output of the tri-state buffer 34 is always 0 V in one cycle, the detection sensitivity is lower than that when the EX-OR gate 33 is used as shown in FIG. The response speed becomes slow.
FIG. 18 is a timing chart when the tuning frequency is lower than the frequency of the signal input to the tuning circuit 1 shown in FIG. 16, and the phase difference detection circuit 3A and the control voltage generation circuit constituting the frequency control circuit. The input / output timings in each of the four configurations are shown. 18A to 18F correspond to reference signs A to F shown in the circuit diagram of FIG.
When the tuning frequency is lower than the frequency of the input signal of the tuning circuit 1, the output level of the tri-state buffer 34 when the output of the voltage comparator 31 is H level is different from that described above. That is, when the output of the voltage comparator 31 is at the H level, the output of the tristate buffer 34 is longer in the H level period than in the L level period. When the output of the voltage comparator 31 is L level, the output of the tristate buffer 34 is always 0V.
As described above, when the tuning frequency is lower than the frequency of the input signal, the output of the tristate buffer 34 is longer in the H level period than in the L level period. The output voltage of the low-pass filter constituted by 40 and the capacitor 41 becomes higher than 0V as shown in FIG. 18 (F), and accordingly, the control voltage fed back to the tuning circuit 1 also changes to the higher side.
In this way, when the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, the feedback control voltage is lowered to change the tuning frequency to the lower side, and conversely, the tuning frequency is lower. In some cases, since the feedback control voltage is increased and the tuning frequency is changed to a higher one, the control is performed so that the tuning frequency always follows the frequency of the input signal.
[E. Example when applied to FM receiver]
Next, the case where the tuning mechanism of this embodiment described above is applied to an FM receiver will be described. The frequency control circuit 2 shown in FIG. 1 changes the control voltage fed back to the tuning circuit 1 so as to follow the frequency change when the frequency of the input signal of the tuning circuit 1 changes. Therefore, in principle, this control voltage includes the same frequency component as the modulation signal of the FM wave when the frequency change of the input signal of the tuning circuit 1, that is, the FM wave is considered as the input signal. The form is to extract this frequency component as an FM detection signal.
FIG. 19 is a diagram showing a configuration of a tuning mechanism that also serves as FM detection. In the configuration shown in the figure, the control voltage generation circuit 4 in the frequency control circuit 2 shown in FIG. 1 is replaced with a control voltage generation circuit 4A, and in parallel with the control voltage fed back from the control voltage generation circuit 4A to the tuning circuit 1. Thus, the FM detection signal is extracted.
FIG. 20 is a circuit diagram showing a detailed configuration of the frequency control circuit 2 shown in FIG. The detailed configuration of the phase difference detection circuit 3 constituting the frequency control circuit 2 is the same as the configuration shown in FIG. 13, and the configuration of the control voltage generation circuit 4A is slightly different from the control voltage generation circuit 4 shown in FIG. Is different.
The control voltage generation circuit 4A includes a low-pass filter composed of a resistor 40 and a capacitor 41, an operational amplifier 44, and an amplifier composed of resistors 45 and 46, and is controlled by operating the variable resistor 42. The point that the bias voltage of the control voltage applied to the tuning circuit 1 from the voltage generation circuit 4A can be arbitrarily changed is the same as the control voltage generation circuit 4 shown in FIG.
The control voltage generating circuit 4A has the same configuration as that of the control voltage generating circuit shown in FIG. 13. In addition, the control voltage generating circuit 4A includes a second low-pass filter including a resistor 47 and a capacitor 48, an operational amplifier 49, a resistor 50, And a second amplifier constituted by 51.
The first low-pass filter composed of the resistor 40 and the capacitor 41 is provided to remove high-frequency components from the rectangular wave signal output from the phase difference detection circuit 3. From the first low-pass filter, a signal whose DC voltage level changes gently according to the duty ratio of the rectangular wave signal described above is output.
On the other hand, the second low-pass filter including the resistor 47 and the capacitor 48 is provided to remove a high frequency component of about 20 kHz or more from the rectangular wave signal output from the phase difference detection circuit 3. From the second low-pass filter, an FM modulation signal such as FM sound is output as an FM detection signal. This FM detection signal is amplified by an amplifier composed of an operational amplifier 49 and the like, and is taken out of the control voltage generation circuit 4A.
FIG. 21 is a diagram showing a configuration of an FM receiver using the tuning mechanism shown in FIG.
The FM receiver shown in FIG. 21 includes a tuning circuit 1 and a frequency control circuit 2, a high-frequency amplifier circuit 10, a low-frequency amplifier circuit 12, a speaker 14, and an antenna 16 shown in FIGS. It is comprised including.
The high frequency amplifier circuit 10 amplifies the FM wave received by the antenna 16 at high frequency and inputs it to the tuning circuit 1. As described above, the tuning circuit 1 performs control to match the tuning frequency with the frequency of the input FM wave in accordance with the control voltage from the frequency control circuit 2.
The low frequency amplifier circuit 12 performs low frequency amplification on the FM detection signal output from the control voltage generation circuit 4 </ b> A in the frequency control circuit 2 and outputs sound from the speaker 14. In addition, you may make it convert into a sound with an earphone etc., without using the speaker 14. FIG.
Further, the FM receiver shown in FIG. 21 directly extracts the FM wave of the desired frequency by the tuning circuit 1 without using the LC circuit by the variable capacitor and the bar antenna at the input portion from the antenna 16. It becomes easy to design. For this reason, the antenna 16 can be formed of a short rod-like or string-like conductive material, and FM waves can be received efficiently. Specifically, a desired FM wave can be received with high sensitivity simply by forming the antenna 16 with a rod antenna used for a car radio or the like, and using the lead part of the earphone as the antenna 16, which is indispensable in the past. It is possible to eliminate the bar antenna.
Further, since it is not necessary to use a bar antenna, almost all constituent circuits of the FM receiver including the tuning circuit 1, the frequency control circuit 2, the high frequency amplifier circuit 10, and the like can be integrated on the semiconductor substrate. Can be formed on one chip.
In this way, by adjusting the time constant of the low-pass filter included in the control voltage generation circuit 4A, only the FM modulation signal can be easily extracted from the FM-modulated signal input to the tuning circuit 1, When the tuning mechanism shown in FIG. 19 is applied to an FM receiver, an FM detection circuit that is separately provided at the subsequent stage of the tuning mechanism is unnecessary, and the circuit configuration can be simplified.
Further, in the conventional FM receiver, a limiter circuit is provided between the tuning mechanism and the FM detection circuit in order to perform FM detection after removing the influence of amplitude fluctuations. However, in the tuning mechanism shown in FIG. Since the two voltage comparators in the phase difference detection circuit 3 convert the signal into a rectangular wave signal, there is no influence of amplitude fluctuation, and the limiter circuit that has been conventionally required is also unnecessary.
19 and 20 have described the case where the FM detection signal is extracted from the control voltage generation circuit 4A in the frequency control circuit 2, but naturally, the tuning circuit is used as in a conventional receiver. An FM detection signal may be obtained by connecting a limiter circuit and an FM detection circuit using various detection methods to the subsequent stage of one.
[F. Example when applied to AM receiver]
Next, the case where the tuning mechanism of this embodiment described above is applied to an AM receiver will be described. The tuning circuit 1 of the present embodiment performs a total phase shift of 360 ° by the entire two phase shift circuits 110C and 130C during tuning. Therefore, by performing synchronous rectification on the input signal using the output signal of the tuning circuit 1 as a reference signal, only the frequency component that is the same as the tuning frequency is extracted from various frequency components included in the input signal. It can be used as an AM detection signal.
FIG. 22 is a diagram showing a configuration of a tuning mechanism using AM detection by synchronous rectification together. The tuning mechanism shown in the figure includes a synchronous rectifier circuit 6 and a low-pass filter (LPF) 6 connected to the subsequent stage in addition to the tuning circuit 1 and the frequency control circuit 2 shown in FIG. .
In general, it can be said that an operation of switching an input signal in synchronization with a certain reference signal is equivalent to mixing the reference signal and the input signal. Now, consider the first and second signals whose frequencies are close to each other as input signals, and let the frequency of the first signal be f1 and the frequency of the second signal be f2 (= f1 + Δf). Also, let the frequency of the reference signal be fr.
Performing synchronous rectification on an input signal using such a reference signal is equivalent to multiplying each signal that can be represented by a trigonometric function, and as a result, the frequency f1 and f2 of the input signal and the frequency of the reference signal A sum and difference component with fr is produced. Therefore, by multiplying the first signal in the input signal by the reference signal, frequency components f1 + fr and f1-fr appear, and by multiplying the second signal in the input signal by the reference signal. , F1 + Δf + fr, f1 + Δf−fr frequency components appear.
Now, assuming that fr = f1, the frequency components 2f1 and 0 appear by multiplying the first signal and the reference signal, and the frequency components 2f + Δf and Δf appear by multiplying the second signal and the reference signal. appear. Therefore, each frequency component of 2f + Δf, 2f1, Δf, 0 appears as the synchronous rectification output. Here, the component of frequency “0” is a direct current component, and since this direct current component actually includes a modulation signal, this direct current component and other alternating current components (2f + Δf, 2f1, Δf) are separated. By extracting only the DC component, detection using synchronous rectification and tuning separation can be performed simultaneously.
Considering domestic AM broadcasting, since Δf described above is 9 kHz, only a desired broadcast wave having the same frequency as the reference signal is extracted by using the low-pass filter 7 capable of removing the frequency component of 9 kHz or more. It becomes possible.
FIG. 23 is a diagram showing a detailed configuration of the synchronous rectifier circuit 6 shown in FIG. The synchronous rectifier circuit 6 shown in the figure includes a voltage comparator 60 and an analog switch (AS) 61.
In this voltage comparator 60, the inverting input terminal is grounded, and the output signal of the tuning circuit 1 is input to the non-inverting input terminal. Therefore, the voltage comparator 60 has a predetermined positive voltage when the output signal of the tuning circuit 1 is at a voltage level higher than 0V, and conversely, a rectangular having a predetermined negative voltage when it is at a voltage level lower than 0V. Output a wave signal.
The analog switch 61 switches the switching state according to the voltage level of the rectangular wave signal output from the voltage comparator 60. That is, the input signal of the tuning circuit 1 is passed when the rectangular wave signal output from the voltage comparator 60 is a predetermined positive voltage, and the input signal of the tuning circuit 1 is cut off when the rectangular wave signal is a predetermined negative voltage. To do. The output of the analog switch 61 is input to the low-pass filter 7, and only the frequency component equal to the tuning frequency is extracted by the low-pass filter 7, and an AM detection signal is obtained.
The tuning circuit 1 used in this embodiment, as explained using the detailed configuration shown in FIG. 2, theoretically has no attenuation of the signal amplitude, and always has a constant amplitude even when the tuning frequency changes. Output signal can be obtained. However, when the tuning circuit 1 is actually assembled or a simulation is performed, the output amplitude slightly changes due to the change of the tuning frequency, or the type of FET constituting the variable resistors 116 and 136 changes to the output signal depending on the variable width or the like. Distortion may occur. However, by performing synchronous rectification on the input signal of the tuning circuit 1 as shown in FIG. 22, there is no influence on the AM detection signal due to the occurrence of amplitude fluctuation or distortion caused by passing through the tuning circuit 1. An AM detection signal with a good S / N ratio can be extracted.
Further, when the synchronous rectification output is used for AM detection, there is no dead band region below the forward voltage as in the case of AM detection using a diode, for example, and AM reception with good linearity is possible. In particular, when the entire tuning mechanism including the AM detection circuit is integrated on a semiconductor substrate, a germanium diode having a low forward voltage cannot be used and a silicon diode having a high forward voltage is used. A detection method that is not used is preferable. Therefore, the tuning mechanism shown in FIG. 22 is particularly effective when integrated.
In the tuning mechanism shown in FIG. 22, the synchronous rectification is performed on the input signal of the tuning circuit 1, but naturally, the AM using the synchronous rectification in the subsequent stage of the tuning circuit 1 as in the conventional receiver. An AM detection signal may be obtained by connecting a detection circuit, or by connecting an AM detection circuit using another detection system to the subsequent stage of the tuning circuit 1.
FIG. 24 is a diagram showing a configuration of an AM receiver using the tuning mechanism shown in FIG.
The AM receiver shown in FIG. 24 includes a high-frequency amplifier circuit 10, a low-pass filter 7, and a low-frequency amplifier circuit 12 in addition to the tuning circuit 1, the frequency control circuit 2, the synchronous rectifier circuit 6 and the low-pass filter 7 shown in FIG. The speaker 14 and the antenna 16 are included.
The AM wave received by the antenna 16 is amplified by the high frequency amplifier circuit 10 and then input to the tuning circuit 1. The frequency control circuit 2 controls the tuning frequency of the tuning circuit 1, and at this time, synchronous rectification is performed using the signal output from the tuning circuit 1, and the AM detection signal is output from the low-pass filter 7. The AM detection signal is amplified by the low frequency amplifier circuit 12 and then output from the speaker 14.
[First Modification of Tuning Circuit]
The tuning circuit 1 included in the tuning mechanism shown in FIG. 2 includes each phase shift circuit 110C, 130C including a CR circuit, but uses a phase shift circuit in which the CR circuit is replaced with an LR circuit composed of a resistor and an inductor. Thus, a tuning circuit can be configured.
FIG. 25 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can replace the phase shift circuit 110C in the previous stage of the tuning circuit 1 shown in FIG. The phase shift circuit 110L shown in the figure has a configuration in which the CR circuit composed of the capacitor 114 and the variable resistor 116 in the phase shift circuit 110C shown in FIG. 3 is replaced with an LR circuit composed of the variable resistor 116 and the inductor 117. is doing.
Therefore, the relationship between the input and output voltages of the phase shift circuit 110L shown in FIG. 25 is such that the voltage VC1 shown in FIG. 4 is changed to the voltage VR1 across the variable resistor 116 as shown in the vector diagram of FIG. The voltage VR1 shown in FIG. 4 can be replaced with the voltage VL1 across the inductor 117.
Further, the phase shift amount φ3 of the phase shift circuit 110L is obtained by setting the time constant of the LR circuit formed by the inductor 117 and the variable resistor 116 to T1(If the inductance of the inductor 117 is L and the resistance value of the variable resistor 116 is R, T1= L / R), it is the same as φ1 shown in the above equation (6).
FIG. 27 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can be replaced with the phase shift circuit 130C in the subsequent stage of the tuning circuit 1 shown in FIG. The phase shift circuit 130L shown in the figure has a configuration in which the CR circuit composed of the variable resistor 136 and the capacitor 134 in the phase shift circuit 130C shown in FIG. 5 is replaced with an LR circuit composed of the inductor 137 and the variable resistor 136. is doing.
Therefore, the relationship between the input and output voltages of the phase shift circuit 130L shown in FIG. 27 is such that the voltage VC2 shown in FIG. 6 is changed to the voltage VR2 across the variable resistor 136 as shown in the vector diagram of FIG. The voltage VR2 shown in FIG. 6 can be replaced with the voltage VL2 across the inductor 137, respectively.
Further, the phase shift amount φ4 of the phase shift circuit 130L is the time constant of the LR circuit constituted by the variable resistor 136 and the inductor 137, T2(When the resistance value of the variable resistor 136 is R and the inductance of the inductor 137 is L, T2= L / R), it is the same as φ2 shown in the above equation (7).
Thus, each of the phase shift circuit 110L shown in FIG. 25 and the phase shift circuit 130L shown in FIG. 27 is equivalent to the phase shift circuits 110C and 130C shown in FIG. 3 or FIG. In the tuning circuit 1 shown in FIG. 2, the front phase shift circuit 110C is replaced with the phase shift circuit 110L shown in FIG. 25, and the rear phase shift circuit 130C is replaced with the phase shift circuit 130L shown in FIG. It is possible. The tuning frequency of the tuning circuit including the phase shift circuits 110L and 130L is proportional to, for example, the reciprocal R / L of the time constant of the LR circuit in each of the phase shift circuits 110L and 130L, in which the inductance L is integrated. Therefore, the tuning frequency can be easily increased by integrating the entire tuning circuit including the two phase shift circuits 110L and 130L.
When the phase shift circuits 110C and 130C shown in FIG. 2 are replaced with the phase shift circuit 110L shown in FIG. 25 and the phase shift circuit 130L shown in FIG. 27, variable resistors 116 and 136 are formed. Since the direction of change of each phase shift amount when the gate voltage of the FET is changed is opposite, the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 is connected to EX-NOR (exclusive NOR). ) It is necessary to reverse the direction of change in the control voltage by replacing it with a gate or by exchanging two inputs of either one of the voltage comparators 31 and 32 shown in FIG.
When each of the phase shift circuits 110C and 130C in the tuning circuit 1 shown in FIG. 2 is replaced with the phase shift circuits 110L and 130L, the output terminal of the operational amplifier 112 or 132 in each phase shift circuit is connected. Any one of the connected voltage dividing circuits may be omitted. Alternatively, both of the voltage dividing circuits may be omitted, and the loss generated in the feedback loop of the tuning circuit 1 may be compensated by adjusting the resistance ratio of the resistors 118 and 120 and the resistance ratio of the resistors 138 and 140. .
Further, when the amplification operation is unnecessary, the subsequent voltage dividing circuit 160 of the subsequent phase shift circuit may be omitted, and the output of the subsequent phase shift circuit may be directly fed back to the previous stage side. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[Second Modification of Tuning Circuit]
FIG. 29 is a circuit diagram showing a second modification of the tuning circuit. The tuning circuit 1A shown in the figure includes two phase shift circuits 210C and 230C that perform a total phase shift of 360 ° at a predetermined frequency by shifting the phase of an AC signal to be input by a predetermined amount, and a feedback resistor. 170 and the input resistor 174 (the input resistor 174 has a resistance value n times the resistance value of the feedback resistor 170) and the output (feedback signal) of the subsequent phase shift circuit 230C. An addition circuit that adds a signal (input signal) input to the input terminal 190 at a predetermined ratio is configured.
In the tuning circuit 1 shown in FIG. 2, the amplitude when the frequency of the input AC signal is changed by setting the resistance values of the resistor 118 and the resistor 120 in the preceding phase shift circuit 110C to be the same. The gain of the phase shift circuit 110C is set to a value larger than 1 by suppressing the change and connecting a voltage dividing circuit including resistors 121 and 123 to the output side of the operational amplifier 112. On the other hand, the preceding phase shift circuit 210C included in the tuning circuit 1A shown in FIG. 29 does not include a voltage dividing circuit in the phase shift circuit, and the resistance value of the resistor 120 'is higher than the resistance value of the resistor 118'. Is set to a large value, the gain of the phase shift circuit 210C is set to a value larger than one.
The same applies to the subsequent phase shift circuit 230C, and the gain of the phase shift circuit 230C is set to a value larger than 1 by setting the resistance value of the resistor 140 'larger than the resistance value of the resistor 138'. A feedback resistor 170, an output terminal 192, and a resistor 178 are connected to the output terminal of the phase shift circuit 230C.
In the tuning circuit 1A shown in FIG. 29, the output of the subsequent phase shift circuit 230C is directly fed back. However, a voltage dividing circuit is connected to the subsequent stage of the subsequent phase shift circuit 230C, and the divided voltage output is supplied. You may make it return via the feedback resistance 170. FIG.
By the way, as described above, when the value of each resistor is set and the gain of the phase shift circuit is set to a value larger than 1, gain fluctuations occur according to the frequency of the input signal. For example, considering the phase-shift circuit 210C in the previous stage, when the frequency of the input signal is low, the phase-shift circuit 210C is a voltage follower circuit, so the gain at this time is 1 time, whereas the frequency is high. Since the phase shift circuit 210C is an inverting amplifier, the gain at this time is -m times (m is the resistance ratio of the resistor 120 'and the resistor 118'), and when the frequency of the input signal changes, the phase shift circuit 210C The gain also changes and the amplitude variation of the output signal occurs.
Such amplitude fluctuations can be suppressed by connecting a resistor 119 to the inverting input terminal of the operational amplifier 112 and matching the gains when the frequency of the input signal is low and high. Specifically, when the resistance value of the resistor 118 ′ is r and the resistance value of the resistor 120 ′ is mr, the resistance value of the resistor 119 is set to mr / (m−1), so that the frequency of the input signal is 0. And the gains of the phase shift circuit 210C at the time of infinity can be matched. Similarly, the amplitude shift of the output signal can be suppressed by connecting the resistor 139 having a predetermined resistance value to the inverting input terminal of the operational amplifier 132 in the phase shift circuit 230C. Note that one end of each of the resistors 119 and 139 may be connected to a fixed potential other than the ground level.
[Third Modification of Tuning Circuit]
In the tuning circuit 1A shown in FIG. 29, the example in which the CR circuit is included in the phase shift circuits 210C and 230C has been described, but a similar phase shift circuit can also be configured when an LR circuit is included instead of the CR circuit.
FIG. 30 is a circuit diagram showing the configuration of a phase shift circuit including an LR circuit, and shows a configuration that can replace the phase shift circuit 210C in the previous stage of the tuning circuit 1A shown in FIG. The phase shift circuit 210L shown in the figure is configured by replacing the CR circuit formed of the capacitor 114 and the variable resistor 116 in the preceding phase shift circuit 210C shown in FIG. 29 with an LR circuit formed of the variable resistor 116 and the inductor 117. have.
On the other hand, FIG. 31 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can replace the phase shift circuit 230C in the subsequent stage of the tuning circuit 1A shown in FIG. . The phase shift circuit 230L shown in the figure has a configuration in which the CR circuit composed of the variable resistor 136 and the capacitor 134 in the subsequent phase shift circuit 230C shown in FIG. 29 is replaced with an LR circuit composed of the inductor 137 and the variable resistor 136. have.
The phase shift circuit 210L shown in FIG. 30 is equivalent to the previous phase shift circuit 210C shown in FIG. 29, and the previous phase shift circuit 210C of the tuning circuit 1A shown in FIG. 29 is shown in FIG. It is possible to replace the phase shift circuit 210L. Similarly, the phase shift circuit 230L shown in FIG. 31 is equivalent to the latter phase shift circuit 230C shown in FIG. 29, and the latter phase shift circuit 230C shown in FIG. It is possible to replace the phase shift circuit 230L shown in the figure.
When the two phase shift circuits 210C and 230C are replaced with the phase shift circuits 210L and 230L, respectively, the tuning frequency can be easily increased by integrating the entire tuning circuit.
If the phase shift circuits 210C and 230C shown in FIG. 29 are replaced with the phase shift circuit 210L shown in FIG. 30 and the phase shift circuit 230L shown in FIG. 31, respectively, the FETs forming the variable resistors 116 and 136 The direction of change of each phase shift amount when the gate voltage is changed is opposite, so that the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 is replaced with EX-NOR (exclusive NOR). It is necessary to reverse the direction of change in the control voltage by replacing it with a gate or by switching two inputs of either one of the voltage comparators 31 and 32 shown in FIG.
By the way, the tuning circuit 1A shown in FIG. 29 prevents the amplitude fluctuation when the tuning frequency is varied by connecting the resistors 119 or 139 to the two phase shift circuits 210C and 230C, respectively. When the variable range is narrow, the amplitude fluctuation is reduced, so that the tuning circuit can be configured by removing the resistors 119 and 139 described above. Alternatively, only one of the resistors 119 or 139 can be removed to configure the tuning circuit.
[Fourth Modification of Tuning Circuit]
In the tuning circuits 1 and 1A described above, the loss of the loop gain of the feedback loop including the all-pass circuit including the two phase shift circuits 110C and the feedback resistor 170 is caused by the input impedance of the previous phase shift circuit 110C and the like. Therefore, in order to suppress the occurrence of loss due to the input impedance, a follower circuit including a transistor is further inserted in the previous stage such as the phase shift circuit 110C in the previous stage, and the signal fed back is passed through the follower circuit to the previous stage. You may make it input into a phase-shift circuit (for example, 110C, 110L, etc.).
FIG. 32 is a circuit diagram showing an example of a tuning circuit including a follower circuit therein. The tuning circuit 1B shown in the figure is different from the tuning circuit 1 shown in FIG. 2 in that a follower circuit 150 including a transistor is inserted on the front stage side of the front phase shift circuit 110C. 32 is a so-called source follower circuit, it may be an emitter follower circuit. Further, in FIG. 32, by setting the voltage dividing ratio of the voltage dividing circuit 160 to 1 or omitting the voltage dividing circuit 160 itself, only the tuning operation is performed without performing the amplification operation by the entire tuning circuit. It may be.
As described above, if the transistor follower circuit 150 is cascade-connected to the preceding stage of the preceding phase shift circuit 110C and the like, the resistance values of the feedback resistor 170 and the input resistor 174 are compared with those of the tuning circuit 1 and the like of FIG. Can be bigger. In particular, when the entire tuning circuit is integrated on a semiconductor substrate, if the resistance value of the feedback resistor 170 or the like is to be reduced, the area occupied by the element must be increased. desirable. Therefore, especially in the case of integration, it is effective to connect a follower circuit 50 as shown in FIG.
[Fifth Modification of Tuning Circuit]
In the tuning circuit 1 shown in FIG. 2, the phase shift amount of the two phase shift circuits 110C and 130C is 360 °, but the phase shift circuits 110C and 130C connected in cascade do not shift the phase. A tuning circuit may be configured by connecting circuits.
FIG. 33 is a circuit diagram showing a configuration of a tuning circuit 1C in which a non-inverting circuit 350 is connected to the preceding stage of two phase shift circuits. As shown in the figure, the tuning circuit 1C includes a phase shift circuit 310C having a configuration in which the resistors 121 and 123 are omitted from the phase shift circuit 110C shown in FIG. 3, and a phase shift circuit 130C shown in FIG. A phase shift circuit 330C having a configuration in which the resistors 141 and 143 are omitted, a non-inverting circuit 350 connected to the previous stage of the phase shift circuit 310C, a voltage dividing circuit 160 including resistors 162 and 164, a feedback resistor 170, and an input resistor 174, and an addition circuit composed of 174.
The phase shift circuits 310C and 330C shown in FIG. 33 have the same configuration as the phase shift circuits 110C and 130C shown in FIG. 3 except that the voltage dividing circuit is not connected to the output terminal of the operational amplifier 112 or 132. The transfer function and the phase shift amount are the same as those of the phase shift circuits 110C and 130C. However, in equation (2), a1= 1, a in formula (3)2= 1.
The non-inverting circuit 350 includes an operational amplifier 352 in which an AC signal is input to a non-inverting input terminal and an inverting input terminal is grounded via a resistor 354, and a resistor connected between the inverting input terminal and the output terminal of the operational amplifier 352. 356. The operational amplifier 352 has a predetermined amplification degree determined by the resistance ratio of the two resistors 354 and 356.
The phase shift circuit 310C has a gain of 1 because the resistance values of the resistors 118 and 120 are the same. Similarly, the phase shift circuit 330C also has a gain of 1 because the resistance values of the resistors 138 and 140 are the same. Therefore, in the tuning circuit 1C described above, the gain of the non-inverting circuit 350 described above is set to a value larger than 1 instead of gaining each phase shift circuit.
The non-inverting circuit 350 having such a configuration outputs the input signal without changing the phase, and compensates for the loss caused by the signal amplitude attenuation by the voltage dividing circuit 160 and the feedback loop by adjusting the gain. Becomes easy. The non-inverting circuit 350 also functions as a buffer connected to the previous stage side of the previous stage phase shift circuit 310C, similarly to the follower circuit including the transistors described above.
The non-inverting circuit 350 shown in FIG. 33 may be connected to the preceding stage of the tuning circuits 1 and 1A shown in FIG. 2 and FIG.
[Sixth Modification of Tuning Circuit]
Each of the tuning circuits 1, 1A, 1B, and 1C described above performs a predetermined tuning operation at a frequency at which the total amount of phase shift by the two phase shift circuits is 360 °, but basically performs the same operation. By configuring a tuning circuit by combining two phase shift circuits, a predetermined tuning operation may be performed at a frequency at which the total amount of phase shift by the two phase shift circuits is 180 °.
FIG. 34 is a circuit diagram showing a sixth modification of the tuning circuit, in which a phase shift circuit 310C is connected instead of the phase shift circuit 330C in the latter stage of FIG. 33, and phase inversion is performed instead of the non-inversion circuit 350. A circuit 380 is connected.
The phase inverting circuit 380 includes an operational amplifier 382 in which an input AC signal is input to an inverting input terminal via a resistor 384 and a non-inverting input terminal is grounded, and an inverting input terminal and an output terminal of the operational amplifier 382. And a resistor 386 connected to the. When an AC signal is input to the inverting input terminal of the operational amplifier 382 via the resistor 384, a reverse phase signal whose phase is inverted is output from the output terminal of the operational amplifier 382, and this reverse phase signal is the previous phase shift circuit. Input to 310C. The phase inversion circuit 380 has a predetermined amplification degree determined by the resistance ratio of the two resistors 384 and 386, and a gain larger than 1 can be obtained by making the resistance value of the resistor 386 larger than the resistance value of the resistor 384. Is obtained.
As described above, the phase of the phase shift circuit 310C shifts from 180 ° to 360 ° in the clockwise direction with the input voltage Ei as a reference as the frequency ω of the input signal changes from 0 to ∞. When the time constants of the CR circuits in the two phase shift circuits 310C are the same (this is assumed to be T), the phase shift amount in each of the two phase shift circuits 310C is 270 at the frequency of ω = 1 / T. °. Accordingly, the phase is shifted by 270 ° × 2 = 540 ° (= 180 °) by the two phase shift circuits 310C as a whole, and the phase is inverted by the phase inversion circuit 380 connected to the preceding stage of the two phase shift circuits 310C. Therefore, as a whole, a signal whose phase is rounded and the phase shift amount is 360 ° is output from the subsequent phase shift circuit 310C ′.
In the tuning circuit 1D shown in FIG. 34, the gain of the phase inverting circuit 380 is set to a value larger than 1 instead of gaining each phase shift circuit, and the signal amplitude of the voltage dividing circuit 160 is increased. It becomes easy to compensate for the loss caused by the attenuation or the feedback loop.
[Seventh Modification of Tuning Circuit]
The tuning circuit 1D shown in FIG. 34 shows an example in which the phase shift circuit 310C is cascade-connected, but the tuning operation can also be performed when the phase shift circuit 330C shown in FIG. 33 is cascade-connected.
FIG. 35 is a circuit diagram showing a seventh modification of the tuning circuit. The tuning circuit 1E shown in the figure is obtained by cascading a phase shift circuit 330C instead of the phase shift circuit 310C of FIG.
As described above, the phase of the phase shift circuit 330C shifts from 0 ° to 180 ° in the clockwise direction with the input voltage Ei as a reference as the frequency ω of the input signal changes from 0 to ∞. When the time constants of the CR circuits in the two phase shift circuits 330C are the same (this is assumed to be T), the phase shift amount in each of the two phase shift circuits 330C is ω = 1 / T. 90 °. Accordingly, the phase is shifted by 180 ° by the whole of the two phase shift circuits 330C, and the phase is inverted by the phase inversion circuit 380 connected to the preceding stage of the two phase shift circuits 330C, so that the phase makes a complete cycle. Thus, a signal with a phase shift amount of 360 ° is output from the subsequent phase shift circuit 330C.
Similarly to the tuning circuit 1D shown in FIG. 34, in the tuning circuit 1E described above, the gain of the phase inverting circuit 380 is set to a value larger than 1 instead of gaining each phase shift circuit. Therefore, it becomes easy to compensate for the attenuation of the signal amplitude by the voltage dividing circuit 160 and the loss generated in the feedback loop.
Further, although the tuning circuits 1C, 1D, and 1E shown in FIGS. 33 to 35 each include two phase shift circuits including a CR circuit, they may be configured to include an LR circuit. . For example, in the tuning circuit 1C shown in FIG. 33, the previous phase shift circuit 310C is replaced with a phase shift circuit in which the voltage dividing circuit is omitted from the phase shift circuit 110L shown in FIG. May be replaced with a phase shift circuit in which the voltage dividing circuit is omitted from the phase shift circuit 130L shown in FIG.
In the tuning circuits 1C, 1D, and 1E shown in FIGS. 33 to 35, if it is desired to perform only the tuning operation without amplifying the signal amplitude, the voltage dividing circuit 160 may be omitted. Further, a voltage dividing circuit may be connected to at least one output terminal of the operational amplifier in the two phase shift circuits. For example, in the tuning circuit 1C of FIG. 33, if a voltage dividing circuit is connected to the output terminal of the operational amplifier 112 in the previous phase shift circuit 310C and the output terminal of the operational amplifier 132 in the subsequent phase shift circuit 330C, This is the same as the configuration in which the non-inverting circuit 350 is connected to the preceding stage of the preceding phase shift circuit 110C in the tuning circuit 1 shown in FIG.
By the way, the tuning circuits 1C, 1D, 1E, etc. shown in FIGS. 33 to 35 are constituted by two phase shift circuits and a non-inversion circuit, or two phase shift circuits and a phase inversion circuit. In addition, a predetermined tuning operation is performed by setting the total phase shift to 360 ° at a predetermined frequency by the entire three circuits. Therefore, focusing only on the phase shift amount, there is a certain degree of freedom in the order in which the three circuits are connected, and the connection order can be determined as necessary.
[Eighth Modification of Tuning Circuit]
Any of the first to seventh modifications of the tuning circuit described above includes an operational amplifier inside the phase shift circuit, but it is also possible to configure the phase shift circuit using a transistor instead of the operational amplifier.
The tuning circuit 1F shown in FIG. 36 includes two phase shift circuits 410C and 430C that perform a total phase shift of 360 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount. A non-inverting circuit 450 that amplifies and outputs with a predetermined amplification without changing the phase of the output signal of the phase circuit 430C, and a voltage dividing circuit 160 composed of resistors 162 and 164 provided at the subsequent stage of the non-inverting circuit 450; A voltage dividing output (feedback signal) and an input of the voltage dividing circuit 160 are input through the feedback resistor 170 and the input resistor 174 (the input resistor 174 has a resistance value n times that of the feedback resistor 170). An addition circuit that adds a signal (input signal) input to the terminal 190 at a predetermined ratio is configured.
The capacitor 172 connected in series with the feedback resistor 170 and the capacitor 176 inserted between the input resistor 174 and the input terminal 190 are both for blocking DC current, and the impedance is extremely small at the operating frequency. That is, it has a large capacitance.
FIG. 37 shows an extracted configuration of the preceding phase shift circuit 410C shown in FIG. The phase-shift circuit 410C in the previous stage shown in the figure includes an FET 412 whose gate is connected to the input terminal 122, a capacitor 414 and a variable resistor 416 connected in series between the source and drain of the FET 412, and the drain of the FET 412 and the positive polarity. The resistor 418 is connected between the power source and the resistor 420 is connected between the source of the FET 412 and the ground. Note that at least one of the FET 412 and the later-described FET 432 may be replaced with a bipolar transistor.
Here, the resistance values of the two resistors 418 and 420 connected to the source and drain of the FET 412 described above are set to be substantially equal, and the phase is matched when focusing on the AC component of the input voltage applied to the input terminal 122. The output signal is output from the source of the FET 412 and the signal whose phase is inverted (the phase is shifted by 180 °) is output from the drain of the FET 412.
A resistor 426 in the phase shift circuit 410 shown in FIG. 36 is for applying an appropriate bias voltage to the FET 412. Further, for example, as shown in FIG. 37, the variable resistor 416 uses a channel formed between the source and drain of a junction FET as a resistor, and the resistance value can be set within a certain range by changing the gate voltage. Can be changed arbitrarily.
In the phase shift circuit 410C having such a configuration, when a predetermined AC signal is input to the input terminal 122, that is, when a predetermined AC voltage (input voltage) is applied to the gate of the FET 412, the source of the FET 412 is applied. An AC voltage having the same phase as the input voltage appears. On the other hand, an AC voltage having the same amplitude as the voltage appearing at the source and having a phase opposite to that of the input voltage appears at the drain of the FET 412. The amplitude of the AC voltage appearing at the source and the drain is assumed to be Ei.
A series circuit (CR circuit) composed of a variable resistor 416 and a capacitor 414 is connected between the source and drain of the FET 412. Therefore, a signal obtained by synthesizing each of the voltages appearing at the source and drain of the FET 412 via the variable resistor 416 or the capacitor 414 is output from the output terminal 124.
FIG. 38 is a vector diagram showing the relationship between the input / output voltage of the preceding phase shift circuit 410C and the voltage appearing in the capacitor and the like.
Since an AC voltage having the same phase and opposite phase as the input voltage and having a voltage amplitude of Ei appears at the source and drain of the FET 412, the potential difference (AC component) between the source and drain is 2Ei. Further, the voltage VC1 appearing at both ends of the capacitor 414 and the voltage VR1 appearing at both ends of the variable resistor 416 are out of phase with each other by 90 °. Is equal to
Therefore, as shown in FIG. 38, a right triangle that forms two sides where the voltage VC1 across the capacitor 414 and the voltage VR1 across the variable resistor 416 are orthogonal is formed with twice the voltage Ei as the hypotenuse. . Therefore, when the amplitude of the input signal is constant and only the frequency changes, the both-ends voltage VC1 of the capacitor 414 and the both-ends voltage VR1 of the variable resistor 416 change along the circumference of the semicircle shown in FIG. .
By the way, if the potential difference between the connection point of the capacitor 414 and the variable resistor 416 and the ground level is taken out as the output voltage Eo, the output voltage Eo starts from the center point in the semicircle shown in FIG. It can be expressed by a vector whose end point is one point on the circumference where VC1 and voltage VR1 intersect, and its size is equal to the radius Ei of the semicircle. Moreover, even if the frequency of the input signal changes, the end point of this vector only moves on the circumference, so that a stable output whose output amplitude does not change according to the frequency can be obtained.
Further, as apparent from FIG. 38, the voltage VR1 and the voltage VC1 intersect at right angles on the circumference, so theoretically, the phase difference between the input voltage applied to the gate of the FET 412 and the voltage VR1 is the frequency. As ω changes from 0 to ∞, it changes from 270 ° to 360 ° in the clockwise direction with reference to the voltage Ei in phase with the input voltage. The phase shift amount φ5 of the entire phase shift circuit 410C changes from 180 ° to 360 ° depending on the frequency. In addition, the phase shift amount φ5 can be changed by changing the resistance value of the variable resistor 416.
The transfer function of the phase shift circuit 410C shown in FIG. 37 is the time constant of the CR circuit composed of the capacitor 414 and the variable resistor 416 as T1(When the capacitance of the capacitor 414 is C and the resistance value of the variable resistor 416 is R, T1= CR), K2 shown in equation (2) can be applied as it is (however, a1<1) The phase shift amount φ5 shown in FIG. 38 is also the same as φ1 shown in the above equation (6).
Similarly, FIG. 39 shows an extracted configuration of the subsequent phase shift circuit 430C shown in FIG. The latter-stage phase shift circuit 430C shown in the figure includes an FET 432 whose gate is connected to the input terminal 142, a capacitor 434 and a variable resistor 436 connected in series between the source and drain of the FET 432, and the drain of the FET 432. The resistor 438 is connected between the power source and the resistor 440 is connected between the source of the FET 432 and the ground.
Similarly to the phase shift circuit 410C shown in FIG. 37, the resistance values of the two resistors 438 and 440 connected to the source and drain of the FET 432 shown in FIG. Focusing on the AC component of the applied input voltage, a signal having the same phase is output from the source of the FET 432 and a signal having an inverted phase is output from the drain of the FET 432.
The resistor 446 in the phase shift circuit 430C shown in FIG. 36 is for applying an appropriate bias voltage to the FET 432. The capacitor 148 provided on the input side of the phase shift circuit 430C is for DC current blocking that removes a DC component from the output of the phase shift circuit 410C, and only the AC component is input to the phase shift circuit 430C.
In the phase shift circuit 430C having such a configuration, when a predetermined AC signal is input to the input terminal 142, that is, when a predetermined AC voltage (input voltage) is applied to the gate of the FET 432, the source of the FET 432 is applied. An AC voltage having the same phase as the input voltage appears. On the other hand, an AC voltage having the same amplitude as that of the voltage appearing at the source and opposite in phase to the input voltage appears at the drain of the FET 432. The amplitude of the AC voltage appearing at the source and the drain is assumed to be Ei.
A series circuit (CR circuit) composed of a capacitor 434 and a variable resistor 436 is connected between the source and drain of the FET 432. Accordingly, a signal obtained by synthesizing the voltages appearing at the source and drain of the FET 432 via the capacitor 434 or the variable resistor 436 is output from the output terminal 144.
FIG. 40 is a vector diagram showing the relationship between the input / output voltage of the subsequent phase shift circuit 430C and the voltage appearing in the capacitor and the like.
Since an AC voltage having the same phase and opposite phase as the input voltage and having a voltage amplitude of Ei appears at the source and drain of the FET 432, the potential difference between the source and drain becomes 2Ei. Further, the voltage VR2 appearing at both ends of the variable resistor 436 and the voltage VC2 appearing at both ends of the capacitor are out of phase with each other by 90 °, and these are added in vector to the potential difference 2Ei between the source and drain of the FET 432. Will be equal.
Therefore, as shown in FIG. 40, a right triangle that forms two sides where the voltage VR2 across the variable resistor 436 and the voltage VC2 across the capacitor 434 are orthogonal is formed with twice the voltage Ei as the hypotenuse. . Therefore, when the amplitude of the input signal is constant and only the frequency changes, the voltage VR2 across the variable resistor 436 and the voltage VC2 across the capacitor 134 change along the circumference of the semicircle shown in FIG. .
Assuming that the potential difference between the connection point of the variable resistor 436 and the capacitor 434 and the ground level is taken out as the output voltage Eo, the output voltage Eo starts from the center point in the semicircle shown in FIG. It can be represented by a vector whose end point is one point on the circumference where the voltage VC2 intersects, and its magnitude is equal to the radius Ei of the semicircle. Moreover, even if the frequency of the input signal changes, the end point of this vector only moves on the circumference, so that a stable output whose output amplitude does not change according to the frequency can be obtained.
As apparent from FIG. 40, since the voltage VR2 and the voltage VC2 intersect at right angles on the circumference, the phase difference between the input voltage applied to the gate of the FET 432 and the voltage VC2 is theoretically the frequency. As ω changes from 0 to ∞, it changes from 0 ° to 90 °. Then, the phase shift amount φ6 of the entire phase shift circuit 430C changes from 0 ° to 180 ° depending on the frequency.
The transfer function of the phase shift circuit 430C shown in FIG. 37 is the time constant of the CR circuit composed of the capacitor 434 and the variable resistor 436 as T2(If the capacitance of the capacitor 434 is C and the resistance value of the variable resistor is R, T2= CR), K3 shown in the equation (3) can be applied as it is (however, a2<1) The phase shift amount φ6 shown in FIG. 40 is also the same as φ2 shown in the above equation (7).
In this way, the phase is shifted by a predetermined amount in each of the two phase shift circuits 410C and 430C, and as shown in FIGS. 38 and 40, the phase is shifted by the entire two phase shift circuits 410C and 430C at a predetermined frequency. A signal with a total shift amount of 360 ° is output.
36 has an FET 452 in which a resistor 454 is connected between the drain and the positive power supply, a resistor 456 is connected between the source and the ground, and a base is connected to the drain of the FET 452. And a transistor 458 having a collector connected to the source of the FET 452 via a resistor 460 and a resistor 462 for applying an appropriate bias voltage to the FET 452. The capacitor 164 provided at the front stage of the non-inverting circuit 450 shown in FIG. 36 is for blocking a DC current from the output of the subsequent phase shift circuit 430C, and only the AC component is the non-inverting circuit 450. Is input.
The FET 452 outputs a reverse-phase signal from the drain when an AC signal is input to the gate. Further, when the signal of the opposite phase is input to the base, the transistor 458 outputs the signal of the same phase from the collector when the signal is further inverted, that is, the phase of the signal input to the gate of the FET 452 is considered as a reference. The in-phase signal is output from the non-inverting circuit 450.
The output of the non-inverting circuit 450 is taken out from the output terminal 192 as the output of the tuning circuit 1F, and a signal obtained by passing the output of the non-inverting circuit 450 through the voltage dividing circuit 160 through the feedback resistor 170 is shifted to the preceding phase. It is fed back to the input side of the circuit 410C. Then, the fed back signal and the signal input via the input resistor 174 are added, and the voltage of the added signal is input to the input terminal (the input terminal 122 shown in FIG. 37) of the preceding phase shift circuit 410C. ) Is applied.
The gain of the non-inverting circuit 450 described above is determined by the resistance values of the resistors 454, 456, and 460 described above. By adjusting the resistance values of the resistors, the two phase shift circuits shown in FIG. 410C, 430C or the voltage dividing circuit 160 is set to compensate for the loss caused by the attenuation or the feedback loop and the loop gain of the entire tuning circuit is 1 or less.
Further, since the output signal of the non-inverting circuit 450 before being input to the voltage dividing circuit 160 is taken out from the output terminal 192 of the tuning circuit 1, the tuning circuit 1F itself can have gain, The signal amplitude can be amplified simultaneously with the operation.
[Ninth Modification of Tuning Circuit]
The tuning circuit shown in FIG. 36 includes a CR circuit in each of the phase shift circuits 410C and 430C. However, the tuning circuit is replaced with a phase shift circuit in which the CR circuit is replaced with an LR circuit composed of a resistor and an inductor. It is also possible to configure.
FIG. 41 is a circuit diagram showing the configuration of a phase shift circuit including an LR circuit, and shows a configuration that can replace the phase shift circuit 410C in the preceding stage of the tuning circuit 1F shown in FIG. The phase shift circuit 410L shown in the figure is configured by replacing the CR circuit composed of the capacitor 414 and the variable resistor 416 in the previous stage phase shift circuit 410C shown in FIG. 36 with an LR circuit composed of the variable resistor 416 and the inductor 417. The resistance values of the resistor 418 and the resistor 420 are set to the same value. A capacitor 419 inserted between the inductor 417 and the drain of the FET 412 is used for blocking a direct current.
As shown in the vector diagram of FIG. 42, the relationship between the input and output voltages of the phase shift circuit 410L described above is shown in FIG. 38 by replacing the voltage VC1 shown in FIG. 38 with the voltage VR1 across the variable resistor 416. It can be considered that the voltage VR1 is replaced with the voltage VL1 across the inductor 417, respectively.
The transfer function of the phase shift circuit 410L shown in FIG. 41 is the time constant of the LR circuit composed of the inductor 417 and the variable resistor 416 as T1(Inductor 417 has an inductance L and variable resistor 416 has a resistance R, T1= L / R), K2 shown in the formula (2) can be applied as it is (however, a1<1) The phase shift amount φ7 shown in FIG. 42 is also the same as φ1 shown in the above equation (6).
Therefore, the phase shift circuit 410L shown in FIG. 41 is basically equivalent to the phase shift circuit 410C shown in FIG. 37, and the phase shift circuit 410C shown in FIG. The circuit 410L can be replaced.
FIG. 43 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can be replaced with the phase shift circuit 430C in the subsequent stage of the tuning circuit 1F shown in FIG. The phase shift circuit 430L shown in the figure has a configuration in which the CR circuit including the capacitor 434 and the variable resistor 436 in the subsequent phase shift circuit 430C shown in FIG. 39 is replaced with an LR circuit including the variable resistor 436 and the inductor 437. The resistance values of the resistor 438 and the resistor 440 are set to the same value. Note that a capacitor 439 inserted between the variable resistor 436 and the drain of the FET 432 is for DC current blocking.
As shown in the vector diagram of FIG. 44, the voltage VR2 shown in FIG. 40 is replaced with the voltage VL2 across the inductor 437 and the voltage shown in FIG. It can be considered that VC2 is replaced with the voltage VR2 across the variable resistor 436, respectively.
The transfer function of the phase shift circuit 430L shown in FIG. 43 is the time constant of the LR circuit composed of the variable resistor 436 and the inductor 437 as T2(When the resistance value of the variable resistor 436 is R and the inductance of the inductor 437 is L, T2= L / R), K3 shown in the equation (3) can be applied as it is (however, a2<1) The phase shift amount φ8 shown in FIG. 44 is also the same as φ2 shown in the above equation (7).
Therefore, the phase shift circuit 430L shown in FIG. 43 is basically equivalent to the phase shift circuit 430C shown in FIG. 39, and the phase shift circuit 430C shown in FIG. It can be replaced with the circuit 430L.
Thus, both of the two phase shift circuits 410C and 430C shown in FIG. 36 can be replaced with the phase shift circuits 410L and 430L shown in FIG. 41 and FIG. 43, and the entire tuning circuit is integrated. As a result, the tuning frequency can be easily increased.
When the phase shift circuits 410C and 430C shown in FIG. 36 are replaced with the phase shift circuit 410L shown in FIG. 41 and the phase shift circuit 430L shown in FIG. 43, respectively, the FETs forming the variable resistors 416 and 436 The direction of change of each phase shift amount when the gate voltage is changed is opposite, so that the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 is replaced with EX-NOR (exclusive NOR). It is necessary to reverse the direction of change in the control voltage by replacing it with a gate or by switching two inputs of either one of the voltage comparators 31 and 32 shown in FIG.
Further, when the phase shift circuits 410C and 430C shown in FIG. 36 are replaced with the phase shift circuits 410L and 430L, respectively, the voltage dividing circuit 160 is omitted and the output of the subsequent phase shift circuit is directly fed back to the front stage. May be. Alternatively, the resistor 162 in the voltage dividing circuit 160 may be removed and only the resistor 164 may be used. When the voltage dividing circuit 160 is omitted or the resistor 162 is removed, only the tuning operation can be performed.
[Tenth Modification of Tuning Circuit]
FIG. 45 is a circuit diagram showing another modification of the tuning circuit. The tuning circuit 1G shown in the figure includes two phase shift circuits 410C that perform a total phase shift of 180 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount, and a phase shift of the subsequent stage. A signal (feedback signal) output from the phase inverting circuit 480 is input to the input terminal 190 via the phase inverting circuit 480 that further inverts the phase of the output signal of the circuit 410C, and the feedback resistor 170 and the input resistor 174, respectively. And an adder circuit for adding signals (input signals) at a predetermined ratio.
Each phase shift circuit 410C has the detailed configuration and the input / output phase relationship described with reference to FIGS. 37 and 38. For example, the time constant of the CR circuit composed of the capacitor 414 and the variable resistor 416 is expressed as T1Then, ω = 1 / T1The phase shift amount φ5 at the frequency of 270 ° is 270 ° in the clockwise direction (phase delay direction).
Accordingly, the sum of the phase shift amounts in the phase delay direction by the two phase shift circuits 410C as a whole becomes φ5 + φ5 = 270 ° + 270 ° = 540 ° (= 180 °) at a predetermined frequency.
The phase inversion circuit 480 includes an FET 482 in which a resistor 484 is connected between the drain and the positive power supply, and a resistor 486 is connected between the source and the ground, and a resistor 488 that applies a predetermined bias voltage to the gate of the FET 482. It is comprised including. When an AC signal is input to the gate of the FET 482, a reverse-phase signal having an inverted phase is output from the drain of the FET 482. The phase inversion circuit 480 has a predetermined gain determined by the resistance ratio of the two resistors 484 and 486.
As described above, at a predetermined frequency, the phase is shifted by 180 ° by the two phase shift circuits 410C, and the phase is inverted by the phase inverting circuit 480 connected to the subsequent stage. The total is 360 °. Therefore, the output of the phase inverter circuit 480 is fed back to the input side of the preceding phase shift circuit 410C via the feedback resistor 170, and the signal input via the input resistor 174 is added to this feedback signal, and the phase inverter circuit 480 is added. By adjusting the gain, a tuning operation similar to that of the tuning circuit 1 shown in FIG. 2 is performed.
In the tuning circuit 1G shown in FIG. 45, the output of the phase inverting circuit 480 is directly fed back through the feedback resistor 170. However, like the tuning circuit 1F shown in FIG. A voltage dividing circuit 160 may be connected to the subsequent stage to feed back the divided voltage output.
[Eleventh Modification of Tuning Circuit]
FIG. 46 is a circuit diagram showing another modified example of the tuning circuit, and includes a rear-stage phase shift circuit 430C shown in FIG. 36, opposite to FIG.
The tuning circuit 1H shown in FIG. 46 includes two phase-shift circuits 430C that perform a total phase shift of 180 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount, and a rear-stage shift circuit. A signal (feedback signal) output from the phase inverting circuit 480 and the input terminal 190 are input via the phase inverting circuit 480 that further inverts the phase of the output signal of the phase circuit 430C, and the feedback resistor 170 and the input resistor 174, respectively. And an adding circuit for adding the signal (input signal) to be added at a predetermined ratio.
Each phase shift circuit 430C has the detailed configuration and the input / output phase relationship as described with reference to FIGS. 39 and 40. For example, the time constant of the CR circuit composed of the capacitor 434 and the variable resistor 436 is set to T2Then, ω = 1 / T2The phase shift amount φ6 at the frequency of 90 ° is 90 ° in the clockwise direction (phase delay direction).
Therefore, at a predetermined frequency, the phase is shifted by 180 ° by the two phase shift circuits 430C, and the phase is inverted by the phase inversion circuit 480 connected to the subsequent stage. 360 °. Therefore, the output of the phase inverting circuit 480 is fed back to the input side of the preceding phase shift circuit 430C via the feedback resistor 170, and the signal input via the input resistor 174 is added to this feedback signal, and the phase inverting circuit By adjusting the gain of 480, the same tuning operation as the tuning circuit 1 shown in FIG. 2 is performed.
As in the tuning circuit 1F shown in FIG. 36, the voltage dividing circuit 160 is connected to the subsequent stage of the phase inverting circuit 480 in the tuning circuit 1H shown in FIG. May be.
By the way, the above-described various tuning circuits 1F, 1G, 1H, etc. are composed of two phase shift circuits and non-inversion circuits or two phase shift circuits and phase inversion circuits. A predetermined tuning operation is performed by setting the total phase shift amount to 360 ° at a predetermined frequency. Therefore, focusing only on the phase shift amount, there is a certain degree of freedom in the order in which the three circuits are connected, and the connection order can be determined as necessary.
Further, in the tuning circuits 1G and 1H shown in FIGS. 45 and 46, the example in which the CR circuit is included in the phase shift circuit has been shown. However, the phase shift circuit including the LR circuit is cascaded and tuned. A circuit may be configured. For example, a phase shift circuit 410L shown in FIG. 41 may be connected instead of the two phase shift circuits 410C of the tuning circuit 1G shown in FIG. Alternatively, a phase shift circuit 430L shown in FIG. 43 may be connected instead of the two phase shift circuits 430C of the tuning circuit 1H shown in FIG.
However, when the phase shift circuit including the CR circuit is replaced with a phase shift circuit including the LR circuit, the direction of change of each phase shift amount when the gate voltage of the FET forming the variable resistors 416 and 436 is changed. Therefore, the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 is replaced with an EX-NOR (exclusive NOR) gate, or the voltage comparators 31, 32 shown in FIG. It is necessary to reverse the direction of change in the control voltage by, for example, switching two of the two inputs.
In the tuning circuits 1F, 1G, and 1H described above, the phase shift circuit is configured using the FET 412 or the FET 432, but the phase shift circuit may be configured using a bipolar transistor instead of the FET.
[Twelfth Modification of Tuning Circuit]
FIG. 47 is a circuit diagram showing a twelfth modification of the tuning circuit. The tuning circuit 1J shown in the figure includes a non-inverting circuit 550 that outputs the input AC signal without changing the phase thereof, and each of them shifts the phase of the input signal by a predetermined amount so that a total of 360 ° is obtained at a predetermined frequency. Two voltage shifting circuits 510C and 530C that perform phase shift, a voltage dividing circuit 160 that includes resistors 162 and 164 provided further downstream of the latter phase shifting circuit 530C, a feedback resistor 170 and an input resistor 174 (input resistor 174) , Each having a resistance value that is n times that of the feedback resistor 170), and the voltage output of the voltage divider circuit 160 (feedback signal) and the signal input to the input terminal 190 (input signal) And an adder circuit for adding them at a predetermined ratio.
Note that the non-inverting circuit 550 functions as a buffer circuit, and is provided to prevent loss of a signal or the like that occurs when the preceding phase shift circuit 510C and the above-described adding circuit are directly connected. The non-inverting circuit 550 is configured by, for example, an emitter follower circuit or a source follower circuit. When the element constant of each element such as the feedback resistor 170 is selected so as to minimize the loss or the like when directly connected, the non-inverting circuit 550 may be omitted to configure the tuning circuit. .
FIG. 48 shows an extracted configuration of the previous phase shift circuit 510C shown in FIG. The preceding phase shift circuit 510C shown in the figure shifts the phase of the signal input to the input terminal 122 by a predetermined amount by a differential amplifier 512 that amplifies and outputs the differential voltage of two inputs with a predetermined amplification degree. The voltage level of the capacitor 514 and the variable resistor 516 input to the non-inverting input terminal of the differential amplifier 512 and the signal input to the input terminal 122 are divided by about ½ without changing the phase of the signal. Resistors 518 and 520 that are input to the inverting input terminal.
For example, as shown in FIG. 48, the variable resistor 516 described above uses a channel formed between the source and drain of the FET in a junction type as a resistor, and has a resistance value within a certain range by varying the gate voltage. Can be changed arbitrarily.
When a predetermined AC signal is input to the input terminal 122 shown in FIG. 48, a voltage Ei applied to the input terminal 122 is applied to the inverting input terminal of the differential amplifier 512 by the resistors 518 and 520. A voltage divided by 2 is applied.
On the other hand, when an input signal is input to the input terminal 122, a signal appearing at a connection point between the capacitor 514 and the variable resistor 516 is input to the non-inverting input terminal of the differential amplifier 512. Since an input signal is input to one end of the CR circuit constituted by the capacitor 514 and the variable resistor 516, the voltage of the signal obtained by shifting the phase of the input signal by a predetermined amount by the CR circuit is not inverted by the differential amplifier 512. Applied to the input terminal. The differential amplifier 512 outputs a signal obtained by amplifying the difference between the voltages applied to the two input terminals in this manner with a predetermined amplification degree.
FIG. 49 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit 510C shown in FIG. 48 and the voltage appearing in the capacitor and the like.
As shown in the figure, the voltage VR1 appearing at both ends of the variable resistor 516 and the voltage VC1 appearing at both ends of the capacitor 514 are out of phase with each other by 90 °, and the sum of them in vector form becomes the input voltage Ei. . Therefore, when the amplitude of the input signal is constant and only the frequency changes, the voltage VR1 across the variable resistor 516 and the voltage VC1 across the capacitor 514 change along the circumference of the semicircle shown in FIG.
Further, the voltage applied to the inverting input terminal (the voltage Ei / 2 across the resistor 520) is subtracted in vector from the voltage applied to the non-inverting input terminal of the differential amplifier 512 (the voltage VR1 across the variable resistor 516). This is the differential voltage Eo ′. This differential voltage Eo ′ can be represented by a vector whose starting point is the center point in the semicircle shown in FIG. 49 and whose end point is one point on the circumference where the voltage VR1 and the voltage VC1 intersect. The size is equal to the radius Ei / 2 of the semicircle.
The output voltage Eo of the differential amplifier 512 is obtained by amplifying the differential voltage Eo ′ with a predetermined amplification degree. Therefore, in the above-described phase shift circuit 510C, the output voltage Eo is constant regardless of the frequency of the input signal, and operates as an all-pass circuit.
As is clear from FIG. 49, the voltage VR1 and the voltage VC1 intersect at right angles on the circumference, so that the phase difference between the input voltage Ei and the voltage VR1 increases as the frequency ω changes from 0 to ∞. It changes from 270 ° to 360 ° in the clockwise direction (phase delay direction) with reference to the input voltage Ei. The phase shift amount φ9 of the entire phase shift circuit 510C changes from 180 ° to 360 ° depending on the frequency.
Similarly, FIG. 50 shows an extracted configuration of the subsequent phase shift circuit 530C shown in FIG. The latter phase shift circuit 530C shown in the figure shifts the phase of the signal input to the input terminal 142 by a predetermined amount by a differential amplifier 532 that amplifies and outputs the differential voltage of two inputs with a predetermined amplification degree. The variable resistor 536 and the capacitor 534 input to the non-inverting input terminal of the differential amplifier 532, and the voltage level is divided by about ½ without changing the phase of the signal input to the input terminal 142. The differential amplifier 532 Resistors 538 and 540 that are input to the inverting input terminal of the circuit.
When a predetermined AC signal is input to the input terminal 142 shown in FIG. 50, the voltage Ei applied to the input terminal 142 is applied to the inverting input terminal of the differential amplifier 532 by the resistors 538 and 540. A voltage divided by 2 is applied.
On the other hand, when an input signal is input to the input terminal 142, a signal appearing at a connection point between the variable resistor 536 and the capacitor 534 is input to the non-inverting input terminal of the differential amplifier 532. Since an input signal is input to one end of the CR circuit constituted by the variable resistor 536 and the capacitor 534, the voltage of the signal obtained by shifting the phase of the input signal by a predetermined amount by the CR circuit is not inverted by the differential amplifier 532. Applied to the input terminal. In this way, the differential amplifier 532 outputs a signal obtained by amplifying the difference between the voltages applied to the two input terminals with a predetermined amplification degree.
FIG. 51 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit 530C and the voltage appearing in the capacitor or the like.
As shown in the figure, the voltage VC2 appearing at both ends of the capacitor 534 and the voltage VR2 appearing at both ends of the variable resistor 536 are out of phase with each other by 90 °, and these are added in vector form as the input voltage Ei. . Therefore, when the amplitude of the input signal is constant and only the frequency changes, the both-ends voltage VC2 of the capacitor 534 and the both-ends voltage VR2 of the variable resistor 536 change along the circumference of the semicircle shown in FIG.
Also, the voltage applied to the inverting input terminal (the voltage Ei / 2 across the resistor 540) subtracted in vector from the voltage applied to the non-inverting input terminal of the differential amplifier 532 (the voltage VC2 across the capacitor 534). Becomes the differential voltage Eo ′. The differential voltage Eo ′ can be expressed by a vector having a center point in the semicircle shown in FIG. 51 as a start point and a point on the circumference where the voltage VC2 and the voltage VR2 intersect as an end point. The size is equal to the radius Ei / 2 of the semicircle.
The output voltage Eo of the differential amplifier 532 is obtained by amplifying the differential voltage Eo ′ with a predetermined amplification degree. Therefore, in the above-described phase shift circuit 530C, the output voltage Eo is constant regardless of the frequency of the input signal, and operates as an all-pass circuit.
As is clear from FIG. 51, the voltage VC2 and the voltage VR2 intersect at a right angle on the circumference, so that the phase difference between the input voltage Ei and the voltage VC2 is 0 as the frequency ω changes from 0 to ∞. It changes from ° to 90 °. The phase shift amount φ10 of the entire phase circuit 530C changes from 0 ° to 180 ° according to the frequency.
In this way, the phase is shifted by a predetermined amount in each of the two phase shift circuits 510C and 530C, and as shown in FIGS. 49 and 51, the two phase shift circuits 510C and 530C as a whole at a predetermined frequency. A signal having a total phase shift amount of 360 ° is output.
Further, the output of the subsequent phase shift circuit 530C is taken out from the output terminal 192 as the output of the tuning circuit 1J, and a signal obtained by passing the output of the phase shift circuit 530C through the voltage dividing circuit 160 is not passed through the feedback resistor 170. It is fed back to the input side of the inverting circuit 550. The fed-back signal and the signal input via the input resistor 174 are added, and the added signal is input to the previous phase shift circuit 510C via the non-inverting circuit 550.
Further, by adjusting the gains of the two phase shift circuits 510C and 530C described above, the loss caused by the attenuation by the two phase shift circuits 510C and 530C and the voltage dividing circuit 160 shown in FIG. The loop gain of the entire tuning circuit is set to be 1 or less. Instead of adjusting the gains of the phase shift circuits 510C and 530C, the non-inverting circuit 550 may have a gain of 1 or more, and this value may be adjusted.
Further, since the output of the phase shift circuit 530C before being input to the voltage dividing circuit 160 is taken out from the output terminal 192 of the tuning circuit 1J, the tuning circuit 1J itself can have a gain, and the tuning operation can be performed. At the same time, signal amplitude can be amplified.
In the tuning circuit shown in FIG. 47, when the amplification operation is unnecessary, the voltage dividing circuit 160 may be omitted and the output of the phase shift circuit 530C may be fed back directly to the previous stage. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[Thirteenth Modification of Tuning Circuit]
In the tuning circuit 1J shown in FIG. 47, each of the phase shift circuits 510C and 530C includes a CR circuit. However, the tuning circuit is replaced by an LR circuit composed of a resistor and an inductor. It can also be configured.
FIG. 52 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can replace the phase shift circuit 510C in the previous stage of the tuning circuit 1J shown in FIG. 47. The phase shift circuit 510L shown in the figure has a configuration in which the CR circuit composed of the capacitor 514 and the variable resistor 516 in the phase shift circuit 510C shown in FIG. 48 is replaced with an LR circuit composed of the variable resistor 516 and the inductor 517. is doing. The capacitor 519 connected in series with the inductor 517 is for blocking direct current, and its impedance is set to be extremely small at the operating frequency, that is, has a large capacitance.
FIG. 53 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit 510L and the voltage appearing in the inductor or the like. The phase shift amount φ11 of the phase shift circuit 510L shown in the figure is the time constant of the LR circuit composed of the variable resistor 516 and the inductor 517, T1(When the resistance value of the variable resistor 516 is R and the inductance of the inductor 517 is L, T1= L / R), it is the same as φ1 shown in the above equation (6).
FIG. 54 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can be replaced with the phase shift circuit 530C in the subsequent stage of the tuning circuit 1J shown in FIG. The phase shift circuit 530L shown in the figure has a configuration in which the CR circuit composed of the variable resistor 536 and the capacitor 534 in the phase shift circuit 530C shown in FIG. 50 is replaced with an LR circuit composed of the inductor 537 and the variable resistor 536. is doing. Note that the capacitor 539 connected in series with the inductor 537 is for DC current blocking, and its impedance is set to be extremely small at the operating frequency, that is, has a large capacitance.
FIG. 55 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit 530L and the voltage appearing in the inductor or the like. The phase shift amount φ12 of the phase shift circuit 530L shown in the figure is the time constant of the LR circuit constituted by the inductor 537 and the variable resistor 536, T2(If the inductance of the inductor 137 is L and the resistance value of the variable resistor 536 is R, T2= L / R), it is the same as φ2 shown in the above equation (7).
When the phase shift circuits 510C and 530C shown in FIG. 47 are replaced with the phase shift circuit 510L shown in FIG. 52 and the phase shift circuit 530L shown in FIG. 54, respectively, the gate of the FET forming the variable resistor 536 Since the direction of change of each phase shift amount when the voltage is changed is opposite, the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 is changed to an EX-NOR (exclusive NOR) gate. It is necessary to reverse the direction of change of the control voltage by replacing or replacing two inputs of either one of the voltage comparators 31 and 32 shown in FIG.
Thus, each of the phase shift circuit 510L shown in FIG. 52 and the phase shift circuit 530L shown in FIG. 54 is equivalent to the phase shift circuits 510C and 530C shown in FIG. 48 or FIG. In the tuning circuit 1J shown in FIG. 47, the previous phase shift circuit 510C is replaced with the phase shift circuit 510L shown in FIG. 52, and the subsequent phase shift circuit 530C is replaced with the phase shift circuit 530L shown in FIG. It is possible. When both of the two phase shift circuits 510C and 530C are replaced with the phase shift circuits 510L and 530L, the tuning frequency can be easily increased by integrating the entire tuning circuit.
[Fourteenth Modification of Tuning Circuit]
Although the tuning circuit 1J shown in FIG. 47 includes two phase shift circuits having different phase shift directions, a tuning circuit may be configured by combining two phase shift circuits having basically the same configuration. it can.
FIG. 56 is a circuit diagram showing another configuration of the tuning circuit. The tuning circuit 1K shown in the figure includes a phase inverting circuit 580 that inverts and outputs the phase of the input AC signal, and shifts the phase of the AC signal that is input by a predetermined amount to add a total at a predetermined frequency. Two phase shift circuits 510C that perform a phase shift of 180 °, a voltage dividing circuit 160 that includes resistors 162 and 164 provided further downstream of the subsequent phase shift circuit 510C, and a feedback resistor 170 and an input resistor 174, respectively. In this manner, the voltage dividing circuit 160 includes a voltage dividing output (feedback signal) and a signal input to the input terminal 190 (input signal) for adding at a predetermined ratio.
The detailed configuration of the two phase shift circuits 510C and the phase relationship between the input and output signals are as described with reference to FIGS. 48 and 49. The phase shift amount of the two phase shift circuits 510C as a whole at a predetermined frequency Will be 180 °.
The phase inverting circuit 580 connected to the preceding stage of the two phase shift circuits 510C inverts the phase of the input AC signal. For example, a grounded emitter circuit, a source grounded circuit, an operational amplifier and a resistor are combined. Realized by the circuit.
Thus, at a predetermined frequency, the phase is shifted by 180 ° by the two phase shift circuits 510C, and the phase is inverted by the phase inversion circuit 580 connected to the preceding stage. Is 360 °.
Further, the output of the rear-stage phase shift circuit 510C is taken out from the output terminal 192 as the output of the tuning circuit 1K, and a signal obtained by passing the output of the rear-stage phase shift circuit 510C through the voltage dividing circuit 160 through the feedback resistor 170 It is fed back to the input side of the inverting circuit 580. Then, the signal fed back and the signal inputted via the input resistor 174 are added, and the added signal is inputted to the phase inverting circuit 580.
In this manner, the output of the voltage dividing circuit 160 is fed back to the input side of the phase inverting circuit 580 via the feedback resistor 170, and the signal input via the input resistor 174 is added to this feedback signal, and two phase shifts are made. By adjusting the gain of the circuit 510C to compensate for a loss or the like generated at the connection between the voltage dividing circuit 160, the feedback resistor 170, and the input resistor 174, the tuning operation and the amplification operation similar to those of the tuning circuit 1J shown in FIG. It can be carried out. Instead of adjusting each gain of phase shift circuit 510C, the gain of phase inverting circuit 580 may be adjusted.
In the tuning circuit 1K shown in FIG. 56, when the amplification operation is unnecessary, the voltage dividing circuit 160 may be omitted, and the output of the phase shift circuit 510C may be directly fed back to the previous stage. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[Fifteenth Modification of Tuning Circuit]
FIG. 57 is a circuit diagram showing another modification of the tuning circuit, and is configured to include the latter-stage phase shift circuit 530C shown in FIG. 47, contrary to FIG.
The tuning circuit 1L shown in FIG. 57 includes two phase shift circuits 530C that perform a total phase shift of 180 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount, and a subsequent stage shift circuit. A signal (feedback signal) output from the phase inverter circuit 580 and the input terminal 190 are input via the phase inverter circuit 580 that further inverts the phase of the output signal of the phase circuit 530C, and the feedback resistor 170 and the input resistor 174, respectively. And an adding circuit for adding the signal (input signal) to be added at a predetermined ratio.
The detailed configuration of each phase shift circuit 530C and the input / output phase relationship are as described with reference to FIGS. 50 and 51. For example, the time constant of the CR circuit including the capacitor 534 and the variable resistor 536 is expressed as T2Then, ω = 1 / T2The phase shift amount φ10 at the frequency is 90 ° in the clockwise direction (phase delay direction). Therefore, the total amount of phase shift by the entire two phase shift circuits 530C is 180 ° at a predetermined frequency.
As described above, even when the above-described two phase shift circuits 530C are used, the phase is shifted by 180 ° by the two phase shift circuits 530C at a predetermined frequency, and further, the phase inversion circuit 580 connected to the preceding stage. The phase is inverted by the above, and the total phase shift amount of these three circuits becomes 360 °.
Therefore, the tuning circuit 1L described above feeds back the output of the voltage dividing circuit 160 to the input side of the phase inverting circuit 580 via the feedback resistor 170, and adds the signal input via the input resistor 174 to this feedback signal. By adjusting the gains of the two phase shift circuits 530C to compensate for loss or the like generated at the connection between the voltage dividing circuit 160, the feedback resistor 170, and the input resistor 174, and by setting the loop gain of the feedback loop to 1 or less, Tuning operation and amplification operation similar to those of the tuning circuit 1K shown in FIG. 56 can be performed.
Note that the tuning circuits 1K and 1L shown in FIGS. 56 and 57 are cascade-connected to the phase shift circuit including the CR circuit, but the LR circuit is included in both phase shift circuits. You may make it do.
Specifically, in the tuning circuit 1K shown in FIG. 56, the two phase shift circuits 510C may be replaced with the phase shift circuit 510L shown in FIG. In the tuning circuit 1L shown in FIG. 57, the two phase shift circuits 530C may be replaced with the phase shift circuit 530L shown in FIG.
However, when the phase shift circuit including the CR circuit is replaced with the phase shift circuit including the LR circuit, the direction of change of each phase shift amount when the gate voltage of the FET forming the variable resistor 116 or 136 is changed. Therefore, the EX-OR gate 33 in the phase difference detection circuit 3 shown in FIG. 13 is replaced with an EX-NOR (exclusive NOR) gate, or the voltage comparators 31, 32 shown in FIG. It is necessary to reverse the direction of change in the control voltage by, for example, switching two of the two inputs.
Meanwhile, the tuning circuits 1J, 1K, and 1L described above are configured to include a non-inverting circuit and two phase shift circuits or a phase inverting circuit and two phase shift circuits. A predetermined tuning operation is performed by setting the total phase shift amount to 360 ° at the frequency of. Therefore, focusing only on the phase shift amount, there is a certain degree of freedom in which of the two phase shift circuits is used in the preceding stage, or in what order the three circuits described above are connected. Connection order can be determined.
In each of the tuning circuits described above, when the phase shift circuit including the CR circuit is replaced with the phase shift circuit including the LR circuit, only one of the two phase shift circuits connected in cascade is connected to the LR circuit. A phase shift circuit including a circuit may be replaced. However, in this case, the control direction of the resistance value of the variable resistor 116 in the preceding phase shift circuit is opposite to the control direction of the resistance value of the variable resistor 136 in the subsequent phase shift circuit. Some modification of the circuit is necessary, such as inverting the output level of the distributor 5 shown in the figure. In this way, when the tuning circuit is configured by cascading the phase shifting circuit including the CR circuit and the phase shifting circuit including the LR circuit, and the entire tuning circuit is integrated, the variation of the tuning frequency due to the temperature change is reduced. Preventing so-called temperature compensation becomes possible.
In each of the tuning circuits described above, the phase difference between the input and output signals of the subsequent phase shift circuit is detected. However, the phase difference between the input and output signals of the previous phase shift circuit may be detected. However, in this case, since the direction of change in the phase shift amount is opposite to the case of detecting the phase difference between the input and output signals of the subsequent phase shift circuit, the phase difference detection circuit 3 shown in FIG. It is necessary to slightly modify the circuit, such as replacing the EX-OR gate 33 with an EX-NOR gate.
[J. Other variations)
By the way, in the various tuning mechanisms shown in FIGS. 1 and 20, the variable resistors 116 and the like in the two phase shift circuits constituting the tuning circuit are formed by using a junction type FET. You may make it form with another element.
The tuning circuit 1M shown in FIG. 58 is obtained by replacing the variable resistors 116 and 136 in the phase shift circuits 110C and 130C shown in FIG. 3 with variable resistors 115 and 135 formed of MOS type FETs, respectively. Thus, a channel formed between the source and drain of a MOS FET can be used as a resistor. In this case, since the channel resistance of the FET can be changed by changing the control voltage applied to the gate, the tuning frequency of the tuning circuit 1 can be arbitrarily changed within a certain range.
The phase shift circuit 110C and the like described above change the overall tuning frequency by changing the phase shift amount by changing the resistance value of the variable resistor 116 and the like connected in series with the capacitor 114 and the like. The overall tuning frequency may be changed by changing the capacitance of the capacitor 114 or the like.
FIG. 59 is a diagram showing the configuration of a tuning circuit in which the overall tuning frequency is changed by changing the capacitance of the capacitor. The tuning circuit 1N shown in the figure is configured based on the phase shift circuits 110C and 130C shown in FIG. 2, but based on various phase shift circuits shown in FIG. 29, FIG. 46, and the like. It may be configured.
In FIG. 59, capacitors 128 and 148 connected in series to the variable capacitance diodes 127 and 147 are for blocking a direct current when a reverse bias voltage is applied to the variable capacitance diodes, and their impedance is extremely small at the operating frequency. That is, it has a large capacitance.
In the tuning circuit shown in FIG. 59, the capacitance is varied using a variable capacitance diode as a variable capacitance element. However, the capacitance can be changed within a certain range according to the control voltage applied to the gate. An FET may be used as a variable capacitance element.
FIG. 60 is a circuit diagram showing an example in which an element other than an FET is used as a variable resistor in the phase shift circuits 110C and 130C shown in FIG.
The phase shift circuit 110C ″ shown in FIG. 60 replaces the variable resistor 116 formed by using the FET in the phase shift circuit 110C shown in FIG. 2 with a CdS photocoupler 177 composed of a CdS photosensor and a light emitting diode. Since the CdS photosensor included in the photocoupler 177 has a characteristic that the resistance value decreases as the light emission amount of the light emitting diode increases, such a CdS photocoupler 177 is externally provided. It can be used as a variable resistor whose resistance value can be changed according to the control current from.
Similarly, the phase shift circuit 130C ″ shown in FIG. 60 has a variable resistor 136 formed by using the FET in the phase shift circuit 130C shown in FIG. 2 as a CdS photocoupler composed of a CdS photosensor and a light emitting diode. 179.
The control voltage generation circuit 4B shown in FIG. 60 has a configuration obtained by partially modifying the control voltage generation circuit 4 shown in FIG. The difference is that the bias circuit including 43 is removed.
The voltage-current conversion circuit 200 shown in FIG. 60 generates a variable bias voltage with an operational amplifier 204 in which a control voltage, which is an output of the control voltage generation circuit 4B, is input to an inverting input terminal via a resistor 202. And a variable resistor 206 used for the purpose.
In the operational amplifier 204, the two light emitting diodes in the photocouplers 177 and 179 described above are connected in series between the output terminal and the inverting input terminal, and the non-inverting input terminal is grounded. Therefore, when the output voltage (control voltage) of the control voltage generation circuit 4B is determined, a predetermined current determined by the resistance ratio of the resistor 202 and the variable resistor 206 flows to each light emitting diode in the photocouplers 177 and 179. The paired CdS photosensors have a certain resistance value corresponding to the light emission amount of the light emitting diode.
Therefore, by lowering the output voltage of the control voltage generating circuit 4B, the current value flowing through the light emitting diode is reduced and the amount of light emission is reduced, the resistance value of the CdS photosensor is increased, and the tuning circuit shown in FIG. The frequency is lowered. On the contrary, by increasing the output voltage of the control voltage generation circuit 4B, the value of the current flowing through the light emitting diode increases, the amount of light emission increases, the resistance value of the CdS photosensor decreases, and the tuning frequency of the tuning circuit 1 increases. Become. This relationship is the same as the relationship between the variable resistance formed by the above-described FET and the control voltage, and the tuning frequency of the tuning circuit 1 can be matched with the frequency of the input signal by exactly the same control procedure.
As described above, a tuning circuit that realizes the tuning mechanism of the above-described embodiment can also be configured by using the photocouplers 177 and 179 as variable resistors. When the photocouplers 177 and 179 are used as variable resistors, a constant resistance value is always obtained regardless of the voltage across the variable resistor, and therefore there is an advantage that a tuned output with less distortion can be easily obtained. . However, since the entire tuning circuit 1 including the photocouplers 177 and 179 cannot be integrated on the semiconductor substrate, the photocouplers 177 and 179 connect single components using connection lines or the like.
In each of the tuning circuits described above, high stability can be realized by configuring the tuning circuit 1 with the phase shift circuits 110C and 130C using operational amplifiers. However, the phase shift circuits 110C and 130C of this embodiment can be realized. When using such a method, a high-performance offset voltage and voltage gain are not required, so a differential amplifier having a predetermined amplification degree may be used instead of the operational amplifier in each phase shift circuit. Good.
FIG. 61 is a circuit diagram in which a part necessary for the operation of the phase shift circuit is extracted from the configuration of the operational amplifier, and the whole operates as a differential amplifier having a predetermined amplification degree. The differential amplifier shown in FIG. 1 includes a differential input stage 100 composed of FETs, a constant current circuit 102 that supplies a constant current to the differential input stage 100, and a bias that applies a predetermined bias voltage to the constant current circuit 102. The circuit 104 and the output amplifier 106 connected to the differential input stage 100 are configured. As shown in the figure, the configuration of the differential amplifier can be simplified and the bandwidth can be increased by omitting the multi-stage amplifier circuit for increasing the voltage gain included in the actual operational amplifier. Thus, by simplifying the circuit, the upper limit of the operating frequency can be increased, and accordingly, the upper limit of the tuning frequency of the tuning circuit 1 configured using this differential amplifier can be increased. .
The present invention is not limited to the various embodiments described above, and various modifications can be made within the scope of the gist of the present invention.
For example, the tuning circuit 1 whose detailed configuration is shown in FIG. 2 uses the feedback resistor 170 as the feedback impedance element and the input resistor 174 as the input impedance element, but changes the phase relationship of the signals input to the respective elements. So that the feedback impedance element and the input impedance element can be formed by capacitors instead of resistors, or the ratio of the real number and the imaginary number of impedances can be adjusted simultaneously by combining resistors and capacitors. Also good.
Further, at least one of the feedback resistor 170 and the input resistor 174 may be configured by a variable resistor so that the tuning bandwidth in the tuning amplifier 1 or the like can be varied.
Further, in the phase shift circuit 110C and the like shown in FIG. 2, the variable resistor 116 is configured by one FET. However, a p-channel FET and an n-channel FET are connected in parallel to configure one variable resistor. Also good. In this way, by configuring the variable resistor by combining two FETs, it is possible to improve the nonlinear region of the FETs, so that the distortion of the tuning output can be reduced.
Industrial applicability
As described above, in the tuning control method of the present invention, the tuning frequency of the tuning circuit is feedback-controlled so that there is no deviation between the frequency of the tuning circuit input signal and the tuning frequency. Can be matched. Therefore, when the entire tuning mechanism is integrated, the tuning characteristic does not vary even if the frequency characteristic varies for each manufactured chip. Further, even if the element constant of each element that determines the tuning frequency varies depending on the temperature or the like, the tuning frequency does not vary, which is suitable for integration.

Claims (53)

入力周波数に関係なく出力振幅がほぼ一定であって入力周波数に応じて信号の位相をシフトさせる縦続接続された全域通過型の２つの移相回路と、後段の前記移相回路の出力を帰還信号として前段の前記移相回路の入力側に帰還させるとともに前記帰還信号と入力信号とを加算して前段の前記移相回路に入力する加算回路とを含み、出力信号が発振しない状態で前記入力信号の中から所定の周波数近傍の信号のみを通過させる同調回路と、
前記２つの移相回路のうち一方の移相回路の入出力信号の位相差が９０°になるように前記２つの移相回路を制御することにより、前記同調回路の同調周波数を前記同調回路の入力信号の周波数に一致させる周波数制御回路とを備えることを特徴とする同調制御方式。 Regardless of the input frequency, the output amplitude is almost constant, and two cascaded all-pass phase shift circuits that shift the phase of the signal according to the input frequency, and the output of the subsequent phase shift circuit as a feedback signal And adding the feedback signal and the input signal to the input side of the previous phase shift circuit and adding the input signal to the previous phase shift circuit, the input signal in a state where the output signal does not oscillate A tuning circuit that passes only a signal in the vicinity of a predetermined frequency from
By controlling the two phase shift circuits so that the phase difference between the input and output signals of one of the two phase shift circuits is 90 °, the tuning frequency of the tuning circuit can be adjusted. And a frequency control circuit for matching the frequency of the input signal. 前記同調回路に含まれる前記２つの移相回路のそれぞれは、時定数が変更可能な直列回路を含んでおり、
前記周波数制御回路は、前記同調回路の入力信号の周波数と前記同調回路の同調周波数とが異なる場合に、双方の前記直列回路の時定数を互いに等しく維持しながら各移相回路の位相シフト量を変化させることにより、前記同調回路の同調周波数を前記同調回路の入力信号の周波数に一致させることを特徴とする請求の範囲第１項記載の同調制御方式。Each of the two phase shift circuits included in the tuning circuit includes a series circuit whose time constant can be changed,
When the frequency of the input signal of the tuning circuit is different from the tuning frequency of the tuning circuit, the frequency control circuit sets the phase shift amount of each phase shift circuit while maintaining the time constants of both the series circuits equal to each other. 2. The tuning control system according to claim 1, wherein the tuning frequency of the tuning circuit is made to coincide with the frequency of the input signal of the tuning circuit by changing. 前記直列回路のそれぞれは、キャパシタあるいはインダクタによるリアクタンス素子と第１の抵抗とを含んで構成され、
双方の前記直列回路の時定数は、前記周波数制御回路から出力される制御信号によって変更可能とされ、
前記周波数制御回路は、前記同調回路の同調周波数が前記同調回路の入力信号の周波数に一致するように前記制御信号を出力することを特徴とする請求の範囲第２項記載の同調制御方式。Each of the series circuits includes a reactance element including a capacitor or an inductor and a first resistor.
The time constants of both the series circuits can be changed by a control signal output from the frequency control circuit,
3. The tuning control system according to claim 2, wherein the frequency control circuit outputs the control signal so that a tuning frequency of the tuning circuit matches a frequency of an input signal of the tuning circuit. 前記周波数制御回路は、前記同調回路に含まれるいずれか一方の前記移相回路の入出力信号の位相差が９０°からずれているときに、前記２つの移相回路のそれぞれに含まれる前記直列回路の時定数を変化させることにより、前記一方の移相回路の入出力信号の位相差を９０°に制御することを特徴とする請求の範囲第３項記載の同調制御方式。The frequency control circuit includes the series included in each of the two phase shift circuits when a phase difference between input and output signals of any one of the phase shift circuits included in the tuning circuit is shifted from 90 °. 4. The tuning control system according to claim 3, wherein the phase difference between the input and output signals of said one phase shift circuit is controlled to 90 degrees by changing the time constant of the circuit. 前記周波数制御回路は、
前記同調回路に含まれるいずれか一方の移相回路の入出力信号の位相差に応じてデューティ比が変化する第１の矩形波信号を出力する位相差検出回路と、
前記第１の矩形波信号を平滑することにより、前記第１の矩形波信号のデューティ比に応じて電圧レベルが変化する制御電圧を発生させる制御電圧発生回路と、
を備え、前記制御電圧を前記制御信号として出力することを特徴とする請求の範囲第４項記載の同調制御方式。The frequency control circuit includes:
A phase difference detection circuit that outputs a first rectangular wave signal whose duty ratio changes according to a phase difference between input and output signals of any one of the phase shift circuits included in the tuning circuit;
A control voltage generation circuit that generates a control voltage whose voltage level changes according to a duty ratio of the first rectangular wave signal by smoothing the first rectangular wave signal;
5. The tuning control system according to claim 4, wherein the control voltage is output as the control signal. 前記位相差検出回路は、
前記同調回路に含まれるいずれか一方の移相回路の入力信号に同期した第２の矩形波信号を出力する第１の電圧比較器と、
前記一方の移相回路の出力信号に同期した第３の矩形波信号を出力する第２の電圧比較器と、
前記第２および第３の矩形波信号を合成して前記第１の矩形波信号を出力する矩形波合成手段と、
を備えることを特徴とする請求の範囲第５項記載の同調制御方式。The phase difference detection circuit includes:
A first voltage comparator that outputs a second rectangular wave signal synchronized with an input signal of any one of the phase shift circuits included in the tuning circuit;
A second voltage comparator for outputting a third rectangular wave signal synchronized with the output signal of the one phase shift circuit;
Rectangular wave synthesis means for synthesizing the second and third rectangular wave signals and outputting the first rectangular wave signal;
The tuning control system according to claim 5, further comprising: 前記矩形波合成手段は、前記第２および第３の矩形波信号の排他的論理和を演算する論理ゲートを含んで構成され、この論理ゲートの出力を前記第１の矩形波信号とする請求の範囲第６項記載の同調制御方式。The rectangular wave synthesizing unit includes a logic gate that calculates an exclusive OR of the second and third rectangular wave signals, and an output of the logical gate is used as the first rectangular wave signal. The tuning control method according to claim 6. 前記矩形波合成手段は、制御端子の電圧レベルに応じて入力端子に入力された信号を通過させあるいは遮断するトライステートバッファを含んで構成され、前記第２および第３の矩形波信号のいずれか一方を前記制御端子に入力し、他方を前記入力端子に入力し、前記トライステートバッファの出力を前記第１の矩形波信号とする請求の範囲第６項記載の同調制御方式。The rectangular wave synthesizing means includes a tri-state buffer that passes or blocks a signal input to the input terminal according to the voltage level of the control terminal, and is any one of the second and third rectangular wave signals. 7. The tuning control system according to claim 6, wherein one is input to the control terminal, the other is input to the input terminal, and the output of the tri-state buffer is the first rectangular wave signal. 前記制御電圧発生回路は、前記位相差検出回路から出力される前記第１の矩形波信号を平滑する平滑回路と、前記平滑回路の出力電圧を増幅して前記制御電圧を出力する増幅器とを備えることを特徴とする請求の範囲第５項記載の同調制御方式。The control voltage generation circuit includes a smoothing circuit that smoothes the first rectangular wave signal output from the phase difference detection circuit, and an amplifier that amplifies the output voltage of the smoothing circuit and outputs the control voltage. 6. The tuning control system according to claim 5, wherein 前記同調回路に含まれる前記２つの移相回路の少なくとも一方は、反転入力端子に第２の抵抗の一方端が接続され前記第２の抵抗を介して交流信号が入力される差動増幅器と、前記差動増幅器の出力端と前記差動増幅器の反転入力端子との間に接続された第３の抵抗とを含み、前記第２の抵抗の他方端に前記直列回路を接続し、前記直列回路を構成する前記第１の抵抗および前記リアクタンス素子との接続部を前記差動増幅器の非反転入力端子に接続したことを特徴とする請求の範囲第３項記載の同調制御方式。At least one of the two phase shift circuits included in the tuning circuit includes a differential amplifier in which one end of a second resistor is connected to an inverting input terminal and an AC signal is input through the second resistor; A third resistor connected between an output end of the differential amplifier and an inverting input terminal of the differential amplifier, the series circuit being connected to the other end of the second resistor, and the series circuit 4. The tuning control system according to claim 3, wherein a connection portion between the first resistor and the reactance element constituting the first and second reactance elements is connected to a non-inverting input terminal of the differential amplifier. 前記同調回路は、入力される交流信号の位相を変えずに出力する非反転回路を備えており、前記非反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第１０項記載の同調制御方式。The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
11. The tuning circuit according to claim 10, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which the total phase shift amount is 360 ° by the whole of the two phase shift circuits connected in cascade. control method. 前記同調回路は、入力される交流信号の位相を反転して出力する位相反転回路を備えており、前記位相反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第１０項記載の同調制御方式。The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
11. The tuning circuit according to claim 10, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which the total phase shift amount is 180 ° by the whole of the two cascaded phase shift circuits. control method. 前記縦続接続された２つの移相回路の前段にトランジスタによるホロワ回路を挿入することを特徴とする請求の範囲第１０項記載の同調制御方式。11. The tuning control system according to claim 10, wherein a follower circuit comprising a transistor is inserted in front of the two cascaded phase shift circuits. 前記縦続接続された２つの移相回路によって形成される帰還ループの一部に分圧回路を挿入し、
前記同調回路は、前記分圧回路に入力される交流信号を同調信号として出力することを特徴とする請求の範囲第１０項記載の同調制御方式。A voltage dividing circuit is inserted into a part of a feedback loop formed by two cascaded phase shift circuits;
11. The tuning control system according to claim 10, wherein the tuning circuit outputs an AC signal input to the voltage dividing circuit as a tuning signal. 前記直列回路内の前記第１の抵抗を可変抵抗により形成し、前記可変抵抗の抵抗値を前記制御信号の電圧レベルに応じて変えることで前記同調回路の同調周波数を可変することを特徴とする請求の範囲第１０項記載の同調制御方式。The first resistor in the series circuit is formed by a variable resistor, and a tuning frequency of the tuning circuit is varied by changing a resistance value of the variable resistor according to a voltage level of the control signal. The tuning control system according to claim 10. 前記差動増幅器は演算増幅器であることを特徴とする請求の範囲第１０項記載の同調制御方式。11. The tuning control system according to claim 10, wherein the differential amplifier is an operational amplifier. 構成部品を半導体基板上に一体形成したことを特徴とする請求の範囲第１０項記載の同調制御方式。11. The tuning control system according to claim 10, wherein the component parts are integrally formed on a semiconductor substrate. 前記同調回路に含まれる前記２つの移相回路の少なくとも一方は、反転入力端子に第２の抵抗の一方端が接続され前記第２の抵抗を介して交流信号が入力される差動増幅器と、前記差動増幅器の出力端子に接続された第１の分圧回路と、前記第１の分圧回路の出力端と前記差動増幅器の反転入力端子との間に接続された第３の抵抗とを含み、前記第２の抵抗の他方端に前記直列回路を接続し、前記直列回路を構成する前記第１の抵抗および前記リアクタンス素子の接続部を前記差動増幅器の非反転入力端子に接続したことを特徴とする請求の範囲第３項記載の同調制御方式。At least one of the two phase shift circuits included in the tuning circuit includes a differential amplifier in which one end of a second resistor is connected to an inverting input terminal and an AC signal is input through the second resistor; A first voltage dividing circuit connected to an output terminal of the differential amplifier; a third resistor connected between an output terminal of the first voltage dividing circuit and an inverting input terminal of the differential amplifier; The series circuit is connected to the other end of the second resistor, and the connection portion of the first resistor and the reactance element constituting the series circuit is connected to a non-inverting input terminal of the differential amplifier. 4. The tuning control system according to claim 3, wherein 前記同調回路は、入力される交流信号の位相を変えずに出力する非反転回路を備えており、前記非反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第１８項記載の同調制御方式。The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 18, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which the total phase shift amount is 360 ° by the entirety of the two cascaded phase shift circuits. control method. 前記同調回路は、入力される交流信号の位相を反転して出力する位相反転回路を備えており、前記位相反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第１８項記載の同調制御方式。The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 18, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total of phase shift amounts is 180 ° by the entirety of the two cascaded phase shift circuits. control method. 前記縦続接続された２つの移相回路の前段にトランジスタによるホロワ回路を挿入することを特徴とする請求の範囲第１８項記載の同調制御方式。19. The tuning control system according to claim 18, wherein a follower circuit comprising a transistor is inserted in front of the two cascaded phase shift circuits. 前記縦続接続された２つの移相回路によって形成される帰還ループの一部に第２の分圧回路を挿入し、
前記同調回路は、前記第２の分圧回路に入力される交流信号を同調信号として出力することを特徴とする請求の範囲第１８項記載の同調制御方式。Inserting a second voltage dividing circuit into a part of a feedback loop formed by the two cascaded phase shift circuits;
19. The tuning control system according to claim 18, wherein the tuning circuit outputs an AC signal input to the second voltage dividing circuit as a tuning signal. 前記直列回路内の前記第１の抵抗を可変抵抗により形成し、前記可変抵抗の抵抗値を前記制御信号の電圧レベルに応じて変えることで前記同調回路の同調周波数を可変することを特徴とする請求の範囲第１８項記載の同調制御方式。The first resistor in the series circuit is formed by a variable resistor, and a tuning frequency of the tuning circuit is varied by changing a resistance value of the variable resistor according to a voltage level of the control signal. 19. A tuning control system according to claim 18. 前記差動増幅器は演算増幅器であることを特徴とする請求の範囲第１８項記載の同調制御方式。19. The tuning control system according to claim 18, wherein the differential amplifier is an operational amplifier. 構成部品を半導体基板上に一体形成したことを特徴とする請求の範囲第１８項記載の同調制御方式。19. The tuning control system according to claim 18, wherein the component parts are integrally formed on a semiconductor substrate. 前記同調回路に含まれる前記２つの移相回路の少なくとも一方は、反転入力端子に第２の抵抗の一方端が接続され前記第２の抵抗を介して交流信号が入力される差動増幅器と、前記差動増幅器の反転入力端子と出力端子との間に接続された第３の抵抗と、一方端が前記差動増幅器の反転入力端子に接続され他方端が接地された第４の抵抗とを含み、前記第２の抵抗の他方端に前記直列回路を接続し、前記直列回路を構成する前記第１の抵抗および前記リアクタンス素子の接続部を前記差動増幅器の非反転入力端子に接続したことを特徴とする請求の範囲第３項記載の同調制御方式。At least one of the two phase shift circuits included in the tuning circuit includes a differential amplifier in which one end of a second resistor is connected to an inverting input terminal and an AC signal is input through the second resistor; A third resistor connected between the inverting input terminal and the output terminal of the differential amplifier, and a fourth resistor having one end connected to the inverting input terminal of the differential amplifier and the other end grounded. The series circuit is connected to the other end of the second resistor, and the connection portion of the first resistor and the reactance element constituting the series circuit is connected to a non-inverting input terminal of the differential amplifier. 4. The tuning control system according to claim 3, wherein: 前記同調回路は、入力される交流信号の位相を変えずに出力する非反転回路を備えており、前記非反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第２６項記載の同調制御方式。The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
27. The tuning according to claim 26, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 360 ° by the entirety of the two cascaded phase shift circuits. control method. 前記同調回路は、入力される交流信号の位相を反転して出力する位相反転回路を備えており、前記位相反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第２６項記載の同調制御方式。The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
27. The tuning according to claim 26, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 180 ° by the entirety of the two cascaded phase shift circuits. control method. 前記縦続接続された２つの移相回路の前段にトランジスタによるホロワ回路を挿入することを特徴とする請求の範囲第２６項記載の同調制御方式。27. The tuning control system according to claim 26, wherein a follower circuit comprising a transistor is inserted in front of the two cascaded phase shift circuits. 前記縦続接続された２つの移相回路によって形成される帰還ループの一部に分圧回路を挿入し、
前記同調回路は、前記分圧回路に入力される交流信号を同調信号として出力することを特徴とする請求の範囲第２６項記載の同調制御方式。A voltage dividing circuit is inserted into a part of a feedback loop formed by two cascaded phase shift circuits;
27. The tuning control system according to claim 26, wherein the tuning circuit outputs an AC signal input to the voltage dividing circuit as a tuning signal. 前記直列回路内の前記第１の抵抗を可変抵抗により形成し、前記可変抵抗の抵抗値を前記制御信号の電圧レベルに応じて変えることで前記同調回路の同調周波数を可変することを特徴とする請求の範囲第２６項記載の同調制御方式。The first resistor in the series circuit is formed by a variable resistor, and a tuning frequency of the tuning circuit is varied by changing a resistance value of the variable resistor according to a voltage level of the control signal. 27. A tuning control system according to claim 26. 前記差動増幅器は演算増幅器であることを特徴とする請求の範囲第２６項記載の同調制御方式。27. The tuning control system according to claim 26, wherein the differential amplifier is an operational amplifier. 構成部品を半導体基板上に一体形成したことを特徴とする請求の範囲第２６項記載の同調制御方式。27. The tuning control system according to claim 26, wherein the component parts are integrally formed on a semiconductor substrate. 前記同調回路は、入力される交流信号の位相を変えずに出力する非反転回路を備えており、前記非反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記２つの移相回路の少なくとも一方は、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、この変換手段によって変換された一方の交流信号を前記直列回路の一方端を介して、他方の交流信号を前記直列回路の他方端を介して合成する合成手段とを含むことを特徴とする請求の範囲第３項記載の同調制御方式。The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
At least one of the two phase shift circuits includes a conversion unit that converts an input AC signal into an in-phase AC signal and a reverse-phase AC signal and outputs the AC signal converted by the conversion unit. 4. The tuning control system according to claim 3, further comprising a synthesizing means for synthesizing the other AC signal via one end and the other end of the series circuit. 前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第３４項記載の同調制御方式。The tuning circuit according to claim 34, wherein the tuning circuit passes only signals in the vicinity of a frequency at which the total phase shift amount is 360 ° by the entirety of the two cascaded phase shift circuits. control method. 前記縦続接続された２つの移相回路および前記非反転回路によって形成される帰還ループの一部に分圧回路を挿入し、
前記同調回路は、前記分圧回路に入力される交流信号を同調信号として出力することを特徴とする請求の範囲第３４項記載の同調制御方式。A voltage dividing circuit is inserted into a part of a feedback loop formed by the two cascaded phase shift circuits and the non-inverting circuit;
35. The tuning control system according to claim 34, wherein the tuning circuit outputs an AC signal input to the voltage dividing circuit as a tuning signal. 前記２つの移相回路内の前記変換手段はトランジスタを含んでおり、前記トランジスタのソースおよびドレイン、あるいはエミッタおよびコレクタにそれぞれ抵抗値がほぼ等しい第２の抵抗を接続し、前記トランジスタのゲートあるいはベースに交流信号を入力し、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成する前記直列回路を接続したことを特徴とする請求の範囲第３４項記載の同調制御方式。The conversion means in the two phase shift circuits includes a transistor, and a second resistor having substantially the same resistance value is connected to the source and drain of the transistor or the emitter and collector, respectively, and the gate or base of the transistor is connected. 35. The tuning control system according to claim 34, wherein an AC signal is input to said transistor, and said series circuit constituting said synthesizing means is connected between the source and drain of said transistor or between the emitter and collector. 前記直列回路内の前記第１の抵抗を可変抵抗により形成し、前記可変抵抗の抵抗値を前記制御信号の電圧レベルに応じて変えることで前記同調回路の同調周波数を可変することを特徴とする請求の範囲第３４項記載の同調制御方式。The first resistor in the series circuit is formed by a variable resistor, and a tuning frequency of the tuning circuit is varied by changing a resistance value of the variable resistor according to a voltage level of the control signal. 35. A tuning control system according to claim 34. 構成部品を半導体基板上に一体形成したことを特徴とする請求の範囲第３４項記載の同調制御方式。35. The tuning control system according to claim 34, wherein the component parts are integrally formed on a semiconductor substrate. 前記同調回路は、入力される交流信号の位相を反転して出力する位相反転回路を備えており、前記位相反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記２つの移相回路の少なくとも一方は、入力された交流信号を同相および逆相の交流信号に変換して出力する変換手段と、この変換手段によって変換された一方の交流信号を前記直列回路の一方端を介して、他方の交流信号を前記直列回路の他方端を介して合成する合成手段とを含むことを特徴とする請求の範囲第３項記載の同調制御方式。The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
At least one of the two phase shift circuits includes a conversion unit that converts an input AC signal into an in-phase AC signal and a reverse-phase AC signal and outputs the AC signal converted by the conversion unit. 4. The tuning control system according to claim 3, further comprising a synthesizing means for synthesizing the other AC signal via one end and the other end of the series circuit. 前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第４０項記載の同調制御方式。41. The tuning according to claim 40, wherein said tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 180 [deg.] By the entirety of said two cascaded phase shift circuits. control method. 前記縦続接続された２つの移相回路および前記位相反転回路によって形成される帰還ループの一部に分圧回路を挿入し、
前記同調回路は、前記分圧回路に入力される交流信号を同調信号として出力することを特徴とする請求の範囲第４０項記載の同調制御方式。A voltage dividing circuit is inserted into a part of a feedback loop formed by the two cascaded phase shifting circuits and the phase inverting circuit;
41. The tuning control system according to claim 40, wherein said tuning circuit outputs an AC signal input to said voltage dividing circuit as a tuning signal. 前記２つの移相回路内の前記変換手段はトランジスタを含んでおり、前記トランジスタのソースおよびドレイン、あるいはエミッタおよびコレクタにそれぞれ抵抗値がほぼ等しい第２の抵抗を接続し、前記トランジスタのゲートあるいはベースに交流信号を入力し、前記トランジスタのソース・ドレイン間あるいはエミッタ・コレクタ間に前記合成手段を構成する前記直列回路を接続したことを特徴とする請求の範囲第４０項記載の同調制御方式。The conversion means in the two phase shift circuits includes a transistor, and a second resistor having substantially the same resistance value is connected to the source and drain of the transistor or the emitter and collector, respectively, and the gate or base of the transistor is connected. 41. The tuning control system according to claim 40, wherein an AC signal is input to said transistor, and said series circuit constituting said synthesizing means is connected between the source and drain of said transistor or between the emitter and collector. 前記直列回路内の前記第１の抵抗を可変抵抗により形成し、前記可変抵抗の抵抗値を前記制御信号の電圧レベルに応じて変えることで前記同調回路の同調周波数を可変することを特徴とする請求の範囲第４０項記載の同調制御方式。The first resistor in the series circuit is formed by a variable resistor, and a tuning frequency of the tuning circuit is varied by changing a resistance value of the variable resistor according to a voltage level of the control signal. The tuning control system according to claim 40. 構成部品を半導体基板上に一体形成したことを特徴とする請求の範囲第４０項記載の同調制御方式。41. The tuning control system according to claim 40, wherein the component parts are integrally formed on a semiconductor substrate. 前記同調回路に含まれる前記２つの移相回路の少なくとも一方は、抵抗値がほぼ等しい第２および第３の抵抗により構成される第１の分圧回路と、前記第１の分圧回路の出力端の電位と前記直列回路を構成する前記リアクタンス素子および前記第１の抵抗の接続点の電位との差分を所定の増幅度で増幅して出力する差動増幅器とを含み、前記第１の分圧回路および前記直列回路の一端にそれぞれ交流信号を入力することを特徴とする請求の範囲第３項記載の同調制御方式。At least one of the two phase shift circuits included in the tuning circuit includes a first voltage dividing circuit configured by second and third resistors having substantially the same resistance value, and an output of the first voltage dividing circuit. A differential amplifier that amplifies and outputs a difference between a potential at an end and a potential at a connection point of the reactance element and the first resistor constituting the series circuit with a predetermined amplification degree. 4. The tuning control system according to claim 3, wherein an AC signal is input to one end of each of the pressure circuit and the series circuit. 前記同調回路は、入力される交流信号の位相を変えずに出力する非反転回路を備えており、前記非反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が３６０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第４６項記載の同調制御方式。The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 46, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total phase shift amount is 360 ° by the whole of the two phase-shift circuits connected in cascade. control method. 前記同調回路は、入力される交流信号の位相を反転して出力する位相反転回路を備えており、前記位相反転回路は前記縦続接続された２つの移相回路によって形成される帰還ループの一部に挿入され、
前記同調回路は、前記縦続接続された２つの移相回路の全体により位相シフト量の合計が１８０°となる周波数近傍の信号のみを通過させることを特徴とする請求の範囲第４６項記載の同調制御方式。The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 46, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total of phase shift amounts is 180 ° by the entirety of the two cascaded phase shift circuits. control method. 前記縦続接続された２つの移相回路によって形成される帰還ループの一部に第２の分圧回路を挿入し、
前記同調回路は、前記第２の分圧回路に入力される交流信号を同調信号として出力することを特徴とする請求の範囲第４６項記載の同調制御方式。Inserting a second voltage dividing circuit into a part of a feedback loop formed by the two cascaded phase shift circuits;
47. A tuning control system according to claim 46, wherein said tuning circuit outputs an AC signal input to said second voltage dividing circuit as a tuning signal. 前記直列回路内の前記第１の抵抗を可変抵抗により形成し、前記可変抵抗の抵抗値を前記制御信号の電圧レベルに応じて変えることで前記同調回路の同調周波数を可変することを特徴とする請求の範囲第４６項記載の同調制御方式。The first resistor in the series circuit is formed by a variable resistor, and a tuning frequency of the tuning circuit is varied by changing a resistance value of the variable resistor according to a voltage level of the control signal. 47. A tuning control system according to claim 46. 構成部品を半導体基板上に一体形成したことを特徴とする請求の範囲第４６項記載の同調制御方式。47. The tuning control system according to claim 46, wherein the component parts are integrally formed on a semiconductor substrate. 前記同調回路は、入力信号が一方端に入力される入力インピーダンス素子と、帰還信号が一方端に入力される帰還インピーダンス素子とを含んでおり、前記加算回路は、前記入力インピーダンス素子を介して入力される前記入力信号と、前記帰還インピーダンス素子を介して入力される前記帰還信号とを前記加算回路によって加算することを特徴とする請求の範囲第３項記載の同調制御方式。The tuning circuit includes an input impedance element in which an input signal is input to one end and a feedback impedance element in which a feedback signal is input to one end, and the adder circuit is input via the input impedance element. 4. The tuning control system according to claim 3, wherein said input signal and said feedback signal input via said feedback impedance element are added by said adder circuit. 前記入力インピーダンス素子と前記帰還インピーダンス素子との素子定数の比を変えることにより、前記同調回路の帯域幅を変えることを特徴とする請求の範囲第５２項記載の同調制御方式。53. The tuning control system according to claim 52, wherein a bandwidth of the tuning circuit is changed by changing a ratio of element constants of the input impedance element and the feedback impedance element.
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