JP3752241B2 - 窒化酸化シリコン・ゲート絶縁膜の形成方法及びmosfetの形成方法 - Google Patents

窒化酸化シリコン・ゲート絶縁膜の形成方法及びmosfetの形成方法 Download PDF

Info

Publication number
JP3752241B2
JP3752241B2 JP2003183483A JP2003183483A JP3752241B2 JP 3752241 B2 JP3752241 B2 JP 3752241B2 JP 2003183483 A JP2003183483 A JP 2003183483A JP 2003183483 A JP2003183483 A JP 2003183483A JP 3752241 B2 JP3752241 B2 JP 3752241B2
Authority
JP
Japan
Prior art keywords
silicon
forming
nitride oxide
silicon nitride
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003183483A
Other languages
English (en)
Other versions
JP2004048001A (ja
Inventor
ジェイ・エス・バーナム
アンソニー・アイ・チュー
トシハル・フルカワ
マーガレット・エル・ギブソン
ジェイムズ・エス・ナコス
スティーブン・エム・シャンク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004048001A publication Critical patent/JP2004048001A/ja
Application granted granted Critical
Publication of JP3752241B2 publication Critical patent/JP3752241B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体デバイスの製造に関し、さらに具体的には、窒化酸化シリコンによるゲート絶縁膜の形成方法に関する。
【0002】
【従来の技術】
集積回路は高性能、高速度および低コストへ向けた方向にある。相応して、デバイス寸法と構成要素のサイズは縮小しており、ゲート絶縁膜もそれに応じて縮小されなけばならない。ゲート絶縁膜の物理的厚みの減少につれて、高誘電率およびよりリークしにくいゲート絶縁膜の必要性が高まってきた。最新の金属-酸化膜-半導体型電界効果トランジスタ(MOSFET)において、窒化酸化シリコン層(SiO)層がゲート絶縁膜として使用される。MOSEFTトランジスタは、シリコン基板に形成されたチャネル領域、薄膜ゲート絶縁層の上部に形成され、チャネル領域を覆って配置されたNまたはPドープのポリシリコン・ゲートおよびシリコン基板でチャネル領域の各々どちらか一方の側の上に形成されるソース/ドレイン領域を有する。
【0003】
しかしながら、SiOゲート絶縁膜を有するデバイスの性能に影響を及ぼすSiO層に関連したいくつかの問題がある。これらの問題は、SiO層の形成に使用されるプロセスおよび絶縁層中の窒素分布から生じる。従来のプラズマ窒化物形成プロセスを用いて形成されたSiO層は、絶縁破壊寿命(絶縁破壊の時間依存;TBD)が短く、絶縁破壊電荷(QBD)が低いことに起因して、信頼性が低い。信頼性における劣化は、プラズマ誘導により絶縁膜中および絶縁膜―シリコン界面に存在するダングリング・ボンドに起因する。さらに、従来のプラズマ法あるいは熱酸化による窒化物形成プロセスを用いて形成されたSiO層中の窒素濃度は、層全体にわたって均一には分布されておらずSiO/Si界面に集中しており、大きな閾値電圧(V)シフトを引き起こし、そのシフト量はp−チャネル型電界効果トランジスタ(PFET)の方がn−チャネル型電界効果トランジスタ(NFET)より大きい。上述の両方のメカニズムともチャネル移動度の劣化を引き起こす。上述の両方のメカニズムは、またストレス後の閾値電圧Vと周波数シフトの誘因となる負バイアス−温度不安定度(NBTI)の増加を引き起こす。加えて、通常のSiO層の表面近くで相対的に窒素が不足するため、ゲート電極(PFETにおいて)からSiO層へのボロンの浸透が増加し、その結果ウエハのいたるところでVに影響を及ぼすばかりでなくTBD、QBDを劣化させる可能性がある。
【0004】
それゆえに、厚さ方向にわたって比較的均一な窒素濃度、高移動度、および長TBDと高QBDを有するSiO層の形成方法が必要となり、その一方、デバイス・オフ時にゲート絶縁膜全体にわたって、リーク電流を下げるために比較的高い窒素含有量を有する膜を形成する必要もある。
【0005】
【発明が解決しようとする課題】
本発明は半導体デバイスの製造に関し、さらに具体的には、窒化酸化シリコンによるゲート絶縁膜の形成方法に関する。
【0006】
【課題を解決するための手段】
本発明の第1の観点は、基板を準備し、基板上表面に二酸化シリコン層を形成し、二酸化シリコン層を窒化酸化シリコン層に変換するためにプラズマ窒化物形成工程に二酸化シリコン層を露出し、および窒化酸化シリコン層にスパイク状急速熱アニ−ルを行うことを含むゲート絶縁膜の形成方法である。
【0007】
本発明の第2の観点は、シリコン基板を準備し、シリコン基板上表面に二酸化シリコン層を形成し、二酸化シリコン層を窒化酸化シリコン層に変換するためにプラズマ窒化物形成工程に二酸化シリコン層を露出し、および窒化酸化シリコン層にスパイク状急熱アニ−ルを行い、シリコン基板にチャネル領域を覆うように配置され、アニールされた窒化酸化シリコン層の上にポリシリコン・ゲートを形成し、およびシリコン基板にソース/ドレイン領域を形成し、当該ソース/ドレイン領域はポリシリコン・ゲートにそって配置されることを含むMOSFETの形成方法である。
【0008】
【発明の実施の形態】
次に図面を参照しながら本発明を説明する。本発明の目的にとって、窒化二酸化シリコン(窒化された二酸化シリコン)と窒化酸化シリコン(SiO)は技術用語として同等に扱う。SiOの適用範囲は、SiOが安定であるx、yの整数値(もしくはその比)のいかなる組み合わせも含む。本発明の目的に対して、スパイク状急速熱アニ−ル(RTA)は、最高温度(スパイク温度)での時間が約60秒以下のアニールと定義される。
【0009】
図1から図3は、本発明に基づく窒化ゲート絶縁膜の形成方法を図示する部分断面図である。図1において、上表面105を有する基板100を準備する。基板100は、真性、N型、またはP型のバルク・シリコン基板または非ドープあるいは真性、N型、またはP型のSOI(silicon on insulator)基板,あるいはサファイア基板、あるいはルビー基板でもよい。
【0010】
図2において、ベースになるSiO層110は、基板100の上表面105の上に形成される。ベースSiO層110を表面105上に形成するのに先立ち、技術的に良く知られた多くの洗浄プロセスのどれかを用いて、表面は洗浄される。たとえば、表面105は、バッファード・フッ酸(BHF)洗浄、NHOH洗浄、HCl洗浄と続けて洗浄できる。基板100がバルク・シリコン基板またはSOI基板の場合、ベースSiO層110は、第1の例として、加熱炉中で、約600−800℃で約0.5−30分間、酸素含有の雰囲気で熱酸化することで形成できる。第2の例として、ベースSiO層110は、約800−1000℃で約5−60秒、酸素含有の雰囲気で、急速熱酸化(RTO)をすることで形成できる。第3の例として、ベースSiO層110は、酸素と酸化窒素(NO)もしくは亜酸化窒素(NO)のガス雰囲気で熱酸化することで形成でき、その結果ベースSiO層110は、0−5%原子百分率濃度の窒素を含有する。基板100がルビーまたはサファイア基板の場合、ベースSiO層110は、化学的気相成長法(CVD)装置で堆積され、絶縁膜はテトラエチルオルソシリケート(TEOS)酸化物であることが可能である。TEOSは、またバルク・シリコンおよびSOI基板に使用できる。ベースSiO層110は、1例として約10−20オングストロームの厚みを持っている。
【0011】
図3において、非結合型プラズマ窒化物形成(DPN)プロセスは、スパイク状RTAプロセスを後に続けて行い、ベースSiO層110を窒化SiO(SiO)層に変換するために行われる。プラズマ窒化物形成プロセスは、図6、図7を参照しながら以下に記述し、スパイクRTAプロセスは図6、図8、図9を参照しながら以下に記述する。SiO層112は、ベースSiO層110より約3オングストローム厚く(図2参照)、図10に示し、後述するように、SiO層全体にわたって約5−15%原子濃度の窒素を含有する。1例として、SiO層112は、約13−23オングストロームの厚みである。
【0012】
図4と図5は、本発明に基づくMOSFETの形成方法を図示する部分断面図である。図4は図3からの続きである。図4において、ポリシリコン層115は、SiO層112の上表面120の上に形成される。ポリシリコン層115は、たとえば、低圧化学的気相成長法(LPCVD)あるいは急速熱化学的気相成長法(RTCVD)のような技術的に良く知られた多くの堆積プロセスのどれかを用いて形成できる。ポリシリコン層115は、ドープなしあるいはドープN型、ドープP型である。1例として、ポリシリコン層115は、約1000−2000オングストロームの厚みである。
【0013】
図5において、ポリシリコン層115は、ゲート125を形成するために、たとえば反応性イオン・エッチング(RIE)によりエッチングされる。スペーサ130はゲート125の側壁135の上に形成される。ソース/ドレインの形成(一般的に1つ以上のイオン注入によって)で、本質的に、MOSFET 145とMOSFETのゲート絶縁膜であるSiO層112の形成を完成する。ポリシリコン層115が、堆積中にドープされない場合(図4参照)、ゲート125は、スペーサ形成後に、ソース/ドレイン140の形成と同時あるいは別の段階でのイオン注入によって、ドープN型あるいはドープP型となることができる。
【0014】
図6は、図1−図5に示された本発明に基づく絶縁膜とMOSFETの形成方法のプロセス段階を示すフローチャートである。シリコン基板を例として用いる。段階150において、シリコン基板の表面は、技術的に良く知られた多くの洗浄プロセスのどれかを用いて、洗浄される。第1の例では、シリコン基板は、バッファード・フッ酸(BHF)洗浄、NHOH洗浄、HCl洗浄と続けて洗浄できる。第2の例では、その代案としてシリコン基板表面は、BHF洗浄、O洗浄、ドライHCl洗浄と続けて洗浄できる。
【0015】
段階155において、ベースSiO層は、たとえば、加熱炉中で、約600−800℃で約0.5−30分間、酸素含有の雰囲気中で熱酸化することで、あるいは約800−1000℃で約5−60秒、酸素含有の雰囲気中で、急速熱酸化(RTO)をすることで形成される。ベースSiO層、約10−20オングストロームの厚みである。
【0016】
段階160において、非結合型プラズマ窒化物形成プロセスが行われる。非結合型プラズマ窒化物形成プロセスは、使われるベースSiOの厚みに対して調整される。一般例と3つの具体例として、各々、ベースSiOが10−20オングストローム、12オングストローム、15オングストローム、18オングストロームの厚みの場合を表1に挙げる。
【表1】
Figure 0003752241
【0017】
表1の例において、非結合型プラズマ窒化物形成プロセスが、どのパラメーターに対しても使用され、特にN流量、He流量および電力は、ベースSiOの厚みに対してのプロセスにあわせて調整される。表1に挙げたガス混合物はHe/Nである。たとえばNe、Ar、KrおよびXeのような、別の不活性ガスをHeの替わりに用いることができる。本発明は、10オングストロームより薄いSiOにも適用できる。
【0018】
段階165において、スパイクRTAが実行される。スパイク・アニールは窒素をSiO/Si界面へ導入せずに移動度を増加するために使われる。一般例と1つの具体例として、各々、ベースSiOが10−20オングストローム、15オングストロームの厚みの場合を表2に挙げる。
【表2】
Figure 0003752241
【0019】
表2のスパイク温度は、スパイク・アニール中に到達した最高温度を示す。Oの使用により、Oを全く使用しない場合に比べて、完成したSiO層の厚みをより増加することができる。1例として、完成したSiO層中の平均窒素濃度は約1×1021−5×1021原子/cmであり、窒素注入量(ドーズ)としては、7×1014−8×1014原子/cmに相当する。これで窒化SiO絶縁膜が完成する。以下の段階は、窒化SiO絶縁膜をMOSFETのゲート絶縁膜として使うためのものである。
【0020】
段階170において、ポリシリコン層は、たとえば、低圧化学的気相成長法(LPCVD)あるいは急速熱化学的気相成長法(RTCVD)のような技術的に良く知られた多くの堆積プロセスのどれかを用いて、窒化SiO上に形成される。ポリシリコン層、ドープなしあるいはドープN型、ドープP型である。1例として、ポリシリコン層は、約1000−2000オングストロームの厚みである。
【0021】
段階175において、MOSFETは本質的に完成する。ポリシリコン層は、たとえば、ゲートを形成するために、反応性イオン・エッチング(RIE)によりエッチングされ、スペーサはゲートの側壁の上に形成され、およびソース/ドレインが基板に、ゲートの各々の側の上に(一般的に1つ以上のイオン注入プロセスによって)形成される。SiO層は、MOSFETのゲート絶縁膜である。ポリシリコン層が、堆積中にドープされない場合、ゲートは、スペーサ形成後に、ソース/ドレインの形成と同時あるいは別の段階でのイオン注入によって、ドープN型あるいはドープP型となることができる。
【0022】
図7は、本発明に基づき窒化物形成を行う非結合型プラズマ・システムの概略図を示す。図7において、非結合型プラズマ装置180は、チャンバー185とウエハ・チャック190(ウエハ195を支持するために)をチャンバー内に有する。高周波(RF)コイル200は、プラズマ205を生成するためにチャンバー185を覆っている。プラズマ205のためのガスは、チャンバー185の側壁215にある注入口210から供給される。チャンバー185は、またチャンバーの表面225に真空ポート220を有する。
【0023】
使用時にあたり、ウエハ上表面230の上にベースSiO(図示せず)を有するウエハは、移送チャンバー(図示せず)からチャンバー内へセットされ、事前に選択したガス混合物(この例ではHe/N)は、事前に選択した流速で、注入口210を介してチャンバー内に導入され、チャンバーは、真空ポートに接続された真空ポンプで事前に選択した圧力に保持される。事前に決めたRFパワーのワット量が、プラズマ205にエネルギーを与えプラズマ状態を維持するために、RFコイル200に印加される。所定の時間経過後、RFパワーを切りプラズマ205を消滅させ、ガス流を止め、チャンバー185は、移送チャンバーの圧力に引き上げられる。
【0024】
一例として、非結合型プラズマ・システムの一例として、米国、カリフォルニア州、サンタ・クララにあるアプライド・マテリアル社で製造されるAME 5200 DPSがある。
【0025】
図8と図9は、本発明に基づくスパイク状アニ−ル・プロセスを図示する温度対時間のプロットである。図8において、ウエハは、ベース温度“A”、時間“T0”の状態でRTA装置に導入される。時間”T1”と時間”T2”の間、ウエハ温度は、べース温度“A”から最高のスパイク温度“B”まで立ち上がる。温度上昇ランプの傾き(S)は、S=(B−A)/(T2−T1)で与えられる。時間“T2”と時間“T3”の間、ウエハ温度は、最高のスパイク温度“B”で保持される。最高温度での時間(ΔT)は、ΔT=(T3−T2)で与えられる。時間“T3”と時間“T4”の間、ウエハ温度は、最高温度“B”からベース温度“A”まで立ち下がる。温度下降ランプの傾き(S)は、S=(A−B)/(T4−T3)で与えられる。“A”、“B”、SおよびSが一定で、“T3”が“T2”に等しい、つまりΔT=0のとき、図9に示した温度対時間のプロットになる。図9において、ウエハは、最高温度“B”に上げられ、最高温度“B”にゼロ時間保持されることになる。図9は、可能な限りもっとも急峻なスパイク・アニールを示す。一例として、ベース温度“A”が約200−400℃で、最高温度“B”は約1050℃、温度上昇ランプの傾き“S”は、約75℃/秒、温度下降ランプの傾き“S”は、約−75℃/秒、および最高温度での時間“ΔT”は、約0−60秒である。
【0026】
図10は、本発明に基づき形成されたゲート絶縁膜の2次イオン質量分析(SIMS)プロファイルである。ベースSiOは、15オングストロームの厚みで、結果としてのSiO層の厚みは、18オングストロームの厚みであった。図10において、SiO/Si界面300は、18オングストロームの深さにできる。図10において、酸素濃度は、SiO層の真表面310から3オングストロームのポイントで約2×1022原子/cmから最大約7オングストロームのポイントで約3×1022原子/cm、SiO/Si界面300で約2×1022原子/cmの範囲までである。図10において、窒素濃度は、SiO層のポイント305で約2×1021原子/cmから最大約10オングストロームの深さで約4×1021原子/cm、SiO/Si界面300で約1×1022原子/cmの範囲までである。別のSIMSプロファイルでは、窒素濃度は、約5×1021原子/cmに、酸素濃度は、5×1022原子/cmに達した。 そのときの窒素は、SiO/Si界面300付近には集中しておらずむしろSiO層内でほぼ均一に分布しており、その濃度はSIMSデータの信頼性がない最初の3オングストロームを除いて、約1×1021原子/cmから3.5×1021原子/cmである。本発明は、厚み方向全体にわたって比較的均一な窒素濃度を有するSiO層を形成し、その結果通常のSiOでSiO/Si界面300付近に高濃度の窒素を有するデバイスに比べて、よりVシフトが小さいデバイスを得ることができる。
【0027】
図11は、本発明に基づくゲート絶縁膜の形成における3つの段階での電流リーク厚み、移動度、電気的厚みを比較したプロットである。リーク電流厚みと電気的厚みは、プロット左側の厚み目盛りに対してプロットしている。リーク電流厚みは、同定する絶縁膜のリーク電流を生成すると仮定した時のSiOの厚み相当値で定義される。リーク電流厚みの増加は、リーク電流の減少に相当する。移動度は、プロット右側の移動度目盛りに対してプロットしている。電流リーク厚み、移動度および電気的厚みは、3つの場合、つまり、15オングストロームのベース酸化物、非結合型プラズマ窒化物形成(DPN)後の15オングストロームのベース酸化物、および非結合型プラズマ窒化物形成(DPN)とスパイク・アニール後の15オングストロームのベース酸化物に対してプロットしている。DPNプロセスは、リーク電流厚みを約13オングストロームから15オングストロームよりわずか下まで増加させる。2オングストロームの増加は、リーク電流密度で約1/40に相当する。スパイク・アニールは、リーク電流にはなんら重要な効果をもたらさない。DPNプロセスは、移動度を約237cm/V・sら約230cm/V・sに減少させる。しかしながら、スパイク・アニールによって約237cm/V・sに回復する。DPNプロセスは、電気的厚みを約0.5オングストローム増加させる。電気的厚みは、スパイク・アニールによって変化しない。このようにして、通常SiOに関連する移動度の問題を、本発明で克服できる。
【0028】
図12は、本発明に基づくゲート絶縁膜の形成における3つの段階での絶縁破壊寿命、絶縁破壊電荷を比較したプロットである。絶縁破壊寿命と絶縁破壊電荷は、3つの場合、つまり、15オングストロームのベース酸化物、非結合型プラズマ窒化物形成(DPN)後の15オングストロームのベース酸化物、および非結合型プラズマ窒化物形成(DPN)とスパイク・アニール後の15オングストロームのベース酸化物に対してプロットしている。2つの試料について、15オングストロームのベース酸化物、DPN後の15オングストロームのベース酸化物、およびDPNとスパイク・アニール後の15オングストロームのベース酸化物に対してプロットしている。絶縁破壊寿命は、15オングストロームのベース酸化物では約120秒、DPN後でスパイク・アニール有り無しの15オングストロームのベース酸化物では約990秒である。絶縁破壊電荷は、15オングストロームのベース酸化物では約0.75×10クーロン/cm、DPN後でスパイク・アニール有り無しの15オングストロームのベース酸化物でもほぼ同じ値である。通常のプラズマ窒化物形成プロセスでは、QBDは劣化し、TBDは変化しないのに対して、本発明は、TBDを約10倍増加させた上でQBDを維持することで所要の信頼性を実証できた。
【図面の簡単な説明】
【図1】本発明に基づく窒化ゲート絶縁膜の形成方法を示す部分断面図(シリコン基板)である。
【図2】本発明に基づく窒化ゲート絶縁膜の形成方法を示す部分断面図(二酸化シリコン膜形成)である。
【図3】本発明に基づく窒化ゲート絶縁膜の形成方法を示す部分断面図(窒化酸化シリコン膜形成)である。
【図4】本発明に基づくMOSFETの形成方法を示す部分断面図(ポリシリコン層形成)である。
【図5】本発明に基づくMOSFETの形成方法を示す部分断面図(MOSFET形成)である。
【図6】本発明に基づく絶縁膜とMOSFETの形成方法のプロセス段階を示すフローチャートである。
【図7】本発明に基づき窒化物形成を行う非結合型プラズマ・システムである。
【図8】本発明に基づくスパイク状アニ−ル・プロセスの温度対時間のプロットである。
【図9】本発明に基づくスパイク状アニ−ル・プロセスの温度対時間のプロット(ΔT=0)である。
【図10】本発明に基づき形成されたゲート絶縁膜の2次イオン質量分析(SIMS)プロファイルである。
【図11】本発明に基づくゲート絶縁膜の形成における3つの段階での電流リーク厚み、移動度、電気的厚みのプロットである。
【図12】本発明に基づくゲート絶縁膜の形成における3つの段階での絶縁破壊寿命、絶縁破壊電荷によるリーク量の比較である。
【符号の説明】
100 基板 105 上表面
110 ベースSiO
112 SiO
115 ポリシリコン層
120 SiO層上表面
125 ゲート
130 スペーサ
140 ソース/ドレイン
150、155、160、165、170、175 プロセス段階
180 非結合プラズマ装置
185 チャンバー
190 ウエハ・チャック、 195 ウエハ
200 高周波コイル
205 プラズマ
210 注入口
215 側壁
220 真空ポート
225 チャンバー表面
230 ウエハ上表面
300 SiO/Si界面
305 SiO層のポイント
310 SiO層の真表面

Claims (22)

  1. ( イ)シリコン基板を準備する工程と、
    (ロ)前記シリコン基板の上表面に二酸化シリコン層を形成する工程と、
    (ハ)プラズマ窒化物形成処理により前記二酸化シリコン層をゲート絶縁膜として働く窒化酸化シリコン層に変換する工程と、
    (ニ)前記変換する工程で減少した移動度を回復させるために、N の存在のもとで前記窒化酸化シリコン層にスパイク状急速熱アニ−ルを実施する工程と含む、
    ゲート絶縁膜の形成方法。
  2. (イ) シリコン基板を準備する工程と、
    (ロ)前記シリコン基板の上表面に二酸化シリコン層を形成する工程と、
    (ハ)プラズマ窒化物形成処理により前記二酸化シリコン層をゲート絶縁膜として働く窒化酸化シリコン層に変換する工程と、
    (ニ)前記変換する工程で減少した移動度を回復させるために、N 及びO の存在のもとで前記窒化酸化シリコン層にスパイク状急速熱アニ−ルを実施する工程を含む、
    ゲート絶縁膜の形成方法。
  3. 前記二酸化シリコン層は、20オングストローム以下の厚みを有することを含む請求項1または請求項2に記載の方法。
  4. 前記プラズマ窒化物形成処理は、非結合プラズマ・プロセスを使用して行われることを含む請求項1または請求項2に記載の方法。
  5. 前記プラズマ窒化物形成処理は、窒素と不活性ガスの混合物を使用して行われることを含む請求項1または請求項2に記載の方法。
  6. スパイク状急速熱アニ−ルの前記実施は、800から1300℃の間の最高温度に達すること、および前記最高温度は0から60秒間保持されることを含む請求項1または請求項2に記載の方法。
  7. 前記シリコン基板は、バルク・シリコンまたはSOI(silicon on insulator)基板を含み、二酸化シリコン層の前記形成は、熱酸化、急速熱酸化および化学的気相堆積法(CVD)から構成されるグループから選択されたプロセスによって形成されることを含む請求項1または請求項2に記載の方法。
  8. 前記窒化酸化シリコン層は、5乃至15%原子濃度の窒素原子を含む請求項1または請求項2に記載の方法。
  9. 前記二酸化シリコン層は、前記プラズマ窒化物形成処理の前に、乃至5%原子濃度の窒素原子を含む請求項1または請求項2に記載の方法。
  10. 前記窒化酸化シリコン層は、23オングストローム未満であることを含む請求項1または請求項2に記載の方法。
  11. 前記窒化酸化シリコン層中の窒素濃度は、1×1021から5×1021原子/cmであることを含む請求項1または請求項2に記載の方法。
  12. (イ)シリコン基板を準備する工程と、
    (ロ)前記シリコン基板の上表面に二酸化シリコン層を形成する工程と、
    (ハ)プラズマ窒化物形成処理により前記二酸化シリコン層をゲート絶縁膜として働く窒化酸化シリコン層に変換する工程と、
    (ニ)前記変換する工程で減少した移動度を回復させるために、N の存在のもとで前記窒化酸化シリコン層にスパイク状急速熱アニ−ルを実施する工程と
    (ホ)前記シリコン基板のチャネル領域の上に配置された前記アニールされた窒化酸化シリコン層の上にポリシリコン・ゲートを形成する工程と、
    (ヘ)前記シリコン基板にソース/ドレイン領域を形成する工程であって、前記ソース/ドレイン領域を前記ポリシリコン・ゲートに対して配列する工程と、
    を含むMOSFETの形成方法。
  13. (イ)シリコン基板を準備する工程と、
    (ロ)前記シリコン基板の上表面に二酸化シリコン層を形成する工程と、
    (ハ)プラズマ窒化物形成処理により前記二酸化シリコン層をゲート絶縁膜として働く 窒化酸化シリコン層に変換する工程と、
    (ニ)前記変換する工程で減少した移動度を回復させるために、N 及びO の存在のもとで前記窒化酸化シリコン層にスパイク状急速熱アニ−ルを実施する工程と
    (ホ)前記シリコン基板のチャネル領域の上に配置された前記アニールされた窒化酸化シリコン層の上にポリシリコン・ゲートを形成する工程と、
    (ヘ)前記シリコン基板にソース/ドレイン領域を形成する工程であって、前記ソース/ドレイン領域をポリシリコン・ゲートに対して配列する工程と、
    を含むMOSFETの形成方法。
  14. 前記二酸化シリコン層は、20オングストローム以下の厚みを有することを含む請求項12または請求項13に記載の方法。
  15. 前記プラズマ窒化物形成処理は、非結合プラズマ・プロセスを使用して行われることを含む請求項12または請求項13に記載の方法。
  16. 前記プラズマ窒化物形成処理は、窒素と不活性ガスの混合物を使用して行われることを含む請求項12または請求項13に記載の方法。
  17. スパイク状急速熱アニ−ルの前記実施は、800から1300℃の間の最高温度に達すること、および前記最高温度は0から60秒間保持されることを含む請求項12または請求項13に記載の方法。
  18. 前記シリコン基板は、バルク・シリコンまたはSOI基板を含み、二酸化シリコン層の前記形成は、熱酸化、急速熱酸化および化学的気相堆積法(CVD)から構成されるグループから選択されたプロセスによって形成されることを含む請求項12または請求項13に記載の方法。
  19. 前記ポリシリコン・ゲートは1000から2000オングストロームの厚みを有することを含む請求項12または請求項13に記載の方法。
  20. 前記二酸化シリコン層は、前記プラズマ窒化物形成処理の前に、乃至5%原子濃度の窒素原子を含む請求項12または請求項13に記載の方法。
  21. 前記窒化酸化シリコン層は、23オングストローム未満であることを含む請求項請求項12または請求項13に記載の方法。
  22. 前記窒化酸化シリコン層中の窒素濃度は、1×1021から5×1021原子/cmであることを含む請求項12または請求項13に記載の方法。
JP2003183483A 2002-07-01 2003-06-26 窒化酸化シリコン・ゲート絶縁膜の形成方法及びmosfetの形成方法 Expired - Fee Related JP3752241B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/187,572 US6780720B2 (en) 2002-07-01 2002-07-01 Method for fabricating a nitrided silicon-oxide gate dielectric

Publications (2)

Publication Number Publication Date
JP2004048001A JP2004048001A (ja) 2004-02-12
JP3752241B2 true JP3752241B2 (ja) 2006-03-08

Family

ID=29780052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003183483A Expired - Fee Related JP3752241B2 (ja) 2002-07-01 2003-06-26 窒化酸化シリコン・ゲート絶縁膜の形成方法及びmosfetの形成方法

Country Status (3)

Country Link
US (1) US6780720B2 (ja)
JP (1) JP3752241B2 (ja)
TW (1) TWI232522B (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464424B1 (ko) * 2002-07-05 2005-01-03 삼성전자주식회사 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법
US6869862B2 (en) * 2002-08-09 2005-03-22 Texas Instruments Incorporated Method for improving a physical property defect value of a gate dielectric
KR101058882B1 (ko) * 2003-02-04 2011-08-23 어플라이드 머티어리얼스, 인코포레이티드 초-저압에서 암모니아를 이용한 급속 열 어닐링을 통한 실리콘 옥시질화물의 질소 프로파일 테일러링
US7429540B2 (en) * 2003-03-07 2008-09-30 Applied Materials, Inc. Silicon oxynitride gate dielectric formation using multiple annealing steps
US20040183144A1 (en) * 2003-03-20 2004-09-23 Beaman Kevin L. Plasma nitridization for adjusting transistor threshold voltage
JP2005101503A (ja) * 2003-03-26 2005-04-14 Fujitsu Ltd 半導体装置及びその製造方法
KR100568859B1 (ko) * 2003-08-21 2006-04-10 삼성전자주식회사 디램 반도체 장치의 트랜지스터 제조방법
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
US20050130448A1 (en) * 2003-12-15 2005-06-16 Applied Materials, Inc. Method of forming a silicon oxynitride layer
KR100956467B1 (ko) * 2004-03-03 2010-05-07 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법
US7018941B2 (en) * 2004-04-21 2006-03-28 Applied Materials, Inc. Post treatment of low k dielectric films
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
DE102004031453B4 (de) * 2004-06-29 2009-01-29 Qimonda Ag Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur
US7122442B2 (en) * 2004-07-22 2006-10-17 Texas Instruments Incorporated Method and system for dopant containment
CN101044626B (zh) 2004-10-28 2012-01-25 东京毅力科创株式会社 栅极绝缘膜的形成方法、半导体装置和计算机记录介质
CN101937844B (zh) * 2004-11-04 2012-06-13 东京毅力科创株式会社 绝缘膜形成方法
KR100673205B1 (ko) * 2004-11-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
US8318554B2 (en) * 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
US20080296644A1 (en) * 2005-05-02 2008-12-04 Samsung Electronics Co., Ltd. Cmos image sensors and methods of fabricating same
KR100672812B1 (ko) * 2005-05-02 2007-01-22 삼성전자주식회사 이미지 센서와 그 제조 방법
US7601404B2 (en) * 2005-06-09 2009-10-13 United Microelectronics Corp. Method for switching decoupled plasma nitridation processes of different doses
US7429538B2 (en) * 2005-06-27 2008-09-30 Applied Materials, Inc. Manufacturing method for two-step post nitridation annealing of plasma nitrided gate dielectric
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
JP5590886B2 (ja) 2006-09-26 2014-09-17 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高kゲート積層構造に対するフッ素プラズマ処理
US7737050B2 (en) * 2006-10-30 2010-06-15 International Business Machines Corporation Method of fabricating a nitrided silicon oxide gate dielectric layer
US20080146012A1 (en) * 2006-12-15 2008-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Novel method to adjust work function by plasma assisted metal incorporated dielectric
JP2008270764A (ja) * 2007-03-29 2008-11-06 Hitachi Kokusai Electric Inc 基板処理装置、及び基板処理装置における半導体製造方法
KR100877673B1 (ko) * 2007-06-26 2009-01-08 주식회사 동부하이텍 반도체 소자 제조방법
US7575986B2 (en) * 2007-08-08 2009-08-18 Applied Materials, Inc. Gate interface relaxation anneal method for wafer processing with post-implant dynamic surface annealing
US7659158B2 (en) * 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
US20100304027A1 (en) * 2009-05-27 2010-12-02 Applied Materials, Inc. Substrate processing system and methods thereof
US8450221B2 (en) * 2010-08-04 2013-05-28 Texas Instruments Incorporated Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
US20120276730A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Methods for fabricating a gate dielectric layer and for fabricating a gate structure
US9059315B2 (en) 2013-01-02 2015-06-16 International Business Machines Corporation Concurrently forming nFET and pFET gate dielectric layers
US20170186607A1 (en) * 2015-12-28 2017-06-29 United Microelectronics Corp. Method of forming a semiconductor device

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2967538D1 (en) * 1978-06-14 1985-12-05 Fujitsu Ltd Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
US4623912A (en) 1984-12-05 1986-11-18 At&T Bell Laboratories Nitrided silicon dioxide layers for semiconductor integrated circuits
US4913929A (en) 1987-04-21 1990-04-03 The Board Of Trustees Of The Leland Stanford Junior University Thermal/microwave remote plasma multiprocessing reactor and method of use
JPH0728039B2 (ja) 1988-07-07 1995-03-29 松下電器産業株式会社 半導体装置の製造方法
US5445999A (en) 1992-11-13 1995-08-29 Micron Technology, Inc. Advanced technique to improve the bonding arrangement on silicon surfaces to promote uniform nitridation
US5455204A (en) 1994-12-12 1995-10-03 International Business Machines Corporation Thin capacitor dielectric by rapid thermal processing
US5891809A (en) 1995-09-29 1999-04-06 Intel Corporation Manufacturable dielectric formed using multiple oxidation and anneal steps
US5939763A (en) 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
US6048769A (en) 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US5861651A (en) * 1997-02-28 1999-01-19 Lucent Technologies Inc. Field effect devices and capacitors with improved thin film dielectrics and method for making same
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
US6013553A (en) 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US6060403A (en) * 1997-09-17 2000-05-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5834353A (en) * 1997-10-20 1998-11-10 Texas Instruments-Acer Incorporated Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric
US6060369A (en) * 1997-12-23 2000-05-09 Advanced Micro Devices, Inc. Nitrogen bearing sacrificial oxide with subsequent high nitrogen dopant profile for high performance MOSFET
US6096614A (en) * 1998-02-06 2000-08-01 Texas Instruments - Acer Incorporated Method to fabricate deep sub-μm CMOSFETS
US6184110B1 (en) * 1998-04-30 2001-02-06 Sharp Laboratories Of America, Inc. Method of forming nitrogen implanted ultrathin gate oxide for dual gate CMOS devices
JPH11354516A (ja) * 1998-06-08 1999-12-24 Sony Corp シリコン酸化膜形成装置及びシリコン酸化膜形成方法
US6228779B1 (en) * 1998-11-06 2001-05-08 Novellus Systems, Inc. Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology
US6251761B1 (en) * 1998-11-24 2001-06-26 Texas Instruments Incorporated Process for polycrystalline silicon gates and high-K dielectric compatibility
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP3326717B2 (ja) 1999-02-08 2002-09-24 富士通株式会社 半導体装置の製造方法
US6171900B1 (en) * 1999-04-15 2001-01-09 Taiwan Semiconductor Manufacturing Company CVD Ta2O5/oxynitride stacked gate insulator with TiN gate electrode for sub-quarter micron MOSFET
US6248628B1 (en) * 1999-10-25 2001-06-19 Advanced Micro Devices Method of fabricating an ONO dielectric by nitridation for MNOS memory cells
US6306741B1 (en) * 2000-07-13 2001-10-23 Chartered Semiconductor Manufacturing, Inc. Method of patterning gate electrodes with high K gate dielectrics
US6548366B2 (en) * 2001-06-20 2003-04-15 Texas Instruments Incorporated Method of two-step annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
US6566205B1 (en) * 2002-01-11 2003-05-20 Taiwan Semiconductor Manufacturing Company Method to neutralize fixed charges in high K dielectric

Also Published As

Publication number Publication date
TW200409238A (en) 2004-06-01
US6780720B2 (en) 2004-08-24
JP2004048001A (ja) 2004-02-12
TWI232522B (en) 2005-05-11
US20040002226A1 (en) 2004-01-01

Similar Documents

Publication Publication Date Title
JP3752241B2 (ja) 窒化酸化シリコン・ゲート絶縁膜の形成方法及びmosfetの形成方法
US8709887B2 (en) Method for fabricating a nitrided silicon-oxide gate dielectric
US6773999B2 (en) Method for treating thick and thin gate insulating film with nitrogen plasma
US7759260B2 (en) Selective nitridation of gate oxides
US7964514B2 (en) Multiple nitrogen plasma treatments for thin SiON dielectrics
US5827769A (en) Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode
US7569502B2 (en) Method of forming a silicon oxynitride layer
US20040175961A1 (en) Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics
JP4485754B2 (ja) 半導体装置の製造方法
US7615433B2 (en) Double anneal with improved reliability for dual contact etch stop liner scheme
US20080032510A1 (en) Cmos sion gate dielectric performance with double plasma nitridation containing noble gas
US7514376B2 (en) Manufacture of semiconductor device having nitridized insulating film
JP3593340B2 (ja) 集積回路デバイスの製造方法
US6821868B2 (en) Method of forming nitrogen enriched gate dielectric with low effective oxide thickness
JP2003297826A (ja) 半導体装置の製造方法及び半導体装置
US6225169B1 (en) High density plasma nitridation as diffusion barrier and interface defect densities reduction for gate dielectric
JP2004207560A (ja) 半導体装置およびその製造方法
JP3833956B2 (ja) 半導体装置の製造方法及び半導体装置
JP5121142B2 (ja) 半導体装置の製造方法
JP5119904B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051209

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081216

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111216

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees