JP3748837B2

JP3748837B2 - 半導体装置の製造方法

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Publication number: JP3748837B2
Application number: JP2002202002A
Authority: JP
Inventors: 俊夫松原; 尚矢野; 聡上田; 慶輔高橋; 寿成藤
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-07-11
Filing date: 2002-07-11
Publication date: 2006-02-22
Anticipated expiration: 2022-07-11
Also published as: JP2004047655A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、半導体装置の一部を構成するフッ素添加シリコン酸化膜を高密度プラズマＣＶＤ法により形成することによる、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
設計ルールが例えば０．１８ミクロン以下の半導体集積回路装置においては、従来のようなトランジスタの寸法や構造に加えて、多層配線部もが、その動作の高速化に対し大きな影響を与えるようになってきている。そのような影響を与える原因の１つに配線層間の絶縁膜に起因する容量があるが、これを低減するために、最近では、通常のシリコン酸化膜に比べて誘電率の低い絶縁膜材料が用いられている。このような絶縁膜材料の代表的なものの一つに、高密度プラズマＣＶＤ法によるフッ素添加シリコン酸化膜がある。
【０００３】
以下に、図面を参照しながら、フッ素添加シリコン酸化膜を層間絶縁膜として使用する半導体集積回路装置の、従来の製造方法について説明する。
図６は、シリコン酸化膜を形成する高密度プラズマＣＶＤ装置の一般的な例を示す断面図である。図において、５はセラミックドームであり、その内部に反応室９を形成している。８はターボポンプで、反応室９を減圧状態から真空状態にするために用いられる。セラミックドーム５とターボポンプ８との間には、スロットルバルブ６とゲートバルブ７とが設けられている。反応室９の底部には静電チャック２が設けられ、この静電チャック２によって半導体基板１を成膜時に固定できるように構成されている。静電チャック２は、バイアスＲＦ（高周波）電力を印加できるようになっている。また、この静電チャック２は、Ｈｅ冷却機能を有している。すなわち、この静電チャック２の内部に空洞が設けられ、外部配管を通じてこの空洞へＨｅが送り込まれ、静電チャック２の上面に設けられた開口および溝（図示せず）からＨｅガスが半導体基板１の裏面に吹き付けられることで、バイアスＲＦ電力の印加による温度上昇を抑えるなどの冷却に用いられる。３はソースＲＦ電力供給コイルで、それぞれ別々に制御できるトップコイル３ａとサイドコイル３ｂとを有して、半導体基板１に膜を堆積するためのガスプラズマを発生させることができるように構成されている。４ａはトップガスノズル、４ｂは複数のサイドガスノズルである。
【０００４】
図７は、フッ素添加シリコン酸化膜を含む層間絶縁膜を半導体装置に形成するための従来の工程を示すフローチャートである。ここでは、図６に示した高密度プラズマＣＶＤ装置を用いる場合を説明する。
【０００５】
まずステップ７１では、セラミックドーム５により形成される反応室９の内部のクリーニングとシリコン酸化膜のプリコートとを行う。すなわち、まず図６には図示していない別の場所にてプラズマ化された三フッ化窒素（ＮＦ₃）を反応室内に導入し、７０ｓｅｃの間、反応室内のクリーニングを実施する。次にモノシラン（ＳｉＨ₄）、アルゴン（Ａｒ）、酸素（Ｏ₂）をトップガスノズル４ａおよび複数のサイドガスノズル４ｂを通して反応室内に導入し、ソースＲＦ電力（２ＭＨｚ）をコイル３によってセラミックドーム５の外部から印加して、反応室９すなわちセラミックドーム５の内壁や、その他の治具に、シリコン酸化膜を３０ｓｅｃ間形成する。
【０００６】
このように層間絶縁膜を形成するに先だってプリコートするシリコン酸化膜は、反応室内壁からのパーティクルの発生や、フッ素添加シリコン酸化膜を堆積した後におけるフッ素の残留を抑制するための、プリコート膜としての役割を担っている。
【０００７】
次のステップ７２では、反応室９の内部に１枚目の半導体基板１を搬入し、コイル３ａ、３ｂに高周波を印加して基板１上にフッ素添加シリコン酸化膜を形成する。詳細には、まず、アルゴン、酸素を反応室内でプラズマ化し、反応室内のヒートアップを５ｓｅｃ間実施する。次にＳｉＨ₄、Ａｒ、Ｏ₂をトップガスノズル４ａおよび複数のサイドガスノズル４ｂを通して反応室９の内部に導入し、セラミックドーム５の外部のコイル３にソースＲＦ電力を印加することで、半導体基板１の上にシリコン酸化膜を５ｓｅｃの間形成する。
【０００８】
ここで形成したシリコン酸化膜は、ライナー層と呼ばれ、次の工程でフッ素添加シリコン酸化膜を形成する際に膜の堆積中にアルゴンスパッタエッチングを実施するときに、アルミニウム配線や下層層間絶縁膜などの下地層がエッチングによって削られることを防止する保護膜としての役割を担う。
【０００９】
次に、ＳｉＨ₄、Ａｒ、Ｏ₂、四フッ化珪素（ＳｉＦ₄）をトップガスノズル４ａおよび複数のサイドガスノズル４ｂを通して反応室９の内部に導入しながら、セラミックドーム５の外部においてコイル３ａ、３ｂにソースＲＦ電力を印加すると共に、静電チャック２にバイアスＲＦ電力（１３．５６ＭＨｚ）を印加することで、半導体基板１の上にフッ素添加シリコン酸化膜（ＳｉＯＦ）を１３０ｓｅｃ間形成する。ここで静電チャック２に印加するバイアスＲＦ電力は、膜の堆積の途中でアルゴンスパッタエッチングを同時に行うことによって、フッ素添加シリコン酸化膜の段差部の膜被覆性、凹部埋め込み特性を改善すると共に、半導体基板１の付近の成膜温度を上昇させて、緻密なフッ素添加シリコン酸化膜を形成するために用いるものである。
【００１０】
次にＳｉＨ₄、ＳｉＦ₄ガスの供給と、バイアスＲＦ電力の印加とを停止し、ガスノズル４ａ、４ｂに接続された配管内部に残留するＳｉＨ₄を用いてシリコン酸化膜を形成する。従ってこの時は、反応室９に供給されるガスはＡｒ、Ｏ₂のみである。このようにＳｉＨ₄、ＳｉＦ₄ガスの供給は停止しているが、配管に残留するガスにより若干のシリコン酸化膜が形成される。ここで形成されるシリコン酸化膜はキャップ層と呼ばれ、前工程で形成したフッ素添加シリコン酸化膜から、後工程の熱などによってフッ素が上層に拡散することで、フッ素添加シリコン酸化膜上に形成する上層アルミニウム配線の密着性が劣化して半導体装置の信頼性が低下することを、防止するものである。次いでこの状態を１０ｓｅｃ間維持し、半導体基板を冷却する。
【００１１】
ステップ７３では、上記のようにして層間絶縁膜の堆積を終了した半導体基板１を反応室９の内部から取り出すと共に、ステップ７１で実施した反応室内のクリーニングとプリコートとをステップ７３において再び実施し、さらに続くステップにおいて次の半導体基板１を反応室９に設置して同様にフッ素添加シリコン酸化膜を形成する。
【００１２】
以下、この繰り返しで、例えば１ロットの枚数の基板１の全てに対してこの工程を繰り返す。すなわち、図７に示すように基板１へのフッ素添加シリコン酸化膜形成工程と反応室９のクリーニング工程とが１サイクルとなって、これが繰り返される。以上が通常行われているプロセスフローである。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記した従来の層間絶縁膜形成フローによると、高密度プラズマＣＶＤ法によるフッ素添加シリコン酸化膜の生産性が悪いという問題点がある。特にフッ素添加シリコン酸化膜の形成ごとに毎回実施するステップ７３のクリーニングとプリコート工程は全体の約６０％もの多くの時間を費やし、生産効率が良いとは言えない。
【００１４】
このため、クリーニングとプリコートの実施頻度を、上述のように一枚の基板上に膜の堆積を終了するごととする代わりに、一定複数枚のフッ素添加シリコン膜を形成した後毎とするのが有効であるが、そのようにすると、１枚目のフッ素添加シリコン酸化膜のフッ素濃度に比べて、２枚目以降のフッ素添加シリコン酸化膜のフッ素濃度が高くなるという課題がある。
【００１５】
したがって、この発明の目的は、反応室のクリーニングあるいはプリコートの実施頻度を可能な限り減らしても、複数枚のフッ素添加シリコン酸化膜どうしのフッ素濃度を均一化できる、生産性の高い半導体装置の層間絶縁膜の製造方法を提供できるようにすることにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため本発明の第１の半導体装置の製造方法は、（１）反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（２）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（３）半導体基板を取り出した後に反応室内にフッ素を含まない膜を堆積する工程と、（４）次いで前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（５）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（６）前記（３）〜（５）の工程をさらに０回以上繰り返す工程と、（７）その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜を堆積する工程とを含むことを特徴とするものである。
【００１７】
また、本発明の第２の半導体装置の製造方法は、上記（１）〜（７）の工程を１サイクルとして、このサイクルを繰り返し実施することを特徴とするものである。
【００１８】
本発明の第３の半導体装置の製造方法は、（１）反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（２）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（３）前記半導体基板の取り出しに続き、前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（４）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（５）前記（３）および（４）の工程をさらに０回以上繰り返す工程と、（６）その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜を堆積し、続いて前記反応室内にフッ素を含む膜を堆積する工程とを含むことを特徴とするものである。
【００１９】
本発明の第４の半導体装置の製造方法は、前記第３の半導体装置の製造方法における（１）〜（６）の工程を１サイクルとして、このサイクルを繰り返し実施することを特徴とするものである。
【００２２】
以上のように本発明によれば、フッ素を含む膜の堆積工程どうしの間に従来は必ずおこなっていた反応室のクリーニングもしくはフッ素を含まない膜のプリコートの実施頻度を減少させることができ、しかもフッ素添加膜を形成した複数枚の半導体基板でフッ素濃度を均一化することができる。これは、複数枚の半導体基板ごとにクリーニングを実施しても、フッ素濃度差をなくすことができるためである。従って本発明によれば、半導体装置の生産性を向上させることが可能となる。
【００２３】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１における、フッ素添加シリコン酸化膜を含む層間絶縁膜を複数の半導体基板に連続して形成する工程を示すプロセスフローチャートである。
【００２４】
最初のステップ１１では、図６に示す高密度プラズマＣＶＤ装置の反応室９の内壁および治具などに、クリーニングとプリコートとを実施する。すなわち、図６には示していない別の場所にてプラズマ化された三フッ化窒素（ＮＦ₃）を反応室９の内部に導入し、７０ｓｅｃの間、反応室９の内部のクリーニングを実施する。次いでＳｉＨ₄、Ａｒ、Ｏ₂をトップガスノズル４ａおよび複数のサイドガスノズル４ｂを通して反応室９の内部に導入し、ソースＲＦ電力（２ＭＨｚ）をコイル３によりセラミックドーム５の外部から印加して、反応室９の内部にシリコン酸化膜を３０ｓｅｃ間形成する。このステップ１１における条件は、図７の従来のものと同様である。このシリコン酸化膜は、反応室９の内壁からのパーティクルの発生や、フッ素添加シリコン酸化膜形成後に残留するフッ素の拡散を抑制する。
【００２５】
ステップ１２では、反応室内に１枚目の半導体基板１を搬入し、フッ素添加シリコン酸化膜を形成する。すなわち、まず、Ａｒ、Ｏ₂を反応室内でプラズマ化し、反応室内のヒートアップを５ｓｅｃ間実施する。次にＳｉＨ₄、Ａｒ、Ｏ₂をトップガスノズル４ａおよびサイドガスノズル４ｂを通して反応室９の内部に導入し、ソースＲＦ電力（２ＭＨｚ）をコイル３によってセラミックドーム５の外部から印加することで、半導体基板１上にライナー層となるシリコン酸化膜を５ｓｅｃ間形成する。次にＳｉＨ₄、Ａｒ、Ｏ₂、ＳｉＦ₄をトップガスノズル４ａおよび複数のサイドガスノズル４ｂを通して反応室９の内部に導入し、ソースＲＦ電力（２ＭＨｚ）をコイル３によってセラミックドーム５の外部から印加すると共に、静電チャック２にバイアスＲＦ電力（１３．５６ＭＨｚ）を印加して、半導体基板１の上にフッ素添加シリコン酸化膜（ＳｉＯＦ）を１３０ｓｅｃ間形成する。
【００２６】
フッ素添加シリコン酸化膜を形成した後、ＳｉＨ₄、ＳｉＦ₄ガスの供給と、バイアスＲＦの印加とを停止し、キャップ層シリコン酸化膜を形成する。すなわち、ＳｉＨ₄、ＳｉＦ₄ガスの供給は停止しているが、配管に残留するＳｉＨ₄ガスが、供給される酸素と反応して、若干の厚さのシリコン酸化膜が形成される。そしてこの状態を１０ｓｅｃ間維持し、半導体基板１を冷却する。
【００２７】
次のステップ１３では、膜形成が終了した１枚目の半導体基板１を反応室９から取り出すと共に、クリーニングは行わずに、反応室９の内部のシリコン酸化膜プリコートのみを実施する。詳細には、ＳｉＨ₄、Ａｒ、Ｏ₂をトップガスノズル４ａと複数のサイドガスノズル４ｂを通して反応室９に導入し、コイル３ａ、３ｂによってセラミックドーム５の外部からソースＲＦ電力（２ＭＨｚ）を印加すると共に、反応室９の内部にシリコン酸化膜を３０ｓｅｃ間形成する。この工程の条件は、ステップ１１のシリコン酸化膜プリコートの工程の条件と同じである。この工程は、後に説明するように、１枚目の半導体基板と次の２枚目の半導体基板との上に堆積するフッ素添加酸化膜中のフッ素濃度差を低減させる効果を持つ。
【００２８】
次にステップ１４では、２枚目の半導体基板１を反応室９に搬入し、図１に示すように既に述べたステップ１２と同じ工程を行い、フッ素添加シリコン酸化膜を含む層間絶縁膜を半導体基板１上に形成する。そしてステップ１５では層間絶縁膜が形成された２枚目の半導体基板１を反応室９から取り出し、ステップ１１で実施したのと同条件で反応室９の内部のクリーニングとプリコートとを実施する。
【００２９】
以上の実施の形態１による層間絶縁膜の形成工程では、工程開始時のステップ１１の実施の後、ステップ１２、１３、１４および１５を１サイクルとして３枚目以降の半導体基板１への層間絶縁膜の堆積を繰り返し、例えば１ロットに含まれる全ての半導体基板１を処理する。
【００３０】
以上述べた工程では、１枚目と２枚目の基板１における層間絶縁膜堆積工程の間で反応室９の内壁などをクリーニングしないことが特徴である。
図２は、フッ素添加層間絶縁膜の形成工程におけるクリーニング／シリコン酸化膜プリコートの周期と、実際に堆積したフッ素添加シリコン酸化膜中のフッ素濃度との関係を示す図である。従来のように層間絶縁膜の堆積が終了するごとにクリーニングとプリコートを実施した場合は、堆積工程を繰り返してもフッ素濃度はほぼ均一である（図中白丸印）。しかし、１枚目の基板と２枚目の基板との間でクリーニングとプリコートを全くおこなわないで連続してフッ素添加シリコン酸化膜の堆積を実施すると、すなわち、２枚毎にクリーニングすると、１枚目、３枚目のフッ素濃度に比べて、２枚目、４枚目のフッ素濃度が上昇してしまう（図中黒丸印）。本発明者らは、これらの原因について種々の検討を重ねた結果、以下のような原因であることを見いだした。
【００３１】
すなわち、１枚目の基板１へのフッ素添加シリコン酸化膜の形成時は、反応室９の内壁は、先に形成したプリコートにより不純物を含まないシリコン酸化膜で覆われている。しかし、２枚処理ごとにクリーニングおよびプリコートを実施すると、２枚目の基板１へのフッ素添加シリコン酸化膜の形成時には、反応室９の内壁が１枚目の基板１についての形成時に付着したフッ素添加シリコン酸化膜に覆われる。このため、１枚目の基板１についてのフッ素添加シリコン酸化膜形成時は、フッ素の添加のために用いているＳｉＦ₄が反応室９の内壁のシリコン酸化膜に取られてしまい、その分、膜中のフッ素濃度が低くなる。一方、２枚目の基板１についてのフッ素添加シリコン酸化膜の形成時には、反応室９の内壁が１枚目の基板１についてのフッ素添加シリコン酸化膜形成時に付着したフッ素添加シリコン酸化膜で既に覆われているため、反応室９の内壁にほとんどＳｉＦ₄が取られず、その分だけ半導体基板１上に堆積した膜中のフッ素濃度が高くなると考えられるのである。したがって、半導体基板１、１どうしの間でのフッ素濃度差を一定とするためには、フッ素添加シリコン酸化膜形成時の反応室９の内壁の状態を一定にすることが非常に重要である。
【００３２】
本発明では、図１のステップ１２と１４のフッ素添加シリコン酸化膜形成工程どうしの間で、クリーニング工程は省略するが、ステップ１３で不純物を含まないシリコン酸化膜プリコートは行うので、１枚目と２枚目の基板１についてのフッ素添加シリコン酸化膜の形成時においては、いずれも反応室９の内壁表面はプリコートしたシリコン酸化膜の一部で被覆されている。従ってステップ１２および１４の開始時には内壁はほぼ同じ状態になっており、このため半導体基板１上に形成されるフッ素添加シリコン酸化膜中のフッ素濃度をほぼ一定とすることができる。
【００３３】
図３は、１枚目と２枚目の基板１の間で実施したプリコートの時間と、１枚目と２枚目の基板１におけるフッ素添加シリコン酸化膜のフッ素濃度差との関係を示す図である。図３において、時間０ｓｅｃは、プリコート、クリーニング共に省略した場合に対応する。この場合は、１枚目と２枚目の基板１の間で約０．１％のフッ素濃度差が発生している。これに対し、クリーニングはしなくてもプリコート時間を長くしていくと、次第に１枚目と２枚目の基板１におけるフッ素濃度差が減少し、プリコート時間を約２５ｓｅｃ以上にするとフッ素濃度差が０．０２％以下となり、実使用上問題のないフッ素濃度差にすることが可能である。
【００３４】
上記においては２枚の基板毎にクリーニングする例を示したが、それ以上の複数枚毎にクリーニングしても、同様の結果を得ることができる。しかしあまりクリーニングを実施しないと、反応室９の内壁におけるステップ１３で形成したプリコート膜の膜厚が大きくなり、この膜の剥がれ等によって半導体基板１の上へのパーティクル付着が多くなるので、最大でも６枚毎以下の周期でクリーニング工程を入れることが望ましい。
【００３５】
（実施の形態２）
図４は、本発明の実施の形態２における、フッ素添加シリコン酸化膜を含む層間絶縁膜を複数の半導体基板に繰り返して形成する工程を示すプロセスフローチャートである。
【００３６】
まず、ステップ４１では、図６には図示していない別の場所にてプラズマ化されたＮＦ₃を反応室９の内部に導入し、７０ｓｅｃの間、反応室９の内部のクリーニングを行う。次いで、ＳｉＨ₄、Ａｒ、Ｏ₂を反応室９の内部に導入し、コイル３ａ、３ｂにソースＲＦ電力（２ＭＨｚ）を印加し、反応室９の内壁などにプリコートシリコン酸化膜を３０ｓｅｃ間形成し、被覆する。さらにＳｉＨ₄、Ａｒ、Ｏ₂、ＳｉＦ₄をトップガスノズル４ａおよび複数のサイドガスノズル４ｂを通して反応室９の内部に導入し、コイル３ａ、３ｂによってセラミックドーム５の外部からソースＲＦ電力（２ＭＨｚ）を印加すると共に、反応室９の内部にフッ素添加シリコン酸化膜を３０ｓｅｃ間形成する。
【００３７】
次にステップ４２では、反応室９の内部に１枚目の半導体基板１を搬入し、フッ素添加シリコン酸化膜を形成するが、このステップ４２は、図４に示すように、ヒートアップ、ライナー層形成、フッ素添加シリコン酸化膜形成、キャップ層形成、冷却の各工程からなり、各工程条件も実施の形態１のステップ１２と同様である。よって詳細な説明は省略する。
【００３８】
ステップ４２の終了後、ステップ４３では、反応室９の内部から１枚目の半導体基板１を取り出すと共に、その後ただちに２枚目の半導体基板１を搬入し、ステップ４２と同じ工程で半導体基板１上にフッ素添加シリコン酸化膜を堆積する。
【００３９】
そしてステップ４４では、反応室１の内部から２枚目の半導体基板１を取り出すと共に、ステップ４１で実施した条件と同条件で、反応室９の内部に堆積した不純物を含まないプリコートシリコン酸化膜、プリコートフッ素添加シリコン酸化膜をクリーニングする。そして、その後に新たなプリコートすなわちシリコン酸化膜プリコートおよびフッ素添加シリコン酸化膜プリコートを実施する。
【００４０】
この後は、ステップ４２、ステップ４３、ステップ４４を１サイクルとして、複数の半導体基板１上へのフッ素添加シリコン酸化膜の形成工程（ステップ４２、４３）と、反応室９の内壁のクリーニング工程および不純物を含まないシリコン酸化膜とフッ素添加シリコン酸化膜とのプリコート工程（ステップ４４）とを繰り返し、所定枚数の半導体基板１の全てに層間絶縁膜を形成する。
【００４１】
上記で説明したように、実施の形態２では、ステップ４２、４３を用いて２枚の半導体基板１に連続的に層間絶縁膜を形成した後、シリコン酸化膜、フッ素添加シリコン酸化膜のプリコートを実施することを特徴とする。このため、１枚目の基板１におけるフッ素添加シリコン酸化膜の形成時においては、反応室９の内壁は、図４に示すようにステップ４１で形成されたフッ素添加シリコン酸化膜で覆われている。また、２枚目の基板１におけるフッ素添加シリコン酸化膜の形成時においては、１枚目の基板１で形成したフッ素添加シリコン酸化膜にて反応室９の内壁が覆われている。このため、１枚目と２枚目の両半導体基板１上へフッ素添加シリコン酸化膜を形成する時には、フッ素の添加のために用いているＳｉＦ₄が反応室９の内壁へ取られることがなく、フッ素添加シリコン酸化膜中のフッ素濃度をほぼ等しくすることができる。
【００４２】
図５に、図４のステップ４１でクリーニング工程を行わないでフッ素添加シリコン酸化膜プリコートを実施するときの時間と、ステップ４２および４３でそれぞれ形成したフッ素添加シリコン酸化膜のフッ素濃度差との関係を示す。図において、時間０ｓｅｃがプリコート、クリーニング共にない場合で、１枚目と２枚目の基板１の酸化膜において約０．１％のフッ素濃度差が発生している。次に１枚目の半導体基板１の処理前のフッ素添加シリコン酸化膜プリコートの時間を増加させていくと、次第に１枚目と２枚目の基板１におけるフッ素濃度差が減少し、約６０ｓｅｃ以上にするとフッ素濃度差が０．０２％以下となり、実使用上問題のないフッ素濃度差にすることが可能であることがわかる。この時間は、層間絶縁膜を形成するＣＶＤ装置の許容フッ素濃度差に応じて適した値に設定できる。
【００４３】
上記の実施においては、図４のステップ４１またはステップ４４でシリコン酸化膜とフッ素添加シリコン酸化膜の２層からなるプリコート膜を形成したが、フッ素添加シリコン酸化膜のみのプリコートにすると、反応室９の内壁がフッ化することが原因して、堆積酸化膜中のフッ素濃度が長期的に安定しないという別の課題が生じる可能性があるので、上記のように２層膜のプリコートが望ましい。また、上記においては、２枚の基板１を処理する毎のクリーニングの例について説明したが、３枚以上の複数枚毎にクリーニングする場合においても、同様の結果が得られる。しかし６枚以下の処理毎にクリーニングすることが、実施の形態１で述べたのと同じ理由、すなわち反応室９の壁面からの膜剥がれによるパーティクル付着を防止する点から望ましい。
【００４４】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、複数枚の半導体基板へフッ素添加シリコン酸化膜を連続して堆積するごとに実施するクリーニングもしくはプリコートの実施頻度を減らしても、フッ素添加シリコン酸化膜の形成時の反応室の内壁状態を一定にすることができる。このため、複数の半導体基板上のフッ素添加シリコン酸化膜どうしの間のフッ素濃度を均一にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造方法のプロセスフローチャート
【図２】実施の形態１にもとづきクリーニング／プリコートを行う周期とフッ素濃度との関係を示す図
【図３】実施の形態１にもとづくシリコン酸化膜プリコート時間とフッ素濃度差との関係を示す図
【図４】本発明の実施の形態２の半導体装置の製造方法のプロセスフローチャート
【図５】実施の形態２にもとづくフッ素添加シリコン酸化膜プリコート時間とフッ素濃度差との関係を示す図
【図６】本発明において使用可能な、従来の高密度プラズマＣＶＤ装置の概略断面図
【図７】従来の層間絶縁膜を形成するプロセスのフローチャート
【符号の説明】
１半導体基板
２静電チャック
３ソースＲＦコイル
４ガスノズル
５セラミックドーム
９反応室

Claims

（１）反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（２）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（３）半導体基板を取り出した後に反応室内にフッ素を含まない膜を堆積する工程と、（４）次いで前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（５）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（６）前記（３）〜（５）の工程をさらに０回以上繰り返す工程と、（７）その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜を堆積する工程とを含むことを特徴とする半導体装置の製造方法。
（１）〜（７）の工程を１サイクルとして、このサイクルを繰り返し実施することを特徴とする請求項１記載の半導体装置の製造方法。
（１）反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（２）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（３）前記半導体基板の取り出しに続き、前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、（４）前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、（５）前記（３）および（４）の工程をさらに０回以上繰り返す工程と、（６）その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜を堆積し、続いてフッ素を含む膜を堆積する工程とを含むことを特徴とする半導体装置の製造方法。
（１）〜（６）の工程を１サイクルとして、このサイクルを繰り返し実施することを特徴とする請求項３記載の半導体装置の製造方法。