JP2004047655A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】(1)反応室内に半導体基板を設置してフッ素を含有する膜を堆積する工程と、(2)膜を堆積した半導体基板を反応室内から取り出す工程と、(3)半導体基板を取り出した後に反応室内にフッ素を含まない膜を堆積する工程と、(4)反応室内に別の半導体基板を設置してフッ素を含有する膜を堆積する工程と、(5)膜を堆積した別の半導体基板を反応室内から取り出す工程と、(6)前記(3)〜(5)の工程をさらに0回以上繰り返す工程と、(7)その後に、反応室内をクリーニングし、続いて反応室内にフッ素を含まない膜を堆積する工程とを含む。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、半導体装置の一部を構成するフッ素添加シリコン酸化膜を高密度プラズマCVD法により形成することによる、半導体装置の製造方法に関する。
【0002】
【従来の技術】
設計ルールが例えば0.18ミクロン以下の半導体集積回路装置においては、従来のようなトランジスタの寸法や構造に加えて、多層配線部もが、その動作の高速化に対し大きな影響を与えるようになってきている。そのような影響を与える原因の1つに配線層間の絶縁膜に起因する容量があるが、これを低減するために、最近では、通常のシリコン酸化膜に比べて誘電率の低い絶縁膜材料が用いられている。このような絶縁膜材料の代表的なものの一つに、高密度プラズマCVD法によるフッ素添加シリコン酸化膜がある。
【0003】
以下に、図面を参照しながら、フッ素添加シリコン酸化膜を層間絶縁膜として使用する半導体集積回路装置の、従来の製造方法について説明する。
図6は、シリコン酸化膜を形成する高密度プラズマCVD装置の一般的な例を示す断面図である。図において、5はセラミックドームであり、その内部に反応室9を形成している。8はターボポンプで、反応室9を減圧状態から真空状態にするために用いられる。セラミックドーム5とターボポンプ8との間には、スロットルバルブ6とゲートバルブ7とが設けられている。反応室9の底部には静電チャック2が設けられ、この静電チャック2によって半導体基板1を成膜時に固定できるように構成されている。静電チャック2は、バイアスRF(高周波)電力を印加できるようになっている。また、この静電チャック2は、He冷却機能を有している。すなわち、この静電チャック2の内部に空洞が設けられ、外部配管を通じてこの空洞へHeが送り込まれ、静電チャック2の上面に設けられた開口および溝(図示せず)からHeガスが半導体基板1の裏面に吹き付けられることで、バイアスRF電力の印加による温度上昇を抑えるなどの冷却に用いられる。3はソースRF電力供給コイルで、それぞれ別々に制御できるトップコイル3aとサイドコイル3bとを有して、半導体基板1に膜を堆積するためのガスプラズマを発生させることができるように構成されている。4aはトップガスノズル、4bは複数のサイドガスノズルである。
【0004】
図7は、フッ素添加シリコン酸化膜を含む層間絶縁膜を半導体装置に形成するための従来の工程を示すフローチャートである。ここでは、図6に示した高密度プラズマCVD装置を用いる場合を説明する。
【0005】
まずステップ71では、セラミックドーム5により形成される反応室9の内部のクリーニングとシリコン酸化膜のプリコートとを行う。すなわち、まず図6には図示していない別の場所にてプラズマ化された三フッ化窒素(NF3)を反応室内に導入し、70secの間、反応室内のクリーニングを実施する。次にモノシラン(SiH4)、アルゴン(Ar)、酸素(O2)をトップガスノズル4aおよび複数のサイドガスノズル4bを通して反応室内に導入し、ソースRF電力(2MHz)をコイル3によってセラミックドーム5の外部から印加して、反応室9すなわちセラミックドーム5の内壁や、その他の治具に、シリコン酸化膜を30sec間形成する。
【0006】
このように層間絶縁膜を形成するに先だってプリコートするシリコン酸化膜は、反応室内壁からのパーティクルの発生や、フッ素添加シリコン酸化膜を堆積した後におけるフッ素の残留を抑制するための、プリコート膜としての役割を担っている。
【0007】
次のステップ72では、反応室9の内部に1枚目の半導体基板1を搬入し、コイル3a、3bに高周波を印加して基板1上にフッ素添加シリコン酸化膜を形成する。詳細には、まず、アルゴン、酸素を反応室内でプラズマ化し、反応室内のヒートアップを5sec間実施する。次にSiH4、Ar、O2をトップガスノズル4aおよび複数のサイドガスノズル4bを通して反応室9の内部に導入し、セラミックドーム5の外部のコイル3にソースRF電力を印加することで、半導体基板1の上にシリコン酸化膜を5secの間形成する。
【0008】
ここで形成したシリコン酸化膜は、ライナー層と呼ばれ、次の工程でフッ素添加シリコン酸化膜を形成する際に膜の堆積中にアルゴンスパッタエッチングを実施するときに、アルミニウム配線や下層層間絶縁膜などの下地層がエッチングによって削られることを防止する保護膜としての役割を担う。
【0009】
次に、SiH4、Ar、O2、四フッ化珪素(SiF4)をトップガスノズル4aおよび複数のサイドガスノズル4bを通して反応室9の内部に導入しながら、セラミックドーム5の外部においてコイル3a、3bにソースRF電力を印加すると共に、静電チャック2にバイアスRF電力(13.56MHz)を印加することで、半導体基板1の上にフッ素添加シリコン酸化膜(SiOF)を130sec間形成する。ここで静電チャック2に印加するバイアスRF電力は、膜の堆積の途中でアルゴンスパッタエッチングを同時に行うことによって、フッ素添加シリコン酸化膜の段差部の膜被覆性、凹部埋め込み特性を改善すると共に、半導体基板1の付近の成膜温度を上昇させて、緻密なフッ素添加シリコン酸化膜を形成するために用いるものである。
【0010】
次にSiH4、SiF4ガスの供給と、バイアスRF電力の印加とを停止し、ガスノズル4a、4bに接続された配管内部に残留するSiH4を用いてシリコン酸化膜を形成する。従ってこの時は、反応室9に供給されるガスはAr、O2のみである。このようにSiH4、SiF4ガスの供給は停止しているが、配管に残留するガスにより若干のシリコン酸化膜が形成される。ここで形成されるシリコン酸化膜はキャップ層と呼ばれ、前工程で形成したフッ素添加シリコン酸化膜から、後工程の熱などによってフッ素が上層に拡散することで、フッ素添加シリコン酸化膜上に形成する上層アルミニウム配線の密着性が劣化して半導体装置の信頼性が低下することを、防止するものである。次いでこの状態を10sec間維持し、半導体基板を冷却する。
【0011】
ステップ73では、上記のようにして層間絶縁膜の堆積を終了した半導体基板1を反応室9の内部から取り出すと共に、ステップ71で実施した反応室内のクリーニングとプリコートとをステップ73において再び実施し、さらに続くステップにおいて次の半導体基板1を反応室9に設置して同様にフッ素添加シリコン酸化膜を形成する。
【0012】
以下、この繰り返しで、例えば1ロットの枚数の基板1の全てに対してこの工程を繰り返す。すなわち、図7に示すように基板1へのフッ素添加シリコン酸化膜形成工程と反応室9のクリーニング工程とが1サイクルとなって、これが繰り返される。以上が通常行われているプロセスフローである。
【0013】
【発明が解決しようとする課題】
しかしながら、上記した従来の層間絶縁膜形成フローによると、高密度プラズマCVD法によるフッ素添加シリコン酸化膜の生産性が悪いという問題点がある。特にフッ素添加シリコン酸化膜の形成ごとに毎回実施するステップ73のクリーニングとプリコート工程は全体の約60%もの多くの時間を費やし、生産効率が良いとは言えない。
【0014】
このため、クリーニングとプリコートの実施頻度を、上述のように一枚の基板上に膜の堆積を終了するごととする代わりに、一定複数枚のフッ素添加シリコン膜を形成した後毎とするのが有効であるが、そのようにすると、1枚目のフッ素添加シリコン酸化膜のフッ素濃度に比べて、2枚目以降のフッ素添加シリコン酸化膜のフッ素濃度が高くなるという課題がある。
【0015】
したがって、この発明の目的は、反応室のクリーニングあるいはプリコートの実施頻度を可能な限り減らしても、複数枚のフッ素添加シリコン酸化膜どうしのフッ素濃度を均一化できる、生産性の高い半導体装置の層間絶縁膜の製造方法を提供できるようにすることにある。
【0016】
【課題を解決するための手段】
上記目的を達成するため本発明の第1の半導体装置の製造方法は、(1)反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(2)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(3)半導体基板を取り出した後に反応室内にフッ素を含まない膜を堆積する工程と、(4)次いで前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(5)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(6)前記(3)〜(5)の工程をさらに0回以上繰り返す工程と、(7)その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜を堆積する工程とを含むことを特徴とするものである。
【0017】
また、本発明の第2の半導体装置の製造方法は、上記(1)〜(7)の工程を1サイクルとして、このサイクルを繰り返し実施することを特徴とするものである。
【0018】
本発明の第3の半導体装置の製造方法は、(1)反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(2)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(3)前記半導体基板の取り出しに続き、前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(4)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(5)前記(3)および(4)の工程をさらに0回以上繰り返す工程と、(6)その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含む膜を堆積する工程とを含むことを特徴とするものである。
【0019】
本発明の第4の半導体装置の製造方法は、前記第3の半導体装置の製造方法における(1)〜(6)の工程を1サイクルとして、このサイクルを繰り返し実施することを特徴とするものである。
【0020】
本発明の第5の半導体装置の製造方法は、前記第3の半導体装置の製造方法における(6)の工程に代えて、(6A)その後に、反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜およびフッ素を含む膜を堆積する工程を含むことを特徴とするものである。
【0021】
本発明の第6の半導体装置の製造方法は、前記第5の半導体装置の製造方法における(1)〜(6A)の工程を1サイクルとして、このサイクルを繰り返し実施することを特徴とするものである。
【0022】
以上のように本発明によれば、フッ素を含む膜の堆積工程どうしの間に従来は必ずおこなっていた反応室のクリーニングもしくはフッ素を含まない膜のプリコートの実施頻度を減少させることができ、しかもフッ素添加膜を形成した複数枚の半導体基板でフッ素濃度を均一化することができる。これは、複数枚の半導体基板ごとにクリーニングを実施しても、フッ素濃度差をなくすことができるためである。従って本発明によれば、半導体装置の生産性を向上させることが可能となる。
【0023】
【発明の実施の形態】
(実施の形態1)
図1は、本発明の実施の形態1における、フッ素添加シリコン酸化膜を含む層間絶縁膜を複数の半導体基板に連続して形成する工程を示すプロセスフローチャートである。
【0024】
最初のステップ11では、図6に示す高密度プラズマCVD装置の反応室9の内壁および治具などに、クリーニングとプリコートとを実施する。すなわち、図6には示していない別の場所にてプラズマ化された三フッ化窒素(NF3)を反応室9の内部に導入し、70secの間、反応室9の内部のクリーニングを実施する。次いでSiH4、Ar、O2をトップガスノズル4aおよび複数のサイドガスノズル4bを通して反応室9の内部に導入し、ソースRF電力(2MHz)をコイル3によりセラミックドーム5の外部から印加して、反応室9の内部にシリコン酸化膜を30sec間形成する。このステップ11における条件は、図7の従来のものと同様である。このシリコン酸化膜は、反応室9の内壁からのパーティクルの発生や、フッ素添加シリコン酸化膜形成後に残留するフッ素の拡散を抑制する。
【0025】
ステップ12では、反応室内に1枚目の半導体基板1を搬入し、フッ素添加シリコン酸化膜を形成する。すなわち、まず、Ar、O2を反応室内でプラズマ化し、反応室内のヒートアップを5sec間実施する。次にSiH4、Ar、O2をトップガスノズル4aおよびサイドガスノズル4bを通して反応室9の内部に導入し、ソースRF電力(2MHz)をコイル3によってセラミックドーム5の外部から印加することで、半導体基板1上にライナー層となるシリコン酸化膜を5sec間形成する。次にSiH4、Ar、O2、SiF4をトップガスノズル4aおよび複数のサイドガスノズル4bを通して反応室9の内部に導入し、ソースRF電力(2MHz)をコイル3によってセラミックドーム5の外部から印加すると共に、静電チャック2にバイアスRF電力(13.56MHz)を印加して、半導体基板1の上にフッ素添加シリコン酸化膜(SiOF)を130sec間形成する。
【0026】
フッ素添加シリコン酸化膜を形成した後、SiH4、SiF4ガスの供給と、バイアスRFの印加とを停止し、キャップ層シリコン酸化膜を形成する。すなわち、SiH4、SiF4ガスの供給は停止しているが、配管に残留するSiH4ガスが、供給される酸素と反応して、若干の厚さのシリコン酸化膜が形成される。そしてこの状態を10sec間維持し、半導体基板1を冷却する。
【0027】
次のステップ13では、膜形成が終了した1枚目の半導体基板1を反応室9から取り出すと共に、クリーニングは行わずに、反応室9の内部のシリコン酸化膜プリコートのみを実施する。詳細には、SiH4、Ar、O2をトップガスノズル4aと複数のサイドガスノズル4bを通して反応室9に導入し、コイル3a、3bによってセラミックドーム5の外部からソースRF電力(2MHz)を印加すると共に、反応室9の内部にシリコン酸化膜を30sec間形成する。この工程の条件は、ステップ11のシリコン酸化膜プリコートの工程の条件と同じである。この工程は、後に説明するように、1枚目の半導体基板と次の2枚目の半導体基板との上に堆積するフッ素添加酸化膜中のフッ素濃度差を低減させる効果を持つ。
【0028】
次にステップ14では、2枚目の半導体基板1を反応室9に搬入し、図1に示すように既に述べたステップ12と同じ工程を行い、フッ素添加シリコン酸化膜を含む層間絶縁膜を半導体基板1上に形成する。そしてステップ15では層間絶縁膜が形成された2枚目の半導体基板1を反応室9から取り出し、ステップ11で実施したのと同条件で反応室9の内部のクリーニングとプリコートとを実施する。
【0029】
以上の実施の形態1による層間絶縁膜の形成工程では、工程開始時のステップ11の実施の後、ステップ12、13、14および15を1サイクルとして3枚目以降の半導体基板1への層間絶縁膜の堆積を繰り返し、例えば1ロットに含まれる全ての半導体基板1を処理する。
【0030】
以上述べた工程では、1枚目と2枚目の基板1における層間絶縁膜堆積工程の間で反応室9の内壁などをクリーニングしないことが特徴である。
図2は、フッ素添加層間絶縁膜の形成工程におけるクリーニング/シリコン酸化膜プリコートの周期と、実際に堆積したフッ素添加シリコン酸化膜中のフッ素濃度との関係を示す図である。従来のように層間絶縁膜の堆積が終了するごとにクリーニングとプリコートを実施した場合は、堆積工程を繰り返してもフッ素濃度はほぼ均一である(図中白丸印)。しかし、1枚目の基板と2枚目の基板との間でクリーニングとプリコートを全くおこなわないで連続してフッ素添加シリコン酸化膜の堆積を実施すると、すなわち、2枚毎にクリーニングすると、1枚目、3枚目のフッ素濃度に比べて、2枚目、4枚目のフッ素濃度が上昇してしまう(図中黒丸印)。本発明者らは、これらの原因について種々の検討を重ねた結果、以下のような原因であることを見いだした。
【0031】
すなわち、1枚目の基板1へのフッ素添加シリコン酸化膜の形成時は、反応室9の内壁は、先に形成したプリコートにより不純物を含まないシリコン酸化膜で覆われている。しかし、2枚処理ごとにクリーニングおよびプリコートを実施すると、2枚目の基板1へのフッ素添加シリコン酸化膜の形成時には、反応室9の内壁が1枚目の基板1についての形成時に付着したフッ素添加シリコン酸化膜に覆われる。このため、1枚目の基板1についてのフッ素添加シリコン酸化膜形成時は、フッ素の添加のために用いているSiF4が反応室9の内壁のシリコン酸化膜に取られてしまい、その分、膜中のフッ素濃度が低くなる。一方、2枚目の基板1についてのフッ素添加シリコン酸化膜の形成時には、反応室9の内壁が1枚目の基板1についてのフッ素添加シリコン酸化膜形成時に付着したフッ素添加シリコン酸化膜で既に覆われているため、反応室9の内壁にほとんどSiF4が取られず、その分だけ半導体基板1上に堆積した膜中のフッ素濃度が高くなると考えられるのである。したがって、半導体基板1、1どうしの間でのフッ素濃度差を一定とするためには、フッ素添加シリコン酸化膜形成時の反応室9の内壁の状態を一定にすることが非常に重要である。
【0032】
本発明では、図1のステップ12と14のフッ素添加シリコン酸化膜形成工程どうしの間で、クリーニング工程は省略するが、ステップ13で不純物を含まないシリコン酸化膜プリコートは行うので、1枚目と2枚目の基板1についてのフッ素添加シリコン酸化膜の形成時においては、いずれも反応室9の内壁表面はプリコートしたシリコン酸化膜の一部で被覆されている。従ってステップ12および14の開始時には内壁はほぼ同じ状態になっており、このため半導体基板1上に形成されるフッ素添加シリコン酸化膜中のフッ素濃度をほぼ一定とすることができる。
【0033】
図3は、1枚目と2枚目の基板1の間で実施したプリコートの時間と、1枚目と2枚目の基板1におけるフッ素添加シリコン酸化膜のフッ素濃度差との関係を示す図である。図3において、時間0secは、プリコート、クリーニング共に省略した場合に対応する。この場合は、1枚目と2枚目の基板1の間で約0.1%のフッ素濃度差が発生している。これに対し、クリーニングはしなくてもプリコート時間を長くしていくと、次第に1枚目と2枚目の基板1におけるフッ素濃度差が減少し、プリコート時間を約25sec以上にするとフッ素濃度差が0.02%以下となり、実使用上問題のないフッ素濃度差にすることが可能である。
【0034】
上記においては2枚の基板毎にクリーニングする例を示したが、それ以上の複数枚毎にクリーニングしても、同様の結果を得ることができる。しかしあまりクリーニングを実施しないと、反応室9の内壁におけるステップ13で形成したプリコート膜の膜厚が大きくなり、この膜の剥がれ等によって半導体基板1の上へのパーティクル付着が多くなるので、最大でも6枚毎以下の周期でクリーニング工程を入れることが望ましい。
【0035】
(実施の形態2)
図4は、本発明の実施の形態2における、フッ素添加シリコン酸化膜を含む層間絶縁膜を複数の半導体基板に繰り返して形成する工程を示すプロセスフローチャートである。
【0036】
まず、ステップ41では、図6には図示していない別の場所にてプラズマ化されたNF3を反応室9の内部に導入し、70secの間、反応室9の内部のクリーニングを行う。次いで、SiH4、Ar、O2を反応室9の内部に導入し、コイル3a、3bにソースRF電力(2MHz)を印加し、反応室9の内壁などにプリコートシリコン酸化膜を30sec間形成し、被覆する。さらにSiH4、Ar、O2、SiF4をトップガスノズル4aおよび複数のサイドガスノズル4bを通して反応室9の内部に導入し、コイル3a、3bによってセラミックドーム5の外部からソースRF電力(2MHz)を印加すると共に、反応室9の内部にフッ素添加シリコン酸化膜を30sec間形成する。
【0037】
次にステップ42では、反応室9の内部に1枚目の半導体基板1を搬入し、フッ素添加シリコン酸化膜を形成するが、このステップ42は、図4に示すように、ヒートアップ、ライナー層形成、フッ素添加シリコン酸化膜形成、キャップ層形成、冷却の各工程からなり、各工程条件も実施の形態1のステップ12と同様である。よって詳細な説明は省略する。
【0038】
ステップ42の終了後、ステップ43では、反応室9の内部から1枚目の半導体基板1を取り出すと共に、その後ただちに2枚目の半導体基板1を搬入し、ステップ42と同じ工程で半導体基板1上にフッ素添加シリコン酸化膜を堆積する。
【0039】
そしてステップ44では、反応室1の内部から2枚目の半導体基板1を取り出すと共に、ステップ41で実施した条件と同条件で、反応室9の内部に堆積した不純物を含まないプリコートシリコン酸化膜、プリコートフッ素添加シリコン酸化膜をクリーニングする。そして、その後に新たなプリコートすなわちシリコン酸化膜プリコートおよびフッ素添加シリコン酸化膜プリコートを実施する。
【0040】
この後は、ステップ42、ステップ43、ステップ44を1サイクルとして、複数の半導体基板1上へのフッ素添加シリコン酸化膜の形成工程(ステップ42、43)と、反応室9の内壁のクリーニング工程および不純物を含まないシリコン酸化膜とフッ素添加シリコン酸化膜とのプリコート工程(ステップ44)とを繰り返し、所定枚数の半導体基板1の全てに層間絶縁膜を形成する。
【0041】
上記で説明したように、実施の形態2では、ステップ42、43を用いて2枚の半導体基板1に連続的に層間絶縁膜を形成した後、シリコン酸化膜、フッ素添加シリコン酸化膜のプリコートを実施することを特徴とする。このため、1枚目の基板1におけるフッ素添加シリコン酸化膜の形成時においては、反応室9の内壁は、図4に示すようにステップ41で形成されたフッ素添加シリコン酸化膜で覆われている。また、2枚目の基板1におけるフッ素添加シリコン酸化膜の形成時においては、1枚目の基板1で形成したフッ素添加シリコン酸化膜にて反応室9の内壁が覆われている。このため、1枚目と2枚目の両半導体基板1上へフッ素添加シリコン酸化膜を形成する時には、フッ素の添加のために用いているSiF4が反応室9の内壁へ取られることがなく、フッ素添加シリコン酸化膜中のフッ素濃度をほぼ等しくすることができる。
【0042】
図5に、図4のステップ41でクリーニング工程を行わないでフッ素添加シリコン酸化膜プリコートを実施するときの時間と、ステップ42および43でそれぞれ形成したフッ素添加シリコン酸化膜のフッ素濃度差との関係を示す。図において、時間0secがプリコート、クリーニング共にない場合で、1枚目と2枚目の基板1の酸化膜において約0.1%のフッ素濃度差が発生している。次に1枚目の半導体基板1の処理前のフッ素添加シリコン酸化膜プリコートの時間を増加させていくと、次第に1枚目と2枚目の基板1におけるフッ素濃度差が減少し、約60sec以上にするとフッ素濃度差が0.02%以下となり、実使用上問題のないフッ素濃度差にすることが可能であることがわかる。この時間は、層間絶縁膜を形成するCVD装置の許容フッ素濃度差に応じて適した値に設定できる。
【0043】
上記の実施においては、図4のステップ41またはステップ44でシリコン酸化膜とフッ素添加シリコン酸化膜の2層からなるプリコート膜を形成したが、フッ素添加シリコン酸化膜のみのプリコートにすると、反応室9の内壁がフッ化することが原因して、堆積酸化膜中のフッ素濃度が長期的に安定しないという別の課題が生じる可能性があるので、上記のように2層膜のプリコートが望ましい。また、上記においては、2枚の基板1を処理する毎のクリーニングの例について説明したが、3枚以上の複数枚毎にクリーニングする場合においても、同様の結果が得られる。しかし6枚以下の処理毎にクリーニングすることが、実施の形態1で述べたのと同じ理由、すなわち反応室9の壁面からの膜剥がれによるパーティクル付着を防止する点から望ましい。
【0044】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、複数枚の半導体基板へフッ素添加シリコン酸化膜を連続して堆積するごとに実施するクリーニングもしくはプリコートの実施頻度を減らしても、フッ素添加シリコン酸化膜の形成時の反応室の内壁状態を一定にすることができる。このため、複数の半導体基板上のフッ素添加シリコン酸化膜どうしの間のフッ素濃度を均一にすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の製造方法のプロセスフローチャート
【図2】実施の形態1にもとづきクリーニング/プリコートを行う周期とフッ素濃度との関係を示す図
【図3】実施の形態1にもとづくシリコン酸化膜プリコート時間とフッ素濃度差との関係を示す図
【図4】本発明の実施の形態2の半導体装置の製造方法のプロセスフローチャート
【図5】実施の形態2にもとづくフッ素添加シリコン酸化膜プリコート時間とフッ素濃度差との関係を示す図
【図6】本発明において使用可能な、従来の高密度プラズマCVD装置の概略断面図
【図7】従来の層間絶縁膜を形成するプロセスのフローチャート
【符号の説明】
1 半導体基板
2 静電チャック
3 ソースRFコイル
4 ガスノズル
5 セラミックドーム
9 反応室
Claims (6)
- (1)反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(2)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(3)半導体基板を取り出した後に反応室内にフッ素を含まない膜を堆積する工程と、(4)次いで前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(5)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(6)前記(3)〜(5)の工程をさらに0回以上繰り返す工程と、(7)その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜を堆積する工程とを含むことを特徴とする半導体装置の製造方法。
- (1)〜(7)の工程を1サイクルとして、このサイクルを繰り返し実施することを特徴とする請求項1記載の半導体装置の製造方法。
- (1)反応室内に半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(2)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(3)前記半導体基板の取り出しに続き、前記反応室内に別の半導体基板を設置して、この半導体基板上にフッ素を含有する膜を堆積する工程と、(4)前記膜を堆積した半導体基板を前記反応室内から取り出す工程と、(5)前記(3)および(4)の工程をさらに0回以上繰り返す工程と、(6)その後に、前記反応室内をクリーニングし、続いて前記反応室内にフッ素を含む膜を堆積する工程とを含むことを特徴とする半導体装置の製造方法。
- (1)〜(6)の工程を1サイクルとして、このサイクルを繰り返し実施することを特徴とする請求項3記載の半導体装置の製造方法。
- (6)の工程に代えて、(6A)その後に、反応室内をクリーニングし、続いて前記反応室内にフッ素を含まない膜およびフッ素を含む膜を堆積する工程を含むことを特徴とする請求項3記載の半導体装置の製造方法。
- (1)〜(6A)の工程を1サイクルとして、このサイクルを繰り返し実施することを特徴とする請求項5記載の半導体装置の製造方法。
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