JP3741648B2 - デジタル・アナログ共用チューナ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、デジタル変調されたテレビジョン信号とアナログ変調されたテレビジョン信号とを選択的に受信可能なデジタル・アナログ共用チューナに関する。
【０００２】
【従来の技術】
近年、放送のデジタル化はますます進行し、アナログ放送とデジタル放送とが混在する中、アナログ／デジタル双方の放送を受信することができる共用チューナの必要性が高まってきている。
【０００３】
現在放送されているデジタル放送は、従来のアナログ放送（たとえば、ＮＴＳＣ方式による放送など）と同じチャンネル帯域幅を持つため、信号の受信から中間周波信号（以下、ＩＦ（Intermediate Frequency）信号と称する。）への周波数の変換までを１つのチューナで構成することが可能となっている。
【０００４】
図８は、従来のデジタル・アナログ共用チューナのフロントエンド部（一般に、信号受信から復調までを表わす。）を機能的に説明するための機能ブロック図である。ここに示したデジタル・アナログ共用チューナ２００は、ダブルコンバージョン方式を採用している。
【０００５】
ダブルコンバージョン方式とは、入力信号であるＲＦ（Radio Frequency）信号を一旦高周波（たとえば１２００ＭＨｚ程度）の信号にアップコンバートし、その信号を所望のＩＦ信号にダウンコンバートする方式であり、良好かつ安定した受信特性が得られる。
【０００６】
図８を参照して、デジタル・アナログ共用チューナ２００は、ＲＦ信号入力端子２０１と、ＲＦ利得制御回路２０２と、第１の周波数変換部である混合回路２０３、局部発振回路２０４およびＰＬＬ回路２０５と、第２の周波数変換部である混合回路２０６、局部発振回路２０７およびＰＬＬ回路２０８と、ＩＦ信号出力端子２０９とを備える。これらの各回路は、電磁シールドされた１つの筐体２５０に収納される。
【０００７】
また、デジタル・アナログ共用チューナ２００は、ＩＦ信号分配回路２１１と、アナログ復調部であるＩＦ−ＡＧＣ回路２１２、アナログ復調回路２１３およびＡＧＣ検波回路２１４と、デジタル復調部であるＩＦ−ＡＧＣ回路２１５、Ａ／Ｄコンバータ２１６、デジタル復調回路２１７およびＡＧＣ検波回路２１８と、ＲＦ利得制御信号バス２１９，２２０とをさらに備える。
【０００８】
さらに、デジタル・アナログ共用チューナ２００は、ＲＦ利得制御信号切替回路２２１と、マイクロプロセッサ２２２と、ＰＬＬ設定バス２２３と、ＲＦ利得切替信号バス２２４とをさらに備える。
【０００９】
また、さらに、デジタル・アナログ共用チューナ２００は、ＰＬＬ設定バス２２３およびＲＦ利得切替信号バス２２４のデータおよび信号を筐体２５０内部に入力するための端子２２５，２２６と、上述した各回路間の適切な箇所に帯域フィルタリングをかけるバンドパスフィルタ２３１〜２３６と、信号レベルを増幅する増幅回路２３７〜２３９とをさらに備える。
【００１０】
バンドパスフィルタ２３１〜２３４および増幅回路２３７〜２３９も、筐体２５０に収納される。
【００１１】
以下、デジタル・アナログ共用チューナ２００の動作について概略的に説明する。ＲＦ信号入力端子２０１に入力され、バンドパスフィルタ２３１により帯域フィルタリングされたＲＦ信号は、ＲＦ利得制御回路２０２により所定の信号レベルに制御される。そして、ＲＦ信号は、増幅回路２３７により所定量増幅された後、第１の周波数変換部における混合回路２０３により、ＰＬＬ回路２０５により制御されて局部発振回路２０４から出力された局部発振信号とミキシングされ、所望のＩＦ信号の周波数よりも高い第１のＩＦ信号に周波数変換される。第１のＩＦ信号は、バンドパスフィルタ２３２により帯域フィルタリングされた後、増幅回路２３８により増幅され、バンドパスフィルタ２３３により再度帯域フィルタリングされた後、第２の周波数変換部における混合回路２０６により、ＰＬＬ回路２０８により制御されて局部発振回路２０７から出力された局部発振信号とミキシングされ、所望のＩＦ信号に周波数変換される。そして、ＩＦ信号は、バンドパスフィルタ２３４により帯域フィルタリングされ、増幅回路２３９により所定量増幅されてＩＦ信号出力端子２０９に出力される。
【００１２】
なお、第１のＩＦ信号および所望のＩＦ信号に周波数変換するための周波数設定データは、マイクロプロセッサ２２２からＰＬＬ設定バス２２３に出力され、端子２２５から筐体２５０内部に取込まれてＰＬＬ回路２０５，２０８に設定される。
【００１３】
ＩＦ信号出力端子２０９から出力されるＩＦ信号は、ＩＦ信号分配回路２１１により、アナログ復調処理を行なう系統とデジタル復調処理を行なう系統とに分配される。
【００１４】
アナログ放送が受信されているときは、ＩＦ信号は、バンドパスフィルタ２３５により帯域フィルタリングされ、ＩＦ−ＡＧＣ回路２１２により所定の信号レベルに制御された後、アナログ復調回路２１３により復調される。ここで、ＡＧＣ検波回路２１４は、適切にアナログ復調が行なわれるようにＩＦ−ＡＧＣ回路２１２の利得を制御する制御信号をＩＦ−ＡＧＣ回路２１２へ出力するとともに、ＲＦ信号の段階においても、ＲＦ利得制御回路２０２における利得を制御するためのＲＦ利得制御信号をＲＦ利得制御信号バス２１９へ出力する。
【００１５】
ＲＦ利得制御信号バス２１９に出力されたＲＦ利得制御信号は、ＲＦ利得制御信号切替回路２２１を介してＲＦ利得制御回路２０２へ出力される。ここで、ＲＦ利得制御信号切替回路２２１は、ＲＦ利得切替信号バス２２４を介してマイクロプロセッサ２２２から受けるＲＦ利得切替信号に基づいて、ＲＦ利得制御信号バス２１９，２２０の利得制御信号のいずれかを選択してＲＦ利得制御回路２０２へ出力する。そして、この時点でアナログ放送が受信されていることは、受信チャンネルに基づいてマイクロプロセッサにより判断されており、マイクロプロセッサ２２２からＲＦ利得制御信号バス２１９の選択を指示するＲＦ利得切替信号がＲＦ利得切替信号バス２２４に出力されているので、ＲＦ利得制御信号切替回路２２１は、ＲＦ利得制御信号バス２１９を選択してアナログ復調系のＡＧＣ検波回路２１４から出力されたＲＦ利得制御信号をＲＦ利得制御回路２０２へ出力する。
【００１６】
一方、デジタル放送が受信されているときは、ＩＦ信号は、バンドパスフィルタ２３６により帯域フィルタリングされ、ＩＦ−ＡＧＣ回路２１５により所定の信号レベルに制御された後、Ａ／Ｄコンバータ２１６によりデジタル信号に変換され、デジタル復調回路２１７により復調される。ここで、ＡＧＣ検波回路２１８は、適切にデジタル復調が行なわれるようにＩＦ−ＡＧＣ回路２１５の利得を制御する制御信号をＩＦ−ＡＧＣ回路２１５へ出力するとともに、ＲＦ信号の段階においても、ＲＦ利得制御回路２０２の利得を制御するためのＲＦ利得制御信号をＲＦ利得制御信号バス２２０へ出力する。
【００１７】
ＲＦ利得制御信号バス２２０に出力されたＲＦ利得制御信号は、ＲＦ利得制御信号切替回路２２１を介してＲＦ利得制御回路２０２へ出力される。ここで、この時点でデジタル放送が受信されていることは、受信チャンネルに基づいてマイクロプロセッサにより判断されており、マイクロプロセッサ２２２からＲＦ利得制御信号バス２２０の選択を指示するＲＦ利得切替信号がＲＦ利得切替信号バス２２４に出力されているので、ＲＦ利得制御信号切替回路２２１は、ＲＦ利得制御信号バス２２０を選択してデジタル復調系のＡＧＣ検波回路２１８から出力されたＲＦ利得制御信号をＲＦ利得制御回路２０２へ出力する。
【００１８】
【発明が解決しようとする課題】
デジタル・アナログ共用チューナ２００において、ＩＦ信号分配回路２１１並びにアナログ復調処理を行なう系統のバンドパスフィルタ２３５、ＩＦ−ＡＧＣ回路２１２、アナログ復調回路２１３およびＡＧＣ検波回路２１４は、アナログ信号を処理する回路である。また、デジタル復調処理を行なう系統のバンドパスフィルタ２３６およびＩＦ−ＡＧＣ回路２１５も、扱う信号はアナログ信号である。さらに、ＲＦ利得制御信号バス２１９，２２０もアナログ信号を扱う。
【００１９】
一方、Ａ／Ｄコンバータ２１６、デジタル復調回路２１７、ＡＧＣ検波回路２１８およびマイクロプロセッサ２２２は、デジタル信号を処理する回路である。
【００２０】
これら各回路は、同一基板上に配置されるため、デジタル・アナログ共用チューナ２００においては、ノイズの影響を受けやすいアナログ信号処理回路がデジタル信号処理回路から発せられるノイズの影響を受け、Ｓ／Ｎ比の劣化などの問題が多々生じている。
【００２１】
また、デジタル・アナログ共用チューナ２００のような共用チューナにおいては、信号を周波数変換するためのＰＬＬ周波数設定データと、デジタル／アナログ放送のいずれの放送を受信しているかに応じて回路特性を切替えるための切替信号とを、マイクロプロセッサ２２２から所定の回路に設定する必要がある。従来のデジタル・アナログ共用チューナ２００においては、マイクロプロセッサ２２２は、２つのＩ／Ｏポートから上述したＰＬＬ周波数設定データおよび切替信号を個別に出力しているが、Ｉ／Ｏポートを２つ要することは、マイクロプロセッサの選定に制約を与えるものである。切替信号がさらに必要とされ、さらに多くのＩ／Ｏポートが必要とされれば、マイクロプロセッサの選択にさらに強い制約が加えられ、これはマイクロプロセッサのコストアップの要因となる。
【００２２】
さらに、Ｉ／Ｏポートの数に応じたバスが必要であるが、バス数の増加は、基板上のレイアウトに制約を与えることになるとともに、デジタル信号が伝送されるバスから発せられるノイズがチューナの性能に悪影響を及ぼすという問題もあり、バス数も最少数であることが望ましい。
【００２３】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、デジタル信号処理系から発生するノイズによるアナログ信号処理系への影響を抑え、受信特性を向上できるデジタル・アナログ共用チューナを提供することである。
【００２４】
また、この発明の別の目的は、マイクロプロセッサに課せられる制約を排除し、その制約により発生していたコストアップまたは設計上の制約を無くすことができるデジタル・アナログ共用チューナを提供することである。
【００２５】
【課題を解決するための手段】
この発明によれば、デジタル・アナログ共用チューナは、デジタル変調された第１のテレビジョン信号およびアナログ変調された第２のテレビジョン信号の双方を受信可能なデジタル・アナログ共用チューナであって、入力信号を中間周波信号に周波数変換する周波数変換部と、入力信号が第１のテレビジョン信号であるときに用いられる第１の利得制御信号および入力信号が第２のテレビジョン信号であるときに用いられる第２の利得制御信号のいずれかに基づいて利得を制御する入力信号利得制御部と、第１の利得制御信号と第２の利得制御信号とを入力し、第１の利得制御信号および第２の利得制御信号のいずれかを選択して入力信号利得制御部へ出力する利得制御信号切替部と、第１の利得制御信号と第２の利得制御信号とを切替えるための利得切替信号と、周波数変換部において入力信号を中間周波信号に周波数変換するための周波数設定データとをデジタルデータとして合成して出力する制御部と、制御部により合成されて出力された合成データを伝送するバスと、合成データを入力して利得切替信号と周波数設定データとに分離し、利得切替信号を利得制御信号切替部へ出力し、周波数設定データを周波数変換部へ出力するデコーダとを備える。
【００２６】
好ましくは、デジタル・アナログ共用チューナは、周波数変換部により第１のテレビジョン信号が周波数変換された第１の中間周波信号をデジタル信号に変換して復調するデジタル復調処理部と、周波数変換部により第２のテレビジョン信号が周波数変換された第２の中間周波信号を復調するアナログ復調処理部とをさらに備える。周波数変換部およびアナログ復調処理部は、電磁シールドの作用をなす筐体に収納される。
【００２７】
好ましくは、入力信号利得制御部は、デジタル復調処理部から出力される第１の利得制御信号およびアナログ復調処理部から出力される第２の利得制御信号のいずれかに基づいて利得を制御する。入力信号利得制御部、利得制御信号切替部およびデコーダは、筐体にさらに収納される。
【００２８】
好ましくは、デジタル・アナログ共用チューナは、周波数変換部により変換された中間周波信号をデジタル復調処理部およびアナログ復調処理部のいずれかへ選択して出力する信号切替部をさらに備え、信号切替部は、筐体にさらに収納される。
【００２９】
好ましくは、入力信号利得制御部は、デジタル復調処理部から出力される第１の利得制御信号およびアナログ復調処理部から出力される第２の利得制御信号のいずれかに基づいて利得を制御する。制御部は、信号切替部において伝送先を切替えるためのＩＦ切替信号を利得切替信号および周波数設定データにさらに加えてデジタルデータとして合成して出力する。デコーダは、合成データを入力して利得切替信号と周波数設定データとＩＦ切替信号とに分離し、ＩＦ切替信号を信号切替部へさらに出力する。入力信号利得制御部、利得制御信号切替部およびデコーダは、筐体にさらに収納される。
【００３０】
好ましくは、周波数変換部は、局部発振信号を発生する局部発振部と、周波数設定データに基づいて局部発振部を制御するＰＬＬ部と、入力信号を局部発振信号とミキシングして中間周波信号に周波数変換する混合部とを含む。
【００３１】
好ましくは、デコーダおよび利得制御信号切替部は、周波数変換部の近傍に配置される。
【００３２】
好ましくは、周波数変換部は、入力信号を所定の周波数信号に変換する第１の周波数変換部と、所定の周波数信号を中間周波信号に変換する第２の周波数変換部とを含む。
【００３３】
好ましくは、制御部から出力される周波数設定データは、入力信号を所定の周波数信号に周波数変換するための第１の周波数設定データと、所定の周波数信号を中間周波信号に周波数変換するための第２の周波数設定データとからなり、デコーダは、合成データを第１および第２の周波数設定データにさらに分離し、第１の周波数設定データを第１の周波数変換部へ出力し、第２の周波数設定データを第２の周波数変換部へ出力する。
【００３４】
好ましくは、デコーダおよび利得制御信号切替部は、第１の周波数変換部および第２の周波数変換部のいずれかの近傍に配置される。
【００３５】
好ましくは、周波数変換部は、入力信号を所定の周波数信号に変換する第１の周波数変換部と、所定の周波数信号を中間周波信号に変換する第２の周波数変換部とを含み、制御部から出力される周波数設定データは、入力信号を所定の周波数信号に周波数変換するための第１の周波数設定データと、所定の周波数信号を中間周波信号に周波数変換するための第２の周波数設定データとからなり、デコーダは、第１の周波数変換部に含まれる第１のＰＬＬ部の近傍に配置される第１のデコーダと、第２の周波数変換部に含まれる第２のＰＬＬ部の近傍に配置される第２のデコーダとを含み、第１のデコーダは、バスから合成データを入力して第１の周波数設定データと利得切替信号とを分離し、第１の周波数設定データを第１のＰＬＬ部へ出力し、利得切替信号を利得制御信号切替部へ出力し、第２のデコーダは、バスから合成データを入力して第２の周波数設定データとＩＦ切替信号とを分離し、第２の周波数設定データを第２のＰＬＬ部へ出力し、ＩＦ切替信号を信号切替部へ出力する。
【００３６】
以上のように、この発明によるデジタル・アナログ共用チューナによれば、ノイズに影響を受けやすいアナログ信号処理系の回路およびアナログ信号を伝送するバスを、デジタル信号処理系の回路およびデジタル信号を伝送するバスから電磁的に遮蔽したので、デジタル信号処理系の回路およびデジタル信号を伝送するバスから発せられるノイズによるアナログ信号処理系のＳ／Ｎ比の劣化を防止することができ、安定した受信特性を得ることができる。
【００３７】
また、この発明によるデジタル・アナログ共用チューナによれば、マイクロプロセッサから送信される信号およびデータを１つのデータに合成し、１つのバスを介して伝送するようにしたので、マイクロプロセッサのＩ／Ｏポートは１つあれば足り、複数のＩ／Ｏポートを備えるマイクロプロセッサを選定しなければならないといったマイクロプロセッサの制約が排除される。従って、マイクロプロセッサのコスト増を抑制することができる。また、バスの数が減るため、ノイズ発生源の減少、回路設計の容易化による設計コスト削減といった効果が得られる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３９】
［実施の形態１］
図１は、実施の形態１によるデジタル・アナログ共用チューナを機能的に説明するための機能ブロック図である。図１を参照して、デジタル・アナログ共用チューナ１００は、ＲＦ信号入力端子１と、ＲＦ利得制御回路２と、混合回路３と、局部発振回路４と、ＰＬＬ回路５とを備える。これらは、ＲＦ信号を入力してＩＦ信号に変換する処理に関するものである。
【００４０】
また、デジタル・アナログ共用チューナ１００は、ＩＦ信号をアナログ復調系統とデジタル復調系統に分配するＩＦ信号分配回路１１をさらに備える。
【００４１】
さらに、デジタル・アナログ共用チューナ１００は、バンドパスフィルタ３５と、ＩＦ−ＡＧＣ回路１２と、アナログ復調回路１３と、ＡＧＣ検波回路１４とをさらに備える。これらの回路は、アナログ変調されているＩＦ信号を復調する処理に関するものである。
【００４２】
また、さらに、デジタル・アナログ共用チューナ１００は、バンドパスフィルタ３６と、ＩＦ−ＡＧＣ回路１５と、Ａ／Ｄコンバータ１６と、デジタル復調回路１７と、ＡＧＣ検波回路１８とをさらに備える。これらの回路は、デジタル変調されているＩＦ信号を復調する処理に関するものである。
【００４３】
また、さらに、デジタル・アナログ共用チューナ１００は、ＲＦ利得制御信号バス１９，２０をさらに備える。
【００４４】
また、さらに、デジタル・アナログ共用チューナ１００は、ＲＦ利得制御信号切替回路２１と、マイクロプロセッサ２２と、バス２３と、デコーダ２５とをさらに備える。これらの回路群およびバスは、受信したＲＦ信号の受信チャンネルおよび種類に応じて、デジタル・アナログ共用チューナ１００の回路特性を切替える処理に関するものである。
【００４５】
また、さらに、デジタル・アナログ共用チューナ１００は、ＲＦ利得制御信号バス１９，２０と、端子２４，４１〜４４と、バンドパスフィルタ３１，３２，３５，３６と、増幅回路３７，３８とをさらに備える。
【００４６】
ＲＦ信号入力端子１は、ＲＦ信号をデジタル・アナログ共用チューナ１００に入力する端子である。
【００４７】
ＲＦ利得制御回路２は、後述するＡＧＣ検波回路１４，１８からＲＦ利得制御信号バス１９，２０を介して受けるＲＦ利得制御信号に基づいて、入力されたＲＦ信号を所定の信号レベルに制御する回路である。
【００４８】
混合回路３，局部発振回路４およびＰＬＬ回路５は、ＲＦ信号をＩＦ信号に周波数変換する回路である。混合回路３は、ＲＦ信号を局部発振回路４から出力される局部発振信号とミキシングしてＩＦ信号に周波数変換する。局部発振回路４は、ＰＬＬ回路５により制御されて局部発振信号を混合回路３へ出力し、また、出力した局部発振信号をＰＬＬ回路５へフィードバックする。ＰＬＬ回路５は、後述するマイクロプロセッサ２２において受信チャンネルに応じて設定され、マイクロプロセッサ２２からバス２３および端子２４を介して受けた設定周波数に基づいて、局部発振回路４を制御する。
【００４９】
ＩＦ信号分配回路１１は、ＩＦ信号をアナログ復調する系統とデジタル復調する系統とに分配する回路である。
【００５０】
ＩＦ−ＡＧＣ回路１２、アナログ復調回路１３およびＡＧＣ検波回路１４は、アナログ変調されているＩＦ信号を復調するための回路である。ＩＦ−ＡＧＣ回路１２は、ＡＧＣ検波回路１４から受ける制御信号に基づいてＩＦ信号を所定の信号レベルに制御する。アナログ復調回路１３は、アナログ変調されているＩＦ信号を復調する。ＡＧＣ検波回路１４は、アナログ復調回路１３から復調されて出力されるアナログ信号の信号レベルを検出し、所定のレベルとなるようにＩＦ−ＡＧＣ回路１２を制御する。また、ＡＧＣ検波回路１４は、検出した信号レベルに基づいて、ＲＦ利得制御回路２の利得を制御するためのＲＦ利得制御信号をＲＦ利得制御信号バス１９へ出力する。
【００５１】
ＩＦ−ＡＧＣ回路１５、Ａ／Ｄコンバータ１６、デジタル復調回路１７およびＡＧＣ検波回路１８は、デジタル変調されているＩＦ信号を復調するための回路である。ＩＦ−ＡＧＣ回路１５は、ＡＧＣ検波回路１８から受ける制御信号に基づいてＩＦ信号を所定の信号レベルに制御する。Ａ／Ｄコンバータ１６は、アナログ信号であるＩＦ信号をデジタル信号に変換する。デジタル復調回路１７は、デジタル変調されているＩＦ信号を復調する。ＡＧＣ検波回路１８は、デジタル復調回路１７から復調されて出力されるデジタル信号の信号レベルを検出し、所定のレベルとなるようにＩＦ−ＡＧＣ回路１５を制御する。また、ＡＧＣ検波回路１８は、検出した信号レベルに基づいてＲＦ利得制御回路２の利得を制御するためのＲＦ利得制御信号をＲＦ利得制御信号バス２０へ出力する。
【００５２】
ＲＦ利得制御信号切替回路２１は、後述するデコーダ２５から出力されるＲＦ利得切替信号に基づいて、ＲＦ利得制御信号バス１９およびＲＦ利得制御信号バス２０のいずれかの信号を選択してＲＦ利得制御回路２へ出力する。すなわち、受信したＲＦ信号がアナログ復調されるときは、ＲＦ利得制御信号切替回路２１は、ＲＦ利得制御信号バス１９の信号をＲＦ利得制御回路２へ出力し、デジタル復調されるときは、ＲＦ利得制御信号切替回路２１は、ＲＦ利得制御信号バス２０の信号をＲＦ利得制御回路２へ出力する。
【００５３】
マイクロプロセッサ２２は、受信チャンネルに応じて、デジタル信号処理およびアナログ信号処理の切替え並びにＲＦ信号をＩＦ信号に変換するための周波数を設定する。マイクロプロセッサ２２は、受信チャンネルに基づいてアナログ放送であるかデジタル放送であるかを判断し、ＲＦ利得切替回路２１に信号切替を行なうためのＲＦ利得切替信号を出力する。また、マイクロプロセッサ２２は、受信したＲＦ信号を所定のＩＦ信号に周波数変換するために、受信チャンネルに応じてＰＬＬ回路５に設定するＰＬＬ周波数設定データを出力する。
【００５４】
そして、実施の形態１によるデジタル・アナログ共用チューナ１００においては、ＲＦ利得切替信号およびＰＬＬ周波数設定データは、マイクロプロセッサ２２から出力されるに際し、１つのデータに合成され、１つのＩ／Ｏポートからバス２３へ出力される。
【００５５】
図２は、マイクロプロセッサ２２からバス２３へ出力される上述の合成データの構成を示す図である。図２を参照して、Ｄ０〜Ｄｎに示される部分にＰＬＬ回路５に設定されるＰＬＬ周波数設定データがセットされる。また、ＳＷ０またはＳＷ１に示される部分にＲＦ利得切替信号がセットされる。図示したデータ構成においては、スイッチ切替制御データ用にＳＷ０とＳＷ１の２ビットが配分されているが、この実施の形態１におけるデジタル・アナログ共用チューナ１００のように、切替信号がＲＦ利得切替信号の１つであれば、スイッチ切替制御データは１ビットで足りる。
【００５６】
再び図１を参照して、デコーダ２５は、バス２３および端子２４を介して上述した合成データを受け、合成データをＲＦ利得切替信号とＰＬＬ周波数設定データとに分離する。そして、デコーダ２５は、ＲＦ利得切替信号をＲＦ利得制御信号切替回路２１へ出力し、ＰＬＬ周波数設定データをＰＬＬ回路５へ出力する。
【００５７】
ここで、デコーダ２５と、ＰＬＬ回路５と、ＲＦ利得制御信号切替回路２１とは、それぞれ近傍に配置される。これは、デコーダ２５から出力される信号の信号線をできるかぎり短くすることにより、この信号線が他の回路から受ける影響および他の回路に及ぼす影響をできるかぎり抑えるためである。
【００５８】
バンドパスフィルタ３１，３２，３５，３６は、信号に重畳されたノイズ成分を排除するため、所定の帯域のみを通過させる信号フィルタである。
【００５９】
増幅回路３７，３８は、信号を所定量増幅して出力する。
そして、実施の形態１によるデジタル・アナログ共用チューナ１００においては、ＲＦ信号入力端子１から増幅回路３８までの周波数変換に係る各回路と、アナログ信号を処理するその他の各回路とが筐体５０に収納される。すなわち、周波数変換に係る各回路であるバンドパスフィルタ３１、ＲＦ利得制御回路２、増幅回路３７、混合回路３、局部発振回路４、ＰＬＬ回路５、バンドパスフィルタ３２および増幅回路３８と、ＩＦ信号分配回路１１と、アナログ復調系の回路であるバンドパスフィルタ３５、ＩＦ−ＡＧＣ回路１２、アナログ復調回路１３およびＡＧＣ検波回路１４と、デジタル復調系においてアナログ信号を扱うバンドパスフィルタ３６およびＩＦ−ＡＧＣ回路１５と、ＲＦ利得制御信号バス１９，２０と、ＲＦ利得制御信号切替回路２１と、デコーダ２５とが、筐体５０に収納される。
【００６０】
筐体５０は、電磁シールドにより、筐体外部の回路やバスから発せられるノイズの筐体内部への影響を遮蔽する。これにより、ノイズの影響を受けやすいアナログ処理系の各回路におけるＳ／Ｎ比が向上する。
【００６１】
デジタル・アナログ共用チューナ１００においては、ＲＦ信号入力端子１に入力され、バンドパスフィルタ３１により帯域フィルタリングされたＲＦ信号は、ＲＦ利得制御回路２により所定の信号レベルに制御される。そして、ＲＦ信号は、増幅回路３７により所定量増幅された後、混合回路３により、ＰＬＬ回路５により制御されて局部発振回路４から出力された局部発振信号とミキシングされ、ＩＦ信号に変換される。その後、ＩＦ信号は、バンドパスフィルタ３２により帯域フィルタリングされた後、増幅回路３８により増幅される。
【００６２】
上述したように、ＲＦ信号をＩＦ信号に周波数変換するためのＰＬＬ周波数設定データは、マイクロプロセッサ２２からバス２３に出力され、端子２４から筐体５０内部に取込まれてデコーダ２５に取込まれる。そして、デコーダ２５によりＰＬＬ周波数設定データが取出され、ＰＬＬ回路５に設定される。
【００６３】
増幅回路３８により増幅されたＩＦ信号は、ＩＦ信号分配回路１１により、アナログ復調処理を行なう系統とデジタル復調処理を行なう系統とに分配される。
【００６４】
アナログ放送が受信されているときは、ＩＦ信号は、バンドパスフィルタ３５により帯域フィルタリングされ、ＩＦ−ＡＧＣ回路１２により所定の信号レベルに制御された後、アナログ復調回路１３により復調される。ここで、ＡＧＣ検波回路１４は、適切にアナログ復調が行なわれるようにＩＦ−ＡＧＣ回路１２の利得を制御する制御信号をＩＦ−ＡＧＣ回路１２へ出力するとともに、ＲＦ信号の段階においても、ＲＦ利得制御回路２における利得を制御するためのＲＦ利得制御信号をＲＦ利得制御信号バス１９へ出力する。
【００６５】
ＲＦ利得制御信号バス１９に出力されたＲＦ利得制御信号は、ＲＦ利得制御信号切替回路２１を介してＲＦ利得制御回路２へ出力される。ここで、ＲＦ利得制御信号切替回路２１は、デコーダ２５から受けるＲＦ利得切替信号に基づいて、ＲＦ利得制御信号バス１９，２０の利得制御信号のいずれかを選択してＲＦ利得制御回路２へ出力する。この時点でアナログ放送が受信されていることは、受信チャンネルによってマイクロプロセッサ２２により判断されているので、マイクロプロセッサ２２からＲＦ利得制御信号バス１９の選択を指示するＲＦ利得切替信号が、ＰＬＬ周波数設定データと合成されてバス２３に出力される。そして、デコーダ２５によりＲＦ利得切替信号が分離取得されてＲＦ利得制御信号切替回路２１へ出力され、ＲＦ利得制御信号切替回路２１は、ＲＦ利得制御信号バス１９を選択してアナログ復調系のＡＧＣ検波回路１４から出力されたＲＦ利得制御信号をＲＦ利得制御回路２へ出力する。
【００６６】
一方、デジタル放送が受信されているときは、ＩＦ信号は、バンドパスフィルタ３６により帯域フィルタリングされ、ＩＦ−ＡＧＣ回路１５により所定の信号レベルに制御された後、Ａ／Ｄコンバータ１６によりデジタル信号に変換され、デジタル復調回路１７により復調される。ここで、ＡＧＣ検波回路１８は、適切にデジタル復調が行なわれるようにＩＦ−ＡＧＣ回路１５の利得を制御する制御信号をＩＦ−ＡＧＣ回路１５へ出力するとともに、ＲＦ信号の段階においても、ＲＦ利得制御回路２の利得を制御するためのＲＦ利得制御信号をＲＦ利得制御信号バス２０へ出力する。
【００６７】
ＲＦ利得制御信号バス２０に出力されたＲＦ利得制御信号は、ＲＦ利得制御信号切替回路２１を介してＲＦ利得制御回路２へ出力される。ここで、この時点でデジタル放送が受信されていることは、受信チャンネルによってマイクロプロセッサ２２により判断されているので、マイクロプロセッサ２２からＲＦ利得制御信号バス２０の選択を指示するＲＦ利得切替信号が、ＰＬＬ周波数設定データと合成されてバス２３に出力される。そして、デコーダ２５によりＲＦ利得切替信号が分離取得されてＲＦ利得制御信号切替回路２１へ出力され、ＲＦ利得制御信号切替回路２１は、ＲＦ利得制御信号バス２０を選択してデジタル復調系のＡＧＣ検波回路１８から出力されたＲＦ利得制御信号をＲＦ利得制御回路２へ出力する。
【００６８】
なお、上述した説明では、デコーダ２５と、ＰＬＬ回路５と、ＲＦ利得制御信号切替回路２１とは、それぞれ近傍に配置されるとしたが、これらは１つのＩＣ（Integrated Circuit）上に構成されるようにしてもよい。これにより、上記各回路間の信号線を引き回す必要がなくなり、ノイズの影響を最小限に抑えることができる。
【００６９】
以上のように、実施の形態１によるデジタル・アナログ共用チューナ１００によれば、ノイズに影響を受けやすいアナログ信号処理系の回路およびアナログ信号を伝送するバスを、デジタル信号処理系の回路およびデジタル信号を伝送するバスから電磁的に遮蔽したので、デジタル信号処理系の回路およびデジタル信号を伝送するバスから発せられるノイズによるアナログ信号処理系のＳ／Ｎ比の劣化を防止することができ、安定した受信特性を得ることができる。
【００７０】
また、実施の形態１によるデジタル・アナログ共用チューナ１００によれば、マイクロプロセッサ２２は、出力する信号およびデータを１つのデータに合成し、１つのバスを介して伝送するようにしたので、マイクロプロセッサ２２は、Ｉ／Ｏポートを１つ備えていれば足り、複数のＩ／Ｏポートを備えるマイクロプロセッサを選定しなければならないといったマイクロプロセッサの制約が排除される。従って、マイクロプロセッサのコスト増を抑制することができる。また、バスの数が減るため、ノイズ発生源の減少、回路設計の容易化による設計コスト削減といった効果が得られる。
【００７１】
［実施の形態２］
図３を参照して、実施の形態２によるデジタル・アナログ共用チューナ１０１は、実施の形態１によるデジタル・アナログ共用チューナ１００におけるＩＦ信号分配回路１１およびデコーダ２５に代えて、ＩＦ信号切替回路１１Ａおよびデコーダ２５Ａを備える。
【００７２】
ＩＦ信号切替回路１１Ａは、ＩＦ信号の伝送先を切替えるためのＩＦ切替信号をデコーダ２５Ａから受け、ＩＦ信号をアナログ復調処理を行なう系統に伝送するかデジタル復調処理を行なう系統に伝送するかを切替える回路である。
【００７３】
デコーダ２５Ａは、バス２３および端子２４を介して、ＲＦ利得切替信号、ＰＬＬ周波数設定データおよびＩＦ切替信号が合成された合成データを受け、それぞれの信号およびデータに分離する。そして、デコーダ２５Ａは、ＲＦ利得切替信号をＲＦ利得制御信号切替回路２１へ出力し、ＰＬＬ周波数設定データをＰＬＬ回路５へ出力するとともに、ＩＦ切替信号をＩＦ信号切替回路１１Ａへ出力する。
【００７４】
ここで、実施の形態１と同様に、デコーダ２５Ａと、ＰＬＬ回路５と、ＲＦ利得制御信号切替回路２１とは、相互に近傍に配置される。
【００７５】
ＩＦ切替信号は、マイクロプロセッサ２２により設定される。マイクロプロセッサ２２は、受信チャンネルに基づいてアナログ放送であるかデジタル放送であるかを判断し、受信しているＲＦ信号の種類に応じてＩＦ信号切替回路１１ＡにおいてＩＦ信号の伝送先を切替えるためのＩＦ切替信号を出力する。
【００７６】
そして、実施の形態２によるデジタル・アナログ共用チューナ１０１においては、ＩＦ切替信号は、マイクロプロセッサ２２から出力されるにあたり、ＲＦ利得切替信号およびＰＬＬ周波数設定データとともに１つのデータに合成され、１つのＩ／Ｏポートからバス２３へ出力される。合成データは、図２において示したデータ構成をとり、ＩＦ切替信号は、少なくとも２ビット確保されたスイッチ切替制御データのいずれかのビットにセットされる。
【００７７】
デジタル・アナログ共用チューナ１０１においては、ＲＦ信号をＩＦ信号に変換する周波数変換と、アナログ復調およびデジタル復調と、ＲＦ利得制御回路における利得の切替えとに関する回路および処理は、デジタル・アナログ共用チューナ１００と同じである。
【００７８】
デジタル・アナログ共用チューナ１０１においては、アナログ放送が受信されているとき、マイクロプロセッサ２２は、受信チャンネルに基づいて、ＲＦ利得制御信号バス１９の選択を指示するＲＦ利得切替信号と、ＰＬＬ周波数設定データと、ＩＦ信号のアナログ復調系統への伝送を指示するＩＦ切替信号とを合成してバス２３へ出力する。そして、デコーダ２５Ａにより分離取得されたＩＦ切替信号は、ＩＦ切替回路１１Ａへ出力され、ＩＦ切替回路１１Ａは、ＩＦ切替信号に基づいてＩＦ信号をアナログ復調系統へ出力する。
【００７９】
一方、デジタル放送が受信されているときは、マイクロプロセッサ２２は、受信チャンネルに基づいて、ＲＦ利得制御信号バス２０の選択を指示するＲＦ利得切替信号と、ＰＬＬ周波数設定データと、ＩＦ信号のデジタル復調系統への伝送を指示するＩＦ切替信号とを合成してバス２３へ出力する。そして、デコーダ２５Ａにより分離取得されたＩＦ切替信号は、ＩＦ切替回路１１Ａへ出力され、ＩＦ切替回路１１Ａは、ＩＦ切替信号に基づいてＩＦ信号をデジタル復調系統へ出力する。
【００８０】
なお、実施の形態１において説明したのと同様の理由で、デコーダ２５Ａと、ＰＬＬ回路５と、ＲＦ利得制御信号切替回路２１とは、１つのＩＣ上に構成されるようにしてもよい。
【００８１】
以上のように、実施の形態２によるデジタル・アナログ共用チューナ１０１によれば、マイクロプロセッサ２２は、出力する信号が追加されても、実施の形態１と同様に、出力する信号およびデータを１つのデータに合成し、１つのバスを介して伝送するようにしたので、マイクロプロセッサ２２は、Ｉ／Ｏポートを１つ備えていれば足り、複数のＩ／Ｏポートを備えるマイクロプロセッサを選定しなければならないといったマイクロプロセッサの制約が排除される。従って、実施の形態１によるデジタル・アナログ共用チューナ１００と同様に、マイクロプロセッサのコスト増の抑制、バス数抑制によるノイズ発生源の抑制、および設計コスト削減などの効果が得られる。
【００８２】
また、実施の形態２によるデジタル・アナログ共用チューナ１０１においても、実施の形態１と同様の電磁的な遮蔽がされているので、実施の形態１と同様のノイズ耐性が得られ、安定した受信特性が得られる。
【００８３】
［実施の形態３］
実施の形態３によるデジタル・アナログ共用チューナは、実施の形態１によるデジタル・アナログ共用チューナ１００をダブルコンバージョン方式にしたものである。
【００８４】
図４は、実施の形態３によるデジタル・アナログ共用チューナを機能的に説明するための機能ブロック図である。図４を参照して、デジタル・アナログ共用チューナ１０２は、実施の形態１によるデジタル・アナログ共用チューナ１００における各回路に加えて、第２の周波数変換部である混合回路６、局部発振回路７およびＰＬＬ回路８と、バンドパスフィルタ３３，３４と、増幅回路３９とをさらに備える。
【００８５】
また、デジタル・アナログ共用チューナ１０２は、実施の形態１によるデジタル・アナログ共用チューナ１００におけるデコーダ２５に代えて、デコーダ２５Ｂを備える。
【００８６】
実施の形態３においては、ＲＦ信号入力端子１から入力されたＲＦ信号は、受信チャンネルに応じてマイクロプロセッサ２２から設定された第１のＰＬＬ周波数設定データに基づいて、第１の周波数変換部である混合回路３、局部発振回路４およびＰＬＬ回路５により、所望のＩＦ信号よりも周波数の高い第１のＩＦ信号に変換される。
【００８７】
混合回路６，局部発振回路７およびＰＬＬ回路８は、第１のＩＦ信号を所望のＩＦ信号に周波数変換する回路である。混合回路６は、第１のＩＦ信号を局部発振回路７から出力される局部発振信号とミキシングして所望のＩＦ信号に周波数変換する。局部発振回路７は、ＰＬＬ回路８により制御されて局部発振信号を混合回路６へ出力し、また、出力した局部発振信号をＰＬＬ回路８へフィードバックする。ＰＬＬ回路８は、受信チャンネルに応じてマイクロプロセッサ２２から設定された第２のＰＬＬ周波数設定データに基づいて、局部発振回路７を制御する。
【００８８】
また、第２の周波数変換部である混合回路６，局部発振回路７およびＰＬＬ回路８は、第１の周波数変換部である混合回路３，局部発振回路４およびＰＬＬ回路５と同一基板上に備えられるが、両変換部は、互いに十分なアイソレーションが必要であり、基板上において適当な間隔をおいて配置される。
【００８９】
バンドパスフィルタ３３，３４は、信号に重畳されたノイズ成分を排除するため、所定の帯域のみを通過させる信号フィルタである。増幅回路３９は、信号を所定量増幅して出力する。そして、第２の周波数変換部により周波数変換されたＩＦ信号は、バンドパスフィルタ３４により帯域フィルタリングされ、増幅回路３９により所定量増幅されてＩＦ信号分配回路１１に入力される。
【００９０】
デコーダ２５Ｂは、ＲＦ利得切替信号および第１，２のＰＬＬ周波数設定データが合成された合成データをマイクロプロセッサ２２からバス２３および端子２４を介して受け、合成データをそれぞれの信号およびデータに分離する。そして、デコーダ２５Ｂは、ＲＦ利得切替信号をＲＦ利得制御信号切替回路２１へ出力し、第１のＰＬＬ周波数設定データをＰＬＬ回路５へ出力し、第２のＰＬＬ周波数設定データをＰＬＬ回路８へ出力する。
【００９１】
このように、本実施の形態においても、ＲＦ利得切替信号および第１，２のＰＬＬ周波数設定データは、マイクロプロセッサ２２から出力されるにあたり、１つのデータに合成され、１つのＩ／Ｏポートからバス２３へ出力される。
【００９２】
なお、図４に示されるデコーダ２５Ｂは、ＲＦ利得制御信号切替回路２１とともにＰＬＬ回路５の近傍に配置される。これまでに説明したように、デコーダ２５ＢおよびＲＦ利得制御信号切替回路２１も、周波数変換部（ＰＬＬ回路）の近傍に配置することが望ましい。一方、上述したように、ダブルコンバージョン方式では、第１の周波数変換部と第２の周波数変換部とは十分にアイソレーションを取る必要があるため、デジタル・アナログ共用チューナ１０２においては、デコーダ２５ＢおよびＲＦ利得制御信号切替回路２１は、第１の周波数変換部におけるＰＬＬ回路５の近傍に配置されている。
【００９３】
一方、図５に示すデジタル・アナログ共用チューナ１０２Ａは、デコーダ２５ＢおよびＲＦ利得制御信号切替回路２１が第２の周波数変換部におけるＰＬＬ回路８の近傍に配置されたものである。デコーダ２５ＢをＰＬＬ回路５，８のいずれの近傍に配置すべきかは、その他の回路やバスの配置も含めて、アイソレーションを十分に取ることができるかどうかで判断される。
【００９４】
再び図４を参照して、デジタル・アナログ共用チューナ１０２においては、アナログ復調およびデジタル復調と、ＲＦ利得制御回路の利得の切替えとに関する回路および処理は、デジタル・アナログ共用チューナ１００と同じである。
【００９５】
デジタル・アナログ共用チューナ１０２においては、ＲＦ信号をＩＦ信号に変換するのに２回の周波数変換が行なわれる。混合回路３、局部発振回路４およびＰＬＬ回路５による第１の周波数変換部においては、ＲＦ信号は、マイクロプロセッサ２２により設定される第１のＰＬＬ周波数設定データに基づいて、所望のＩＦ周波数よりも高い第１のＩＦ信号にアップコンバートされる。混合回路６、局部発振回路７およびＰＬＬ回路８による第２の周波数変換部においては、第１のＩＦ信号は、マイクロプロセッサ２２により設定される第２のＰＬＬ周波数設定データに基づいて、所望のＩＦ信号にダウンコンバートされる。
【００９６】
マイクロプロセッサ２２は、受信チャンネルに基づいて、ＲＦ利得制御信号バス１９，２０のいずれかの選択を指示するＲＦ利得切替信号と、第１，２のＰＬＬ周波数設定データとを合成してバス２３へ出力する。そして、デコーダ２５Ｂにより分離取得された第１のＰＬＬ周波数設定データは、ＰＬＬ回路５へ出力され、第２のＰＬＬ周波数設定データは、ＰＬＬ回路８へ出力される。
【００９７】
なお、実施の形態１において説明したのと同様に、デコーダ２５Ｂと、ＰＬＬ回路５と、ＲＦ利得制御信号切替回路２１とは、１つのＩＣ上に構成されるようにしてもよい。また、図５に示されるデジタル・アナログ共用チューナ１０２Ａにおいては、デコーダ２５Ｂと、ＰＬＬ回路８と、ＲＦ利得制御信号切替回路２１とが、１つのＩＣ上に構成されるようにしてもよい。理由は、実施の形態１において説明したとおりである。
【００９８】
以上のように、実施の形態３によるデジタル・アナログ共用チューナ１０２，１０２Ａによれば、ダブルコンバージョン方式においても、ノイズの影響を受けやすいアナログ信号処理系の回路およびアナログ信号を伝送するバスを、デジタル信号処理系の回路およびデジタル信号を伝送するバスから電磁的に遮蔽し、かつ、筐体５０内においても、第１，２の周波数変換部の間のアイソレーションを十分にとるとともにデコーダ２５ＢをＰＬＬ回路５，８のいずれかの近傍に配置したので、アナログ信号処理系のノイズ耐性が向上し、安定した受信特性を得ることができる。
【００９９】
［実施の形態４］
実施の形態４においては、実施の形態３によるダブルコンバージョン方式のデジタル・アナログ共用チューナ１０２Ａにおいて、ＩＦ信号分配回路１１に代えてＩＦ信号切替回路１１Ａが備えられる。
【０１００】
図６は、実施の形態４によるデジタル・アナログ共用チューナを機能的に説明するための機能ブロック図である。図６を参照して、デジタル・アナログ共用チューナ１０３は、実施の形態３によるデジタル・アナログ共用チューナ１０２ＡにおけるＩＦ信号分配回路１１およびデコーダ２５Ｂに代えて、ＩＦ信号切替回路１１Ａおよびデコーダ２５Ｃを備える。
【０１０１】
ＩＦ信号切替回路１１Ａは、実施の形態２において説明した回路と同じである。
【０１０２】
デコーダ２５Ｃは、ＲＦ利得切替信号、第１，２のＰＬＬ周波数設定データおよびＩＦ切替信号の４つの信号およびデータが合成された合成データをバス２３および端子２４を介して受け、それぞれの信号およびデータに分離する。そして、デコーダ２５Ｃは、ＲＦ利得切替信号をＲＦ利得制御信号切替回路２１へ出力し、第１，２のＰＬＬ周波数設定データをそれぞれＰＬＬ回路５，８へ出力するとともに、ＩＦ切替信号をＩＦ信号切替回路１１Ａへ出力する。
【０１０３】
ＩＦ切替信号は、実施の形態２と同様にマイクロプロセッサ２２により設定されるが、上述したように本実施の形態においても、ＩＦ切替信号は、マイクロプロセッサ２２から出力されるにあたり、ＲＦ利得切替信号および第１，２のＰＬＬ周波数設定データとともに１つのデータに合成され、１つのＩ／Ｏポートからバス２３へ出力される。
【０１０４】
デジタル・アナログ共用チューナ１０３においては、ＲＦ信号をＩＦ信号に変換する周波数変換と、アナログ復調およびデジタル復調と、ＲＦ利得制御回路の利得の切替えにと関する回路および処理は、実施の形態３によるデジタル・アナログ共用チューナ１０２Ａと同じである。
【０１０５】
デジタル・アナログ共用チューナ１０３においては、アナログ放送が受信されているとき、マイクロプロセッサ２２は、受信チャンネルに基づいて、ＲＦ利得制御信号バス１９の選択を指示するＲＦ利得切替信号と、第１，２のＰＬＬ周波数設定データと、ＩＦ信号のアナログ復調処理を行なう系統への伝送を指示するＩＦ切替信号との４つの信号およびデータを１つのデータに合成してバス２３へ出力する。そして、その合成されたデータは、端子２４を介してデコーダ２５Ｃに取込まれ、デコーダ２５Ｃにより分離取得されたＩＦ切替信号は、ＩＦ切替回路１１Ａへ出力され、ＩＦ切替回路１１Ａは、ＩＦ切替信号に基づいてＩＦ信号をアナログ復調処理を行なう系統へ出力する。
【０１０６】
一方、デジタル放送が受信されているときは、マイクロプロセッサ２２は、受信チャンネルに基づいて、ＲＦ利得制御信号バス２０の選択を指示するＲＦ利得切替信号と、第１，２のＰＬＬ周波数設定データと、ＩＦ信号のデジタル復調処理を行なう系統への伝送を指示するＩＦ切替信号との４つの信号およびデータを１つのデータに合成してバス２３へ出力する。そして、デコーダ２５Ｃにおいてアナログ放送受信時と同様の処理がなされ、ＩＦ切替回路１１Ａは、デコーダ２５Ｃから受けるＩＦ切替信号に基づいて、ＩＦ信号をデジタル復調処理を行なう系統へ出力する。
【０１０７】
なお、上述した各実施の形態において説明したのと同様に、デコーダ２５Ｃと、ＰＬＬ回路８と、ＲＦ利得制御信号切替回路２１とは、１つのＩＣ上に構成されるようにしてもよい。理由は、実施の形態１において説明したとおりである。
【０１０８】
なお、デコーダ２５ＣおよびＲＦ利得制御信号切替回路２１は、第１の周波数変換回路部に含まれるＰＬＬ回路５の近傍に配置されるようにしてもよい（図示せず）。デコーダ２５ＣおよびＲＦ利得制御信号切替回路２１をＰＬＬ回路５，８のいずれの近傍に配置するかは、その他の回路やバスの配置も含めて、アイソレーションを十分に取ることができるかどうかで判断される。
【０１０９】
また、これに対応して、デコーダ２５Ｃと、ＰＬＬ回路５と、ＲＦ利得制御信号切替回路２１とが、１つのＩＣ上に構成されるようにしてもよい。
【０１１０】
以上のように、実施の形態５によるデジタル・アナログ共用チューナ１０３によれば、ダブルコンバージョン方式であり、かつ、ＩＦ信号切替回路１１Ａが備えられるようなチューナであって、マイクロプロセッサ２２から出力される信号が相当数になっても、マイクロプロセッサ２２は、出力する信号およびデータを１つのデータに合成し、１つのバス２３を介して伝送するようにしたので、マイクロプロセッサ２２は、Ｉ／Ｏポートを１つ備えていれば足り、複数のＩ／Ｏポートを備えるマイクロプロセッサを選定しなければならないといったマイクロプロセッサの制約が排除される。従って、マイクロプロセッサのコスト増の抑制、バス数削減によるノイズ発生源の減少、回路設計の容易化による設計コスト削減といった効果が得られる。
【０１１１】
また、実施の形態４によるデジタル・アナログ共用チューナ１０３においても、これまでの各実施の形態と同様に、電磁的な遮蔽がされているので、デジタル信号処理系の回路およびデジタル信号を伝送するバスから発せられるノイズによるアナログ信号処理系のＳ／Ｎ比の劣化を防止することができ、安定した受信特性が得られる。
【０１１２】
［実施の形態５］
実施の形態５は、ダブルコンバージョン方式のデジタル・アナログ共用チューナであって、２つのＰＬＬ回路のそれぞれの近傍にデコーダが配置される。これにより、各回路間の信号線長をさらに短くすることができ、各信号線と各回路との間のノイズの相互影響をさらに抑えることができる。
【０１１３】
図７は、実施の形態５によるデジタル・アナログ共用チューナを機能的に説明するための機能ブロック図である。図７を参照して、デジタル・アナログ共用チューナ１０４は、実施の形態４によるデジタル・アナログ共用チューナ１０３において、デコーダ２５Ｃに代えてデコーダ２５Ｄを備え、また、デコーダ２５Ｅをさらに備える。
【０１１４】
デコーダ２５Ｄは、ＰＬＬ回路８の近傍に配置され、ＲＦ利得切替信号、第１，２のＰＬＬ周波数設定データおよびＩＦ切替信号の４つの信号およびデータが合成された合成データをバス２３および端子２４を介して受け、第２のＰＬＬ周波数設定データおよびＩＦ切替信号を分離取得する。そして、デコーダ２５Ｄは、第２のＰＬＬ周波数設定データをＰＬＬ回路８へ出力し、ＩＦ切替信号をＩＦ信号切替回路１１Ａへ出力する。
【０１１５】
デコーダ２５Ｅは、ＲＦ利得制御信号切替回路２１とともにＰＬＬ回路５の近傍に配置され、ＲＦ利得切替信号、第１，２のＰＬＬ周波数設定データおよびＩＦ切替信号の４つの信号およびデータが合成された合成データをバス２３および端子２４を介して受け、第１のＰＬＬ周波数設定データおよびＲＦ利得切替信号を分離取得する。そして、デコーダ２５Ｅは、第１のＰＬＬ周波数設定データをＰＬＬ回路５へ出力し、ＲＦ利得切替信号をＲＦ利得制御信号切替回路２１へ出力する。
【０１１６】
ＲＦ利得切替信号、第１，２のＰＬＬ周波数設定データおよびＩＦ切替信号の４つの信号およびデータが１つのデータに合成されてマイクロプロセッサ２２から１つのバス２３へ出力されることについては、実施の形態４において説明したのと同様である。
【０１１７】
また、受信チャンネルに応じてアナログ放送／デジタル放送のいずれが受信されているかがマイクロプロセッサ２２により判断され、マイクロプロセッサ２２により設定されるＲＦ利得切替信号およびＩＦ切替信号に基づいて、ＲＦ利得制御信号切替回路２１およびＩＦ切替回路１１Ａが切替えられることについても、実施の形態４において説明したとおりである。
【０１１８】
なお、デコーダ２５ＤとＰＬＬ回路８とは、１つのＩＣ上に構成されるようにしてもよく、また、デコーダ２５ＥとＰＬＬ回路５とＲＦ利得制御信号切替回路２１とは、１つのＩＣ上に構成されるようにしてもよい。理由は、実施の形態１において説明したとおりである。
【０１１９】
以上のように、実施の形態５によるデジタル・アナログ共用チューナ１０４によれば、マイクロプロセッサ２２は、出力する信号およびデータを１つのデータに合成して出力し、その合成データを入力して分離出力するデコーダは２つ備えられ、それらのデコーダ２５Ｄ，２５Ｅは、基板上における信号線の引き回しが最小限に抑えられるように配置されるので、各信号線と各回路との間におけるノイズの相互影響を最小限に抑えることができ、ノイズ耐性がさらに優れ、さらに安定した受信特性が得られる。
【０１２０】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるデジタル・アナログ共用チューナを機能的に説明する機能ブロック図である。
【図２】 図１に示すデジタル・アナログ共用チューナにおけるマイクロプロセッサからバスへ出力されるデータの構成を示す図である。
【図３】 この発明の実施の形態２によるデジタル・アナログ共用チューナを機能的に説明する機能ブロック図である。
【図４】 この発明の実施の形態３によるデジタル・アナログ共用チューナを機能的に説明する機能ブロック図である。
【図５】 図４に示すデジタル・アナログ共用チューナの変形例を説明するための機能ブロック図である。
【図６】 この発明の実施の形態４によるデジタル・アナログ共用チューナを機能的に説明する機能ブロック図である。
【図７】 この発明の実施の形態５によるデジタル・アナログ共用チューナを機能的に説明する機能ブロック図である。
【図８】 従来のデジタル・アナログ共用チューナを機能的に説明する機能ブロック図である。
【符号の説明】
１，２０１ ＲＦ信号入力端子、２，２０２ ＲＦ利得制御回路、３，６，２０３，２０６ 混合回路、４，７，２０４，２０７ 局部発振回路、５，８，２０５，２０８ ＰＬＬ回路、１１，２１１ ＩＦ信号分配回路、１１Ａ ＩＦ信号切替回路、１２，１５，２１２，２１５ ＩＦ−ＡＧＣ回路、１３，２１３ アナログ復調回路、１４，１８，２１４，２１８ ＡＧＣ検波回路、１６，２１６ Ａ／Ｄコンバータ、１７，２１７ デジタル復調回路、１９，２０，２１９，２２０ ＲＦ利得制御信号バス、２１，２２１ ＲＦ利得制御信号切替回路、２２，２２２ マイクロプロセッサ、２３ バス、２４，４１〜４４，２２５，２２６ 端子、２５，２５Ａ〜２５Ｅ デコーダ、３１〜３６，２３１〜２３６バンドパスフィルタ、３７〜３９，２３７〜２３９ 増幅回路、５０，２５０筐体、１００〜１０４，１０２Ａ，２００ デジタル・アナログ共用チューナ、２０９ ＩＦ信号出力端子、２２３ ＰＬＬ設定バス、２２４ ＲＦ利得切替信号バス。

Claims (11)

1. デジタル変調された第１のテレビジョン信号およびアナログ変調された第２のテレビジョン信号の双方を受信可能なデジタル・アナログ共用チューナであって、
   入力信号を中間周波信号に周波数変換する周波数変換部と、
   前記入力信号が前記第１のテレビジョン信号であるときに用いられる第１の利得制御信号および前記入力信号が前記第２のテレビジョン信号であるときに用いられる第２の利得制御信号のいずれかに基づいて利得を制御する入力信号利得制御部と、
   前記第１の利得制御信号と前記第２の利得制御信号とを入力し、前記第１の利得制御信号および前記第２の利得制御信号のいずれかを選択して前記入力信号利得制御部へ出力する利得制御信号切替部と、
   前記第１の利得制御信号と前記第２の利得制御信号とを切替えるための利得切替信号と、前記周波数変換部において前記入力信号を前記中間周波信号に周波数変換するための周波数設定データとをデジタルデータとして合成して出力する制御部と、
   前記制御部により合成されて出力された合成データを伝送するバスと、
   前記合成データを入力して前記利得切替信号と前記周波数設定データとに分離し、前記利得切替信号を前記利得制御信号切替部へ出力し、前記周波数設定データを前記周波数変換部へ出力するデコーダとを備える、デジタル・アナログ共用チューナ。
2. 前記周波数変換部により前記第１のテレビジョン信号が周波数変換された第１の中間周波信号をデジタル信号に変換して復調するデジタル復調処理部と、
   前記周波数変換部により前記第２のテレビジョン信号が周波数変換された第２の中間周波信号を復調するアナログ復調処理部とをさらに備え、
   前記周波数変換部および前記アナログ復調処理部は、電磁シールドの作用をなす筐体に収納される、請求項１に記載のデジタル・アナログ共用チューナ。
3. 前記入力信号利得制御部は、前記デジタル復調処理部から出力される前記第１の利得制御信号および前記アナログ復調処理部から出力される前記第２の利得制御信号のいずれかに基づいて利得を制御し、
   前記入力信号利得制御部、前記利得制御信号切替部および前記デコーダは、前記筐体にさらに収納される、請求項２に記載のデジタル・アナログ共用チューナ。
4. 前記周波数変換部により変換された前記中間周波信号を前記デジタル復調処理部および前記アナログ復調処理部のいずれかへ選択して出力する信号切替部をさらに備え、
   前記信号切替部は、前記筐体にさらに収納される、請求項２に記載のデジタル・アナログ共用チューナ。
5. 前記入力信号利得制御部は、前記デジタル復調処理部から出力される前記第１の利得制御信号および前記アナログ復調処理部から出力される前記第２の利得制御信号のいずれかに基づいて利得を制御し、
   前記制御部は、前記信号切替部において前記伝送先を切替えるためのＩＦ切替信号を前記利得切替信号および前記周波数設定データにさらに加えてデジタルデータとして合成して出力し、
   前記デコーダは、前記合成データを入力して前記利得切替信号と前記周波数設定データと前記ＩＦ切替信号とに分離し、前記ＩＦ切替信号を前記信号切替部へさらに出力し、
   前記入力信号利得制御部、前記利得制御信号切替部および前記デコーダは、前記筐体にさらに収納される、請求項４に記載のデジタル・アナログ共用チューナ。
6. 前記周波数変換部は、
   局部発振信号を発生する局部発振部と、
   前記周波数設定データに基づいて前記局部発振部を制御するＰＬＬ部と、
   前記入力信号を前記局部発振信号とミキシングして前記中間周波信号に周波数変換する混合部とを含む、請求項１から５のいずれか１項に記載のデジタル・アナログ共用チューナ。
7. 前記デコーダおよび前記利得制御信号切替部は、前記周波数変換部の近傍に配置される、請求項１から６のいずれか１項に記載のデジタル・アナログ共用チューナ。
8. 前記周波数変換部は、
   前記入力信号を所定の周波数信号に変換する第１の周波数変換部と、
   前記所定の周波数信号を前記中間周波信号に変換する第２の周波数変換部とを含む、請求項１から６のいずれか１項に記載のデジタル・アナログ共用チューナ。
9. 前記制御部から出力される前記周波数設定データは、前記入力信号を前記所定の周波数信号に周波数変換するための第１の周波数設定データと、前記所定の周波数信号を前記中間周波信号に周波数変換するための第２の周波数設定データとからなり、
   前記デコーダは、前記合成データを前記第１および第２の周波数設定データにさらに分離し、前記第１の周波数設定データを前記第１の周波数変換部へ出力し、前記第２の周波数設定データを前記第２の周波数変換部へ出力する、請求項８に記載のデジタル・アナログ共用チューナ。
10. 前記デコーダおよび前記利得制御信号切替部は、前記第１の周波数変換部および前記第２の周波数変換部のいずれかの近傍に配置される、請求項９に記載のデジタル・アナログ共用チューナ。
11. 前記周波数変換部は、
    前記入力信号を所定の周波数信号に変換する第１の周波数変換部と、
    前記所定の周波数信号を前記中間周波信号に変換する第２の周波数変換部とを含み、
    前記制御部から出力される前記周波数設定データは、前記入力信号を前記所定の周波数信号に周波数変換するための第１の周波数設定データと、前記所定の周波数信号を前記中間周波信号に周波数変換するための第２の周波数設定データとからなり、
    前記デコーダは、前記第１の周波数変換部に含まれる第１のＰＬＬ部の近傍に配置される第１のデコーダと、前記第２の周波数変換部に含まれる第２のＰＬＬ部の近傍に配置される第２のデコーダとを含み、
    前記第１のデコーダは、前記バスから前記合成データを入力して前記第１の周波数設定データと前記利得切替信号とを分離し、前記第１の周波数設定データを前記第１のＰＬＬ部へ出力し、前記利得切替信号を前記利得制御信号切替部へ出力し、
    前記第２のデコーダは、前記バスから前記合成データを入力して前記第２の周波数設定データと前記ＩＦ切替信号とを分離し、前記第２の周波数設定データを前記第２のＰＬＬ部へ出力し、前記ＩＦ切替信号を前記信号切替部へ出力する、請求項５に記載のデジタル・アナログ共用チューナ。

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