JP3741550B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP3741550B2
JP3741550B2 JP28741698A JP28741698A JP3741550B2 JP 3741550 B2 JP3741550 B2 JP 3741550B2 JP 28741698 A JP28741698 A JP 28741698A JP 28741698 A JP28741698 A JP 28741698A JP 3741550 B2 JP3741550 B2 JP 3741550B2
Authority
JP
Japan
Prior art keywords
tie bar
lead
mold body
semiconductor device
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP28741698A
Other languages
English (en)
Other versions
JP2000114553A (ja
Inventor
博一 佐々部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP28741698A priority Critical patent/JP3741550B2/ja
Publication of JP2000114553A publication Critical patent/JP2000114553A/ja
Application granted granted Critical
Publication of JP3741550B2 publication Critical patent/JP3741550B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Description

【0001】
【発明の属する技術分野】
本発明は、リードフレームに搭載された半導体素子を樹脂封止してなる面実装タイプの半導体装置の構造およびその製造方法に関し、特に生産工程を大幅に省略できる光半導体素子を透光性樹脂で封止した面実装タイプの半導体装置に関する。
【0002】
【従来の技術】
図8〜11に従来の発光素子チップまたは受光素子チップといった半導体素子1を樹脂封止した面実装タイプの半導体装置の構造およびその製造途中の様子を示す。図8に示すように、搭載用リードフレーム2のヘッダー部3に半導体素子1をダイボンドし、半導体素子1の電極を結線用リードフレーム4のボンディング部5にAuワイヤ6を用いて電気的に接続している。
【0003】
リードフレーム2の構造として、先端にヘッダー部3が形成された複数のインナリード7と、これに直線的につながるアウタリード8と、アウタリード8に接続されるクレードル9と、インナリード7とアウタリード8との間でこれらを支持するタイバー10とを有する。なお、結線用リードフレーム4では、インナリード7にヘッダー部3の代わりにボンディング部5が形成されており、他は同じ構造である。
【0004】
次に、図9に示すように、透光性樹脂を用いてトランスファモールドを行って、各インナリード7をパッケージングすることにより、モールド体11を形成する。このとき、モールド体11の周囲に樹脂ばりAが発生する。この樹脂ばりAは次工程においてブラスタ処理等によって機械的に除去される。
【0005】
そして、図10に示すように、まずタイバー10の不要部Bを除去するためにインナリード7に沿ってタイバー10を切断して、タイバーカットが完了する。次に、アウタリード8の基部Cを切断し、同時に面実装可能なようにリードフォーミングを行うことにより、図11に示すような個別の面実装タイプの半導体装置が完成する。なお、リード表面処理として、タイバーカット完了時点で、はんだメッキ、はんだコーティング等の処理を施し、面実装の際におけるはんだ付け性を向上させている。
【0006】
【発明が解決しようとする課題】
従来の面実装タイプの半導体装置の構造では、トランスファモールドによってモールド体周辺に発生する樹脂ばりに対してブラスタ等の機械的な除去が必要であり、その際モールド体に機械的外力がかかる。さらにタイバーカットおよびリードカットやリードフォーミングの工程が必要である。すなわち、モールド完了から単独の半導体装置が完成するまでに、ばり取り工程、タイバーカット工程、リードカットおよびリードフォーミング工程の外力のかかる少なくとも3工程は必要となり、生産効率の上で生産工程の簡略化が困難である。しかも、外力によってリードフレームとモールド体との密着性が悪くなって、両者の界面に沿って水分が浸入するおそれがあり、品質の上でも問題がある。
【0007】
ここで、特開平6−97349号公報には、インナリードの表面がモールド体の外部に露出するように樹脂封止した半導体装置が開示されており、モールド後インナリードのモールド体から突出した部分を切断することにより、タイバーとの間に発生した樹脂ばりを除去するとともに、タイバーカット工程をなくしている。しかしながら、樹脂ばりはモールド体の周囲に発生するので、この部分の樹脂ばりは除去できるが、他の部分ではばり取りする必要があり、生産工程の大幅な簡略化は達成できない。
【0008】
また、特開平9−83013号公報には、モールド前にリードフレームの折曲を行い、その後リードフレームの表面がモールド体の外部に露出するように樹脂封止して、モールド体の外部に出た余分なリードフレームを切断した光結合装置が開示されている。これにおいても、タイバーカット工程をなくしているが、ばり取りは依然として行う必要がある。
【0009】
本発明は、上記に鑑み、外力がかかる工程を少なくして、生産工程を大幅に簡略化できるとともに、品質向上を図れる構造を有する半導体装置の提供を目的とする。
【0010】
【課題を解決するための手段】
本発明による課題解決手段は、半導体素子が搭載されたリードフレームと、該リードフレームの一部および前記半導体素子を樹脂封止してなるモールド体とを備えた面実装タイプの半導体装置であって、前記リードフレームは、前記半導体素子を搭載するインナリードと、該インナリードを支持するタイバーとを有し、該タイバーの一部は、前記モールド体の外部に露出して外部端子とされたものである。
【0011】
そして、リードフレームのインナリードに半導体素子を搭載し、タイバーの一部が外部に露出するようにインナリードおよびタイバーを樹脂封止してモールド体を形成し、モールド体の側縁に沿って切断を行うことによって製造される。したがって、タイバーの不要部を切断して、外部端子を形成すると同時に、モールド体のばり取りを行うことになる。
【0012】
これによって、外部端子の幅がモールド体の幅とほぼ同じにすることが可能となる。外部端子の幅を広くすることができると、実装基板に面実装するとき、はんだとの接触面積が増大して、はんだ付けがしやすくなる。
【0013】
上記の半導体装置を得るためのリードフレームとしては、モールド体によって樹脂封止される複数のインナリードと、各インナリードを支持するタイバーと、タイバーの外側に平行に設けられたクレードルと、クレードルとタイバーとを接続する複数のアウタリードとからなり、アウタリードは、隣り合うモールド体の間の隙間に対応するように配置したものである。
【0014】
さらに、インナリードとアウタリードとは、タイバーを挟んで互いにずれて配置され、タイバーの内側に、アウタリードに対応して切り込みが形成される。このような構造にすることによって、モールド終了後、モールド体の側縁に沿って切断を行うだけでよく、リードフレームに対して1回の切断で済む。
【0015】
【発明の実施の形態】
本発明の発光素子チップまたは受光素子チップといった光半導体素子を樹脂封止した面実装タイプの半導体装置を図1に示す。この半導体装置は、半導体素子20が搭載された搭載用リードフレーム21と、半導体素子20の電極にワイヤ22により電気的に接続された結線用リードフレーム23と、各リードフレーム21,23の一部および半導体素子20を透光性樹脂により封止してなるモールド体24とを備えている。
【0016】
各リードフレーム21,23は、図2に示すように、モールド体24に覆われる複数のインナリード25と、各インナリード25を支持するタイバー26と、タイバー26の外側に平行に設けられたクレードル27と、クレードル27とタイバー26とを接続する複数のアウタリード28とからなる。そして、タイバー26の一部は、モールド体24の外部に露出して外部端子29とされる。
【0017】
インナリード25とアウタリード28とは、タイバー26を挟んで内側と外側に互い違いに配置されている。インナリード25の先端には、搭載用リードフレーム21ではヘッダー部30、結線用リードフレーム23ではボンディング部31がそれぞれ設けられている。また、タイバー26の内側に、アウタリード28の位置に対応して切り込み32が形成されており、切り込み32の幅はアウタリード28の幅よりも少しだけ広い。ここで、アウタリード28および切り込み32の位置は、図3に示すように、隣り合うモールド体24の間の隙間に対応している。
【0018】
次に、上記構造の半導体装置の製造方法を説明する。まず、図2に示すように、搭載用リードフレーム21と結線用リードフレーム23とを平行に並べ、互いのアウタリード28および切り込み32が向かい合うように配置する。搭載側のインナリード25のヘッダー部30に半導体素子20をダイボンドし、半導体素子20の電極と結線側のインナリード25のボンディング部31とをAuワイヤ22にてワイヤボンドして、電気的に接続する。
【0019】
その後、図3に示すように、各インナリード25およびタイバー26の一部をエポキシ樹脂等の透光性樹脂によりトランスファモールドして、モールド体24を形成する。ここで、モールドする領域は、向かい合う切り込み32の側辺32aを結ぶ直線と、隣り合う切り込み32の内辺32bを結ぶ直線とによって囲まれる領域であり、タイバー26の内側の一部がこの領域に含まれる。このようにモールドしたとき、樹脂ばりDは隣り合うモールド体24の間にある隙間にのみ発生する。
【0020】
そして、図4に示すように、モールド体24の側縁、すなわち向かい合う切り込み32の側辺32aを結ぶ直線に沿ってタイバー26を切断して、タイバー26の不要部Eを除去する。このとき、図中の斜線で示す部分にある樹脂ばりDおよびタイバー26、アウタリード28が除去される。この1回の切断により、半導体装置が個別に分離され、しかもモールド体24の側縁にある樹脂ばりDも同時に除去され、図1に示す半導体装置が完成する。
【0021】
このように、モールドによって発生する隣り合うモールド体24の間に発生する樹脂ばりDとリードフレーム21,23のタイバー26とを同時にカットすることができるため、モールド完了後、タイバーカット工程の1工程のみで個別の面実装タイプの半導体装置が完成する。したがって、ばり取り工程やリードカットやリードフォーミング工程を廃止することができ、生産工程の大幅な簡略化およびモールド体24に対する加工の際に加わる外力の大幅な低減を図ることができる。
【0022】
そして、上記構造の半導体装置では、タイバー26の一部がモールド体24の外部に露出して外部端子29となるが、外部端子29の幅はモールド体24の幅とほぼ同じである。これによって、端子面積が大きくなるため、図5に示すように、この半導体装置を実装基板35の電極パターン36にはんだリフローにより面実装するとき、はんだ37との接触面積が増大して、はんだ付け性に優れる。しかも、外部端子29はモールド体24の底面よりも少し高い位置から突出しているので、実装基板35との間に隙間が生じ、はんだ37が回り込みやすくなり、電極パターン36との確実な接続が可能となる。また、実装基板35の電極パターン36を形成するとき、外部端子29に対するパターン対応領域Pが広いので、パターン設計に裕度を持たせることができる。
【0023】
これに対して、従来の構造の半導体装置では、図6に示すように実装基板35に面実装するとき、外部端子となるリードフレーム2,4のアウタリード8の幅が狭いので、実装する場所により電極パターン36の位置が決まってしまい、パターン設計を憂慮しなければならない。しかも、リードフレーム2,4はモールド体11の外部に大きく突出するので、実装面積が大きくなるが、本発明の半導体装置では、外部端子29はモールド体24から大きく突出しないので、実装面積を小さくできる。
【0024】
なお、本発明は、上記実施形態に限定されるものではなく、本発明の範囲内で上記実施形態に多くの修正および変更を加え得ることは勿論である。上記実施形態では、一対の外部端子を有する、光半導体素子を透光性樹脂により封止した半導体装置であるが、例えば図7に示すような複数対の外部端子を有する半導体装置に上記のリードフレーム構造を適用することも可能である。
【0025】
【発明の効果】
以上の説明から明らかな通り、本発明によると、タイバーを有するリードフレームの一部が樹脂封止されて、タイバーの一部がモールド体の外部に露出して外部端子とされるので、1回のリードフレームの切断工程だけで面実装タイプの半導体装置を製造することができる。このとき、同時にモールド体の側縁に発生した樹脂ばりも除去することができる。
【0026】
したがって、ばり取り、リードカット、リードフォーミングといった各工程を省略することができ、生産工程の簡略化を図れる。また、製造途中において外力のかかる工程が減少することにより、外力による悪影響が少なくなって、製品の品質を高めることができる。
【0027】
ここで、リードフレームとして、アウタリードが隣り合うモールド体の間の隙間に対応するように配置されて、インナリードとアウタリードとは、タイバーを挟んで互いにずれて配置され、タイバーの内側に、アウタリードに対応して切り込みが形成された構造とすることにより、1回の切断で外部端子の形成とばり取りを同時に行える面実装タイプの半導体装置が得られる。
【0028】
そして、タイバーを外部端子に利用することにより、この外部端子の幅がモールド体の幅とほぼ同じといったように広くすることができるので、面実装するとき実装基板の電極パターンに対する半導体装置の位置ずれの許容範囲が広がり、位置決めが容易になる。また逆に、外部端子に対する電極パターンの対応領域が広くなるので、実装基板のパターン設計の自由度が増し、実装基板の高密度化、小型化を図れる。しかも、外部端子の面積が大となって、はんだとの接触面積が増え、はんだ付け性に優れる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置を示し、(a)は平面図、(b)は正面図
【図2】同じく半導体素子を搭載したリードフレームの平面図
【図3】同じくモールド後のリードフレームの平面図
【図4】同じくタイバーカット後のリードフレームの平面図
【図5】同じく半導体装置を実装基板に面実装した状態を示し、(a)は平面図、(b)は断面図
【図6】従来の半導体装置を実装基板に面実装した状態を示し、(a)は平面図、(b)は断面図
【図7】他の実施形態の半導体装置を示し、(a)は平面図、(b)は正面図
【図8】従来の半導体素子を搭載したリードフレームの平面図
【図9】同じくモールド後のリードフレームの平面図
【図10】同じくタイバーカット後のリードフレームの平面図
【図11】従来の半導体装置を示し、(a)は平面図、(b)は正面図
【符号の説明】
20 半導体素子
21 搭載用リードフレーム
23 結線用リードフレーム
24 モールド体
25 インナリード
26 タイバー
27 クレードル
28 アウタリード
29 外部端子
32 切り込み

Claims (6)

  1. 半導体素子が搭載されたリードフレームと、該リードフレームの一部および前記半導体素子を樹脂封止してなるモールド体とを備えた面実装タイプの半導体装置であって、前記リードフレームは、前記半導体素子を搭載するインナリードと、該インナリードを支持するタイバーとを有し、前記インナリードとタイバーの内側の一部とが前記モールド体にモールドされ、前記タイバーの外側の一部が前記モールド体の外部に露出して外部端子とされ、前記外部端子の幅が前記モールド体の幅とほぼ同じとされたことを特徴とする半導体装置。
  2. 半導体素子が搭載された搭載用リードフレームと、前記半導体素子の電極にワイヤにより電気的に接続された結線用リードフレームと、各リードフレームの一部および前記半導体素子を透光性樹脂により封止してなるモールド体とを備えた面実装タイプの半導体装置であって、前記リードフレームは、インナリードと、該インナリードを支持するタイバーとを有し、前記インナリードとタイバーの内側の一部とが前記モールド体にモールドされ、前記タイバーの外側の一部が前記モールド体の外部に露出して外部端子とされ、前記外部端子の幅が前記モールド体の幅とほぼ同じとされたことを特徴とする半導体装置。
  3. 外部端子は、前記モールド体の底面よりも少し高い位置から突出したことを特徴とする請求項1または2記載の半導体装置。
  4. 半導体装置のリードフレームが、インナリードと、該インナリードを支持するタイバーと、該タイバーをクレードルに接続するアウタリードとを有し、前記インナリードとアウタリードとは、前記タイバーを挟んで互い違いに配置され、前記インナリードに半導体素子を搭載し、前記インナリードおよびタイバーの内側の一部を樹脂封止してモールド体を形成して、前記タイバーの外側の一部および前記アウタリードを前記モールド体から外部に露出させ、露出した前記タイバーを外部端子とし、該外部端子の幅が前記モールド体の幅とほぼ同じになるように前記モールド体の側縁に沿って切断を行うことにより前記タイバーの不要部を切断すると同時に前記モールド体の側縁のばり取りおよび前記不要部につながる前記アウタリードの切断を行うことを特徴とする半導体装置の製造方法。
  5. 1本のタイバーに複数のインナリードが平行に配列されるとともに、前記タイバーの内側に、隣り合うモールド体の間の隙間に対応する位置に切り込みが形成されたリードフレームを用い、該切り込みは、アウタリードの位置に対応して形成され、前記切り込みの幅が前記アウタリードの幅よりも少し広くされ、向かい合う前記切り込みの側辺を結ぶ直線と隣り合う前記切り込みの内辺を結ぶ直線とによって囲まれる領域をモールドして、モールド体を形成し、前記切り込みの側辺を結ぶ直線に沿って前記タイバーを切断することを特徴とする請求項4記載の半導体装置の製造方法。
  6. 半導体装置のモールド体によって樹脂封止される複数のインナリードと、各インナリードを支持するタイバーと、該タイバーの外側に平行に設けられたクレードルと、該クレードルと前記タイバーとを接続する複数のアウタリードとからなり、前記インナリードとアウタリードとは、前記タイバーを挟んで互いにずれて配置され、前記タイバーに、該タイバーの内側の一部が含まれるようにモールドする領域を確定するための切り込みが形成され、前記アウタリードおよび切り込みは、隣り合うモールド体の間の隙間に対応するように配置され、前記切り込みの幅が前記アウタリードの幅よりも少し広くされたことを特徴とする半導体装置のリードフレーム。
JP28741698A 1998-10-09 1998-10-09 半導体装置およびその製造方法 Expired - Fee Related JP3741550B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28741698A JP3741550B2 (ja) 1998-10-09 1998-10-09 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28741698A JP3741550B2 (ja) 1998-10-09 1998-10-09 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2000114553A JP2000114553A (ja) 2000-04-21
JP3741550B2 true JP3741550B2 (ja) 2006-02-01

Family

ID=17717057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28741698A Expired - Fee Related JP3741550B2 (ja) 1998-10-09 1998-10-09 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP3741550B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4102012B2 (ja) 2000-09-21 2008-06-18 株式会社東芝 半導体装置の製造方法および半導体装置
US8168989B2 (en) 2005-09-20 2012-05-01 Renesas Electronics Corporation LED light source and method of manufacturing the same
KR101317673B1 (ko) * 2012-03-08 2013-10-15 주식회사 에스에프이 리드 프레임 가공 장치

Also Published As

Publication number Publication date
JP2000114553A (ja) 2000-04-21

Similar Documents

Publication Publication Date Title
KR970010676B1 (ko) 반도체 패키지 및 이에 사용되는 리드 프레임
US6630729B2 (en) Low-profile semiconductor package with strengthening structure
TWI431738B (zh) 半導體裝置之製造方法
EP1662565A2 (en) Semiconductor package
US20060088956A1 (en) Method for fabricating semiconductor package with short-prevented lead frame
US20050051877A1 (en) Semiconductor package having high quantity of I/O connections and method for fabricating the same
KR20020066483A (ko) 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
US6882048B2 (en) Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
JP2000294715A (ja) 半導体装置及び半導体装置の製造方法
JP3741550B2 (ja) 半導体装置およびその製造方法
JP2000196153A (ja) チップ電子部品およびその製造方法
US6703694B2 (en) Frame for semiconductor package including plural lead frames having thin parts or hollows adjacent the terminal roots
JP2001035961A (ja) 半導体装置及びその製造方法
US20010045628A1 (en) Frame for semiconductor package
JP2000349222A (ja) リードフレーム及び半導体パッケージ
JPH0730042A (ja) 半導体装置用リードフレーム、それを用いた半導体装置及びその製造方法
KR20020093250A (ko) 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지
JP3710522B2 (ja) 光半導体装置およびその製造方法
KR100384335B1 (ko) 반도체패키지와 그 제조방법
KR100267220B1 (ko) 반도체소자패키지및그의제조방법
JP2003188332A (ja) 半導体装置およびその製造方法
JPS60161643A (ja) 半導体装置
JP2001015644A (ja) 半導体パッケージ及びその製造方法
KR940006084B1 (ko) 브이에스엠피(vsmp : vertical small mounting package) 구조 및 그 제작방법
JP2003264268A (ja) 半導体装置用リードフレーム及び半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050228

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050901

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051108

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees