JP3740385B2 - スイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置に関し、さらに詳細には、同期整流型のスイッチング電源装置に関する。
【０００２】
【従来の技術】
入力電圧を所定の出力電圧に変換するスイッチング電源装置の一種として、トランスの２次側に整流トランジスタを用いた同期整流型のスイッチング電源装置が知られている。この種のスイッチング電源装置においては、整流トランジスタのオン／オフのタイミングを正確に制御する必要があり、そのための種々の方法が従来より提案されている。
【０００３】
図１４は、従来の同期整流型のスイッチング電源装置の回路図である。
【０００４】
図１４に示されるように、従来の同期整流型のスイッチング電源装置は、トランス１と、トランス１の１次側に設けられたハーフブリッジ回路２と、トランス１の２次側に設けられた整流回路３と、整流回路３の後段に設けられた平滑回路４と、ハーフブリッジ回路２の動作を制御する一次制御回路５とを備える。ハーフブリッジ回路２は、第１及び第２のメインスイッチ６、７の他、入力電源８の両端間に直列に接続された第１及び第２の入力コンデンサ９、１０を備え、第１及び第２のメインスイッチ６、７の節点と第１及び第２の入力コンデンサ９、１０の節点との間にはトランス１の１次巻線Ｎ１が接続されている。また、整流回路３は、第１及び第２の整流トランジスタ１１、１２からなり、第１の整流トランジスタ１１はトランス１の第１の２次巻線Ｎ２にそのソースが接続されており、第２の整流トランジスタ１２はトランス１の第２の２次巻線Ｎ３にそのソースが接続されている。これら第１の整流トランジスタ１１のドレインと第２の整流トランジスタ１２のドレインは短絡されており、かかる共通ドレイン接続点と、トランス１の第１の２次巻線Ｎ２及び第２の２次巻線Ｎ３との接続点との間に現れる電圧波形が整流回路３の出力となる。さらに、図１４に示されるように、第１の整流トランジスタ１１のゲート−ソース間には、トランス１の第３の２次巻線Ｎ４及び抵抗１３が直列に接続されており、第２の整流トランジスタ１２のゲート−ソース間には、トランス１の第４の２次巻線Ｎ５及び抵抗１４が直列に接続されている。また、平滑回路４は、平滑用インダクタ１５及び平滑用コンデンサ１６からなる。
【０００５】
このような構成において、第１及び第２のメインスイッチ６、７は、一次制御回路５による制御のもと所定のデッドタイムをはさんで交互にオン状態とされる。これにより、第１のメインスイッチ６がオンしている期間においては、トランス１の第３の２次巻線Ｎ４に発生する電圧により、第１の整流トランジスタ１１のゲート−ソース間が順バイアスされて導通状態となり、逆に、第２のメインスイッチ７がオンしている期間においては、トランス１の第４の２次巻線Ｎ５に発生する電圧により、第２の整流トランジスタ１２のゲート−ソース間が順バイアスされて導通状態となる。これにより、トランス１の第１及び第２の２次巻線Ｎ２、Ｎ３に発生する電圧は、第１及び第２の整流トランジスタ１１、１２からなる整流回路３により整流され、さらに平滑回路４によって平滑されて負荷１７に与えられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１４に示した従来のスイッチング電源装置においては、トランス１の第３及び第４の２次巻線Ｎ４、Ｎ５に電圧が発生してから、第１及び第２の整流トランジスタ１１、１２が実際に導通するまでの間には所定の遅延が不可避的に生じてしまう。このため、かかる期間においては第１及び第２の整流トランジスタ１１、１２が有するボディーダイオードに電流が流れ、これにより大きな損失が発生するという問題が生じていた。このような問題は、スイッチング電源装置の出力電流が大きい場合、特に顕著となる。
【０００７】
このため、従来より、同期整流型のスイッチング電源装置において、整流トランジスタの導通タイミングをより正確に制御し、これによって整流回路において生じる損失を低減する手法が望まれていた。
【０００８】
したがって、本発明の目的は、整流トランジスタの導通タイミングを正確に制御することができるスイッチング電源装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のかかる目的は、２次側に、一端が共通接続された第１及び第２の２次巻線を含むトランスと、前記トランスの１次側に設けられたスイッチング回路と、前記トランスの２次側に設けられた同期整流回路と、前記同期整流回路を制御する制御回路とを備え、前記同期整流回路が、一端が前記第１の２次巻線の他端に接続された第１の整流トランジスタと、一端が前記第２の２次巻線の他端に接続され、他端が前記第１の整流トランジスタの他端に接続された第２の整流トランジスタと、前記第１の整流トランジスタの制御電極と前記第１の整流トランジスタの前記他端との間に設けられた第１の補助スイッチと、前記第２の整流トランジスタの制御電極と前記第２の整流トランジスタの前記他端との間に設けられた第２の補助スイッチと、前記第１の整流トランジスタの前記制御電極と前記第２の整流トランジスタの前記制御電極との間に設けられた第３の補助スイッチを有し、前記制御回路が、タイミングデータを生成する第１の手段と、前記第１及び第２の整流トランジスタを制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１及び第２の整流トランジスタを制御するとともに、前記第１乃至第３の補助スイッチをそれぞれ制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１乃至第３の補助スイッチをそれぞれ制御する第２の手段を有していることを特徴とするスイッチング電源装置によって達成される。
【００１０】
本発明によれば、整流トランジスタの制御タイミングを、これを制御すべきタイミングよりも前に現れる２次側電圧の変化に基づいて決定していることから、整流トランジスタをほぼ理想的なタイミングで制御することが可能となる。これにより、同期整流回路において生じる損失を大幅に低減することが可能となる。また、本発明によれば、同期整流回路が、第１の整流トランジスタの制御電極と第１の整流トランジスタの他端との間に設けられた第１の補助スイッチと、第２の整流トランジスタの制御電極と第２の整流トランジスタの他端との間に設けられた第２の補助スイッチを有しており、第１の整流トランジスタがオフすべき期間に第１の補助スイッチをオンさせ、第２の整流トランジスタがオフすべき期間に第２の補助スイッチをオンさせることにより、第１及び第２の整流トランジスタをオフさせるべき期間に、これらのトランジスタを確実にオフさせることができる。さらに、本発明によれば、同期整流回路が、第１の整流トランジスタの制御電極と第２の整流トランジスタの制御電極との間に設けられた第３の補助スイッチを有しており、第３の補助スイッチをオンさせることにより、第１及び第２の整流トランジスタの一方の制御電極に蓄積されている電荷を他方の制御電極に供給させることができ、制御電極が有する容量を充放電することによる損失を低減することが可能になる。
【００１１】
本発明の好ましい実施態様においては、前記第１の手段が、少なくとも前記トランスの２次側電圧の変化に基づいて前記タイミングデータを生成する。
【００１２】
本発明のさらに好ましい実施態様においては、前記第１の手段が、定期的に前記タイミングデータを更新する。
【００１３】
本発明のさらに好ましい実施態様によれば、動作環境が変化する場合であっても、極めて正確に同期整流回路を動作させることが可能となる。
【００１４】
本発明のさらに好ましい実施態様においては、前記第１の手段が、前記第２の手段が前記整流トランジスタを制御してから、実際に前記整流トランジスタの導通状態が変化するまでの遅延時間を考慮して前記タイミングデータを生成する。
【００１５】
本発明のさらに好ましい実施態様によれば、整流トランジスタをより理想的なタイミングで制御することが可能となる。
【００１６】
本発明のさらに好ましい実施態様においては、前記トランスが、一端が共通接続された第１及び第２の２次巻線を含み、前記同期整流回路が、一端が前記第１の２次巻線の他端に接続された第１の整流トランジスタ及び一端が前記第２の２次巻線の他端に接続され他端が前記第１の整流トランジスタの他端に接続された第２の整流トランジスタを含んでいる。
【００２３】
本発明の別の好ましい実施態様においては、前記同期整流回路が、前記第１の整流トランジスタの前記制御電極と前記第１の２次巻線の前記一端との間に設けられた第４の補助スイッチと、前記第２の整流トランジスタの前記制御電極と前記第１の２次巻線の前記一端との間に設けられた第５の補助スイッチをさらに含んでいる。
【００２４】
本発明のさらに好ましい実施態様によれば、第１の整流トランジスタ又は第２の整流トランジスタの制御電極に蓄えられている電荷が出力へ回生されるので、制御電極が有する容量を充放電することによる損失を低減することができる。
【００２５】
本発明のさらに好ましい実施態様においては、前記第２の手段が、さらに、前記第１、第２、第４及び第５の補助スイッチをそれぞれ制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１、第２、第４及び第５の補助スイッチをそれぞれ制御する。
【００２６】
本発明のさらに好ましい実施態様によれば、第１、第２、第４及び第５の補助スイッチを理想的なタイミングで制御することが可能となる。
【００２７】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２８】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置２０の回路図である。
【００２９】
図１に示されるように、本実施態様にかかるスイッチング電源装置２０は、トランス２１と、トランス２１の１次側に設けられたハーフブリッジ回路２２と、トランス２１の２次側に設けられた整流回路２３と、整流回路２３の後段に設けられた平滑回路２４と、ハーフブリッジ回路２２の動作を制御する一次制御回路２５と、整流回路２３の動作を制御する二次制御回路２６とを備える。
【００３０】
ハーフブリッジ回路２２は、入力電源２７の両端間に直列に接続された第１及び第２のメインスイッチ２８、２９と、入力電源２７の両端間に直列に接続された第１及び第２の入力コンデンサ３０、３１とを備え、第１及び第２のメインスイッチ２８、２９の節点と第１及び第２の入力コンデンサ３０、３１の節点との間にはトランス２１の１次巻線Ｎ１が接続されている。また、整流回路２３は、第１及び第２の整流トランジスタ３２、３３からなり、第１の整流トランジスタ３２はトランス２１の第１の２次巻線Ｎ２にそのドレインが接続されており、第２の整流トランジスタ３３はトランス２１の第２の２次巻線Ｎ３にそのドレインが接続されている。これら第１の整流トランジスタ３２のソースと第２の整流トランジスタ３３のソースは短絡されており、かかる共通ソース接続点と、トランス２１の第１の２次巻線Ｎ２及び第２の２次巻線Ｎ３との接続点との間に現れる電圧波形が整流回路２３の出力となる。また、平滑回路２４は、平滑用インダクタ３４及び平滑用コンデンサ３５からなる。
【００３１】
一次制御回路２５は、所定のデッドタイムをはさんで第１及び第２のメインスイッチ２８、２９を交互にオンさせる回路であり、これにより、第１及び第２の入力コンデンサ３０、３１の電圧は、トランス２１の１次巻線Ｎ１に交互に印加されることになる。
【００３２】
二次制御回路２６は、第１の整流トランジスタ３２のドレイン電圧Ｖ１及び第２の整流トランジスタ３３のドレイン電圧Ｖ２を監視し、これに基づき、信号Ａ，Ｂを用いて第１及び第２の整流トランジスタ３２、３３のオン／オフを制御する回路である。ここで、電圧Ｖ１は、第１の２次巻線Ｎ２に発生する２次電圧であるから、第１のメインスイッチ２８がオンしている期間において高電位となり、第１のメインスイッチ２８がオフしている期間においては低電位となる。同様に、電圧Ｖ２は、第２の２次巻線Ｎ３に発生する２次電圧であるから、第２のメインスイッチ２９がオンしている期間において高電位となり、第２のメインスイッチ２９がオフしている期間においては低電位となる。
【００３３】
図２は、二次制御回路２６の具体的な構成をより詳細に示すブロック図である。
【００３４】
図２に示されるように、二次制御回路２６は、ワンチップマイコン４０及びドライバ５０からなり、ワンチップマイコン４０は、ＣＰＵ４１と、ＣＰＵ４１により実行されるプログラムや必要なデータが格納されたＲＯＭ４２と、作業データ等が格納されるＲＡＭ４３と、ＣＰＵに与えられるクロックを生成する発振器４４と、所定時間の計時を行うタイマ４５と、電圧Ｖ１及びＶ２が入力される入力ポート４６と、入力ポート４６に与えられたアナログ電圧値をデジタル値に変換するＡ／Ｄ変換器４７と、信号ａ，ｂをドライバ５０に供給する出力ポート４８と、これらを相互に接続する内部バス４９とを備えている。ドライバ５０は、ワンチップマイコン４０より与えられる信号ａ，ｂを受け、これを増幅した信号Ａ，Ｂを生成する。図１に示されるように、信号Ａ，Ｂは、第１の整流トランジスタ３２のゲート及び第２の整流トランジスタ３３のゲートにそれぞれ印加される。
【００３５】
次に、二次制御回路２６の動作について説明する。
【００３６】
図３は、二次制御回路２６によるタイミングデータの生成動作を示すフローチャートである。
【００３７】
まず、ワンチップマイコン４０の電源が投入されると、ワンチップマイコン４０全体に対する初期設定（ステップＳ１）が行われ、その後、ＲＯＭ４２に格納されているデジタルフィルタプログラムにより実現されるデジタルフィルタのフィルタ強度やゲイン等の設定が行われる（ステップＳ２）。これにより、入力ポート４６に与えられる電圧Ｖ１及びＶ２は、Ａ／Ｄ変換器４７によってデジタル値に変換されるとともに、デジタルフィルタによってフィルタリングがされ、その電位レベルが監視可能な状態となる。次に、ＲＯＭ４２に格納されている「Ｖ１パルス幅」、「Ｖ２パルス幅」、「第１のデッドタイム」及び「第２のデッドタイム」についてのデフォルトカウンタ値が読み出され、これが、ＲＡＭ４３内に設定される（ステップＳ３）。このデフォルトカウンタ値は、その後行われるステップにおいて上書きされるためその値が利用されることはないが、プログラム上の初期値として任意の値が与えられている。
【００３８】
以上の基本設定（ステップＳ１〜Ｓ３）が終了すると、次に、ＲＯＭ４２に格納されている計測プログラムにしたがい、Ｖ１パルス幅の計測（ステップＳ４）、Ｖ２パルス幅の計測（ステップＳ５）、第１のデッドタイムの計測（ステップＳ６）及び第２のデッドタイムの計測（ステップＳ７）が実行される。
【００３９】
ここで、「Ｖ１パルス幅」とは、入力ポート４６を介して監視されている電圧Ｖ１の立ち上がりエッジから立ち下がりエッジまでの時間をいい、電圧Ｖ１の立ち上がりエッジが検出されてから電圧Ｖ１の立ち下がりエッジが検出されるまでにカウントされたクロック数によって表現される。同様に、「Ｖ２パルス幅」とは、入力ポート４６を介して監視されている電圧Ｖ２の立ち上がりエッジから立ち下がりエッジまでの時間をいい、電圧Ｖ２の立ち上がりエッジが検出されてから電圧Ｖ２の立ち下がりエッジが検出されるまでにカウントされたクロック数によって表現される。また、「第１のデッドタイム」とは、電圧Ｖ１の立ち下がりエッジから電圧Ｖ２の立ち上がりエッジまでの時間をいい、電圧Ｖ１の立ち下がりエッジが検出されてから電圧Ｖ２の立ち上がりエッジが検出されるまでにカウントされたクロック数によって表現される。同様に、「第２のデッドタイム」とは、電圧Ｖ２の立ち下がりエッジから電圧Ｖ１の立ち上がりエッジまでの時間をいい、電圧Ｖ２の立ち下がりエッジが検出されてから電圧Ｖ１の立ち上がりエッジが検出されるまでにカウントされたクロック数によって表現される。
【００４０】
尚、計測値の正確性を担保するためには、このような計測（ステップＳ４〜Ｓ７）をそれぞれ約１０回程度ずつ実行し、その平均値を最終的な計測値とすることが好ましい。
【００４１】
このようにして、Ｖ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムが計測されると、これら計測値が、ステップＳ３においてＲＡＭ４３に設定されたこれら値に上書きされる（ステップＳ８）。
【００４２】
次に、ＲＯＭ４２に格納されているデータ生成プログラムにしたがい、ＲＡＭ４３に設定されたＶ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムを用いて、タイミングデータの生成が行われる（ステップＳ９）。ここで、タイミングデータは、信号ａの立ち上がりタイミングを示すデータ（第１のタイミングデータ）、信号ａの立ち下がりタイミングを示すデータ（第２のタイミングデータ）、信号ｂの立ち上がりタイミングを示すデータ（第３のタイミングデータ）、信号ｂの立ち下がりタイミングを示すデータ（第４のタイミングデータ）によって構成される。第１のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ａの立ち上がりまでの時間（クロックのカウント数）によって表現され、第２のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ａの立ち下がりまでの時間（クロックのカウント数）によって表現される。また、第３のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｂの立ち上がりまでの時間（クロックのカウント数）によって表現され、第４のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｂの立ち下がりまでの時間（クロックのカウント数）によって表現される。
【００４３】
ここで、第１のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第２のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム−遅延時間
によって与えられる。また、第３のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第４のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム−遅延時間
によって与えられる。
【００４４】
ここで、「遅延時間」とは、信号ａ，ｂのレベルが変化してから実際に第１及び第２の整流トランジスタ３２、３３がオンまたはオフに変化するまでの時間をいい、ドライバ５０による遅延、第１及び第２の整流トランジスタ３２、３３の動作遅延、さらには、配線遅延等によって構成される。かかる遅延時間も、クロックのカウント数によって表現され、その値はあらかじめＲＯＭ４２に格納されている。尚、これら遅延時間については、第１及び第２の整流トランジスタ３２、３３ごとに、ターンオン時の遅延時間及びターンオフ時の遅延時間をあらかじめＲＯＭ４２に格納しておき、第１〜第４のタイミングデータの生成において、対応する遅延時間を用いることが特に好ましい。
【００４５】
尚、第２及び第４のタイミングデータの生成においては、第１または第２のデッドタイムの代わりに、第１のデッドタイムと第２のデッドタイムの中間値を用いても構わない。
【００４６】
このようにしてタイミングデータの生成が完了すると、次に、ＲＯＭ４２に格納されているエラー判定プログラムにしたがい、第１〜第４のタイミングデータ、並びに、Ｖ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムの値が正常であるか否かが判定される（ステップＳ１０）。かかる判定は、あらかじめＲＯＭ４２に格納されているエラー条件と比較することによって行われ、少なくともひとつのエラー条件が満たされた場合、ステップＳ２に戻る。ここで、エラー条件が満たされる場合としては、例えば、ステップＳ８においてＲＡＭ４３に設定されたＶ１パルス幅とＶ２パルス幅との差が規定の値を超えている場合、ステップＳ４〜Ｓ７を複数回繰り返すことにより複数回の計測を行った場合に、得られた値が各計測において規定の値を超えてばらついている場合、さらには、ステップＳ９において得られた第１〜第４のタイミングデータの少なくとも一つが規定の値を超えている場合等が挙げられる。
【００４７】
一方、ステップＳ１０において正常であると判断された場合には、ステップＳ９において得られたタイミングデータがＲＡＭ４３の所定の領域に書き込まれ（ステップＳ１１）、これにより一連のタイミングデータの生成動作が完了する。
【００４８】
その後、タイマ４５による計時が開始され、タイミングデータの生成後、所定時間の経過が検出されると（ステップＳ１２）、ステップＳ４に戻って新たなタイミングデータの生成が開始される。ここで、所定時間とは、特に限定されないが、１００ｍｓ程度とすることが好ましい。ステップＳ１２における所定時間を１００ｍｓに設定した場合、約１００ｍｓごとにタイミングデータが更新されることになる。
【００４９】
次に、かかるタイミングデータを用いた信号ａ，ｂの生成について説明する。
【００５０】
図４は、二次制御回路２６による信号ａ，ｂの生成動作を示すフローチャートであり、図５は、各種信号の波形を示すタイミングチャートである。
【００５１】
信号ａ，ｂの生成動作は、上述したタイミングデータの生成動作と並行して実行され、図４に示されるように、まず、電圧Ｖ１の立ち上がりエッジ（Ｖ１トリガ）の出現が監視される（ステップＳ２１）。そして、電圧Ｖ１の立ち上がりエッジが検出されるとクロックのカウントが開始され、そのカウント値が、第１のタイミングデータにより示されるカウント値と一致すると信号ａを立ち上げ、第４のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち下げる（ステップＳ２２）。次に、電圧Ｖ２の立ち上がりエッジ（Ｖ２トリガ）の出現が監視され（ステップＳ２３）、電圧Ｖ２の立ち上がりエッジが検出されると再びクロックのカウントが開始され、そのカウント値が、第２のタイミングデータにより示されるカウント値と一致すると信号ａを立ち下げ、第３のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち上げる（ステップＳ２４）。このような動作が繰り返されることによって、信号ａ，ｂの生成が行われる。
【００５２】
尚、図４に示されるように、電圧Ｖ１及びＶ２の立ち上がりエッジの監視においては、所定時間の計測が行われ（ステップＳ２５、Ｓ２６）、所定時間内に電圧Ｖ１の立ち上がりエッジ若しくは電圧Ｖ２の立ち上がりエッジが出現しなかった場合、何らかの異常が生じたものとして、図３に示したタイミングデータの生成動作のステップＳ２が実行されてタイミングデータの更新が行われる。ここで、かかる所定時間はタイマ４５によって計時することができ、特に限定されないが、１ｍｓ程度とすることが好ましい。
【００５３】
このようにして生成される信号ａの波形は、図５に示されるように、電圧Ｖ１の反転波形を上記遅延時間分だけ早めた波形となり、信号ｂの波形は、電圧Ｖ２の反転波形を上記遅延時間分だけ早めた波形となる。尚、図５において、Ｓ２８とは第１のメインスイッチ２８の制御信号を意味し、Ｓ２９とは第２のメインスイッチ２９の制御信号を意味する。ここで、信号ａは、ドライバ５０によって増幅され信号Ａとされた後、第１の整流トランジスタ３２のゲートに印加されるため、これが立ち上がった後、上記遅延時間が経過すると第１の整流トランジスタ３２はオンし、これが立ち下がった後、上記遅延時間が経過すると第１の整流トランジスタ３２はオフすることになる。同様に、信号ｂは、ドライバ５０によって増幅され信号Ｂとされた後、第２の整流トランジスタ３３のゲートに印加されるため、これが立ち上がった後、上記遅延時間が経過すると第２の整流トランジスタ３３はオンし、これが立ち下がった後、上記遅延時間が経過すると第２の整流トランジスタ３３はオフすることになる。
【００５４】
これにより、第１の整流トランジスタ３２は、電圧Ｖ１が低電位となっている期間はオン状態、高電位となっている期間はオフ状態となり、第２の整流トランジスタ３３は、電圧Ｖ２が低電位となっている期間はオン状態、高電位となっている期間はオフ状態となるので、ほぼ理想的な整流動作が実現されることになる。
【００５５】
このように、本実施態様にかかるスイッチング電源装置２０によれば、第１及び第２の整流トランジスタ３２、３３のオン／オフを制御する信号ａ，ｂの立ち上がり及び立ち下がりを、それ以前に現れる電圧Ｖ１、Ｖ２の立ち上がりエッジに基づいて決定していることから、第１及び第２の整流トランジスタ３２、３３のオン／オフをほぼ理想的なタイミングにて行うことが可能となり、これにより、整流回路２３において生じる損失を大幅に低減することが可能となる。
【００５６】
また、本実施態様にかかるスイッチング電源装置２０によれば、信号ａ，ｂを立ち上げるタイミングや立ち下げるタイミングを決定する第１〜第４のタイミングデータを実測値に基づいて生成するとともに、かかる実測を定期的に行うことによってかかる実測値を定期的に更新していることから、動作環境が変化する場合であっても、極めて正確に整流回路２３を動作させることが可能となる。
【００５７】
尚、本実施態様においては、第１及び第４のタイミングデータについては電圧Ｖ１の立ち上がりエッジを起点とし、第２及び第３のタイミングデータについては電圧Ｖ２の立ち上がりエッジを起点としているが、これに限定されることはなく、信号ａ，ｂの制御タイミング以前に到来する電圧Ｖ１、Ｖ２の立ち上がりエッジまたは立ち下がりエッジであれば、どのエッジを起点としても構わない。例えば、第１及び第４のタイミングデータについては電圧Ｖ２の立ち下がりエッジを起点とし、第２及び第３のタイミングデータについては電圧Ｖ１の立ち下がりエッジを起点としても構わない。
【００５８】
次に、本発明の好ましい他の実施態様について説明する。
【００５９】
図６は、本発明の好ましい他の実施態様にかかるスイッチング電源装置６０の回路図である。
【００６０】
図６に示されるように、本実施態様にかかるスイッチング電源装置６０は、上記実施態様にかかるスイッチング電源装置２０の整流回路２３が整流回路６１に置き換えられ、二次制御回路２６が二次制御回路６２に置き換えられている点において異なる。その他の部分は、上記実施態様にかかるスイッチング電源装置２０と同様であるので、重複する説明は省略する。
【００６１】
整流回路６１は、上記実施態様にかかるスイッチング電源装置２０の整流回路２３に第１〜第３の補助スイッチ６３〜６５を付加した構成を備えている。第１の補助スイッチ６３は、図６に示されるように、第１の整流トランジスタ３２のゲートと第２の整流トランジスタ３３のゲートとの間に設けられており、第２の補助スイッチ６４は、第１の整流トランジスタ３２のゲート−ソース間に設けられており、第３の補助スイッチ６５は、第２の整流トランジスタ３３のゲート−ソース間に設けられている。これら第１〜第３の補助スイッチ６３〜６５のオン／オフは、二次制御回路６２より供給される信号Ｃ，Ｄ，Ｅによってそれぞれ制御される。
【００６２】
図７は、二次制御回路６２の具体的な構成をより詳細に示すブロック図である。
【００６３】
図７に示されるように、二次制御回路６２は、ワンチップマイコン６６及びドライバ６７からなり、ワンチップマイコン６６は、上記実施態様において用いられたワンチップマイコン４０の出力ポート４８が出力ポート６８に置き換えられている点において異なる。出力ポート６８は、信号ａ，ｂ，ｃ，ｄ，ｅをドライバ６７に供給し、ドライバ６７はこれらを増幅した信号Ａ，Ｂ，Ｃ，Ｄ，Ｅを生成する。但し、ドライバ６７は、出力信号ａがローレベルである場合には、対応する信号Ａをハイインピーダンス状態とし、出力信号ｂがローレベルである場合には、対応する信号Ｂをハイインピーダンス状態とする。これら信号Ａ，Ｂ，Ｃ，Ｄ，Ｅのうち、信号Ａ，Ｂは、第１の整流トランジスタ３２のゲート及び第２の整流トランジスタ３３のゲートにそれぞれ印加される信号であり、信号Ｃ，Ｄ，Ｅは、第１〜第３の補助スイッチ６３〜６５のオン／オフをそれぞれ制御する信号である。
【００６４】
次に、二次制御回路６２の動作について説明する。
【００６５】
二次制御回路６２によるタイミングデータの生成動作は、上記実施態様における二次制御回路２６の動作と基本的に同様であるが、タイミングデータの生成（ステップＳ９）において異なる。つまり、本実施態様におけるタイミングデータの生成（ステップＳ９）においては、ステップＳ４〜Ｓ７において計測されたＶ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムを用いて、信号ａの立ち上がりタイミングを示すデータ（第１のタイミングデータ）、信号ａの立ち下がりタイミングを示すデータ（第２のタイミングデータ）、信号ｂの立ち上がりタイミングを示すデータ（第３のタイミングデータ）、信号ｂの立ち下がりタイミングを示すデータ（第４のタイミングデータ）、第１のデッドタイムに対応した信号ｃの立ち上がりタイミングを示すデータ（第５のタイミングデータ）、第１のデッドタイムに対応した信号ｃの立ち下がりタイミングを示すデータ（第６のタイミングデータ）、第２のデッドタイムに対応した信号ｃの立ち上がりタイミングを示すデータ（第７のタイミングデータ）、第２のデッドタイムに対応した信号ｃの立ち下がりタイミングを示すデータ（第８のタイミングデータ）、信号ｄの立ち上がりタイミングを示すデータ（第９のタイミングデータ）、信号ｅの立ち上がりタイミングを示すデータ（第１０のタイミングデータ）が生成される。
【００６６】
尚、信号ｄ，ｅは、いずれもワンショットパルスであり、立ち上がった後自動的に立ち下がる信号であることから、その立ち下がりタイミングを示すデータは生成されない。
【００６７】
ここで、第５のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｃの立ち上がりまでの時間（クロックのカウント数）によって表現され、第６のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｃの立ち下がりまでの時間（クロックのカウント数）によって表現される。また、第７のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｃの立ち上がりまでの時間（クロックのカウント数）によって表現され、第８のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｃの立ち下がりまでの時間（クロックのカウント数）によって表現される。さらに、第９のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｄの立ち上がりまでの時間（クロックのカウント数）によって表現され、第１０のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｅの立ち下がりまでの時間（クロックのカウント数）によって表現される。第１〜第４のタイミングデータの表現は、上記実施態様と同様である。
【００６８】
ここで、第１のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム／３−遅延時間
によって与えられ、第２のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられる。また、第３のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム／３−遅延時間
によって与えられ、第４のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられる。
【００６９】
また、第５のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第６のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム／３−遅延時間
によって与えられ、第７のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第８のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム／３−遅延時間
によって与えられる。
【００７０】
さらに、第９のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム
によって与えられ、第１０のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム
によって与えられる。
【００７１】
ここで、「遅延時間」とは、信号ａ，ｂ，ｃ，ｄ，ｅのレベルが変化してから実際に第１及び第２の整流トランジスタ３２、３３並びに第１〜第３の補助スイッチ６３〜６５がオンまたはオフに変化するまでの時間をいい、ドライバ６７による遅延、第１及び第２の整流トランジスタ３２、３３並びに第１〜第３の補助スイッチ６３〜６５の動作遅延、さらには、配線遅延等によって構成される。かかる遅延時間も、クロックのカウント数によって表現され、その値はあらかじめＲＯＭ４２に格納されている。尚、これら遅延時間については、第１及び第２の整流トランジスタ３２、３３、第１〜第３の補助スイッチ６３〜６５ごとに、ターンオン時の遅延時間及びターンオフ時の遅延時間をあらかじめＲＯＭ４２に格納しておき、第１〜第８のタイミングデータの生成において、対応する遅延時間を用いることが特に好ましい。
【００７２】
尚、第１、第３、第６、第８〜第１０のタイミングデータの生成においては、第１または第２のデッドタイムの代わりに、第１のデッドタイムと第２のデッドタイムの中間値を用いても構わない。
【００７３】
次に、かかるタイミングデータを用いた信号ａ，ｂ，ｃ，ｄ，ｅの生成について説明する。
【００７４】
図８は、二次制御回路６２による信号ａ，ｂ，ｃ，ｄ，ｅの生成動作を示すフローチャートであり、図９は、各種信号の波形を示すタイミングチャートである。
【００７５】
信号ａ，ｂ，ｃ，ｄ，ｅの生成動作は、第１〜第１０のタイミングデータの生成動作と並行して実行され、図８に示されるように、まず、電圧Ｖ１の立ち上がりエッジの出現が監視される（ステップＳ３１）。そして、電圧Ｖ１の立ち上がりエッジが検出されるとクロックのカウントが開始され、そのカウント値が、第１のタイミングデータにより示されるカウント値と一致すると信号ａを立ち上げ、第４のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち下げ、第５のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち上げ、第６のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち下げ、第１０のタイミングデータにより示されるカウント値と一致すると信号ｅを立ち上げる（ステップＳ３２）。次に、電圧Ｖ２の立ち上がりエッジの出現が監視され（ステップＳ３３）、電圧Ｖ２の立ち上がりエッジが検出されると再びクロックのカウントが開始され、そのカウント値が、第２のタイミングデータにより示されるカウント値と一致すると信号ａを立ち下げ、第３のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち上げ、第７のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち上げ、第８のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち下げ、第９のタイミングデータにより示されるカウント値と一致すると信号ｄを立ち上げる（ステップＳ３４）。このような動作が繰り返されることによって、信号ａ，ｂ，ｃ，ｄ，ｅの生成が行われる。
【００７６】
尚、図８に示されるように、電圧Ｖ１及びＶ２の立ち上がりエッジの監視においては、所定時間の計測が行われ（ステップＳ３５、Ｓ３６）、所定時間内に電圧Ｖ１の立ち上がりエッジ若しくは電圧Ｖ２の立ち上がりエッジが出現しなかった場合、何らかの異常が生じたものとして、図３に示されるタイミングデータの生成動作が実行され、これによりタイミングデータの更新が行われる。ここで、かかる所定時間はタイマ４５によって計時することができ、特に限定されないが、１ｍｓ程度とすることが好ましい。
【００７７】
このようにして生成される信号ａ，ｂ，ｃ，ｄ，ｅは、上述のとおり、ドライバ６７によって信号Ａ，Ｂ，Ｃ，Ｄ，Ｅに変換され、これら信号Ａ，Ｂ，Ｃ，Ｄ，Ｅによって、第１及び第２の整流トランジスタ３２及び３３、第１〜第３の補助スイッチ６４〜６５のオン／オフが制御される。
【００７８】
これにより、第１の整流トランジスタ３２のゲートには、第１のデッドタイムの途中（第１のデッドタイムの１／３経過時）から第２のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ａが供給され、第２の整流トランジスタ３３のゲートには、第２のデッドタイムの途中（第２のデッドタイムの１／３経過時）から第１のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ｂが供給されることになる。このため、第１のデッドタイムの途中（第１のデッドタイムの１／３経過時）から第２のデッドタイムの開始までの期間においては、第１の整流トランジスタ３２は確実にオン状態となり、第２のデッドタイムの途中（第２のデッドタイムの１／３経過時）から第１のデッドタイムの開始までの期間おいては、第２の整流トランジスタ３３は確実にオン状態となる。
【００７９】
さらに、第１及び第２のデッドタイムの開始から１／３経過時までの期間においては、第１の整流トランジスタ３２のゲートと第２の整流トランジスタ３３のゲートが、第１の補助スイッチ６３によって短絡される一方、当該期間においては、第１の整流トランジスタ３２のゲートに供給される信号Ａ及び第２の整流トランジスタ３３のゲートに供給される信号Ｂがいずれもハイインピーダンス状態となることから、これらゲートの電位はその中間電位となる。
【００８０】
以上より、第１及び第２のデッドタイム中においては、第１の整流トランジスタ３２と第２の整流トランジスタ３３の両方がオン状態となるので、デッドタイム期間において第１の整流トランジスタ３２や第２の整流トランジスタ３３が有するボディーダイオードにインダクタ電流が流れることはない。
【００８１】
また、第１のデッドタイムが終了し所定の期間が経過すると、ワンショットパルスである信号Ｅによって第３の補助スイッチ６５が所定の期間だけオンするため、第２の整流トランジスタ３３のゲート−ソース間が短絡され、これにより第２の整流トランジスタ３３は完全にオフ状態となる。同様に、第２のデッドタイムが終了し所定の期間が経過すると、ワンショットパルスである信号Ｄによって第２の補助スイッチ６４が所定の期間だけオンするため、第１の整流トランジスタ３２のゲート−ソース間が短絡され、これにより第１の整流トランジスタ３２は完全にオフ状態となる。
【００８２】
これにより、上記実施態様にかかるスイッチング電源装置２０と同様にほぼ理想的な整流動作を実現することができるとともに、第１の補助スイッチ６３により、第１及び第２の整流トランジスタ３２、３３の一方のゲートに蓄積されている電荷が他方のゲートに供給されるので、ゲート容量を充放電することによる損失を低減することができる。
【００８３】
さらに、デッドタイムの経過後は、第２の補助スイッチ６４又は第３の補助スイッチ６５がオンすることにより、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲート−ソース間が短絡されるので、第１の整流トランジスタ３２又は第２の整流トランジスタ３３がオフすべき期間においてこれらを確実にオフすることができる。
【００８４】
尚、本実施態様においては、第１、第４、第５、第６、第１０のタイミングデータについては電圧Ｖ１の立ち上がりエッジを起点とし、第２、第３、第７、第８、第９のタイミングデータについては電圧Ｖ２の立ち上がりエッジを起点としているが、これに限定されることはなく、信号ａ，ｂ，ｃ，ｄ，ｅの制御タイミング以前に到来する電圧Ｖ１、Ｖ２の立ち上がりエッジまたは立ち下がりエッジであれば、どのエッジを起点としても構わない。
【００８５】
次に、本発明の好ましいさらに他の実施態様について説明する。
【００８６】
図１０は、本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置７０の回路図である。
【００８７】
図１０に示されるように、本実施態様にかかるスイッチング電源装置７０は、上記実施態様にかかるスイッチング電源装置６０の整流回路６１が整流回路７１に置き換えられ、二次制御回路６２が二次制御回路７２に置き換えられている点において異なる。その他の部分は、上記実施態様にかかるスイッチング電源装置６０と同様であるので、重複する説明は省略する。
【００８８】
整流回路７１は、上記実施態様にかかるスイッチング電源装置６０の整流回路６１において備えられていた第１の補助スイッチ６３が削除されている代わりに、第１の整流トランジスタ３２のゲートと平滑用インダクタ３４の一端との間に設けられた第４の補助スイッチ７３と、第２の整流トランジスタ３３のゲートと平滑用インダクタ３４の一端との間に設けられた第５の補助スイッチ７４とが設けられている。これら第４の補助スイッチ７３及び第５の補助スイッチ７４のオン／オフ制御は、二次制御回路７２によって制御される。
【００８９】
図１１は、二次制御回路７２の具体的な構成をより詳細に示すブロック図である。
【００９０】
図１１に示されるように、二次制御回路７２は、ワンチップマイコン７６及びドライバ７７からなり、ワンチップマイコン７６は、上記実施態様において用いられたワンチップマイコン４０の出力ポート４８が出力ポート７８に置き換えられている点において異なる。出力ポート７８は、出力信号ａ，ｂ，ｄ，ｅ，ｆ，ｇをドライバ７７に供給し、ドライバ７７はこれらを増幅した信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇを生成する。但し、ドライバ７７は、上述したドライバ６７と同様、出力信号ａがローレベルである場合には、対応する信号Ａをハイインピーダンス状態とし、出力信号ｂがローレベルである場合には、対応する信号Ｂをハイインピーダンス状態とする。これら信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇのうち、信号Ａ，Ｂは、第１の整流トランジスタ３２のゲート及び第２の整流トランジスタ３３のゲートにそれぞれ印加される信号であり、信号Ｄ，Ｅ，Ｆ，Ｇは、第２〜第５の補助スイッチ６４、６５、７３、７４のオン／オフをそれぞれ制御する信号である。
【００９１】
次に、二次制御回路７２の動作について説明する。
【００９２】
二次制御回路７２によるタイミングデータの生成動作は、上記各実施態様における二次制御回路２６、６２の動作と基本的に同様であるが、タイミングデータの生成（ステップＳ９）において異なる。つまり、本実施態様におけるタイミングデータの生成（ステップＳ９）においては、ステップＳ４〜Ｓ７において計測されたＶ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムを用いて、信号ａの立ち上がりタイミングを示すデータ（第１のタイミングデータ）、信号ａの立ち下がりタイミングを示すデータ（第２のタイミングデータ）、信号ｂの立ち上がりタイミングを示すデータ（第３のタイミングデータ）、信号ｂの立ち下がりタイミングを示すデータ（第４のタイミングデータ）、信号ｄの立ち上がりタイミングを示すデータ（第９のタイミングデータ）、信号ｅの立ち上がりタイミングを示すデータ（第１０のタイミングデータ）、信号ｆの立ち上がりタイミングを示すデータ（第１１のタイミングデータ）、信号ｆの立ち下がりタイミングを示すデータ（第１２のタイミングデータ）、信号ｇの立ち上がりタイミングを示すデータ（第１３のタイミングデータ）、信号ｇの立ち下がりタイミングを示すデータ（第１４のタイミングデータ）が生成される。
【００９３】
尚、上述のとおり、信号ｄ，ｅはいずれもワンショットパルスであり、立ち上がった後自動的に立ち下がる信号であることから、その立ち下がりタイミングを示すデータは生成されない。
【００９４】
ここで、第１１のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｆの立ち上がりまでの時間（クロックのカウント数）によって表現され、第１２のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｆの立ち下がりまでの時間（クロックのカウント数）によって表現される。また、第１３のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｇの立ち上がりまでの時間（クロックのカウント数）によって表現され、第１４のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｇの立ち下がりまでの時間（クロックのカウント数）によって表現される。第１〜第４、第９及び第１０のタイミングデータの表現は、上記各実施態様と同様である。
【００９５】
ここで、第１のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第２のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられる。また、第３のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第４のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられる。
【００９６】
また、第９のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム
によって与えられ、第１０のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム
によって与えられる。
【００９７】
さらに、第１１のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第１２のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム
によって与えられ、第１３のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第１４のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム
によって与えられる。
【００９８】
ここで、「遅延時間」とは、信号ａ，ｂ，ｄ，ｅ，ｆ，ｇのレベルが変化してから実際に第１及び第２の整流トランジスタ３２、３３並びに第２〜第５の補助スイッチ６４、６５、７３、７４がオンまたはオフに変化するまでの時間をいい、ドライバ７７による遅延、第１及び第２の整流トランジスタ３２、３３並びに第２〜第５の補助スイッチ６４、６５、７３、７４の動作遅延、さらには、配線遅延等によって構成される。かかる遅延時間も、クロックのカウント数によって表現され、その値はあらかじめＲＯＭ４２に格納されている。尚、これら遅延時間については、第１及び第２の整流トランジスタ３２、３３、第２〜第５の補助スイッチ６４、６５、７３、７４ごとに、ターンオン時の遅延時間及びターンオフ時の遅延時間をあらかじめＲＯＭ４２に格納しておき、第１〜第４、第１１及び第１３のタイミングデータの生成において、対応する遅延時間を用いることが特に好ましい。
【００９９】
尚、第９、第１０、第１２及び第１４のタイミングデータの生成においては、第１または第２のデッドタイムの代わりに、第１のデッドタイムと第２のデッドタイムの中間値を用いても構わない。
【０１００】
次に、かかるタイミングデータを用いた信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成について説明する。
【０１０１】
図１２は、二次制御回路７２による信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成動作を示すフローチャートであり、図１３は、各種信号の波形を示すタイミングチャートである。
【０１０２】
信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成動作は、第１〜第４、第９〜第１４のタイミングデータの生成動作と並行して実行され、図１２に示されるように、まず、電圧Ｖ１の立ち上がりエッジの出現が監視される（ステップＳ４１）。そして、電圧Ｖ１の立ち上がりエッジが検出されるとクロックのカウントが開始され、そのカウント値が、第１のタイミングデータにより示されるカウント値と一致すると信号ａを立ち上げ、第４のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち下げ、第１０のタイミングデータにより示されるカウント値と一致すると信号ｅを立ち上げ、第１３のタイミングデータにより示されるカウント値と一致すると信号ｇを立ち上げ、第１４のタイミングデータにより示されるカウント値と一致すると信号ｇを立ち下げる（ステップＳ４２）。次に、電圧Ｖ２の立ち上がりエッジの出現が監視され（ステップＳ４３）、電圧Ｖ２の立ち上がりエッジが検出されると再びクロックのカウントが開始され、そのカウント値が、第２のタイミングデータにより示されるカウント値と一致すると信号ａを立ち下げ、第３のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち上げ、第９のタイミングデータにより示されるカウント値と一致すると信号ｄを立ち上げ、第１１のタイミングデータにより示されるカウント値と一致すると信号ｆを立ち上げ、第１２のタイミングデータにより示されるカウント値と一致すると信号ｆを立ち下げる（ステップＳ４４）。このような動作が繰り返されることによって、信号ａ，ｂ，ｄ，ｅ，ｆ，ｇ，の生成が行われる。
【０１０３】
尚、図１２に示されるように、電圧Ｖ１及びＶ２の立ち上がりエッジの監視においては、所定時間の計測が行われ（ステップＳ４５、Ｓ４６）、所定時間内に電圧Ｖ１の立ち上がりエッジ若しくは電圧Ｖ２の立ち上がりエッジが出現しなかった場合、何らかの異常が生じたものとして、図３に示されるタイミングデータの生成動作が実行され、タイミングデータの更新が行われる。ここで、かかる所定時間はタイマ４５によって計時することができ、特に限定されないが、１ｍｓ程度とすることが好ましい。
【０１０４】
このようにして生成される信号ａ，ｂ，ｄ，ｅ，ｆ，ｇは、上述のとおり、ドライバ７７によって信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇに変換され、これら信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇによって、第１及び第２の整流トランジスタ３２及び３３、第２〜第５の補助スイッチ６４、６５、７３、７４のオン／オフが制御される。
【０１０５】
これにより、第１の整流トランジスタ３２のゲートには、第１のデッドタイムの開始から第２のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ａが供給され、第２の整流トランジスタ３３のゲートには、第２のデッドタイムの開始から第１のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ｂが供給されることになる。このため、第１のデッドタイムの開始から第２のデッドタイムの開始までの期間においては、第１の整流トランジスタ３２は確実にオン状態となり、第２のデッドタイムの開始から第１のデッドタイムの開始までの期間おいては、第２の整流トランジスタ３３は確実にオン状態となる。
【０１０６】
さらに、第１のデッドタイム期間中及びその後の所定期間においては、第２の整流トランジスタ３３のゲートと平滑用インダクタ３４の一端が、第５の補助スイッチ７４によって短絡されるので、第２の整流トランジスタ３３のゲートに蓄えられている電荷は出力へ回生され、第２の整流トランジスタ３３のゲート−ソース間電圧は徐々に低下する。同様に、第２のデッドタイム期間中及びその後の所定期間においては、第１の整流トランジスタ３２のゲートと平滑用インダクタ３４の一端が、第４の補助スイッチ７３によって短絡されるので、第１の整流トランジスタ３２のゲートに蓄えられている電荷は出力へ回生され、第１の整流トランジスタ３１のゲート−ソース間電圧は徐々に低下する。
【０１０７】
以上より、第１及び第２のデッドタイム中においては、第１の整流トランジスタ３２と第２の整流トランジスタ３３の両方がオン状態となるので、上記各実施態様と同様に、デッドタイム期間において第１の整流トランジスタ３２や第２の整流トランジスタ３３が有するボディーダイオードにインダクタ電流が流れることはない。
【０１０８】
また、第１のデッドタイムが終了し、第５の補助スイッチ７４がオフ状態になると、ワンショットパルスである信号Ｅによって第３の補助スイッチ６５が所定の期間だけオンするため、第２の整流トランジスタ３３のゲート−ソース間が短絡され、これにより第２の整流トランジスタ３３は完全にオフ状態となる。同様に、第２のデッドタイムが終了し、第４の補助スイッチ７３がオフ状態になると、ワンショットパルスである信号Ｄによって第２の補助スイッチ６４が所定の期間だけオンするため、第１の整流トランジスタ３２のゲート−ソース間が短絡され、これにより第１の整流トランジスタ３２は完全にオフ状態となる。
【０１０９】
これにより、上記各実施態様にかかるスイッチング電源装置２０、６０と同様にほぼ理想的な整流動作を実現することができるとともに、デッドタイム期間において第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせることにより、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲートに蓄えられている電荷が出力へ回生されるので、ゲート容量を充放電することによる損失を低減することができる。
【０１１０】
さらに、デッドタイムの経過後は、第２の補助スイッチ６４又は第３の補助スイッチ６５がオンすることにより、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲート−ソース間が短絡されるので、第１の整流トランジスタ３２又は第２の整流トランジスタ３３がオフすべき期間においてこれらを確実にオフすることができる。
【０１１１】
尚、本実施態様においても、第１、第４、第１０、第１３、第１４のタイミングデータについては電圧Ｖ１の立ち上がりエッジを起点とし、第２、第３、第９、第１１、第１２のタイミングデータについては電圧Ｖ２の立ち上がりエッジを起点としているが、これに限定されることはなく、信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの制御タイミング以前に到来する電圧Ｖ１、Ｖ２の立ち上がりエッジまたは立ち下がりエッジであれば、どのエッジを起点としても構わない。
【０１１２】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１３】
例えば、上記実施態様にかかるスイッチング電源装置６０においては、デッドタイムの開始からデッドタイムの１／３経過時までの期間において第１の補助スイッチ６３をオンさせているが、第１の補助スイッチ６３をオンさせる期間としてはこれに限定されず、少なくともデッドタイムの初期において第１の補助スイッチ６３をオンさせることにより第１及び第２の整流トランジスタ３２、３３の一方のゲートに蓄積されている電荷を他方のゲートに供給することができる限り、これよりも短い時間若しくは長い時間において第１の補助スイッチ６３をオンさせても構わない。
【０１１４】
また、上記実施態様にかかるスイッチング電源装置７０においては、第１のデッドタイム以上の期間に亘って第５の補助スイッチ７４をオンさせ、第２のデッドタイム以上の期間に亘って第４の補助スイッチ７３をオンさせているが、これは、第１及び第２の整流トランジスタ３２、３３のゲートに蓄えられている電荷を十分に出力へ回生させるためである。したがって、第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせる期間としてはこれに限定されず、少なくともデッドタイムの初期において第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせることにより第１及び第２の整流トランジスタ３２、３３のゲートに蓄えられている電荷が十分に出力へ回生される限り、これよりも短い時間若しくは長い時間において第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせても構わない。但し、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲートに蓄えられた電荷が、第４の補助スイッチ７３又は第５の補助スイッチ７４を介して出力に放出される速度は出力電流に依存するので、かかる電荷が十分に放出可能な期間に亘って第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせることが好ましい。
【０１１５】
さらに、上記各実施態様にかかるスイッチング電源装置２０、６０、７０においては、トランス２１の１次側回路としてハーフブリッジ回路２２を用いているが、トランス２１の１次側回路としてはハーフブリッジ回路２２に限定されるものではなく、他の回路、例えば、フルブリッジ回路、プッシュプル回路、アクティブクランプ回路等を用いても構わない。
【０１１６】
【発明の効果】
以上説明したように、本発明によれば、整流回路を構成する整流トランジスタの導通タイミングを正確に制御可能となることから、整流回路において生じる損失を大幅を低減させることができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置２０の回路図である。
【図２】二次制御回路２６の具体的な構成をより詳細に示すブロック図である。
【図３】二次制御回路２６によるタイミングデータの生成動作を示すフローチャートである。
【図４】二次制御回路２６による信号ａ，ｂの生成動作を示すフローチャートである。
【図５】スイッチング電源装置２０の動作を示すタイミングチャートである。
【図６】本発明の好ましい他の実施態様にかかるスイッチング電源装置６０の回路図である。
【図７】二次制御回路６２の具体的な構成をより詳細に示すブロック図である。
【図８】二次制御回路６２による信号ａ，ｂ，ｃ，ｄ，ｅの生成動作を示すフローチャートである。
【図９】スイッチング電源装置６０の動作を示すタイミングチャートである。
【図１０】本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置７０の回路図である。
【図１１】二次制御回路７２の具体的な構成をより詳細に示すブロック図である。
【図１２】二次制御回路７２による信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成動作を示すフローチャートである。
【図１３】スイッチング電源装置７０の動作を示すタイミングチャートである。
【図１４】従来の同期整流型のスイッチング電源装置の回路図である。
【符号の説明】
１ トランス
２ ハーフブリッジ回路
３ 整流回路
４ 平滑回路
５ 一次制御回路
６ 第１のメインスイッチ
７ 第２のメインスイッチ
８ 入力電源
９ 第１の入力コンデンサ
１０ 第２の入力コンデンサ
１１ 第１の整流トランジスタ
１２ 第２の整流トランジスタ
１３，１４ 抵抗
１５ 平滑用インダクタ
１６ 平滑用コンデンサ
１７ 負荷
２０ スイッチング電源装置
２１ トランス
２２ ハーフブリッジ回路
２３ 整流回路
２４ 平滑回路
２５ 一次制御回路
２６ 二次制御回路
２７ 入力電源
２８ 第１のメインスイッチ
２９ 第２のメインスイッチ
３０ 第１の入力コンデンサ
３１ 第２の入力コンデンサ
３２ 第１の整流トランジスタ
３３ 第２の整流トランジスタ
３４ 平滑用インダクタ
３５ 平滑用コンデンサ
３６ 負荷
４０ ワンチップマイコン
４１ ＣＰＵ
４２ ＲＯＭ
４３ ＲＡＭ
４４ 発振器
４５ タイマ
４６ 入力ポート
４７ Ａ／Ｄ変換器
４８ 出力ポート
４９ 内部バス
５０ ドライバ
６０ スイッチング電源装置
６１ 整流回路
６２ 二次制御回路
６３ 第１の補助スイッチ
６４ 第２の補助スイッチ
６５ 第３の補助スイッチ
６６ ワンチップマイコン
６７ ドライバ
６８ 出力ポート
７０ スイッチング電源装置
７１ 整流回路
７２ 二次制御回路
７３ 第４の補助スイッチ
７４ 第５の補助スイッチ
７６ワンチップマイコン
７７ ドライバ
７８ 出力ポート
【発明の属する技術分野】
本発明は、スイッチング電源装置に関し、さらに詳細には、同期整流型のスイッチング電源装置に関する。
【０００２】
【従来の技術】
入力電圧を所定の出力電圧に変換するスイッチング電源装置の一種として、トランスの２次側に整流トランジスタを用いた同期整流型のスイッチング電源装置が知られている。この種のスイッチング電源装置においては、整流トランジスタのオン／オフのタイミングを正確に制御する必要があり、そのための種々の方法が従来より提案されている。
【０００３】
図１４は、従来の同期整流型のスイッチング電源装置の回路図である。
【０００４】
図１４に示されるように、従来の同期整流型のスイッチング電源装置は、トランス１と、トランス１の１次側に設けられたハーフブリッジ回路２と、トランス１の２次側に設けられた整流回路３と、整流回路３の後段に設けられた平滑回路４と、ハーフブリッジ回路２の動作を制御する一次制御回路５とを備える。ハーフブリッジ回路２は、第１及び第２のメインスイッチ６、７の他、入力電源８の両端間に直列に接続された第１及び第２の入力コンデンサ９、１０を備え、第１及び第２のメインスイッチ６、７の節点と第１及び第２の入力コンデンサ９、１０の節点との間にはトランス１の１次巻線Ｎ１が接続されている。また、整流回路３は、第１及び第２の整流トランジスタ１１、１２からなり、第１の整流トランジスタ１１はトランス１の第１の２次巻線Ｎ２にそのソースが接続されており、第２の整流トランジスタ１２はトランス１の第２の２次巻線Ｎ３にそのソースが接続されている。これら第１の整流トランジスタ１１のドレインと第２の整流トランジスタ１２のドレインは短絡されており、かかる共通ドレイン接続点と、トランス１の第１の２次巻線Ｎ２及び第２の２次巻線Ｎ３との接続点との間に現れる電圧波形が整流回路３の出力となる。さらに、図１４に示されるように、第１の整流トランジスタ１１のゲート−ソース間には、トランス１の第３の２次巻線Ｎ４及び抵抗１３が直列に接続されており、第２の整流トランジスタ１２のゲート−ソース間には、トランス１の第４の２次巻線Ｎ５及び抵抗１４が直列に接続されている。また、平滑回路４は、平滑用インダクタ１５及び平滑用コンデンサ１６からなる。
【０００５】
このような構成において、第１及び第２のメインスイッチ６、７は、一次制御回路５による制御のもと所定のデッドタイムをはさんで交互にオン状態とされる。これにより、第１のメインスイッチ６がオンしている期間においては、トランス１の第３の２次巻線Ｎ４に発生する電圧により、第１の整流トランジスタ１１のゲート−ソース間が順バイアスされて導通状態となり、逆に、第２のメインスイッチ７がオンしている期間においては、トランス１の第４の２次巻線Ｎ５に発生する電圧により、第２の整流トランジスタ１２のゲート−ソース間が順バイアスされて導通状態となる。これにより、トランス１の第１及び第２の２次巻線Ｎ２、Ｎ３に発生する電圧は、第１及び第２の整流トランジスタ１１、１２からなる整流回路３により整流され、さらに平滑回路４によって平滑されて負荷１７に与えられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１４に示した従来のスイッチング電源装置においては、トランス１の第３及び第４の２次巻線Ｎ４、Ｎ５に電圧が発生してから、第１及び第２の整流トランジスタ１１、１２が実際に導通するまでの間には所定の遅延が不可避的に生じてしまう。このため、かかる期間においては第１及び第２の整流トランジスタ１１、１２が有するボディーダイオードに電流が流れ、これにより大きな損失が発生するという問題が生じていた。このような問題は、スイッチング電源装置の出力電流が大きい場合、特に顕著となる。
【０００７】
このため、従来より、同期整流型のスイッチング電源装置において、整流トランジスタの導通タイミングをより正確に制御し、これによって整流回路において生じる損失を低減する手法が望まれていた。
【０００８】
したがって、本発明の目的は、整流トランジスタの導通タイミングを正確に制御することができるスイッチング電源装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のかかる目的は、２次側に、一端が共通接続された第１及び第２の２次巻線を含むトランスと、前記トランスの１次側に設けられたスイッチング回路と、前記トランスの２次側に設けられた同期整流回路と、前記同期整流回路を制御する制御回路とを備え、前記同期整流回路が、一端が前記第１の２次巻線の他端に接続された第１の整流トランジスタと、一端が前記第２の２次巻線の他端に接続され、他端が前記第１の整流トランジスタの他端に接続された第２の整流トランジスタと、前記第１の整流トランジスタの制御電極と前記第１の整流トランジスタの前記他端との間に設けられた第１の補助スイッチと、前記第２の整流トランジスタの制御電極と前記第２の整流トランジスタの前記他端との間に設けられた第２の補助スイッチと、前記第１の整流トランジスタの前記制御電極と前記第２の整流トランジスタの前記制御電極との間に設けられた第３の補助スイッチを有し、前記制御回路が、タイミングデータを生成する第１の手段と、前記第１及び第２の整流トランジスタを制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１及び第２の整流トランジスタを制御するとともに、前記第１乃至第３の補助スイッチをそれぞれ制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１乃至第３の補助スイッチをそれぞれ制御する第２の手段を有していることを特徴とするスイッチング電源装置によって達成される。
【００１０】
本発明によれば、整流トランジスタの制御タイミングを、これを制御すべきタイミングよりも前に現れる２次側電圧の変化に基づいて決定していることから、整流トランジスタをほぼ理想的なタイミングで制御することが可能となる。これにより、同期整流回路において生じる損失を大幅に低減することが可能となる。また、本発明によれば、同期整流回路が、第１の整流トランジスタの制御電極と第１の整流トランジスタの他端との間に設けられた第１の補助スイッチと、第２の整流トランジスタの制御電極と第２の整流トランジスタの他端との間に設けられた第２の補助スイッチを有しており、第１の整流トランジスタがオフすべき期間に第１の補助スイッチをオンさせ、第２の整流トランジスタがオフすべき期間に第２の補助スイッチをオンさせることにより、第１及び第２の整流トランジスタをオフさせるべき期間に、これらのトランジスタを確実にオフさせることができる。さらに、本発明によれば、同期整流回路が、第１の整流トランジスタの制御電極と第２の整流トランジスタの制御電極との間に設けられた第３の補助スイッチを有しており、第３の補助スイッチをオンさせることにより、第１及び第２の整流トランジスタの一方の制御電極に蓄積されている電荷を他方の制御電極に供給させることができ、制御電極が有する容量を充放電することによる損失を低減することが可能になる。
【００１１】
本発明の好ましい実施態様においては、前記第１の手段が、少なくとも前記トランスの２次側電圧の変化に基づいて前記タイミングデータを生成する。
【００１２】
本発明のさらに好ましい実施態様においては、前記第１の手段が、定期的に前記タイミングデータを更新する。
【００１３】
本発明のさらに好ましい実施態様によれば、動作環境が変化する場合であっても、極めて正確に同期整流回路を動作させることが可能となる。
【００１４】
本発明のさらに好ましい実施態様においては、前記第１の手段が、前記第２の手段が前記整流トランジスタを制御してから、実際に前記整流トランジスタの導通状態が変化するまでの遅延時間を考慮して前記タイミングデータを生成する。
【００１５】
本発明のさらに好ましい実施態様によれば、整流トランジスタをより理想的なタイミングで制御することが可能となる。
【００１６】
本発明のさらに好ましい実施態様においては、前記トランスが、一端が共通接続された第１及び第２の２次巻線を含み、前記同期整流回路が、一端が前記第１の２次巻線の他端に接続された第１の整流トランジスタ及び一端が前記第２の２次巻線の他端に接続され他端が前記第１の整流トランジスタの他端に接続された第２の整流トランジスタを含んでいる。
【００２３】
本発明の別の好ましい実施態様においては、前記同期整流回路が、前記第１の整流トランジスタの前記制御電極と前記第１の２次巻線の前記一端との間に設けられた第４の補助スイッチと、前記第２の整流トランジスタの前記制御電極と前記第１の２次巻線の前記一端との間に設けられた第５の補助スイッチをさらに含んでいる。
【００２４】
本発明のさらに好ましい実施態様によれば、第１の整流トランジスタ又は第２の整流トランジスタの制御電極に蓄えられている電荷が出力へ回生されるので、制御電極が有する容量を充放電することによる損失を低減することができる。
【００２５】
本発明のさらに好ましい実施態様においては、前記第２の手段が、さらに、前記第１、第２、第４及び第５の補助スイッチをそれぞれ制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１、第２、第４及び第５の補助スイッチをそれぞれ制御する。
【００２６】
本発明のさらに好ましい実施態様によれば、第１、第２、第４及び第５の補助スイッチを理想的なタイミングで制御することが可能となる。
【００２７】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２８】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置２０の回路図である。
【００２９】
図１に示されるように、本実施態様にかかるスイッチング電源装置２０は、トランス２１と、トランス２１の１次側に設けられたハーフブリッジ回路２２と、トランス２１の２次側に設けられた整流回路２３と、整流回路２３の後段に設けられた平滑回路２４と、ハーフブリッジ回路２２の動作を制御する一次制御回路２５と、整流回路２３の動作を制御する二次制御回路２６とを備える。
【００３０】
ハーフブリッジ回路２２は、入力電源２７の両端間に直列に接続された第１及び第２のメインスイッチ２８、２９と、入力電源２７の両端間に直列に接続された第１及び第２の入力コンデンサ３０、３１とを備え、第１及び第２のメインスイッチ２８、２９の節点と第１及び第２の入力コンデンサ３０、３１の節点との間にはトランス２１の１次巻線Ｎ１が接続されている。また、整流回路２３は、第１及び第２の整流トランジスタ３２、３３からなり、第１の整流トランジスタ３２はトランス２１の第１の２次巻線Ｎ２にそのドレインが接続されており、第２の整流トランジスタ３３はトランス２１の第２の２次巻線Ｎ３にそのドレインが接続されている。これら第１の整流トランジスタ３２のソースと第２の整流トランジスタ３３のソースは短絡されており、かかる共通ソース接続点と、トランス２１の第１の２次巻線Ｎ２及び第２の２次巻線Ｎ３との接続点との間に現れる電圧波形が整流回路２３の出力となる。また、平滑回路２４は、平滑用インダクタ３４及び平滑用コンデンサ３５からなる。
【００３１】
一次制御回路２５は、所定のデッドタイムをはさんで第１及び第２のメインスイッチ２８、２９を交互にオンさせる回路であり、これにより、第１及び第２の入力コンデンサ３０、３１の電圧は、トランス２１の１次巻線Ｎ１に交互に印加されることになる。
【００３２】
二次制御回路２６は、第１の整流トランジスタ３２のドレイン電圧Ｖ１及び第２の整流トランジスタ３３のドレイン電圧Ｖ２を監視し、これに基づき、信号Ａ，Ｂを用いて第１及び第２の整流トランジスタ３２、３３のオン／オフを制御する回路である。ここで、電圧Ｖ１は、第１の２次巻線Ｎ２に発生する２次電圧であるから、第１のメインスイッチ２８がオンしている期間において高電位となり、第１のメインスイッチ２８がオフしている期間においては低電位となる。同様に、電圧Ｖ２は、第２の２次巻線Ｎ３に発生する２次電圧であるから、第２のメインスイッチ２９がオンしている期間において高電位となり、第２のメインスイッチ２９がオフしている期間においては低電位となる。
【００３３】
図２は、二次制御回路２６の具体的な構成をより詳細に示すブロック図である。
【００３４】
図２に示されるように、二次制御回路２６は、ワンチップマイコン４０及びドライバ５０からなり、ワンチップマイコン４０は、ＣＰＵ４１と、ＣＰＵ４１により実行されるプログラムや必要なデータが格納されたＲＯＭ４２と、作業データ等が格納されるＲＡＭ４３と、ＣＰＵに与えられるクロックを生成する発振器４４と、所定時間の計時を行うタイマ４５と、電圧Ｖ１及びＶ２が入力される入力ポート４６と、入力ポート４６に与えられたアナログ電圧値をデジタル値に変換するＡ／Ｄ変換器４７と、信号ａ，ｂをドライバ５０に供給する出力ポート４８と、これらを相互に接続する内部バス４９とを備えている。ドライバ５０は、ワンチップマイコン４０より与えられる信号ａ，ｂを受け、これを増幅した信号Ａ，Ｂを生成する。図１に示されるように、信号Ａ，Ｂは、第１の整流トランジスタ３２のゲート及び第２の整流トランジスタ３３のゲートにそれぞれ印加される。
【００３５】
次に、二次制御回路２６の動作について説明する。
【００３６】
図３は、二次制御回路２６によるタイミングデータの生成動作を示すフローチャートである。
【００３７】
まず、ワンチップマイコン４０の電源が投入されると、ワンチップマイコン４０全体に対する初期設定（ステップＳ１）が行われ、その後、ＲＯＭ４２に格納されているデジタルフィルタプログラムにより実現されるデジタルフィルタのフィルタ強度やゲイン等の設定が行われる（ステップＳ２）。これにより、入力ポート４６に与えられる電圧Ｖ１及びＶ２は、Ａ／Ｄ変換器４７によってデジタル値に変換されるとともに、デジタルフィルタによってフィルタリングがされ、その電位レベルが監視可能な状態となる。次に、ＲＯＭ４２に格納されている「Ｖ１パルス幅」、「Ｖ２パルス幅」、「第１のデッドタイム」及び「第２のデッドタイム」についてのデフォルトカウンタ値が読み出され、これが、ＲＡＭ４３内に設定される（ステップＳ３）。このデフォルトカウンタ値は、その後行われるステップにおいて上書きされるためその値が利用されることはないが、プログラム上の初期値として任意の値が与えられている。
【００３８】
以上の基本設定（ステップＳ１〜Ｓ３）が終了すると、次に、ＲＯＭ４２に格納されている計測プログラムにしたがい、Ｖ１パルス幅の計測（ステップＳ４）、Ｖ２パルス幅の計測（ステップＳ５）、第１のデッドタイムの計測（ステップＳ６）及び第２のデッドタイムの計測（ステップＳ７）が実行される。
【００３９】
ここで、「Ｖ１パルス幅」とは、入力ポート４６を介して監視されている電圧Ｖ１の立ち上がりエッジから立ち下がりエッジまでの時間をいい、電圧Ｖ１の立ち上がりエッジが検出されてから電圧Ｖ１の立ち下がりエッジが検出されるまでにカウントされたクロック数によって表現される。同様に、「Ｖ２パルス幅」とは、入力ポート４６を介して監視されている電圧Ｖ２の立ち上がりエッジから立ち下がりエッジまでの時間をいい、電圧Ｖ２の立ち上がりエッジが検出されてから電圧Ｖ２の立ち下がりエッジが検出されるまでにカウントされたクロック数によって表現される。また、「第１のデッドタイム」とは、電圧Ｖ１の立ち下がりエッジから電圧Ｖ２の立ち上がりエッジまでの時間をいい、電圧Ｖ１の立ち下がりエッジが検出されてから電圧Ｖ２の立ち上がりエッジが検出されるまでにカウントされたクロック数によって表現される。同様に、「第２のデッドタイム」とは、電圧Ｖ２の立ち下がりエッジから電圧Ｖ１の立ち上がりエッジまでの時間をいい、電圧Ｖ２の立ち下がりエッジが検出されてから電圧Ｖ１の立ち上がりエッジが検出されるまでにカウントされたクロック数によって表現される。
【００４０】
尚、計測値の正確性を担保するためには、このような計測（ステップＳ４〜Ｓ７）をそれぞれ約１０回程度ずつ実行し、その平均値を最終的な計測値とすることが好ましい。
【００４１】
このようにして、Ｖ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムが計測されると、これら計測値が、ステップＳ３においてＲＡＭ４３に設定されたこれら値に上書きされる（ステップＳ８）。
【００４２】
次に、ＲＯＭ４２に格納されているデータ生成プログラムにしたがい、ＲＡＭ４３に設定されたＶ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムを用いて、タイミングデータの生成が行われる（ステップＳ９）。ここで、タイミングデータは、信号ａの立ち上がりタイミングを示すデータ（第１のタイミングデータ）、信号ａの立ち下がりタイミングを示すデータ（第２のタイミングデータ）、信号ｂの立ち上がりタイミングを示すデータ（第３のタイミングデータ）、信号ｂの立ち下がりタイミングを示すデータ（第４のタイミングデータ）によって構成される。第１のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ａの立ち上がりまでの時間（クロックのカウント数）によって表現され、第２のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ａの立ち下がりまでの時間（クロックのカウント数）によって表現される。また、第３のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｂの立ち上がりまでの時間（クロックのカウント数）によって表現され、第４のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｂの立ち下がりまでの時間（クロックのカウント数）によって表現される。
【００４３】
ここで、第１のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第２のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム−遅延時間
によって与えられる。また、第３のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第４のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム−遅延時間
によって与えられる。
【００４４】
ここで、「遅延時間」とは、信号ａ，ｂのレベルが変化してから実際に第１及び第２の整流トランジスタ３２、３３がオンまたはオフに変化するまでの時間をいい、ドライバ５０による遅延、第１及び第２の整流トランジスタ３２、３３の動作遅延、さらには、配線遅延等によって構成される。かかる遅延時間も、クロックのカウント数によって表現され、その値はあらかじめＲＯＭ４２に格納されている。尚、これら遅延時間については、第１及び第２の整流トランジスタ３２、３３ごとに、ターンオン時の遅延時間及びターンオフ時の遅延時間をあらかじめＲＯＭ４２に格納しておき、第１〜第４のタイミングデータの生成において、対応する遅延時間を用いることが特に好ましい。
【００４５】
尚、第２及び第４のタイミングデータの生成においては、第１または第２のデッドタイムの代わりに、第１のデッドタイムと第２のデッドタイムの中間値を用いても構わない。
【００４６】
このようにしてタイミングデータの生成が完了すると、次に、ＲＯＭ４２に格納されているエラー判定プログラムにしたがい、第１〜第４のタイミングデータ、並びに、Ｖ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムの値が正常であるか否かが判定される（ステップＳ１０）。かかる判定は、あらかじめＲＯＭ４２に格納されているエラー条件と比較することによって行われ、少なくともひとつのエラー条件が満たされた場合、ステップＳ２に戻る。ここで、エラー条件が満たされる場合としては、例えば、ステップＳ８においてＲＡＭ４３に設定されたＶ１パルス幅とＶ２パルス幅との差が規定の値を超えている場合、ステップＳ４〜Ｓ７を複数回繰り返すことにより複数回の計測を行った場合に、得られた値が各計測において規定の値を超えてばらついている場合、さらには、ステップＳ９において得られた第１〜第４のタイミングデータの少なくとも一つが規定の値を超えている場合等が挙げられる。
【００４７】
一方、ステップＳ１０において正常であると判断された場合には、ステップＳ９において得られたタイミングデータがＲＡＭ４３の所定の領域に書き込まれ（ステップＳ１１）、これにより一連のタイミングデータの生成動作が完了する。
【００４８】
その後、タイマ４５による計時が開始され、タイミングデータの生成後、所定時間の経過が検出されると（ステップＳ１２）、ステップＳ４に戻って新たなタイミングデータの生成が開始される。ここで、所定時間とは、特に限定されないが、１００ｍｓ程度とすることが好ましい。ステップＳ１２における所定時間を１００ｍｓに設定した場合、約１００ｍｓごとにタイミングデータが更新されることになる。
【００４９】
次に、かかるタイミングデータを用いた信号ａ，ｂの生成について説明する。
【００５０】
図４は、二次制御回路２６による信号ａ，ｂの生成動作を示すフローチャートであり、図５は、各種信号の波形を示すタイミングチャートである。
【００５１】
信号ａ，ｂの生成動作は、上述したタイミングデータの生成動作と並行して実行され、図４に示されるように、まず、電圧Ｖ１の立ち上がりエッジ（Ｖ１トリガ）の出現が監視される（ステップＳ２１）。そして、電圧Ｖ１の立ち上がりエッジが検出されるとクロックのカウントが開始され、そのカウント値が、第１のタイミングデータにより示されるカウント値と一致すると信号ａを立ち上げ、第４のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち下げる（ステップＳ２２）。次に、電圧Ｖ２の立ち上がりエッジ（Ｖ２トリガ）の出現が監視され（ステップＳ２３）、電圧Ｖ２の立ち上がりエッジが検出されると再びクロックのカウントが開始され、そのカウント値が、第２のタイミングデータにより示されるカウント値と一致すると信号ａを立ち下げ、第３のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち上げる（ステップＳ２４）。このような動作が繰り返されることによって、信号ａ，ｂの生成が行われる。
【００５２】
尚、図４に示されるように、電圧Ｖ１及びＶ２の立ち上がりエッジの監視においては、所定時間の計測が行われ（ステップＳ２５、Ｓ２６）、所定時間内に電圧Ｖ１の立ち上がりエッジ若しくは電圧Ｖ２の立ち上がりエッジが出現しなかった場合、何らかの異常が生じたものとして、図３に示したタイミングデータの生成動作のステップＳ２が実行されてタイミングデータの更新が行われる。ここで、かかる所定時間はタイマ４５によって計時することができ、特に限定されないが、１ｍｓ程度とすることが好ましい。
【００５３】
このようにして生成される信号ａの波形は、図５に示されるように、電圧Ｖ１の反転波形を上記遅延時間分だけ早めた波形となり、信号ｂの波形は、電圧Ｖ２の反転波形を上記遅延時間分だけ早めた波形となる。尚、図５において、Ｓ２８とは第１のメインスイッチ２８の制御信号を意味し、Ｓ２９とは第２のメインスイッチ２９の制御信号を意味する。ここで、信号ａは、ドライバ５０によって増幅され信号Ａとされた後、第１の整流トランジスタ３２のゲートに印加されるため、これが立ち上がった後、上記遅延時間が経過すると第１の整流トランジスタ３２はオンし、これが立ち下がった後、上記遅延時間が経過すると第１の整流トランジスタ３２はオフすることになる。同様に、信号ｂは、ドライバ５０によって増幅され信号Ｂとされた後、第２の整流トランジスタ３３のゲートに印加されるため、これが立ち上がった後、上記遅延時間が経過すると第２の整流トランジスタ３３はオンし、これが立ち下がった後、上記遅延時間が経過すると第２の整流トランジスタ３３はオフすることになる。
【００５４】
これにより、第１の整流トランジスタ３２は、電圧Ｖ１が低電位となっている期間はオン状態、高電位となっている期間はオフ状態となり、第２の整流トランジスタ３３は、電圧Ｖ２が低電位となっている期間はオン状態、高電位となっている期間はオフ状態となるので、ほぼ理想的な整流動作が実現されることになる。
【００５５】
このように、本実施態様にかかるスイッチング電源装置２０によれば、第１及び第２の整流トランジスタ３２、３３のオン／オフを制御する信号ａ，ｂの立ち上がり及び立ち下がりを、それ以前に現れる電圧Ｖ１、Ｖ２の立ち上がりエッジに基づいて決定していることから、第１及び第２の整流トランジスタ３２、３３のオン／オフをほぼ理想的なタイミングにて行うことが可能となり、これにより、整流回路２３において生じる損失を大幅に低減することが可能となる。
【００５６】
また、本実施態様にかかるスイッチング電源装置２０によれば、信号ａ，ｂを立ち上げるタイミングや立ち下げるタイミングを決定する第１〜第４のタイミングデータを実測値に基づいて生成するとともに、かかる実測を定期的に行うことによってかかる実測値を定期的に更新していることから、動作環境が変化する場合であっても、極めて正確に整流回路２３を動作させることが可能となる。
【００５７】
尚、本実施態様においては、第１及び第４のタイミングデータについては電圧Ｖ１の立ち上がりエッジを起点とし、第２及び第３のタイミングデータについては電圧Ｖ２の立ち上がりエッジを起点としているが、これに限定されることはなく、信号ａ，ｂの制御タイミング以前に到来する電圧Ｖ１、Ｖ２の立ち上がりエッジまたは立ち下がりエッジであれば、どのエッジを起点としても構わない。例えば、第１及び第４のタイミングデータについては電圧Ｖ２の立ち下がりエッジを起点とし、第２及び第３のタイミングデータについては電圧Ｖ１の立ち下がりエッジを起点としても構わない。
【００５８】
次に、本発明の好ましい他の実施態様について説明する。
【００５９】
図６は、本発明の好ましい他の実施態様にかかるスイッチング電源装置６０の回路図である。
【００６０】
図６に示されるように、本実施態様にかかるスイッチング電源装置６０は、上記実施態様にかかるスイッチング電源装置２０の整流回路２３が整流回路６１に置き換えられ、二次制御回路２６が二次制御回路６２に置き換えられている点において異なる。その他の部分は、上記実施態様にかかるスイッチング電源装置２０と同様であるので、重複する説明は省略する。
【００６１】
整流回路６１は、上記実施態様にかかるスイッチング電源装置２０の整流回路２３に第１〜第３の補助スイッチ６３〜６５を付加した構成を備えている。第１の補助スイッチ６３は、図６に示されるように、第１の整流トランジスタ３２のゲートと第２の整流トランジスタ３３のゲートとの間に設けられており、第２の補助スイッチ６４は、第１の整流トランジスタ３２のゲート−ソース間に設けられており、第３の補助スイッチ６５は、第２の整流トランジスタ３３のゲート−ソース間に設けられている。これら第１〜第３の補助スイッチ６３〜６５のオン／オフは、二次制御回路６２より供給される信号Ｃ，Ｄ，Ｅによってそれぞれ制御される。
【００６２】
図７は、二次制御回路６２の具体的な構成をより詳細に示すブロック図である。
【００６３】
図７に示されるように、二次制御回路６２は、ワンチップマイコン６６及びドライバ６７からなり、ワンチップマイコン６６は、上記実施態様において用いられたワンチップマイコン４０の出力ポート４８が出力ポート６８に置き換えられている点において異なる。出力ポート６８は、信号ａ，ｂ，ｃ，ｄ，ｅをドライバ６７に供給し、ドライバ６７はこれらを増幅した信号Ａ，Ｂ，Ｃ，Ｄ，Ｅを生成する。但し、ドライバ６７は、出力信号ａがローレベルである場合には、対応する信号Ａをハイインピーダンス状態とし、出力信号ｂがローレベルである場合には、対応する信号Ｂをハイインピーダンス状態とする。これら信号Ａ，Ｂ，Ｃ，Ｄ，Ｅのうち、信号Ａ，Ｂは、第１の整流トランジスタ３２のゲート及び第２の整流トランジスタ３３のゲートにそれぞれ印加される信号であり、信号Ｃ，Ｄ，Ｅは、第１〜第３の補助スイッチ６３〜６５のオン／オフをそれぞれ制御する信号である。
【００６４】
次に、二次制御回路６２の動作について説明する。
【００６５】
二次制御回路６２によるタイミングデータの生成動作は、上記実施態様における二次制御回路２６の動作と基本的に同様であるが、タイミングデータの生成（ステップＳ９）において異なる。つまり、本実施態様におけるタイミングデータの生成（ステップＳ９）においては、ステップＳ４〜Ｓ７において計測されたＶ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムを用いて、信号ａの立ち上がりタイミングを示すデータ（第１のタイミングデータ）、信号ａの立ち下がりタイミングを示すデータ（第２のタイミングデータ）、信号ｂの立ち上がりタイミングを示すデータ（第３のタイミングデータ）、信号ｂの立ち下がりタイミングを示すデータ（第４のタイミングデータ）、第１のデッドタイムに対応した信号ｃの立ち上がりタイミングを示すデータ（第５のタイミングデータ）、第１のデッドタイムに対応した信号ｃの立ち下がりタイミングを示すデータ（第６のタイミングデータ）、第２のデッドタイムに対応した信号ｃの立ち上がりタイミングを示すデータ（第７のタイミングデータ）、第２のデッドタイムに対応した信号ｃの立ち下がりタイミングを示すデータ（第８のタイミングデータ）、信号ｄの立ち上がりタイミングを示すデータ（第９のタイミングデータ）、信号ｅの立ち上がりタイミングを示すデータ（第１０のタイミングデータ）が生成される。
【００６６】
尚、信号ｄ，ｅは、いずれもワンショットパルスであり、立ち上がった後自動的に立ち下がる信号であることから、その立ち下がりタイミングを示すデータは生成されない。
【００６７】
ここで、第５のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｃの立ち上がりまでの時間（クロックのカウント数）によって表現され、第６のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｃの立ち下がりまでの時間（クロックのカウント数）によって表現される。また、第７のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｃの立ち上がりまでの時間（クロックのカウント数）によって表現され、第８のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｃの立ち下がりまでの時間（クロックのカウント数）によって表現される。さらに、第９のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｄの立ち上がりまでの時間（クロックのカウント数）によって表現され、第１０のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｅの立ち下がりまでの時間（クロックのカウント数）によって表現される。第１〜第４のタイミングデータの表現は、上記実施態様と同様である。
【００６８】
ここで、第１のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム／３−遅延時間
によって与えられ、第２のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられる。また、第３のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム／３−遅延時間
によって与えられ、第４のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられる。
【００６９】
また、第５のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第６のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム／３−遅延時間
によって与えられ、第７のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第８のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム／３−遅延時間
によって与えられる。
【００７０】
さらに、第９のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム
によって与えられ、第１０のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム
によって与えられる。
【００７１】
ここで、「遅延時間」とは、信号ａ，ｂ，ｃ，ｄ，ｅのレベルが変化してから実際に第１及び第２の整流トランジスタ３２、３３並びに第１〜第３の補助スイッチ６３〜６５がオンまたはオフに変化するまでの時間をいい、ドライバ６７による遅延、第１及び第２の整流トランジスタ３２、３３並びに第１〜第３の補助スイッチ６３〜６５の動作遅延、さらには、配線遅延等によって構成される。かかる遅延時間も、クロックのカウント数によって表現され、その値はあらかじめＲＯＭ４２に格納されている。尚、これら遅延時間については、第１及び第２の整流トランジスタ３２、３３、第１〜第３の補助スイッチ６３〜６５ごとに、ターンオン時の遅延時間及びターンオフ時の遅延時間をあらかじめＲＯＭ４２に格納しておき、第１〜第８のタイミングデータの生成において、対応する遅延時間を用いることが特に好ましい。
【００７２】
尚、第１、第３、第６、第８〜第１０のタイミングデータの生成においては、第１または第２のデッドタイムの代わりに、第１のデッドタイムと第２のデッドタイムの中間値を用いても構わない。
【００７３】
次に、かかるタイミングデータを用いた信号ａ，ｂ，ｃ，ｄ，ｅの生成について説明する。
【００７４】
図８は、二次制御回路６２による信号ａ，ｂ，ｃ，ｄ，ｅの生成動作を示すフローチャートであり、図９は、各種信号の波形を示すタイミングチャートである。
【００７５】
信号ａ，ｂ，ｃ，ｄ，ｅの生成動作は、第１〜第１０のタイミングデータの生成動作と並行して実行され、図８に示されるように、まず、電圧Ｖ１の立ち上がりエッジの出現が監視される（ステップＳ３１）。そして、電圧Ｖ１の立ち上がりエッジが検出されるとクロックのカウントが開始され、そのカウント値が、第１のタイミングデータにより示されるカウント値と一致すると信号ａを立ち上げ、第４のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち下げ、第５のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち上げ、第６のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち下げ、第１０のタイミングデータにより示されるカウント値と一致すると信号ｅを立ち上げる（ステップＳ３２）。次に、電圧Ｖ２の立ち上がりエッジの出現が監視され（ステップＳ３３）、電圧Ｖ２の立ち上がりエッジが検出されると再びクロックのカウントが開始され、そのカウント値が、第２のタイミングデータにより示されるカウント値と一致すると信号ａを立ち下げ、第３のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち上げ、第７のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち上げ、第８のタイミングデータにより示されるカウント値と一致すると信号ｃを立ち下げ、第９のタイミングデータにより示されるカウント値と一致すると信号ｄを立ち上げる（ステップＳ３４）。このような動作が繰り返されることによって、信号ａ，ｂ，ｃ，ｄ，ｅの生成が行われる。
【００７６】
尚、図８に示されるように、電圧Ｖ１及びＶ２の立ち上がりエッジの監視においては、所定時間の計測が行われ（ステップＳ３５、Ｓ３６）、所定時間内に電圧Ｖ１の立ち上がりエッジ若しくは電圧Ｖ２の立ち上がりエッジが出現しなかった場合、何らかの異常が生じたものとして、図３に示されるタイミングデータの生成動作が実行され、これによりタイミングデータの更新が行われる。ここで、かかる所定時間はタイマ４５によって計時することができ、特に限定されないが、１ｍｓ程度とすることが好ましい。
【００７７】
このようにして生成される信号ａ，ｂ，ｃ，ｄ，ｅは、上述のとおり、ドライバ６７によって信号Ａ，Ｂ，Ｃ，Ｄ，Ｅに変換され、これら信号Ａ，Ｂ，Ｃ，Ｄ，Ｅによって、第１及び第２の整流トランジスタ３２及び３３、第１〜第３の補助スイッチ６４〜６５のオン／オフが制御される。
【００７８】
これにより、第１の整流トランジスタ３２のゲートには、第１のデッドタイムの途中（第１のデッドタイムの１／３経過時）から第２のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ａが供給され、第２の整流トランジスタ３３のゲートには、第２のデッドタイムの途中（第２のデッドタイムの１／３経過時）から第１のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ｂが供給されることになる。このため、第１のデッドタイムの途中（第１のデッドタイムの１／３経過時）から第２のデッドタイムの開始までの期間においては、第１の整流トランジスタ３２は確実にオン状態となり、第２のデッドタイムの途中（第２のデッドタイムの１／３経過時）から第１のデッドタイムの開始までの期間おいては、第２の整流トランジスタ３３は確実にオン状態となる。
【００７９】
さらに、第１及び第２のデッドタイムの開始から１／３経過時までの期間においては、第１の整流トランジスタ３２のゲートと第２の整流トランジスタ３３のゲートが、第１の補助スイッチ６３によって短絡される一方、当該期間においては、第１の整流トランジスタ３２のゲートに供給される信号Ａ及び第２の整流トランジスタ３３のゲートに供給される信号Ｂがいずれもハイインピーダンス状態となることから、これらゲートの電位はその中間電位となる。
【００８０】
以上より、第１及び第２のデッドタイム中においては、第１の整流トランジスタ３２と第２の整流トランジスタ３３の両方がオン状態となるので、デッドタイム期間において第１の整流トランジスタ３２や第２の整流トランジスタ３３が有するボディーダイオードにインダクタ電流が流れることはない。
【００８１】
また、第１のデッドタイムが終了し所定の期間が経過すると、ワンショットパルスである信号Ｅによって第３の補助スイッチ６５が所定の期間だけオンするため、第２の整流トランジスタ３３のゲート−ソース間が短絡され、これにより第２の整流トランジスタ３３は完全にオフ状態となる。同様に、第２のデッドタイムが終了し所定の期間が経過すると、ワンショットパルスである信号Ｄによって第２の補助スイッチ６４が所定の期間だけオンするため、第１の整流トランジスタ３２のゲート−ソース間が短絡され、これにより第１の整流トランジスタ３２は完全にオフ状態となる。
【００８２】
これにより、上記実施態様にかかるスイッチング電源装置２０と同様にほぼ理想的な整流動作を実現することができるとともに、第１の補助スイッチ６３により、第１及び第２の整流トランジスタ３２、３３の一方のゲートに蓄積されている電荷が他方のゲートに供給されるので、ゲート容量を充放電することによる損失を低減することができる。
【００８３】
さらに、デッドタイムの経過後は、第２の補助スイッチ６４又は第３の補助スイッチ６５がオンすることにより、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲート−ソース間が短絡されるので、第１の整流トランジスタ３２又は第２の整流トランジスタ３３がオフすべき期間においてこれらを確実にオフすることができる。
【００８４】
尚、本実施態様においては、第１、第４、第５、第６、第１０のタイミングデータについては電圧Ｖ１の立ち上がりエッジを起点とし、第２、第３、第７、第８、第９のタイミングデータについては電圧Ｖ２の立ち上がりエッジを起点としているが、これに限定されることはなく、信号ａ，ｂ，ｃ，ｄ，ｅの制御タイミング以前に到来する電圧Ｖ１、Ｖ２の立ち上がりエッジまたは立ち下がりエッジであれば、どのエッジを起点としても構わない。
【００８５】
次に、本発明の好ましいさらに他の実施態様について説明する。
【００８６】
図１０は、本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置７０の回路図である。
【００８７】
図１０に示されるように、本実施態様にかかるスイッチング電源装置７０は、上記実施態様にかかるスイッチング電源装置６０の整流回路６１が整流回路７１に置き換えられ、二次制御回路６２が二次制御回路７２に置き換えられている点において異なる。その他の部分は、上記実施態様にかかるスイッチング電源装置６０と同様であるので、重複する説明は省略する。
【００８８】
整流回路７１は、上記実施態様にかかるスイッチング電源装置６０の整流回路６１において備えられていた第１の補助スイッチ６３が削除されている代わりに、第１の整流トランジスタ３２のゲートと平滑用インダクタ３４の一端との間に設けられた第４の補助スイッチ７３と、第２の整流トランジスタ３３のゲートと平滑用インダクタ３４の一端との間に設けられた第５の補助スイッチ７４とが設けられている。これら第４の補助スイッチ７３及び第５の補助スイッチ７４のオン／オフ制御は、二次制御回路７２によって制御される。
【００８９】
図１１は、二次制御回路７２の具体的な構成をより詳細に示すブロック図である。
【００９０】
図１１に示されるように、二次制御回路７２は、ワンチップマイコン７６及びドライバ７７からなり、ワンチップマイコン７６は、上記実施態様において用いられたワンチップマイコン４０の出力ポート４８が出力ポート７８に置き換えられている点において異なる。出力ポート７８は、出力信号ａ，ｂ，ｄ，ｅ，ｆ，ｇをドライバ７７に供給し、ドライバ７７はこれらを増幅した信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇを生成する。但し、ドライバ７７は、上述したドライバ６７と同様、出力信号ａがローレベルである場合には、対応する信号Ａをハイインピーダンス状態とし、出力信号ｂがローレベルである場合には、対応する信号Ｂをハイインピーダンス状態とする。これら信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇのうち、信号Ａ，Ｂは、第１の整流トランジスタ３２のゲート及び第２の整流トランジスタ３３のゲートにそれぞれ印加される信号であり、信号Ｄ，Ｅ，Ｆ，Ｇは、第２〜第５の補助スイッチ６４、６５、７３、７４のオン／オフをそれぞれ制御する信号である。
【００９１】
次に、二次制御回路７２の動作について説明する。
【００９２】
二次制御回路７２によるタイミングデータの生成動作は、上記各実施態様における二次制御回路２６、６２の動作と基本的に同様であるが、タイミングデータの生成（ステップＳ９）において異なる。つまり、本実施態様におけるタイミングデータの生成（ステップＳ９）においては、ステップＳ４〜Ｓ７において計測されたＶ１パルス幅、Ｖ２パルス幅、第１のデッドタイム及び第２のデッドタイムを用いて、信号ａの立ち上がりタイミングを示すデータ（第１のタイミングデータ）、信号ａの立ち下がりタイミングを示すデータ（第２のタイミングデータ）、信号ｂの立ち上がりタイミングを示すデータ（第３のタイミングデータ）、信号ｂの立ち下がりタイミングを示すデータ（第４のタイミングデータ）、信号ｄの立ち上がりタイミングを示すデータ（第９のタイミングデータ）、信号ｅの立ち上がりタイミングを示すデータ（第１０のタイミングデータ）、信号ｆの立ち上がりタイミングを示すデータ（第１１のタイミングデータ）、信号ｆの立ち下がりタイミングを示すデータ（第１２のタイミングデータ）、信号ｇの立ち上がりタイミングを示すデータ（第１３のタイミングデータ）、信号ｇの立ち下がりタイミングを示すデータ（第１４のタイミングデータ）が生成される。
【００９３】
尚、上述のとおり、信号ｄ，ｅはいずれもワンショットパルスであり、立ち上がった後自動的に立ち下がる信号であることから、その立ち下がりタイミングを示すデータは生成されない。
【００９４】
ここで、第１１のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｆの立ち上がりまでの時間（クロックのカウント数）によって表現され、第１２のタイミングデータは、電圧Ｖ２の立ち上がりエッジから信号ｆの立ち下がりまでの時間（クロックのカウント数）によって表現される。また、第１３のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｇの立ち上がりまでの時間（クロックのカウント数）によって表現され、第１４のタイミングデータは、電圧Ｖ１の立ち上がりエッジから信号ｇの立ち下がりまでの時間（クロックのカウント数）によって表現される。第１〜第４、第９及び第１０のタイミングデータの表現は、上記各実施態様と同様である。
【００９５】
ここで、第１のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第２のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられる。また、第３のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第４のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられる。
【００９６】
また、第９のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム
によって与えられ、第１０のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム
によって与えられる。
【００９７】
さらに、第１１のタイミングデータは、
Ｖ２パルス幅−遅延時間
によって与えられ、第１２のタイミングデータは、
Ｖ２パルス幅＋第２のデッドタイム
によって与えられ、第１３のタイミングデータは、
Ｖ１パルス幅−遅延時間
によって与えられ、第１４のタイミングデータは、
Ｖ１パルス幅＋第１のデッドタイム
によって与えられる。
【００９８】
ここで、「遅延時間」とは、信号ａ，ｂ，ｄ，ｅ，ｆ，ｇのレベルが変化してから実際に第１及び第２の整流トランジスタ３２、３３並びに第２〜第５の補助スイッチ６４、６５、７３、７４がオンまたはオフに変化するまでの時間をいい、ドライバ７７による遅延、第１及び第２の整流トランジスタ３２、３３並びに第２〜第５の補助スイッチ６４、６５、７３、７４の動作遅延、さらには、配線遅延等によって構成される。かかる遅延時間も、クロックのカウント数によって表現され、その値はあらかじめＲＯＭ４２に格納されている。尚、これら遅延時間については、第１及び第２の整流トランジスタ３２、３３、第２〜第５の補助スイッチ６４、６５、７３、７４ごとに、ターンオン時の遅延時間及びターンオフ時の遅延時間をあらかじめＲＯＭ４２に格納しておき、第１〜第４、第１１及び第１３のタイミングデータの生成において、対応する遅延時間を用いることが特に好ましい。
【００９９】
尚、第９、第１０、第１２及び第１４のタイミングデータの生成においては、第１または第２のデッドタイムの代わりに、第１のデッドタイムと第２のデッドタイムの中間値を用いても構わない。
【０１００】
次に、かかるタイミングデータを用いた信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成について説明する。
【０１０１】
図１２は、二次制御回路７２による信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成動作を示すフローチャートであり、図１３は、各種信号の波形を示すタイミングチャートである。
【０１０２】
信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成動作は、第１〜第４、第９〜第１４のタイミングデータの生成動作と並行して実行され、図１２に示されるように、まず、電圧Ｖ１の立ち上がりエッジの出現が監視される（ステップＳ４１）。そして、電圧Ｖ１の立ち上がりエッジが検出されるとクロックのカウントが開始され、そのカウント値が、第１のタイミングデータにより示されるカウント値と一致すると信号ａを立ち上げ、第４のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち下げ、第１０のタイミングデータにより示されるカウント値と一致すると信号ｅを立ち上げ、第１３のタイミングデータにより示されるカウント値と一致すると信号ｇを立ち上げ、第１４のタイミングデータにより示されるカウント値と一致すると信号ｇを立ち下げる（ステップＳ４２）。次に、電圧Ｖ２の立ち上がりエッジの出現が監視され（ステップＳ４３）、電圧Ｖ２の立ち上がりエッジが検出されると再びクロックのカウントが開始され、そのカウント値が、第２のタイミングデータにより示されるカウント値と一致すると信号ａを立ち下げ、第３のタイミングデータにより示されるカウント値と一致すると信号ｂを立ち上げ、第９のタイミングデータにより示されるカウント値と一致すると信号ｄを立ち上げ、第１１のタイミングデータにより示されるカウント値と一致すると信号ｆを立ち上げ、第１２のタイミングデータにより示されるカウント値と一致すると信号ｆを立ち下げる（ステップＳ４４）。このような動作が繰り返されることによって、信号ａ，ｂ，ｄ，ｅ，ｆ，ｇ，の生成が行われる。
【０１０３】
尚、図１２に示されるように、電圧Ｖ１及びＶ２の立ち上がりエッジの監視においては、所定時間の計測が行われ（ステップＳ４５、Ｓ４６）、所定時間内に電圧Ｖ１の立ち上がりエッジ若しくは電圧Ｖ２の立ち上がりエッジが出現しなかった場合、何らかの異常が生じたものとして、図３に示されるタイミングデータの生成動作が実行され、タイミングデータの更新が行われる。ここで、かかる所定時間はタイマ４５によって計時することができ、特に限定されないが、１ｍｓ程度とすることが好ましい。
【０１０４】
このようにして生成される信号ａ，ｂ，ｄ，ｅ，ｆ，ｇは、上述のとおり、ドライバ７７によって信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇに変換され、これら信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｇによって、第１及び第２の整流トランジスタ３２及び３３、第２〜第５の補助スイッチ６４、６５、７３、７４のオン／オフが制御される。
【０１０５】
これにより、第１の整流トランジスタ３２のゲートには、第１のデッドタイムの開始から第２のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ａが供給され、第２の整流トランジスタ３３のゲートには、第２のデッドタイムの開始から第１のデッドタイムの開始までの期間において、二次制御回路６２よりハイレベルの信号Ｂが供給されることになる。このため、第１のデッドタイムの開始から第２のデッドタイムの開始までの期間においては、第１の整流トランジスタ３２は確実にオン状態となり、第２のデッドタイムの開始から第１のデッドタイムの開始までの期間おいては、第２の整流トランジスタ３３は確実にオン状態となる。
【０１０６】
さらに、第１のデッドタイム期間中及びその後の所定期間においては、第２の整流トランジスタ３３のゲートと平滑用インダクタ３４の一端が、第５の補助スイッチ７４によって短絡されるので、第２の整流トランジスタ３３のゲートに蓄えられている電荷は出力へ回生され、第２の整流トランジスタ３３のゲート−ソース間電圧は徐々に低下する。同様に、第２のデッドタイム期間中及びその後の所定期間においては、第１の整流トランジスタ３２のゲートと平滑用インダクタ３４の一端が、第４の補助スイッチ７３によって短絡されるので、第１の整流トランジスタ３２のゲートに蓄えられている電荷は出力へ回生され、第１の整流トランジスタ３１のゲート−ソース間電圧は徐々に低下する。
【０１０７】
以上より、第１及び第２のデッドタイム中においては、第１の整流トランジスタ３２と第２の整流トランジスタ３３の両方がオン状態となるので、上記各実施態様と同様に、デッドタイム期間において第１の整流トランジスタ３２や第２の整流トランジスタ３３が有するボディーダイオードにインダクタ電流が流れることはない。
【０１０８】
また、第１のデッドタイムが終了し、第５の補助スイッチ７４がオフ状態になると、ワンショットパルスである信号Ｅによって第３の補助スイッチ６５が所定の期間だけオンするため、第２の整流トランジスタ３３のゲート−ソース間が短絡され、これにより第２の整流トランジスタ３３は完全にオフ状態となる。同様に、第２のデッドタイムが終了し、第４の補助スイッチ７３がオフ状態になると、ワンショットパルスである信号Ｄによって第２の補助スイッチ６４が所定の期間だけオンするため、第１の整流トランジスタ３２のゲート−ソース間が短絡され、これにより第１の整流トランジスタ３２は完全にオフ状態となる。
【０１０９】
これにより、上記各実施態様にかかるスイッチング電源装置２０、６０と同様にほぼ理想的な整流動作を実現することができるとともに、デッドタイム期間において第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせることにより、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲートに蓄えられている電荷が出力へ回生されるので、ゲート容量を充放電することによる損失を低減することができる。
【０１１０】
さらに、デッドタイムの経過後は、第２の補助スイッチ６４又は第３の補助スイッチ６５がオンすることにより、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲート−ソース間が短絡されるので、第１の整流トランジスタ３２又は第２の整流トランジスタ３３がオフすべき期間においてこれらを確実にオフすることができる。
【０１１１】
尚、本実施態様においても、第１、第４、第１０、第１３、第１４のタイミングデータについては電圧Ｖ１の立ち上がりエッジを起点とし、第２、第３、第９、第１１、第１２のタイミングデータについては電圧Ｖ２の立ち上がりエッジを起点としているが、これに限定されることはなく、信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの制御タイミング以前に到来する電圧Ｖ１、Ｖ２の立ち上がりエッジまたは立ち下がりエッジであれば、どのエッジを起点としても構わない。
【０１１２】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１３】
例えば、上記実施態様にかかるスイッチング電源装置６０においては、デッドタイムの開始からデッドタイムの１／３経過時までの期間において第１の補助スイッチ６３をオンさせているが、第１の補助スイッチ６３をオンさせる期間としてはこれに限定されず、少なくともデッドタイムの初期において第１の補助スイッチ６３をオンさせることにより第１及び第２の整流トランジスタ３２、３３の一方のゲートに蓄積されている電荷を他方のゲートに供給することができる限り、これよりも短い時間若しくは長い時間において第１の補助スイッチ６３をオンさせても構わない。
【０１１４】
また、上記実施態様にかかるスイッチング電源装置７０においては、第１のデッドタイム以上の期間に亘って第５の補助スイッチ７４をオンさせ、第２のデッドタイム以上の期間に亘って第４の補助スイッチ７３をオンさせているが、これは、第１及び第２の整流トランジスタ３２、３３のゲートに蓄えられている電荷を十分に出力へ回生させるためである。したがって、第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせる期間としてはこれに限定されず、少なくともデッドタイムの初期において第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせることにより第１及び第２の整流トランジスタ３２、３３のゲートに蓄えられている電荷が十分に出力へ回生される限り、これよりも短い時間若しくは長い時間において第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせても構わない。但し、第１の整流トランジスタ３２又は第２の整流トランジスタ３３のゲートに蓄えられた電荷が、第４の補助スイッチ７３又は第５の補助スイッチ７４を介して出力に放出される速度は出力電流に依存するので、かかる電荷が十分に放出可能な期間に亘って第４の補助スイッチ７３又は第５の補助スイッチ７４をオンさせることが好ましい。
【０１１５】
さらに、上記各実施態様にかかるスイッチング電源装置２０、６０、７０においては、トランス２１の１次側回路としてハーフブリッジ回路２２を用いているが、トランス２１の１次側回路としてはハーフブリッジ回路２２に限定されるものではなく、他の回路、例えば、フルブリッジ回路、プッシュプル回路、アクティブクランプ回路等を用いても構わない。
【０１１６】
【発明の効果】
以上説明したように、本発明によれば、整流回路を構成する整流トランジスタの導通タイミングを正確に制御可能となることから、整流回路において生じる損失を大幅を低減させることができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置２０の回路図である。
【図２】二次制御回路２６の具体的な構成をより詳細に示すブロック図である。
【図３】二次制御回路２６によるタイミングデータの生成動作を示すフローチャートである。
【図４】二次制御回路２６による信号ａ，ｂの生成動作を示すフローチャートである。
【図５】スイッチング電源装置２０の動作を示すタイミングチャートである。
【図６】本発明の好ましい他の実施態様にかかるスイッチング電源装置６０の回路図である。
【図７】二次制御回路６２の具体的な構成をより詳細に示すブロック図である。
【図８】二次制御回路６２による信号ａ，ｂ，ｃ，ｄ，ｅの生成動作を示すフローチャートである。
【図９】スイッチング電源装置６０の動作を示すタイミングチャートである。
【図１０】本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置７０の回路図である。
【図１１】二次制御回路７２の具体的な構成をより詳細に示すブロック図である。
【図１２】二次制御回路７２による信号ａ，ｂ，ｄ，ｅ，ｆ，ｇの生成動作を示すフローチャートである。
【図１３】スイッチング電源装置７０の動作を示すタイミングチャートである。
【図１４】従来の同期整流型のスイッチング電源装置の回路図である。
【符号の説明】
１ トランス
２ ハーフブリッジ回路
３ 整流回路
４ 平滑回路
５ 一次制御回路
６ 第１のメインスイッチ
７ 第２のメインスイッチ
８ 入力電源
９ 第１の入力コンデンサ
１０ 第２の入力コンデンサ
１１ 第１の整流トランジスタ
１２ 第２の整流トランジスタ
１３，１４ 抵抗
１５ 平滑用インダクタ
１６ 平滑用コンデンサ
１７ 負荷
２０ スイッチング電源装置
２１ トランス
２２ ハーフブリッジ回路
２３ 整流回路
２４ 平滑回路
２５ 一次制御回路
２６ 二次制御回路
２７ 入力電源
２８ 第１のメインスイッチ
２９ 第２のメインスイッチ
３０ 第１の入力コンデンサ
３１ 第２の入力コンデンサ
３２ 第１の整流トランジスタ
３３ 第２の整流トランジスタ
３４ 平滑用インダクタ
３５ 平滑用コンデンサ
３６ 負荷
４０ ワンチップマイコン
４１ ＣＰＵ
４２ ＲＯＭ
４３ ＲＡＭ
４４ 発振器
４５ タイマ
４６ 入力ポート
４７ Ａ／Ｄ変換器
４８ 出力ポート
４９ 内部バス
５０ ドライバ
６０ スイッチング電源装置
６１ 整流回路
６２ 二次制御回路
６３ 第１の補助スイッチ
６４ 第２の補助スイッチ
６５ 第３の補助スイッチ
６６ ワンチップマイコン
６７ ドライバ
６８ 出力ポート
７０ スイッチング電源装置
７１ 整流回路
７２ 二次制御回路
７３ 第４の補助スイッチ
７４ 第５の補助スイッチ
７６ワンチップマイコン
７７ ドライバ
７８ 出力ポート
Claims (6)
- ２次側に、一端が共通接続された第１及び第２の２次巻線を含むトランスと、前記トランスの１次側に設けられたスイッチング回路と、前記トランスの２次側に設けられた同期整流回路と、前記同期整流回路を制御する制御回路とを備え、
前記同期整流回路が、一端が前記第１の２次巻線の他端に接続された第１の整流トランジスタと、一端が前記第２の２次巻線の他端に接続され、他端が前記第１の整流トランジスタの他端に接続された第２の整流トランジスタと、前記第１の整流トランジスタの制御電極と前記第１の整流トランジスタの前記他端との間に設けられた第１の補助スイッチと、前記第２の整流トランジスタの制御電極と前記第２の整流トランジスタの前記他端との間に設けられた第２の補助スイッチと、前記第１の整流トランジスタの前記制御電極と前記第２の整流トランジスタの前記制御電極との間に設けられた第３の補助スイッチを有し、
前記制御回路が、タイミングデータを生成する第１の手段と、前記第１及び第２の整流トランジスタを制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１及び第２の整流トランジスタを制御するとともに、前記第１乃至第３の補助スイッチをそれぞれ制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１乃至第３の補助スイッチをそれぞれ制御する第２の手段を有していることを特徴とするスイッチング電源装置。 - 前記第１の手段が、少なくとも前記トランスの２次側電圧の変化に基づいて前記タイミングデータを生成することを特徴とする請求項１に記載のスイッチング電源装置。
- 前記第１の手段が、定期的に前記タイミングデータを更新することを特徴とする請求項１または２に記載のスイッチング電源装置。
- 前記第１の手段が、前記第２の手段が前記第１及び第２の整流トランジスタを制御してから、実際に前記第１及び第２の整流トランジスタの導通状態が変化するまでの遅延時間を考慮して前記タイミングデータを生成することを特徴とする請求項１乃至３のいずれか１項に記載のスイッチング電源装置。
- 前記同期整流回路が、前記第１の整流トランジスタの前記制御電極と前記第１の２次巻線の前記一端との間に設けられた第４の補助スイッチと、前記第２の整流トランジスタの前記制御電極と前記第１の２次巻線の前記一端との間に設けられた第５の補助スイッチをさらに含むことを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング電源装置。
- 前記第２の手段が、さらに、前記第１、第２、第４及び第５の補助スイッチをそれぞれ制御すべきタイミングよりも前に現れる前記トランスの２次側電圧の変化から、前記タイミングデータにより示される時間が経過したことに応答して、前記第１、第２、第４及び第５の補助スイッチをそれぞれ制御することを特徴とする請求項５に記載のスイッチング電源装置。
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