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Die vorliegende Offenbarung betrifft das Gebiet der Schaltwandler und Schaltnetzteile (switched-mode power supplies).
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Schaltnetzteile (switched-mode power supplies, SMPS) werden häufig verwendet und ersetzen vermehrt „klassische“ Netzteile, welche aus einem Transformator und einem linearen Spannungsregler aufgebaut sind. SMPS verwenden schaltende Leistungswandler (switching power converter), um eine Spannung (z.B. eine von einer Batterie gelieferte Gleichspannung) in eine andere Spannung zu konvertieren, welche als Versorgungsspannung für ein elektrisches Gerät oder eine elektronische Schaltung verwendet werden kann. Beispielsweise werden schaltende Leistungswandler häufig verwendet, um eine vergleichsweise hohe Batteriespannung von z.B. 12 V in eine niedrigere Spannung von z.B. 3,3 V zu konvertieren. Solche niedrigen Spannungen werden für die Versorgung von Digitalschaltungen und Signalprozessoren in Automobilen oder in mobilen Geräten wie z.B. Mobiltelefonie, tragbare Computer, etc., verwendet,
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In vielen Anwendungen wird ein hoher Wirkungsgrad über einen großen Bereich von Ausgangsströmen gewünscht. Bei hohen Ausgangsströmen ist der Einschaltwiderstand der in den schaltenden Leistungswandlern verwendeten Halbleiterschalter (Leistungstransistoren) der vorherrschende Grund für Verluste. Der Einschaltwiderstand ist grundsätzlich umgekehrt proportional zu der aktiven Fläche des Leistungstransistors. Für eine bestimmte Anwendung kann eine minimale Chipfläche für einen gegebenen Einschaltwiderstand oder einen gewünschten Wirkungsgrad berechnet werden.
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Im Allgemeinen haben größere Transistoren (mit einer größeren aktiven Fläche) geringere Einschaltwiderstände und ermöglichen daher einen höheren Wirkungsgrad bei hohen Ausgangsströmen. Jedoch haben größere Transistoren auch größere intrinsische Kapazitäten zur Folge, welche den Wirkungsgrad negativ beeinflussen. Bei niedrigen Ausgangsströmen liegt der vorherrschende Grund der Verluste im Laden und Entladen der intrinsischen Kapazitäten des Leistungstransistors. Als Folge sieht sich der Schaltungsdesigner mit einem Zielkonflikt konfrontiert, da ein hoher Wirkungsgrad bei hohen Ausgangsströmen (d.h. bei voller Last) einem hohen Wirkungsgrad bei niedrigen Ausgangsströmen (d.h. bei niedriger Last) abträglich ist; und viele Schaltungen arbeiten die meiste Zeit bei niedrigen Strömen (Stand-by, Energiesparmodus, etc.).
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Bei Schaltwandlern mit einem Synchrongleichrichter ist die Totzeit zwischen dem Ausschalten des Low-Side-Schalters und einem folgenden Einschalten des High-Side-Schalters (und umgekehrt) auch in Bezug auf die Verlustleistung relevant und folglich steuern moderne Treiberschaltungen den Betrieb der Schaltwandler derart, dass der erwähnte Totzeit (annähernd) auf einem Minimum ist. Eine minimale Totzeit wird jedoch benötigt, um einen Brückenkurzschluss (cross-conduction) zu vermeiden. Folglich besteht eine der Erfindung zugrunde liegende Aufgabe darin, einen Schaltwandler mit verbesserter Performance in Bezug auf die Verlustleistung bereitzustellen. Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 oder 12 oder durch ein Verfahren zum Betreiben eines Schaltwandlers gemäß Anspruch 13 gelöst. Verschiedene Ausführungsbeispiele und Weiterentwicklungen sind Gegenstand der abhängigen Ansprüche.
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Es wird eine Steuerschaltung zur Steuerung des Betriebs eines schaltenden Leistungswandlers (Schaltwandlers) beschrieben. Der Schaltwandler umfasst einen High-Side-Halbleiterschalter und einen Low-Side-Halbleiterschalter, welche zu einer Halbbrücke verbunden sind, und eine Spule, welche mit einem Ausgangsknoten der Halbbrücke gekoppelt ist. Gemäß einem Beispiel der Erfindung ist die Steuerschaltung dazu ausgebildet, Treibersignale zu erzeugen, um die beiden (High-Side- und Low-Side-)Halbleiterschalter nach Maßgabe eines gegebenen Regelgesetzes (control law) ein- und auszuschalten. Die Treibersignale werden so erzeugt, dass eine Totzeit zwischen einem Ausschalten des Low-Side-Schalters und dem darauffolgenden Einschalten des High-Side-Schalters sichergestellt ist. Die Totzeit wird zumindest auf einen ersten Wert gesetzt, wenn ein Spulenstrom zum Schaltzeitpunkt negativ ist, und die Totzeit wird auf einen zweiten Wert gesetzt, der niedriger ist als der erste Wert, wenn der Spulenstrom zum Schaltzeitpunkt positiv ist.
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Der Low-Side-Schalter kann aus einem Low-Side-Transistor und einem Hilfstransistor zusammengesetzt sein, der dem Low-Side-Transistor parallel geschaltet ist. Gemäß einem anderen Beispiel der Erfindung, ist die Steuerschaltung dazu ausgebildet, Treibersignale zu erzeugen, um die den High-Side-Schalter und den Low-Side-Schalter nach Maßgabe eines gegebenen Regelgesetzes (control law) ein- und auszuschalten, um den Schaltwandler in zumindest einem der folgenden Modi zu betrieben: Continuous-Conduction-Modus (CCM, nicht-lückender Betrieb) und Discontinuous-Conduction-Modus (DCM, Lückbetrieb). Beim Betrieb im CCM werden die Treibersignale so erzeugt, dass eine Totzeit zwischen einem Ausschalten des Low-Side-Schalters und dem darauffolgenden Einschalten des High-Side-Schalters sichergestellt ist. Die Totzeit wird zumindest auf einen ersten Wert gesetzt, wenn ein Spulenstrom zum Schaltzeitpunkt negativ ist, und die Totzeit wird auf einen zweiten Wert gesetzt, der niedriger ist als der erste Wert, wenn der Spulenstrom zum Schaltzeitpunkt positiv ist. Alternativ wird im DCM und wenn der Spulenstrom im Wesentlichen Null ist, ein Treibersignal erzeugt, um den Hilfstransistor für ein bestimmtes Zeitintervall einzuschalten, was zur Folge hat, dass der Spulenstrom negativ wird. Die Treibersignale werden so erzeugt, dass eine Totzeit von zumindest dem ersten Wert zwischen dem Ausschalten des Hilfstransistors und dem darauffolgenden Einschalten des High-Side-Schalters sichergestellt ist.
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Des Weiteren wird ein Verfahren zum Betreiben eines Schaltwandlers beschrieben. Der Schaltwandler umfasst einen High-Side-Halbleiterschalter und einen Low-Side-Halbleiterschalter, welche zu einer Halbbrücke verbunden sind, und eine Spule, welche mit einem Ausgangsknoten der Halbbrücke gekoppelt ist. Gemäß einem Beispiel der Erfindung umfasst das Verfahren das Erzeugen von Treibersignalen, um den High-Side-Halbleiterschalter und den Low-Side-Halbleiterschalter nach Maßgabe eines gegebenen Regelgesetzes ein- und auszuschalten. Die Treibersignale werden so erzeugt, dass eine Totzeit von zumindest dem ersten Wert zwischen dem Ausschalten des Low-Side-Schalters und einem darauffolgenden einschalten des High-Side-Schalters sichergestellt ist. Die Totzeit wird zumindest auf einen ersten Wert gesetzt, wenn ein Spulenstrom zum Schaltzeitpunkt negativ ist, und die Totzeit wird auf einen zweiten Wert gesetzt, der niedriger ist als der erste Wert, wenn der Spulenstrom zum Schaltzeitpunkt positiv ist.
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Die Erfindung lässt ich unter Bezugnahme auf die folgenden Abbildungen und Erläuterungen besser verstehen. Die in den Abbildungen dargestellten Komponenten sind nicht notwendigerweise maßstabsgetreu, vielmehr wird der Schwerpunkt auf die Illustration der der Erfindung zugrunde liegenden Prinzipien gelegt. Des Weiteren bezeichnen gleiche Bezugszeichen korrespondierende Teile. Zu den Abbildungen:
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1 stellt ein Beispiel einer Schaltnetzteil-(SMPS-)Schaltung dar umfassend einen Tiefsetzsteller (buck converter) mit einem Synchrongleichrichter;
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2 illustriert ein Model des in der Schaltung gemäß 1 verwendeten Low-Side-Transistors, wobei die parasitären Kapazitäten und Widerstände durch eine Kondensator-Widerstands-Serienschaltung modelliert werden;
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3 beinhaltet Zeitdiagramme, welche die Gate-Signale der Halbleiterschalter des Tiefsetzstellers aus 1 zeigen;
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4 beinhaltet Zeitdiagramme, welche die Gate-Spannungen und die Drain-Source-Spannungen der Halbleiterschalter sowie den Spulenstrom des Tiefsetzstellers aus 1 zeigen, wenn er im Continuous-Conduction-Modus (CCM) betrieben wird;
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5 beinhaltet Zeitdiagramme, welche die Gate-Spannungen und die Drain-Source-Spannungen der Halbleiterschalter sowie den Spulenstrom des Tiefsetzstellers aus 1 zeigen, wenn er im Discontinuous-Conduction.Modus (DCM) betrieben wird;
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6 beinhaltet Zeitdiagramme, welche die Gate-Spannungen und die Drain-Source-Spannungen der Halbleiterschalter sowie den Spulenstrom des Tiefsetzstellers aus 1 zeigen, wenn er in einem modifizierten Discontinuous-Conduction.Modus (DCM) gemäß einem Ausführungsbeispiel betrieben wird;
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7 illustriert ein weiteres exemplarisches Ausführungsbeispiel einer Schaltnetzteil-(SMPS-)Schaltung, die einen Tiefsetzsteller mit einem Synchrongleichrichter aufweist; und
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8 beinhaltet Zeitdiagramme, welche die Gate-Spannungen und die Drain-Source-Spannungen der Halbleiterschalter sowie den Spulenstrom des Tiefsetzstellers aus 7 zeigen, wenn er in einem modifizierten Discontinuous-Conduction.Modus (DCM) gemäß einem Ausführungsbeispiel betrieben wird;
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1 zeigt eine Schaltnetzteil-(SMPS-)Schaltung mit einem Tiefsetzsteller als illustratives Beispiel eines Schaltwandlers und eine Steuerschaltung 10. Der Tiefsetzteller umfasst zwei Halbleiterschalter THS, TLS, welche zu einer Halbbrücke verbunden sind. Demnach ist der Halbleiterschalter THS (High-Side-Schalter) zwischen einem Eingangsanschluss IN, an dem die Eingangsspannung VIN angelegt ist, und einem Halbbrückenausgangsknoten geschaltet. Der Halbleiterschalter TLS (Low-Side-Schalter) ist zwischen dem Halbbrückenausgangsknoten und einem Masseanschluss GND, der mit einem Referenzpotential VGND (Massepotential) gekoppelt ist, geschaltet. Der Halbbrückenausgangsknoten ist mit dem Schaltwandlerausgangsanschluss OUT über eine Spule LOUT gekoppelt, und ein Ausgangskondensator ist elektrisch zwischen den Ausgangsanschluss und das Referenzpotential VGND geschaltet, um die an dem Ausgangsanschluss OUT bereitgestellte Ausgangspannung VOUT zu puffern.
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In dem vorliegenden Beispiel sind die Halbleiterschalter THS und TLS als Leistungs-MOS-Feldeffekttransistoren (MOSFETs) implementiert. Die Drain-Source-Strompfade der Transistoren THS und TLS sind in Serie geschaltet, um wie oben erwähnt eine Halbbrücke zu bilden. Die Gate-Elektroden der Transistoren THS und TLS sind mit einer Steuerschaltung 10 verbunden, welche dazu ausgebildet ist, den Schaltbetrieb des Schaltwandlers zu steuern. Die Steuerung 10 kann auch von der Eingangsspannung VIN versorgt und mit dem Masseanschluss GND gekoppelt sein. Jedoch kann auch eine andere Versorgungsspannung zum Betrieb der Steuerung 10 verwendet werden. Abhängig von dem in der Steuerung 10 implementierten Regelgesetz können ein oder mehrere Feedback-Signale an die Steuerung rückgekoppelt werden. Beispielsweise kann die am Halbbrückenausgangsknoten anliegende Spannung VSW (oder ein beliebiges Signal, das diese Spannung repräsentiert) an die Steuerung 10 rückgekoppelt werden. Weitere Signale, welche den Spulenstrom iL und die Ausgangsspannung repräsentieren, können auch an die Steuerung 10 rückgekoppelt, wenn sie für die Steuerung des Schaltbetriebs des Schaltwandlers verwendet werden. Das Regelgesetz, d.h. die Funktionalität der Steuerung 10 wird später diskutiert.
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Ein wichtiger Parameter, der für die Performance der SMPS-Schaltung relevant ist, ist der Wirkungsgrad η, der aus dem Verhältnis der Ausgangsleistung POUT zu der Eingangsleistung PIN berechnet werden kann: η = POUT/PIN = (VOUT/VIN)·(iOUT/iIN).
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In vielen Anwendungen wird die Ausgangsspannung entsprechend einem Sollwert (set-point) geregelt und das Verhältnis VOUT/VIN ändert sich nicht viel. Jedoch kann der Ausgangsstrom iOUT in einem vergleichsweise großen Bereich variieren und der Wirkungsgrad ist nicht konstant, sondern hängt von dem Ausgangsstrom iOUT ab. Nichtsdestotrotz besteht ein Designziel darin, einen guten Wirkungsgrad in dem gesamten Ausgangsstrombereich zu erreichen.
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Die Last (in 1 durch den Widerstand RL symbolisiert, der zwischen den Ausgangsanschluss OUT und Masse GND geschaltet ist) kann beispielsweise im Normalbetriebs einen nominalen Ausgangsstrom iOUT und im Standby- oder Energiesparmodus nur einen minimalen Strom ziehen. Folglich kann der minimale Ausgangsstrom, mit dem die SMPS belastet wird, nur ein kleiner Bruchteil (z.B. weniger als ein Promille) des nominalen Ausgangsstroms ein.
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Für hohe Ausgangsströme wird der Wirkungsgrad in erster Linie durch den Einschaltwiderstand RON der im Schaltwandler verwendeten Transistoren THS und TLS bestimmt. Da die von dem (von Null verschiedenen) Einschaltwiderstand RON verursachte Verlustleistung im Wesentlichen proportional zu dem Widerstand RON ist, sind die Transistoren THS und TLS so ausgelegt, dass deren Einschaltwiderstand gering genug ist, um einen gewünschten (hohen) Wirkungsgrad zu erreichen. Ein geringer Einschaltwiderstand bringt in der Regel eine große aktive Transistorfläche (z.B. ein aus vielen Transistorzellen zusammengesetzter Transistor, die zur aktiven Transistorfläche beitragen) mit sich, und ein großer Transistor hat wiederum hohe parasitäre Kapazitäten zur Folge. Für den Low-Side-Transistor sind diese parasitären Kapazitäten auch in 1 dargestellt. Demnach gibt es eine parasitäre Kapazität CDS zwischen Drain und Source des Transistors TLS. Das heißt, ein parasitärer Kondensator mit einer Kapazität CDS ist parallel zu dem Drain-Source-Strompfad des Transistors TLS geschaltet. Eine weitere parasitäre Kapazität CGD existiert zwischen dem Gate und dem Drain des Transistors TLS.
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Für niedrige Ausgangsströme wird der Wirkungsgrad in erster Linie durch die Verlustleistungen bestimmt, die beim Laden und Entladen der parasitären Kapazitäten entstehen. Eine in einem Leistungs-MOSFET enthaltene Feldplattenstruktur trägt auch zu der parasitären Kapazität bei. Die Kapazität CFP der Feldplatte hat einen Serienwiderstand RFP, und demnach modelliert eine Serienschaltung aus Kondensator (Kapazität CFP) und Widerstand (Widerstand RFP), die zwischen Drain und Source des Transistors TLS geschaltet ist, das Vorhandensein der Feldplatte. Schließlich ist eine Gate-Source-Kapazität CGS in 1 dargestellt sowie die intrinsische Freilaufdiode DR (reverse diode). Obwohl in 1 nicht explizit dargestellt sind all diese parasitären Elemente auch in dem High-Side-Transistor THS vorhanden.
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2 zeigt ein Ersatzschaltbild für den Low-Side-Transistor TLS aus 1. Die parasitischen Komponenten CGD, CDS, CFP und RFP werden durch eine Serienschaltung eines effektiven Kondensators COSS mit einem effektiven Serienwiderstand ROSS, die parallel zu dem Drain-Source-Strompfad des Transistors TLS gekoppelt ist, ersetzt. Man kann sehen, dass der Kondensator COSS über zwei unterschiedliche Strompfade geladen werden kann, wenn der Transistor TLS ausgeschaltet und die Spannung VSW am Halbrückenausgangsknoten niedrig (low) ist. Erstens kann der Kondensator COSS von dem Spulenstrom iL geladen werden, wenn der Spulenstrom iL negativ ist (der Pfeil in 2 bezeichnet die Stromflussrichtung für einen positiven Spulenstrom). Zweitens kann der Kondensator COSS über den Drain-Source-Strompfad des High-Side-Transistors THS geladen werden, sobald der High-Side-Transistor aktiviert wird. Diese beiden Lademechanismen unterscheiden sich in den Verlusten, die während des Ladens auftreten, und haben gewisse Auswirkungen auf den erreichbaren Wirkungsgrad. Die Details zu diesen Lademechanismen werden jedoch später diskutiert.
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Ein anderer Grund für Verluste, welche den Gesamtwirkungsgrad verringern können, ist eine Totzeit (Verzögerungszeit) zwischen Deaktivierung (Ausschalten) eines Schalters der Halbbrücke (z.B. Ausschalten des High-Side-Schalters THS) und der darauffolgenden Aktivierung (dem Einschalten) des anderen Schalters der der Halbbrücke (z.B. Einschalten des Low-Side-Schalters TLS). Während diesen Totzeiten, die in 3 mit TDEL bezeichnet sind, fließt Strom durch die intrinsische Freilaufdiode (siehe Diode DR in 1) statt durch den MOS-Kanal des Transistors. Aufgrund von Verlustleistung in der Freilaufdiode DR können moderne Steuerschaltungen (siehe 1, Steuerschaltung 10) so ausgelegt sein, dass die Verzögerungszeit minimiert wird; diese sind daher extrem kurz und liegen im Bereich von einigen wenigen Nanosekunden. Die Totzeit TDEL kann jedoch nicht auf null reduziert werden, um einen Brückenkurzschluss (cross-conduction) in der Transistorhalbbrücke zu vermeiden. Das heißt, die in 1 gezeigte Steuerschaltung 10 kann dazu ausgebildet sein, die Totzeit so anzupassen, dass sie so kurz wie möglich ist, während ein Brückenkurzschluss in der Halbbrücke vermeiden wird. Diese minimale Totzeit ist nicht notwendigerweise konstant während des Betriebs des Schaltwandlers, sondern kann abhängig von dem Betriebszustand des Wandlers variieren, z.B. abhängig von der an dem Schaltwandler angeschlossene Last.
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Wie oben erläutert sind die minimalen Totzeiten TDEL, die mit modernen Steuerschaltungen für Schaltwandler erreicht werden können, gut für die Vermeidung von Verlusten in der intrinsischen Freilaufdiode des Low-Side-Schalters TLS. Jedoch können die kurzen Totzeiten negative Auswirkungen auf jene Verluste haben, die beim Laden der parasitären, in 2 vom Kondensator COSS repräsentierten Kondensatoren auftreten.
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Es wird wieder auf die 2 und 3 Bezug genommen. Wenn der Low-Side-Schalter TLS zum Zeitpunkt t1 ausgeschaltet wird, können die vom Kondensator COSS repräsentierten parasitären Kapazitäten entweder von einem negativen Spulenstrom iL (wobei die Spule als Stromquelle fungiert) geladen werden, bevor der High-Side-Schalter THS aktiviert wird, oder von der Eingangsspannungsquelle (die die Eingangsspannung VIN bereitstellt) über den High-Side-Schalter THS, nachdem der High-Side-Schalter THS aktiviert wurde (zum Zeitpunkt t1‘). Ein negativer Spulenstrom iL tritt auf, wenn im CCM-Betrieb der Ausgangsstrom iOUT niedriger ist als der halbe Spitze-Spitze-Stromwert iLPP des Spulenstroms iL (siehe auch unterstes Diagramm in 4). Wenn der Low-Side-Schalter TLS zum Zeitpunkt t1 ausgeschaltet wird, verläuft der einzige verfügbare Strompfad für den Spulenstrom iL über den (parasitären) Kondensator COSS, und folglich lädt die Spule LOUT (welche näherungsweise als Stromquelle fungiert) den Kondensator COSS. Dieser Lademechanismus bringt nur geringe Verluste mit sich. Sobald der High-Side-Schalter THS aktiviert ist, wird der Kondensator COSS weiter durch den Strom geladen, der durch den High-Side-Schalter fließt. Der Strom, der den Kondensator COSS lädt, ist in diesem Fall signifikant höher, und es treten vergleichsweise hohe Verluste in den Widerständen in dem Strompfad zwischen der Eingangsspannungsquelle und dem Kondensator COSS auf. Eine einfache Approximation ergibt Verluste EC von EC = COSS·VIN 2/2 in jedem Schaltzyklus während des CCM-Betriebs. In einem für höhere Ströme optimierten System ist die übliche Totzeit TDEL so kurz, dass die in dem Kondensator COSS gespeicherte Ladung aufgrund der Akkumulation des negativen Spulenstroms praktisch vernachlässigbar ist.
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Um die erwähnten Verluste EC in jedem Schaltzyklus zu vermeiden, kann die Steuerung 10 dazu ausgebildet sein, sicherzustellen, dass, wenn der Spulenstrom iL im CCM negativ ist, die Verzögerungszeit zwischen den Zeitpunkten t1 und t1‘ auf einen Wert gesetzt wird, der groß genug ist, um die Spannung VSW am Halbbrückenausgangsknoten (siehe 2) auf ungefähr VIN + VDR ansteigen zu lassen, wobei VDR die Flussspannung (forward voltage) der intrinsischen Body-Diode (Freilaufdiode) des High-Side-Schalters THS (in 1 nicht dargestellt) bezeichnet. Beispielsweise wird im Fall einer Eingangsspannung VIN von VIN = 12V die Totzeit TDEL = t1‘ – t1 derart eingestellt, dass der negative Spulenstrom iL den Kondensator COSS laden kann, bis die Spannung VSW den Wert VIN + VDR = 12,7V erreicht. Diese Bedingung definiert einen Minimalwert für die Totzeit. Beispielsweise wird die (kurze) Standard-Totzeit zumindest verdoppelt, um zu ermöglichen, dass der negative Spulenstrom iL den Kondensator COSS lädt. In einem untersuchten Beispiel wurde im Falle eines negativen Spulenstroms iL im CCM die Standard-Totzeit von rund fünf Nanosekunden auf 20 Nanosekunden erhöht. Ohne Erhöhung der kurzen Standard-Totzeit würde der Kondensator COSS hauptsächlich über den niederinduktiven Strompfad von der Eingangsspannungsquelle, über den High-Side-Schalter THS zu dem Kondensator COSS geladen, wobei die Spannung VSW schnell ansteigt und bei der Drain-Source-Spannung VDSLS des Low-Side-Schalters TLS (entspricht der Spannung VSW) ein signifikantes Überschwingen auftritt mit einer darauf folgenden gedämpften Oszillation (ringing), wobei die meiste Energie während der Oszillation (ringing) dissipiert wird. Diese Situation ist in dem vierten (von oben gezählt) Zeitdiagramm der 4 dargestellt, welches die Drain-Source-Spannung VDSLS des Low-Side-Schalters über der Zeit darstellt. Wenn man die Totzeit wie oben erläutert erhöht, können das Überschwingen und die Oszillationen signifikant reduziert werden, und folglich kann der Wirkungsgrad verbessert werden.
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Die Zeitdiagramme in 4 illustrieren die Signalverläufe der Gate-Source-Spannungen VGHS, VGLS, der Drain-Source-Spannungen VDSHS, VDSLS und des Spulenstromes iL, die in dem Schaltwandler aus 1 im CCM für einen niedrigen Ausgangsstrom auftreten (iOUT < iLPP/2). Die Halbleiterschalter werden mit einer festen Frequenz fSW ein- und ausgeschalten. Das heißt, der Schaltwandler wird mit pulsweitenmodulierten Gate-Signalen (Gate-Spannungen VGLS, VGHS) angesteuert, wobei die Gate-Source-Spannungssignale VGHS, VGLS im Wesentlichen zueinander invers verlaufen (abgesehen von den Totzeiten TDEL, die in 4 nicht dargestellt sind). Zum Zeitpunkt t1 wird der Low-Side-Schalter TLS ausgeschaltet, und (eine kurze Verzögerungszeit später) wird der High-Side-Transistor THS eingeschaltet. Die zugehörigen Gate-Spannungen VGLS, VGHS haben korrespondierende High-Low- bzw. Low-High-Übergänge (siehe erstes und zweites Zeitdiagramm in 4). Zum Zeitpunkt t2 wird der High-Side-Transistor THS ausgeschaltet, und der Low-Side-Transitors TLS wird wieder eingeschaltet. Folglich fällt die Drain-Source-Spannung VDSHS des High-Side-Transistors THS zum Zeitpunkt t1 von ungefähr VIN auf ungefähr null und steigt zum Zeitpunkt t2 wieder auf VIN an. In ähnlicher Weise steigt die Drain-Source-Spannung VDSLS des Low-Side-Transistors TLS zum Zeitpunkt t1 von ungefähr null auf ungefähr VIN und fällt zum Zeitpunkt t2 wieder auf null ab. Wie bereits oben diskutiert können an der steigenden Flanke des Spannungssignals VDSLS ein signifikantes Überschwingen und Oszillationen (ringing) auftreten.
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Wie erwähnt ist das Phänomen übermäßigen Überschwingens und Oszillationen vor allem bei niedrigen Ausgangsströmen problematisch. Wenn der Schaltwandler mit einer niedrigen Last (niedrige Ausgangsströme) betrieben wird, tragen die Verluste, die beim Laden des Kondensators COSS (in jedem Schaltzyklus) entstehen, signifikant zu den Gesamtverlusten bei und haben folglich eine signifikante Auswirkung auf den Wirkungsgrad. Dieses Problem kann durch ein „Vorladen“ (pre-charging) der parasitären Kondensatoren (repräsentiert durch den Kondensator COSS, siehe 2) mit dem Spulenstrom iL gemildert werden. Ein solches Vorladen ist möglich, wenn der Spulenstrom iL zu dem Zeitpunkt (in 4 Zeitpunkt t1), an dem der Low-Side-Schalter deaktiviert wird, negativ ist, und der Spulenstrom iL wird dann zu jenem Zeitpunkt negativ sein, wenn der Ausgangsstrom iOUT kleiner ist als der halbe Spitze-Spitze-Stromwert iLPP des Spulenstroms (iOUT > iLPP/2). Diese Situation ist im untersten Zeitdiagram in Fig. dargestellt.
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Das Vorladen des Kondensators COSS benötigt im Allgemeinen mehr Zeit als die „normale“ Verzögerungszeit (siehe Totzeit TDEL in 2) die auf das Ausschalten des Low-Side-Transistors TLS folgt. Um das Vorladen des Kondensators COSS zu ermöglichen (sowie um Verluste wegen einer unvollständigen Vorladung zu vermeiden) kann die Steuerung 10 (siehe 1) des Schaltwandlers dazu ausgebildet sein, zu detektieren, ob der Spulenstrom iL negativ wird oder nicht, bevor der Low-Side-Transistor TLS ausgeschaltet wird. Wenn bei dem Spulenstrom iL ein Vorzeichenwechsel detektiert wird und der Spulenstrom iL zum Zeitpunkt des Ausschaltens des Low-Side-Transistors TLS negativ ist, dann kann die Steuerung 10 eine erhöhte Verzögerungszeit TDEL zwischen dem Ausschalten des Low-Side-Transistors TLS und dem darauffolgenden Einschalten des High-Side-Transistors THS verwenden. Das heißt, die Verzögerungszeit wird (z.B. auf 20 ns) verlängert im Vergleich zu der kurzen Verzögerungszeit (z.B. 5 ns), die verwendet wird, wenn der Spulenstrom iL sein Vorzeichen nicht wechselt (z.B. bei höheren Ausgangsströmen). Wenn die Steuerung 10 dann detektiert (in einem anderen Schaltzyklus), dass der Spulenstrom iL sein Vorzeichen nicht gewechselt hat und zum Zeitpunkt des Ausschaltens des Low-Side-Schalters (wieder) positiv ist, dann wird wieder die normale (kurze) Verzögerungszeit verwendet.
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Wie oben erwähnt tritt ein negativer Spulenstrom iL üblicherweise auf, wenn der Schaltwandler im Continuous-Condction-Modus (CCM) betrieben wird und der Stromverbrauch der von dem Schaltwandler versorgten Last niedrig ist. Im CCM wird der Schaltwandler üblicherweise bei einer konstanten Schaltfrequenz betrieben, und die Leistungshalbleiterschalter (siehe 1, Schalter THS, TLS) werden nach Maßgabe eines pulsweitenmodulierten (PWM) Signals ein- und ausgeschaltet. Jedoch verwenden viele SMPS Steuerungen (siehe 1, Steuerung 10), welche den Betriebsmodus auf den Discontinuous-Conduction-Modus (DCM) umstellen, wenn der Ausgangsstrom iOUT niedrig ist. Im DCM ist der High-Side-Schalter THS (siehe 1) für eine definierte Zeitdauer (Pulsweite) an und die Schaltfrequenz (Pulsfrequenz) wird variiert, sodass die Ausgangsspannung VOUT am Sollwert (set-point) gehalten wird. Diese Art der Modulation wird als Pulsfrequenzmodulation (PFM) bezeichnet. Diese Betriebsmodi (PWM/CCM, PFM/DCM) sind an sich bekannt und werden daher hier nicht detaillierter beschrieben. Jedoch ist für die hier beschriebenen Ausführungsbeispiele zu beachten, dass – im DCM – der Spulenstrom iL von seinem Spitzenwert auf ungefähr null abfällt und nicht nennenswert auf negative Werte fällt. Daher ist im DCM das Vorladen des parasitären Kondensators COSS (siehe 2) mittels eines negativen Spulenstromes nicht ohne weitere Modifikationen möglich. Die Zeitdiagramme in 5 illustrieren die in einem Schaltwandler gemäß 1 auftretenden Signale, wenn er konventionell im DCM betrieben wird. 6 illustriert Zeitdiagramme der gleichen Signale, wenn der Schaltwandler gemäß einem exemplarischen Ausführungsbeispiel betrieben wird.
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Die Zeitdiagramme gemäß 5 stellen die Signalverläufe der in dem Schaltwandler gemäß 1 im DCM auftretenden Gate-Source-Spannungen VGHS, VGLS, der Drain-Source Spannungen V DSHS, VDSLS, und des Spulenstroms iL dar. Die Gate-Source-Spannungen VGHS und VGLS, werden auf einen High-Pegel gesetzt, um die jeweiligen Schalter einzuschalten und auf einen Low-Pegel zurückgesetzt, um die jeweiligen Schalter auszuschalten (siehe 5, erstes und zweites Zeitdiagramm). Der High-Side-Schalter THS wird für eine definierte Zeitdauer TON eingeschaltet (siehe Zeitpunkte t1 und t4 in 5) bis der Spulenstrom (ansteigend von näherungsweise null Ampere) einen definierten Spitzenwert iLP erreicht. Der entsprechende Signalverlauf des Spulenstroms ist in dem untersten Diagramm in 5 dargestellt. Zum Zeitpunkt t2 wird der High-Side-Schalter THS ausgeschaltet und der Low-Side-Schalter TLS eingeschaltet. Als Folge davon beginnt der Spulenstrom zu fallen bis er zum Zeitpunkt t3 Null erreicht. Wenn der Spulenstrom Null erreicht, wird der Low-Side-Schalter TLS auch abgeschaltet und die von den Schaltern THS und TLS gebildete Halbbrücke nimmt einen Zustand hoher Impedanz ein. Wenn die Zykluszeit TPFM zum Zeitpunkt t4 abgelaufen ist, wird der High-Side-Schalter THS eingeschaltet und der nächste Schaltzyklus beginnt.
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Während die Halbbrücke in einem Zustand hoher Impedanz ist (beide Schalter aus) oszillieren die Drain-Source-Spannungen VDSHS und V DSLS aufgrund parasitärer Kapazitäten und Induktivitäten. Jedoch verursachen diese Oszillationen keine signifikanten Verluste. Ähnlich zum CCM (siehe 4) zeigt die Drain-Source-Spannung VDSLS des Low-Side-Schalters TLS (entspricht der Spannung VSW, siehe 1) ein starkes Überschwingen und Oszillationen zum Zeitpunkt t1, d.h. wenn der High-Side-Schalter THS aktiviert (eingeschaltet) wird. Dieses Überschwingen und die nachfolgenden Oszillationen treten aus denselben Gründen auf wie im CCM, der oben unter Bezugnahme auf 4 diskutiert wurde. Demnach ist ein negativer Spulenstrom iL für ein Vorladen des parasitären Kondensators COSS nicht verfügbar und folglich treten das Überschwingen und die Oszillationen unmittelbar nach der steigenden Flanke in der Spannung VDSLS auf. Das durch das Überschwingen und die darauffolgenden Oszillationen verursachte Problem (d.h. die daraus resultierenden Verluste) kann gemildert und die resultierenden Verluste können reduziert werden, indem der Schaltwandler im DCM so gesteuert wird, dass ein Vorladen in ähnlicher Weise bewerkstelligt werden kann wie im vorhergehenden Fall (CCM).
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Um ein Vorladen des parasitären Kondensators COSS zu ermöglichen, wird bewirkt, dass der Spulenstrom iL für ein kurzes Zeitintervall, welches dem Zeitpunkt t1, an dem der High-Side-Schalter THS eingeschaltet wird, unmittelbar vorangeht, negativ wird. Der negative Spulenstrom iL kann bewirkt werden, indem – wie in 6 dargestellt (siehe gestrichelte Linie im zweiten Zeitdiagramm in 6) – der Low-Side-Schalter TLS vor dem Zeitpunkt t1 kurz (re-)aktiviert wird. Die Totzeit T DEL (siehe auch 2) zwischen dem Ausschalten des Low-Side-Schalters TLS und dem Einschalten des High-Side-Schalters THS (zum Zeitpunkt t1) wird dabei so gewählt, dass der parasitäre Kondensator COSS genügend Ladung von der Spule LOUT auf gleiche Weise akkumulieren kann wie oben in Bezug auf den CCM diskutiert wurde.
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Ähnlich wie 5 stellen die Zeitdiagramme in 6 die Signalverläufe der in dem Schaltwandler gemäß 1 im DCM auftretenden Gate-Source-Spannungen VGHS, VGLS, der Drain-Source Spannungen VDSHS, VDSLS, und des Spulenstroms iL dar. Anders als in dem Beispiel aus 5 sind in dem Gate-Spannungssignal VGLS des Low-Side-Schalters TLS zusätzliche Pulse (gestrichelte Linien im zweiten Diagramm in 6) enthalten. Diese zusätzlichen Pulse gehen den Zeitpunkten t1 und t4, an denen der High-Side-Schalter THS aktiviert wird (vgl. das Gate-Spannungssignal VGHS im obersten Diagramm in 6), voran. In dem Beispiel aus 6 beginnen die zusätzlichen Pulse an den Zeitpunkten t1x und t4x und haben eine Pulsweite von TP. Als Folge davon fällt der Spulenstrom iL auf negative Werte während des Zeitintervalls zwischen t1x und t1 sowie zwischen t4x und t4. Wenn der Low-Side-Schalter TLS kurz vor dem Einschalten des High-Side-Schalters THS wieder abgeschaltet wird, lädt der negative Spulenstrom iL (siehe unterstes Diagramm in 6) den parasitären Kondensator COSS (siehe 1 und 2) mit vergleichsweise niedrigen Verlusten. Die verbleibende Totzeit TDEL zwischen dem Ausschalten des Low-Side-Schalters TLS (Zeitpunkte t1y und t4y) und dem Einschalten des High-Side-Schalters THS wird so eingestellt, dass sie lang genug ist, um ein Aufladen des Kondensators COSS auf eine Spannung VIN + VDR zu ermöglichen, wie es oben für den CCM erläutert wurde. Wie zuvor erwähnt definiert diese Bedingung einen Minimalwert für die Totzeit TDEL.
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Wenn der Low-Side-Schalter TLS zwischen den Zeitpunkten t1x und t1y aktiviert wird (siehe 6, zweites und viertes Diagramm), ist es nicht notwendig, alle Transistorzellen des Leistungs-MOSFETs, der den Low-Side-Schalter bildet, zu aktivieren. Stattdessen kann auch nur ein kleiner Bruchteil (z.B. rund drei Prozent) der Transistorzellen aktiviert werden, um unnötige Verluste beim Laden des Gates zu vermeiden. Alternativ kann ein kleiner Hilfsschalter TAUX verwendet werden, dessen Drain-Source-Strompfad parallel zu dem Drain-Source-Strompfad des Leistungs-MOSFETs geschaltet ist, der den Low-Side-Schalter TLS bildet. Diese Situation ist in 7 dargestellt, welche im Wesentlichen identisch ist mit dem Beispiel aus 1 abgesehen davon, dass sie den erwähnten Hilfsschalter TAUX beinhaltet und dass die parasitären Kondensatoren und Widerstände durch den effektiven Kondensator COSS und den effektiven Widerstand ROSS ersetzt wurden wie bereits unter Bezugnahme auf 2 erläutert wurde. In dem Beispiel aus 7 sind die Steuerschaltung 10 und der Hilfsschalter TAUX als separate Komponenten dargestellt. Jedoch kann der Hilfsschalter TAUX auch einfach in die Steuerschaltung 10 integriert werden. Die Steuerschaltung (mit oder ohne Hilfsschalter) kann in einem oder mehreren Halbleiterchips bereitgestellt werden, die in ein einziges Chip-Gehäuse integriert sind. Folglich kann die für den Betrieb des Schaltwandlers benötigte Schaltungsanordnung in einem Bauelement (Chip) bereitgestellt werden.
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8 beinhaltet Zeitdiagramme ähnlich wie die in 6. Demnach illustriert 8 die Signalverläufe der in dem Schaltwandler gemäß 1 im DCM auftretenden Gate-Source-Spannungen VGHS, VGLS und VGAUX, der Drain-Source Spannungen VDSHS, VDSLS, und des Spulenstroms iL. Die in 8 gezeigten Signalverläufe sind identisch mit den Signalverläufen in 6 abgesehen davon, dass die zusätzlichen Pulse, welche im zweiten Diagramm in 6 als gestrichelte Linien eingezeichnet sind, nicht in dem Gate-Spannungssignal VGLS des Low-Side-Schalters TLS enthalten sind, sondern in einem separaten Gate-Signal VGAUX, das dem Gate des Hilfsschalters TAUX (siehe 7) zugeführt wird. Diese zusätzlichen Pulse gehen den Zeitpunkten t1x und t4x, zu denen der High-Side-Schalter THS aktiviert wird (vgl. das Gate-Spannungssignal VGHS in dem obersten Diagramm der 8), voran. In dem vorliegenden Beispiel beginnen die zusätzlichen Pulse an den Zeitpunkten t1x und t4x und haben eine Pulsweite von TP. Als Folge davon fällt der Spulenstrom iL auf negative Werte während des Zeitintervalls zwischen t1x und t1 sowie zwischen t4x und t4. Wenn der Hilfs-Schalter TAUX kurz vor dem Einschalten des High-Side-Schalters THS abgeschaltet wird, lädt der negative Spulenstrom iL (siehe unterstes Diagramm in 8) den parasitären Kondensator COSS (siehe 1 und 2) mit vergleichsweise niedrigen Verlusten. Die verbleibende Totzeit TDEL zwischen dem Ausschalten des Hilfs-Schalters TAUX (Zeitpunkte t1y und t4y) und dem Einschalten des High-Side-Schalters THS wird so eingestellt, dass sie lang genug ist, um ein Aufladen des Kondensators COSS auf eine Spannung VIN + VDR zu ermöglichen, wie es oben für den CCM erläutert wurde. Im Wesentlichen arbeitet der Schaltwandler in gleicher Weise wie in Bezug auf 6 beschrieben abgesehen davon, dass der Betrieb des Low-Side-Schalters TLS auf den Low-Side-Schalter TLS (der wie der High-Side-Schalter THS ein Leistungstransistor ist) und den Hilfs-Schalter TAUX, dessen Laststrompfad (Drain-Source-Pfad) parallel zum Low-Side-Schalter TLS geschaltet ist, „aufgeteilt“ ist.
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Obwohl die Erfindung in Bezug auf eine oder mehrere Ausführungsbeispiele beschrieben wurde, ist es für Fachleute augenscheinlich, dass viele weitere Ausführungsbeispiele und Implementierungen im Rahmen der Erfindung möglich sind. Demnach darf die Erfindung nicht einschränkend gesehen werden abgesehen im Lichte der angehängten Patentansprüche und deren Äquivalente. Hinsichtlich der verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Einheiten, Baugruppen, Bauelementen, Schaltungen, Systemen usw.) durchgeführt werden, sowie der Bergriffe (einschließlich eines Bezugs auf ein "Mittel"), die verwendet werden, um solche Komponenten zu beschreiben, sollen diese, sofern nicht anders angegeben, jeglicher Komponente oder Struktur entsprechen, die die erwähnte Funktion der beschriebenen Komponente durchführt (d.h. die funktionell gleichwertig sind), auch wenn diese nicht der offenbarten Struktur, welche die Funktion in den hier dargestellten beispielhaften Implementierungen der Erfindung durchführt, strukturell gleich ist.
