JP3732551B2 - 半導体装置の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体装置に係り、とくに素子化が容易な半導体レーザ素子の構造及び製造方法、この半導体レーザ素子を組み込んだ通信用などに用いるレーザダイオードモジュールに関するものである。
【0002】
【従来の技術】
半導体レーザ素子がダイオードやトランジスタ、ICなど他の半導体素子と大きく異なる点は素子端面を共振器として利用することである。例えば、ファブリー・ペロー(Fabry・Perot)レーザは、半導体と空気との屈折率差を利用した半導体鏡面が使われ、接合面に垂直な相対する1組の劈開面を共振器として構成している。この様な劈開面を製作するために、結晶成長、電極プロセスを行ったウェーハをバー状に加工し、その後、個々の素子に分離する方法が採用されている。
【0003】
図14乃至図16に従来技術による半導体レーザ素子の素子化の工程を示す。まず、InP半導体から構成されたウェーハにスクライバなどでウェーハ端に傷17を入れる(図14)。次に、くさび形状の治具の頂点にウェーハ端の傷を合わせウェーハ両端に力を加え、バー状に劈開する(図15(a))。その後、半導体レーザバー19に素子幅の間隔で再びスクライバでけがき線を刻み(図15(b))、半導体レーザバー劈開の時と同様にくさび形状の治具18を使って、個々の素子に劈開し(図16(a))、素子化し、ストライプ状の活性層を備えたLDチップ24を完成する(図16(b))。ウェーハからチップを形成するには、その他ウェーハ又は半導体レーザバーを固定し、カミソリ刃を上下させる機械を用いる方法などがある。これらは、今井ら編著の「化合物半導体デバイスII」工業調査会発行(1985年版)、p201〜p202又は特公昭57−5051号公報などに報告されている。
【0004】
また、半導体レーザ素子を分離する場所に溝を形成し、スクライバで傷を入れるときのガイドとして利用する方法がある。
図17に埋め込み層分離溝及び素子分離溝を有する半導体レーザバーを示す。ウェーハからカットされた半導体レーザバー19は、素子容量を削減するためにストライプ状活性層2の両側に形成された埋め込み層分離溝(溝部)100及びチップに傷を入れるためのガイドとなる素子分離溝(ガイド溝)101を備えている。その素子分離溝101に沿って、スクライバで傷102を入れ、その後、図15に示すようなくさび形状の治具18を使って個々の半導体レーザ素子に劈開する。
【0005】
【発明が解決しようとする課題】
ウェーハから半導体レーザ素子を形成する従来の技術には、次のような問題点があった。(1) ウェーハをバー状に加工した後、個々の半導体レーザ素子に分離する際、素子の数だけの傷をスクライバやカミソリなどで入れる必要があり工程に多大な時間がかかる。(2) スクライバやカミソリ等で傷を入れるので素子の外観が悪くなり、また、傷を入れるときに発生するウェーハの切り屑が素子の接合面に付着し、リーク電流が多くなってしまう。これらが原因で製造工程の歩留りが悪くなる。(3) 図17に示したようなメサ型の半導体レーザ素子の場合、バー状に加工したあと、個々の素子に分離する際、埋め込み層を分離するための溝(溝部)で割れてしまうことがあり、これが1枚のウェーハから取れる素子の数が少なくなる原因であった。
【0006】
また、個々の半導体レーザ素子の状態のときに溝部によって破損する可能性があった。(4) メサ型の半導体レーザ素子を複数個アレイにして使用する場合はガイド溝が素子間を繋いでいるが、このときもガイド溝によって破損する可能性があった。さらに(5) この半導体レーザ素子を組み込んだ通信用などのレーザダイオード(LD)モジュールに組み込む場合において、ガイド溝に沿って劈開した半導体レーザ素子がガイド溝通りに正確に劈開されないことがあり、この場合レーザ光を光ファイバーに正確に位置合わせすることが困難であった。
本発明は、このような事情によりなされたものであり、劈開が正確に行うことができ工程歩留まりの高い、機械的な強度の高い半導体装置及び半導体レーザ素子の製造方法を提供し、組み込みが容易なレーザダイオードモジュールを提供することを目的にしている。
【0007】
【課題を解決するための手段】
本発明は、半導体レーザ素子を構成する活性層毎に分離するためのガイド溝と前記活性層の両側には1対の溝部が形成されており、前記ガイド溝の前記主面からの深さと幅の比が1.0以上であり、前記溝部の前記半導体基板の前記主面からの深さと幅の比は前記ガイド溝の深さと幅の比より小さいことを特徴としている。
【0009】
本発明の半導体レーザ素子の製造方法は、InP半導体からなる半導体基板主面の表面領域に電流を注入するInGaAsあるいはInGaAsPを含む半導体からなる複数のストライプ状の活性層を形成する工程と、前記半導体基板主面を塩酸系エッチャントにより選択的にウエットエッチングを行って前記活性層間に前記半導体基板主面からの深さdと幅2wの比(d/2w)が1.0以上であるガイド溝を形成し、また前記活性層の両側にあって、隣接する前記ガイド溝の間に1対の溝部を形成する工程と、前記半導体基板をその前記主面と対向する裏面から治具を押し当て劈開して共振面を形成し、さらに前記ガイド溝をガイドとして前記半導体基板をその主面から劈開し、前記半導体基板を共振面、活性層及びこの活性層の両側に1対の溝部を形成した複数の半導体レーザ素子に分離する工程とを備え、前記溝部の前記半導体基板主面からの深さDBHと幅WBHの比(DBH/WBH)が前記ガイド溝の深さdと幅2wの比(d/2w)より小さく(DBH/WBH<d/2w)、前記半導体基板の主面を構成する結晶面が(100)面であり前記半導体基板の側面を構成する結晶面が(011)面であり、且つ前記ガイド溝の底面を構成する結晶面が(111)面又は(1 /1 /1)面であることを特徴としている。
【0011】
【作用】
ウェーハをバー状に加工した後、個々の素子に分離する際、素子の数だけの傷をスクライバやカミソリ等で入れる必要がなく、工程を大幅に短縮することができる。また、傷を入れるときに発生するウェーハの切り屑が、素子の接合面に付着し、リーク電流が多くなることもなく、歩留まりが高くなる。さらに、高速変調するために埋め込み層に分離溝(溝部)を形成したような構造であっても、この溝部で素子が割れてしまうことがなく、1枚のウェーハから取れる素子の数が少なくなることもなくなる。また、溝部やガイド溝が存在しても半導体レーザ素子やレーザダイオードモジュールがそれらの部分から破損することも少なく、光ファイバーとレーザ光との位置合わせも容易になる。
【0012】
【実施例】
以下、図1乃至図11を参照して本発明の実施例を説明する。
図1乃至図5及び図8乃至図9は半導体装置の製造工程断面図、図6乃至図7は半導体装置の製造工程斜視図、図10は半導体レーザ素子の斜視図、図11はキャリアにマウントした半導体レーザ素子の平面図及び断面図である。
(1) プロセス工程
図1に半導体レーザ素子が形成されたウェーハ状半導体基板の断面図を示す。この半導体基板は、(100)面を主面とするn−InP基板1を用いる。InP基板1上にはストライプ状のInGaAsP活性層2、p−InPクラッド層3、InGaAsコンタクト層4、p−InP埋め込み層5、n−InP埋め込み層6が形成されている。図に示された活性層2の露出している面と、この面と対向している面は半導体レーザ素子の共振面を構成している。ストライプ状の活性層2は<01 /1>方向(ここで、<01 /1>方向などの「 /」は、1の上に付すバー(−)を意味している。以下の記載も同じである。)に形成する(図1)。このウェーハ全面にCVD法によりSiO2 膜7を堆積する。
【0013】
次に、フォトリソグラフィ技術により、埋め込み層分離溝(溝部)形成用窓8(幅20μm)と素子分離溝(ガイド溝)形成用窓9(幅8μm)を形成するようにSiO2 膜7を選択的にエッチングする(図2)。次に、SiO2 膜7をマスクとして、硫酸系エッチング液でp−InGaAsコンタクト層4をエッチングする。次に、p−InGaAsコンタクト層4をマスクとして埋め込み層分離溝10及び素子分離溝11を同時に塩酸系エッチング液でエッチング形成する。この時、深さが10μmになるようにエッチング時間を調整する(図3)。ここで、素子分離溝11の深さdと溝幅2w(wは素子分離後の切り欠き幅に相当する。ウェーハ状半導体基板では溝幅なので2wとなる。)の比(d/2w)に比較して埋め込み層分離溝10の深さDBHと溝幅WBHの比(DBH/WBH)が小さくなるようにする。埋め込み層分離溝10と素子分離溝11は、同じ半導体基板1に同じエッチング方法で形成されるので、通常は、同じ半導体基板主面から深さを有している(DBH=d)である。
【0014】
前記の例では、埋め込み層分離溝10のDBH/WBH=0.5であり、素子分離溝のd/2w=1.25である。5×(DBH/WBH)≧d/2w>DBH/WBHの条件は、製造工程の上からもウェーハの機械的強度からも好ましい。また塩酸系エッチャントの面方位依存性により、溝底面は(111)面又は(1 /1 /1)面となり、矢じり形状となる。即ちこのエッチングは、これらの面を常に露出しながらInP基板中を進行していく。
次に、残っているSiO2 膜7を除去してから再度全面にSiO2 膜12を形成し、フォトリソグラフィ技術によって活性層2上部のSiO2 膜12に電流注入のための窓13を形成し、リフトオフ法によってAuZu電極14を蒸着し、合金化する(図4)。次に再び、フォトリソグラフィー技術とリフトオフ法によってオーバーコート電極Ti/Pt/Au15を形成し、次に、裏面を研磨した後、n側電極として真空蒸着法によってAuGe/Ni/Au電極16を形成する(図5)。ウェーハ状の半導体基板1の主面には、活性層2、活性層2の両側に形成された埋め込み層分離溝10および素子分離溝11が繰り返し形成されている。
【0015】
(2) バー劈開工程
このようにして完成されたウェーハ1の端に、スクライバで間隔300μm、長さ600μmの傷17を並列して形成する。スクライブ傷17は活性層2及び素子分離溝11に対して垂直になるような方向に形成する(図6)。次に、くさび形状の治具18の頂点にウェーハ1の傷17の位置を合わせ、ウェーハ1の両端に力を加え劈開し、半導体レーザバー19を得る(図7)。
(3) チップ劈開工程
その後、粘着性を有し熱で伸縮するシート20と透明フィルム21の間に半導体レーザバー19を挟み、あらかじめプロセスで形成された素子分離溝11に沿って半導体レーザバーの裏面からくさび形状の治具18をあて、個々の半導体レーザ素子に劈開する(図8)。この時、(a)素子分離溝のアスペクト比が埋め込み層分離溝のアスペクト比より大きく、素子分離溝への応力集中度が大きい、(b)素子分離溝の形状が矢じり状であり、U字状の埋め込み層分離溝に比べて溝底部への応力集中度が大きいという2つの理由により、選択的に素子分離溝でチップ劈開されるため、従来技術のように埋め込み層分離溝でチップ劈開されることがない。したがって、1枚のウェーハから分離形成される素子の数を増やすことができる。
【0016】
(4) チップ分離工程
次に、透明フィルム21を剥がし、粘着シート20に固定された状態の半導体レーザバー19を加熱機構の付いたリフター22上に固定する(図9(a))。次に、リフターに内蔵したヒーターで熱を加えながら、リフターを上昇させ、粘着シートを伸長させる(図9(b))。すると、LDチップ24が個々に分離される。次にこのLDチップを自動ピック&プレース装置によって、LDチップトレイに収納させる。
図10に、以上のようにして形成されたLDチップの斜視図を示す。LDチップ24は素子分離溝11を境界に個々に分離されるので、素子分離溝11は切り欠き25となる。すなわちLDチップ24にはそのストライプ状の活性層2とは左右対称に切り欠き25が形成される。切り欠き25の底面の結晶面方位は、LDチップ端面の(01 /1)面に向かって左側が(1 /1 /1)面、右側が(111)面となる。
【0017】
半導体レーザ素子は、n−InP基板1に形成されている。InP基板1主面の表面領域には、ストライプ状のInGaAsP活性層2が埋め込まれている。活性層2の上にはp−InPクラッド層3が形成されており、その上にさらにInGaAsコンタクト層4を介して合金化されたAuZn電極14が形成されている。 活性層2の両側には、半導体基板1の上にp−InP埋め込み層5、n−InP埋め込み層6が形成されている。この積層された層は、これらを流れる電流を阻止する電流ブロック層として用いられる。図の手前に露出している活性層2の面と、この面と対向している面は半導体レーザ素子の共振面を構成している。ストライプ状の活性層2は<01 /1>方向に形成されている。また、この積層された埋め込み層5、6に素子容量を削減するための埋め込み層分離溝(溝部)10が形成されている。コンタクト層4、埋め込み層分離溝10の内表面、AuZn電極14、切り欠き25は、SiO2 絶縁膜12によって被覆されている。ここで、切り欠き25の深さと溝幅の2倍の比に比較して埋め込み層分離溝10の深さと溝幅の比が小さいようにする。AuZn電極14の上にこの電極と電気的に接続されたオーバーコート電極(Ti/Pt/Au)15が形成されている。オーバーコート電極15は、埋め込み層分離溝10の一方に延在し、さらに切り欠き25近傍に延びている。半導体基板1の裏面にはn側電極としてAuGe/Ni/Au電極16が形成されている。
【0018】
(5) マウント、ワイヤボンディング工程
以上のようにして製造されたLDチップ24は、チップキャリア26に搭載される。チップキャリア26上にはヒートシンク27がマウントされ、LDチップ24は、ヒートシンク27上にAuSn半田でダイボンディングされる。次に、LDチップ24上のオーバーコート電極とチップキャリア26のアノード28間及びLDチップ24のn側電極と電気的に接続されたヒートシンク27とチップキャリアのカソード29間とをボンディングワイヤ31で接続し、半導体レーザ装置を完成する。完成した半導体レーザ装置を図11に示す。カソード29は、セラミックベース32の上に形成されており、セラミックベース32はチップキャリア26の上に取り付けられている。
【0019】
次に、図12を参照して、LDチップを取り付けたLDモジュールについて説明する。図は、LDモジュールの断面図である。
半導体レーザ素子をレーザ光を発光する通信用などのLDモジュールに組み込む場合において、ガイド溝に沿って正確に劈開することができるので、半導体レーザ素子から出射されるレーザ光は、LDモジュールの光ファイバーに正確に位置合わせできるので、光ファイバー39のLDチップ24の位置合わせ及び溶接が容易になった。LDチップ24は、Cuなどの円環状のヒートシンク27に固定され、ヒートシンク27には、LDチップ24を覆うようにコードホルダ(PVC)33が取り付けられている。ヒートシンク27の内部には、フォトダイオード34が取り付けられたヘッダ35が固着されている。ヘッダ35には、フォトダイオード34に電気信号を入力するリード36が取り付けられている。
【0020】
リード36はフォトダイオード34の電極(図示せず)に電気的に接続されている。ヒートシンク27にはレンズ(サファイア)37を保持するレンズホルダー38も取り付けられている。レンズホルダー38には、光ファイバー39を保持する支持体が取り付けられて光ファイバー39の1端部がレンズ37に対向するように配置されている。光ファイバー39には保護膜が被覆されていてファイバーコード40を構成している。電気信号がリード36を通してLDチップ24に入力されると、LDチップ24から光が発光される。発光された光はレンズ37を通って、前記光ファイバー39の一端に入力し、光信号として光ファイバーから出射される。
【0021】
次に、図13を参照して第2の実施例を説明する。
図は、半導体レーザ素子の斜視図である。ウェーハ状の半導体基板は、複数のガイド溝11の間に複数の活性層ストライプを作り込むことにより半導体レーザアレイを実現できる。実際は、両端のガイド溝11は、点線で示すようにその中心から劈開し、素子の両端は切り欠き形状で使用するが、分かりやすく説明するためにこの部分を劈開しないで残しておく。素子アレイは、素子数は必要に応じて適宜決められる。この実施例では2つの素子を使用している。計算機間、或いはボード間を高速で接続するために必要な光インターコネクト技術に用いる光パラレルリンク用半導体レーザ素子アレイなどに使用されており、p側電極は共通にし、n側電極は各素子ごとに独立して配置される。
【0022】
この素子アレイは、半導体基板1に形成された左側のガイド溝(素子分離溝)11と右側のガイド溝11との間に素子領域が構成されている。実際の素子アレイは、この左右のガイド溝11は、劈開されていて図10に示す切り欠き25になっている。この図の素子構造は図10の素子と同じなので、活性層2の周辺の細部の説明は省略し、また、コンタクト層と直接接触している電極も記載を省略する。半導体基板1の主面には、2本のガイド溝11とこのガイド溝11間ごとに2つのInGaAsP活性層2が埋め込み配置されている。各活性層2の両側には、埋込み層を切断するための分離溝(溝部)が活性層2と平行に形成されている。このようなガイド溝の存在によって半導体装置の機械的強度を向上させることができる。ガイド溝で確実に素子分離することができ、所望の幅の半導体レーザアレイ素子を作成する。歩留まりで大幅に向上させることができる。
【0023】
【発明の効果】
以上のように本発明は、、(1) プロセスで形成したガイド溝を利用してチップ劈開をするためチップ劈開時のスクライブ工程を省略することができ、大幅な工数削減となる。(2) 個々のチップに直接スクライバやカミソリで接触することがないため、チップの外観を極めて綺麗にすることができ、外観不良を大幅に減らすことができる。 (3)チップ劈開工程でスクライバやカミソリで傷を入れることがないため、ウェーハの切り屑が素子の接合面に付着し、リーク電流が大きくなったり、信頼性が損なわれることがない。(4) 埋め込み層分離溝(溝部)より素子分離溝(ガイド溝)に大きな応力集中が起こるように、溝アスペクト比、溝形状を制御しているため、埋め込み層分離溝で素子が割れることがなくなり、1枚のウェーハから取れる素子数を増やすことができるとともに、半導体レーザ素子アレイなどの製品の機械的な強度が向上する。(5) 素子分離溝と埋め込み層分離溝は、プロセスで同時に形成するために、本発明による機能を追加するための新たなプロセスは必要なく、従来通りの工程で実施可能である。また、基板の面方位依存性を利用しているため、セルフアラインで形状を制御することができ、容易に最大の効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体装置の製造工程断面図。
【図2】本発明の第1の実施例の半導体装置の製造工程断面図。
【図3】本発明の第1の実施例の半導体装置の製造工程断面図。
【図4】本発明の第1の実施例の半導体装置の製造工程断面図。
【図5】本発明の第1の実施例の半導体装置の製造工程断面図。
【図6】本発明の第1の実施例の半導体装置の製造工程斜視図。
【図7】本発明の第1の実施例の半導体装置の製造工程斜視図。
【図8】本発明の第1の実施例の半導体装置の製造工程断面図。
【図9】本発明の第1の実施例の半導体装置の製造工程断面図。
【図10】本発明の第1の実施例により形成された半導体レーザ素子の斜視図。
【図11】本発明のキャリアにマウントした半導体レーザ素子の平面図及び断面図。
【図12】本発明のLDチップを組み込んだLDモジュールの断面図。
【図13】本発明の第2の実施例の半導体レーザ素子の斜視図。
【図14】従来技術による半導体レーザバー劈開、チップ劈開工程の説明図。
【図15】従来技術による半導体レーザバー劈開、チップ劈開工程の説明図。
【図16】従来技術による半導体レーザバー劈開、チップ劈開工程の説明図。
【図17】従来技術による半導体レーザバーの斜視図。
【符号の説明】
1・・・半導体基板、 2・・・活性層、 3・・・p−InPクラッド層、
4・・・p−InGaAsコンタクト層、 5・・・p−InP埋込み層、
6・・・n−InP埋込み層、 7、12・・・SiO2 絶縁膜、
8・・・埋め込み層分離溝用窓、 9・・・素子分離溝用窓、
10・・・埋め込み層分離溝(溝部)、
11・・・素子分離溝(ガイド溝)、 13電流注入用窓、
14・・・p側電極(AuZn合金層)、
15・・・オーバーコートTi/Pt/Au層、
16・・・n側電極(AuGe/Ni/Au層)、 17・・・傷、
18・・・くさび形状の治具、 19・・・半導体レーザバー、
20・・・粘着シート、 21・・・透明フィルム、 22・・・リフター、
23・・・ヒータ、 24・・・LDチップ、 25・・・切り欠き、
26・・・チップキャリア、 27・・・ヒートシンク、
28・・・アノード、 29・・・カソード、 30・・・カソードリード、
31・・・ボンディングワイヤ、 32・・・セラミックベース、
33・・・コードホルダー、 34・・・フォトダイオード、
35・・・ヘッダ、 36・・・リード、 37・・・レンズ、
38・・・レンズホルダー、 39・・・光ファイバー、
40・・・ファイバーコード
Claims (1)
- InP半導体からなる半導体基板主面の表面領域に電流を注入するInGaAs或いはInGaAsPを含む半導体からなる複数のストライプ状の活性層を形成する工程と、
前記半導体基板主面を塩酸系エッチャントにより選択的にウエットエッチングを行って前記活性層間に前記半導体基板主面からの深さdと幅2wの比(d/2w)が1.0以上であるガイド溝を形成し、また前記活性層の両側にあって、隣接する前記ガイド溝の間に1対の溝部を形成する工程と、
前記半導体基板をその前記主面と対向する裏面から治具を押し当て劈開して共振面を形成し、さらに前記ガイド溝をガイドとして前記半導体基板をその主面から劈開し、前記半導体基板を共振面、活性層及びこの活性層の両側に1対の溝部を形成した複数の半導体レーザ素子に分離する工程とを備え、
前記溝部の前記半導体基板主面からの深さDBHと幅WBHの比(DBH/WBH)が前記ガイド溝の深さdと幅2wの比(d/2w)より小さくし(DBH/WBH<d/2w)、前記半導体基板の主面を構成する結晶面が(100)面であり、前記半導体基板の側面を構成する結晶面が(011)面であり、且つ前記ガイド溝の底面を構成する結晶面が(111)面又は(1 /1 /1)面であることを特徴とする半導体レーザ素子の製造方法。
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