JP3717896B2 - 同期制御方法及び変復調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理により変復調を行ってデータ通信する際に利用可能な同期制御方法及び変復調装置に関し、特に情報処理端末と変復調装置との間、又は複数の情報処理端末とマルチキャリア変復調装置との間におけるディジタル信号処理のタイミングずれによるビットスリップを防止する場合に利用される。
【０００２】
【従来の技術】
所定の情報処理端末と変復調装置とを接続してデータ通信を行う場合には、変復調装置におけるディジタル信号処理は、変復調装置の内部で生成された内部クロック又は外部から与えられる特定の基準クロックに追従するタイミングで処理される。
【０００３】
しかし、内部クロックを用いて変復調装置がディジタル信号処理を行う場合には、情報処理端末におけるタイミングを定める基準クロックと変復調装置の内部クロックとの間に周波数偏差が発生する。
この周波数偏差によってディジタル信号処理のタイミングずれが生じ、ビットのずれすなわちビットスリップを引き起こす。そのため、データ欠落やデータ誤り発生の原因となる。
【０００４】
ビットスリップを防止するための同期クロック生成回路については、特許文献１の技術が知られている。
このような従来技術を用いた変調装置は、一般に図９に示すように構成されている。すなわち、情報処理端末から変調装置に入力される入力データ（送信データ）は、同時に情報処理端末から出力されるデータクロックＣＬＫ１に同期してデータバッファに順次に書き込まれる。
【０００５】
変調回路における変調のタイミング及びデータバッファからのデータ読み出しのタイミングを決定する内部クロックＣＬＫ２は、クロック生成回路によって生成される。
ビットスリップの発生を防止するためには、この内部クロックＣＬＫ２の周波数をデータクロックＣＬＫ１と同期させる必要がある。そのため、クロック比較回路が設けられている。
【０００６】
クロック比較回路は、データクロックＣＬＫ１と内部クロックＣＬＫ２とを比較する。制御信号出力回路は、クロック比較回路の比較結果に応じた制御信号を生成する。クロック調整回路は、制御信号出力回路が出力する制御信号に従って内部クロックＣＬＫ２の周波数を調整する。
一方、従来の復調装置は図１０に示すように構成されている。すなわち、変調信号として伝送路から入力される受信データは復調回路でディジタル信号処理によって復調され、復調された受信データはデータバッファを介して情報処理端末に出力される。
【０００７】
復調後の受信データを情報処理端末に出力するタイミングを決定する内部クロックＣＬＫ１は、再生クロック出力回路によって生成される。再生クロック出力回路は、受信した信号に基づいてそのタイミングを表すクロックを再生する。
【特許文献１】
特開平５−３０８３５４号
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の変調装置においては、ビットスリップを防止するために設けられるクロック比較回路の回路規模が大きくなるという問題がある。また、複数の通信チャネルを用いて複数の情報処理端末が同時に通信するためにマルチキャリア信号を扱う変調装置においては、それぞれの情報処理端末から変調装置に入力されるデータクロックが情報処理端末毎に異なるため、接続する情報処理端末の数だけクロック比較回路を設ける必要があり、装置の規模が非常に大きくなる。
【０００９】
また、複数の通信チャネルを用いて複数の情報処理端末が同時に通信するためにマルチキャリア信号を扱う復調装置においては、各々の通信チャネルの受信データ及び再生クロックのタイミングがそれぞれ異なるため、通信チャネル毎に独立した回路やバス配線を設ける必要があり、装置の規模が大きくなり回路や配線の実装も困難であった。
【００１０】
本発明は、マルチキャリア信号を扱う場合であっても回路規模の増大を抑制しかつビットスリップを防止することが可能な同期制御方法及び変復調装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１は、複数の情報処理端末からそれぞれ独立した第１組のクロック信号とともに送出されるデータを入力し、内部で生成された第２組のクロック信号に同期するタイミングで前記データをディジタル信号処理により変調して送信するとともに、前記複数の情報処理端末に対応する複数の通信チャネルを確保するためにマルチキャリア信号を生成する変調装置において、予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生回路と、同時に通信する複数の通信チャネルの変調処理を時分割で行う時分割処理変調回路と、複数の情報処理端末からそれぞれ出力されるデータを処理して前記時分割処理変調回路に与える複数の送信データ処理回路と、前記第２組のクロック信号を生成する複数のクロック生成回路と、前記複数の送信データ処理回路で生成され時分割信号として現れる複数の制御信号に従って、前記複数のクロック生成回路の生成する前記第２組のクロック信号のそれぞれの周波数を自動的に調整する時分割処理クロック調整回路とを設け、前記複数の送信データ処理回路のそれぞれには、前記情報処理端末から出力されるデータを前記第１組のクロック信号に同期して入力し一時的に蓄積するとともに、蓄積されたデータを前記第２組のクロック信号に同期して前記時分割処理変調回路に与えるデータバッファと、前記データバッファに蓄積されているデータの残量もしくはバッファの残量を、前記データバッファ上の読み出し位置を表すリードポインタ値と書き込み位置を表すライトポインタ値との差分により監視するバッファ残量監視回路と、前記バッファ残量監視回路が検出した残量の大きさに応じて前記第２組のクロック信号の周波数を変更するための制御信号を、予め定められたタイムスロット上のタイミングで出力する制御信号出力回路と、を設け、前記複数の情報処理端末から出力される第１組のクロック信号と前記第２組のクロック信号とを系列毎に個別に同期制御することを特徴とする。
【００２０】
請求項１においては、同時に通信を行う複数の通信チャネルのそれぞれについて、ビットスリップの発生を防止することができ、しかも構成の複雑なクロック比較回路を用いる必要がないので復調装置の構成を簡略化できる。
また、生成したタイムスロットに同期して時分割で信号処理を行うので、更なる回路構成の簡略化が可能になる。
【００２１】
請求項２は、請求項１の変調装置において、前記各制御信号出力回路は、予め割り当てられたタイムスロットのタイミングに同期して、クロック周波数の増加，減少，保持の３種類の状態を表す制御信号を出力することを特徴とする。
請求項２においては、系列毎に独立した複数の制御信号を割り当てられたタイムスロットに同期してそれぞれ出力するので、複数の制御信号を伝送するために共通のバス配線を利用することができる。
これにより、配線数が減り装置構成の簡略化が可能になる。
【００２２】
請求項３は、請求項１の変調装置において、前記時分割処理クロック調整回路は、予め定められたタイムスロットのタイミングに従って、複数の通信チャネルのそれぞれに対応する複数の制御信号を前記複数の制御信号出力回路からそれぞれ取得し、前記第２組のクロック信号の周波数を通信チャネル毎に時分割処理で調整することを特徴とする。
【００２３】
請求項３においては、時分割処理クロック調整回路が時分割処理によって複数の通信チャネルの処理を行うので、複数のクロック調整回路を設ける必要がなく、装置構成の簡略化が可能になる。
請求項４は、ディジタル信号処理により変調されマルチキャリア信号として到来する複数通信チャネルの受信信号を、通信チャネル毎に復調し、復調された複数チャネルのデータを宛先の情報処理端末にそれぞれ出力する復調装置において、受信した複数通信チャネルの信号を時分割処理によりチャネル毎に復調する時分割処理復調回路と、前記時分割処理復調回路が復調した受信データを通信チャネル毎に処理して宛先の複数の情報処理端末にそれぞれ出力する複数の受信データ処理回路とを設け、前記複数の受信データ処理回路のそれぞれには、各通信チャネルを用いて通信する前記各情報処理端末に対するデータ出力タイミングを表す第１組のクロック信号を生成するクロック生成回路と、各通信チャネルの復調処理のタイミングを表す第２組のクロック信号に同期して受信データを取り込み一時的に蓄積し、蓄積された受信データを前記クロック生成回路が出力する前記第１組のクロック信号に同期して前記情報処理端末に出力するデータバッファと、前記データバッファに蓄積されているデータの残量もしくはバッファの残量を、前記データバッファ上の読み出し位置を表すリードポインタ値と書き込み位置を表すライトポインタ値との差分により監視するバッファ残量監視回路と、前記バッファ残量監視回路が検出した残量の大きさに応じて前記第１組のクロック信号の周波数を変更するための制御信号を出力する制御信号出力回路と、前記クロック生成回路が生成する前記第１組のクロック信号の周波数を前記制御信号に従って調整するクロック調整回路とを設けたことを特徴とする。
【００２４】
請求項４においては、同時に通信を行う複数の通信チャネルのそれぞれについて、ビットスリップの発生を防止することができ、生成したタイムスロットに同期して時分割で信号処理を行うので、回路構成の簡略化が可能になる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
本発明の同期制御方法及び変復調装置の１つの実施の形態について、図１〜図３及び図７を参照して説明する。この形態は請求項１〜請求項４に相当する。
【００２６】
図１はこの形態の変調装置の構成を示すブロック図である。図２はこの形態の復調装置の構成を示すブロック図である。図３は通信システムの構成例を示すブロック図である。図７は制御信号の例を示すタイムチャートである。
この形態では、請求項３の情報処理端末，データバッファ，バッファ残量監視回路，制御信号出力回路，クロック生成回路及びクロック調整回路は、それぞれ情報処理端末１１，データバッファ３１，バッファ残量監視回路３３，制御信号出力回路３４，クロック生成回路３６及びクロック調整回路３５に対応する。
【００２７】
また、請求項４のデータバッファ，情報処理端末，バッファ残量監視回路，制御信号出力回路，クロック生成回路及びクロック調整回路は、それぞれデータバッファ４２，情報処理端末２３，バッファ残量監視回路４４，制御信号出力回路４５，クロック生成回路４７及びクロック調整回路４６に対応する。
この形態では、図３に示すような通信システムに本発明を適用する場合を想定している。すなわち、データ送信側１０からデータ受信側２０に向けて通信網２５を介してデータを送信する。
【００２８】
データ送信側１０には情報処理端末１１，変調装置１２及び送信設備１３が設けてあり、データ受信側２０には受信設備２１，復調装置２２及び情報処理端末２３が設けてある。
変調装置１２は、情報処理端末１１が出力するデータをディジタル信号処理によって変調する。変調装置１２によって変調された送信データは送信設備１３を介して通信網２５に送出される。
【００２９】
データ送信側１０から送出された送信データは、通信網２５を介して受信設備２１に入力される。受信設備２１に入力された受信データは復調装置２２に入力され、ディジタル信号処理によって復調される。復調装置２２で復調された受信データは情報処理端末２３に出力される。
変調装置１２は図１に示すように構成され、復調装置２２は図２に示すように構成されている。
【００３０】
データ送信側１０の情報処理端末１１は送信対象のデータとともにそのタイミングを表すクロック信号ＣＬＫ１を出力する。変調装置１２の入力には、情報処理端末１１の出力が、入力データ（ＣＬＫ１）及びクロック信号ＣＬＫ１として現れる。すなわち、入力データ（ＣＬＫ１）はクロック信号ＣＬＫ１のタイミングに同期している。
【００３１】
入力データ（ＣＬＫ１）はクロック信号ＣＬＫ１のタイミングに同期してデータバッファ３１に順次書き込まれ、このデータはデータバッファ３１の内部で一時的に蓄積される。
データバッファ３１に蓄積されたデータは、変調クロック信号ＣＬＫ２のタイミングに同期してデータバッファ３１から順次に読み出され、送信データ（ＣＬＫ２）として変調回路３２の入力に印加される。
【００３２】
変調回路３２は、入力される送信データ（ＣＬＫ２）を変調クロック信号ＣＬＫ２のタイミングに同期してディジタル信号処理により変調する。変調回路３２から出力される送信データ（変調信号）は、送信設備１３を介して通信網２５に送出される。
ところで、変調クロック信号ＣＬＫ２はクロック生成回路３６によって生成される。しかし、クロック信号ＣＬＫ１の周波数と変調クロック信号ＣＬＫ２の周波数との間にずれがある場合には、変調回路３２におけるディジタル信号処理のタイミングずれによりビットスリップが発生する。
【００３３】
このビットスリップを防止するためには、変調クロック信号ＣＬＫ２をクロック信号ＣＬＫ１に同期させる必要がある。この同期を実現するために、変調装置１２にはバッファ残量監視回路３３，制御信号出力回路３４及びクロック調整回路３５が設けてある。
バッファ残量監視回路３３は、データバッファ３１に蓄積されているデータの残量もしくはバッファの残量を監視する。実際には、データバッファ３１上の読み出し位置を表すリードポインタＲＰとデータバッファ３１上の書き込み位置を表すライトポインタＷＰとを監視し、リードポインタＲＰの値の更新時に両者の差分Ｘ（Ｘ＝ＲＰ−ＷＰ）を残量として検出する。
【００３４】
制御信号出力回路３４は、バッファ残量監視回路３３が検出した残量（Ｘ）に基づいて、変調クロック信号ＣＬＫ２の周波数を変えるための制御信号を生成する。実際には、残量（Ｘ）に応じて図７に示すような３種類の状態（上げ，保持，下げ）の何れかを表す３値の信号を出力する。
例えば、予め定めた基準値（Ｘ０）及び閾値（ｘ１）を用いて（Ｘ−Ｘ０≧＋ｘ１）になった場合には、データバッファ３１の出力側の速度（ＣＬＫ２）を下げて入力側の速度（ＣＬＫ１）に近づけるために（下げ）信号を制御信号として出力し、（Ｘ−Ｘ０≦−ｘ１）になった場合には、データバッファ３１の出力側の速度（ＣＬＫ２）を上げて入力側の速度（ＣＬＫ１）に近づけるために（上げ）信号を制御信号として出力し、それ以外の場合には（保持）信号を制御信号として出力する。
【００３５】
クロック調整回路３５は、制御信号出力回路３４が出力する制御信号に従って、クロック生成回路３６を制御し、変調クロック信号ＣＬＫ２の周波数の微調整を行う。例えば、制御信号として（下げ）信号が入力された場合には一定期間に渡って変調クロック信号ＣＬＫ２の周波数を下げるように制御し、（上げ）信号が入力された場合には一定期間に渡って変調クロック信号ＣＬＫ２の周波数を上げるように制御し、（保持）信号が入力された場合には周波数を固定する。
【００３６】
このような制御によって、クロック生成回路３６が生成する変調クロック信号ＣＬＫ２はクロック信号ＣＬＫ１のタイミングに同期するように自動的に調整される。従って、ビットスリップの発生が防止される。
一方、復調装置２２は図２に示すように復調回路４１，データバッファ４２，クロック生成回路４３，バッファ残量監視回路４４，制御信号出力回路４５，クロック調整回路４６及びクロック生成回路４７を備えている。
【００３７】
変調信号として通信網２５から入力される受信データは、復調回路４１でディジタル信号処理によってクロック信号ＣＬＫ１に同期するタイミングで復調される。復調回路４１で復調された受信データ（ＣＬＫ１）は、データバッファ４２に書き込まれて一時的に蓄積された後、クロック信号ＣＬＫ２に同期して読み出され、出力データ（ＣＬＫ２）として送出される。この出力データ（ＣＬＫ２）及びクロック信号ＣＬＫ２が情報処理端末２３に入力される。
【００３８】
復調回路４１におけるディジタル信号処理のタイミングを決定するクロック信号ＣＬＫ１は、クロック生成回路４３によって生成される。このクロック信号ＣＬＫ１の周波数は、データ送信側１０とデータ受信側２０との間の通信によって予め決定され、クロック生成回路４３に割り当てられる。従って、クロック信号ＣＬＫ１の周波数は一定である。
【００３９】
一方、受信データを情報処理端末２３に送出するタイミングを決定するクロック信号ＣＬＫ２は、クロック生成回路４７によって生成される。
ところで、２つのクロック信号ＣＬＫ１，ＣＬＫ２の周波数に違いがある場合には、ビットスリップが発生する可能性がある。そこで、クロック信号ＣＬＫ２をクロック信号ＣＬＫ１に同期させるために、バッファ残量監視回路４４，制御信号出力回路４５及びクロック調整回路４６が設けてある。
【００４０】
バッファ残量監視回路４４は、前述のバッファ残量監視回路３３と同様に、データバッファ４２におけるデータの残量もしくはバッファの残量を監視する。実際には、データバッファ４２上の読み出し位置を表すリードポインタＲＰとデータバッファ４２上の書き込み位置を表すライトポインタＷＰとを監視し、リードポインタＲＰの値の更新時に両者の差分Ｘ（Ｘ＝ＲＰ−ＷＰ）を残量として検出する。
【００４１】
制御信号出力回路４５は、バッファ残量監視回路４４が検出した残量（Ｘ）に基づいて、クロック信号ＣＬＫ２の周波数を変えるための制御信号を生成する。実際には、残量（Ｘ）に応じて図７に示すような３種類の状態（上げ，保持，下げ）の何れかを表す３値の信号を出力する。
クロック調整回路４６は、制御信号出力回路４５が出力する制御信号に従って、クロック生成回路４７を制御し、クロック信号ＣＬＫ２の周波数の微調整を行う。例えば、制御信号として（下げ）信号が入力された場合には一定期間に渡ってクロック信号ＣＬＫ２の周波数を下げるように制御し、（上げ）信号が入力された場合には一定期間に渡ってクロック信号ＣＬＫ２の周波数を上げるように制御し、（保持）信号が入力された場合には周波数を固定する。
【００４２】
このような制御により、クロック生成回路４７が生成するクロック信号ＣＬＫ２はクロック信号ＣＬＫ１に同期する。このクロック信号ＣＬＫ２は、データバッファ４２及び情報処理端末２３に印加される。
（第２の実施の形態）
本発明の同期制御方法及び変復調装置の１つの実施の形態について、図４〜図６及び図８を参照して説明する。この形態は請求項５〜請求項８に相当する。
【００４３】
図４はこの形態の変調装置の構成を示すブロック図である。図５はこの形態の復調装置の構成を示すブロック図である。図６は通信システムの構成例を示すブロック図である。図８は制御信号の例を示すタイムチャートである。
この形態は第１の実施の形態の変形例であり、クロック信号のタイミングを同期させるための基本的な動作は第１の実施の形態と同様である。同じ部分については以下の説明を省略する。
【００４４】
この形態では、請求項５の情報処理端末，タイムスロット発生回路，時分割処理変調回路，送信データ処理回路，クロック生成回路，時分割処理クロック調整回路，データバッファ，バッファ残量監視回路及び制御信号出力回路は、それぞれ情報処理端末５５，タイムスロット発生回路６２，時分割処理変調回路６４，データ処理部６３，クロック生成回路６５，時分割処理クロック調整回路６６，データバッファ６７，バッファ残量監視回路６８及び制御信号出力回路６９に対応する。
【００４５】
また、請求項８の情報処理端末，時分割処理復調回路，受信データ処理回路，クロック生成回路，データバッファ，バッファ残量監視回路，制御信号出力回路及びクロック調整回路は、それぞれ情報処理端末５５，時分割処理復調回路７１，データ処理部７４，クロック生成回路７９，データバッファ７５，バッファ残量監視回路７６，制御信号出力回路７７及びクロック調整回路７８に対応する。
【００４６】
この形態では、図６に示すような通信システムに本発明を適用する場合を想定している。すなわち、複数の情報処理端末５５(1)，５５(2)，５５(3)は、通信局５１及び通信網２５を介して各通信局５２に接続された情報処理端末５８(1)，５８(2)，５８(3)との間で通信する。
また、通信局５１は複数の情報処理端末５５(1)，５５(2)，５５(3)がそれぞれ通信に利用する独立した複数の通信チャネルを確保するためにマルチキャリア信号を扱う。
【００４７】
通信局５１には送受信設備５３及び変復調装置５４が設けてある。また、各通信局５２(1)，５２(2)，５２(3)にはそれぞれ送受信設備５６及び変復調装置５７が設けてある。
情報処理端末５５(1)が送信するデータは、変復調装置５４で変調され、送受信設備５３を介して通信網２５に送出され、宛先の情報処理端末５８が接続された通信局５２の送受信設備５６で受信され、変復調装置５７で復調されて情報処理端末５８に入力される。情報処理端末５５(2)，５５(3)についても同様である。
【００４８】
また、各情報処理端末５８(1)，５８(2)，５８(3)が送信するデータは、変復調装置５７で変調され、送受信設備５６を介して通信網２５に送出され、通信局５１の送受信設備５３で受信され、変復調装置５４で復調された後、宛先の情報処理端末５５に入力される。
【００４９】
通信局５１の変復調装置５４は、変調装置と復調装置とで構成されているが、複数の情報処理端末５５の通信をマルチキャリア信号として同時に処理するために、図４に示すマルチキャリア変調装置６０と図５に示すマルチキャリア復調装置７０とを備えている。
図４に示すマルチキャリア変調装置６０は、変調部６１，タイムスロット発生回路６２及び複数のデータ処理部６３(1)，６３(2)，６３(3)，・・・で構成されている。なお、図４には３つのデータ処理部６３だけ示されているが必要に応じてデータ処理部６３の数を増やすことができる。
【００５０】
また、変調部６１には時分割処理変調回路６４，クロック生成回路６５及び時分割処理クロック調整回路６６が備わっており、各データ処理部６３にはデータバッファ６７，バッファ残量監視回路６８及び制御信号出力回路６９が備わっている。
また、変調部６１，タイムスロット発生回路６２及び複数のデータ処理部６３(1)，６３(2)，６３(3)，・・・は、データバスＢ１，タイムスロットバスＢ２及び制御バスＢ３を介して接続されている。
【００５１】
データ送信のために各情報処理端末５５(1)，５５(2)，５５(3)から送出される信号は、クロック信号ＣＬＫ１−ｎ（ｎ：１，２，３，・・・）及びそれに同期した入力データ（ＣＬＫ１−ｎ）としてマルチキャリア変調装置６０の各データ処理部６３に入力される。
入力データ（ＣＬＫ１−ｎ）は、クロック信号ＣＬＫ１−ｎに同期するタイミングで順次にデータバッファ６７に書き込まれ一時的に蓄積される。また、データバッファ６７に蓄積されたデータは変調クロック信号ＣＬＫ２−ｎに同期してデータバッファ６７から読み出され、データバスＢ１を介して時分割処理変調回路６４に入力され、時分割処理変調回路６４の内部で変調クロック信号ＣＬＫ２−ｎに同期するタイミングでディジタル信号処理によって変調される。時分割処理変調回路６４によって変調された信号は送信データとして変調部６１から出力される。
【００５２】
タイムスロット発生回路６２は、通信チャネル及び各バス（Ｂ１，Ｂ２，Ｂ３）を時分割で使用するために、通信チャネル毎のタイミングを表すタイムスロットの信号を発生する。
タイムスロット発生回路６２が出力するタイムスロットの信号は、タイムスロットバスＢ２を介して各データ処理部６３及び変調部６１に印可される。
【００５３】
各データバッファ６７から読み出されるデータは、対応するチャネルのタイムスロットのタイミングでデータバスＢ１を経由して時分割処理変調回路６４に入力される。
各チャネルの変調クロック信号ＣＬＫ２−ｎは、それぞれクロック生成回路６５で独立して生成される。クロック生成回路６５が生成した各チャネルの変調クロック信号ＣＬＫ２−ｎは、時分割処理変調回路６４に印可されるとともに、タイムスロットバスＢ２を経由して各データ処理部６３に印可される。
【００５４】
各データ処理部６３に入力される変調クロック信号ＣＬＫ２−ｎは、タイムスロット発生回路６２から出力される各タイムスロット上に、不連続なパルスとして現れる。
時分割処理変調回路６４は、各変調クロック信号ＣＬＫ２−ｎ及びタイムスロットに同期して、複数の通信チャネルに関する送信データの変調処理を時分割で順次に実行する。
【００５５】
ところで、第１の実施の形態と同様に各クロック信号ＣＬＫ１−ｎの周波数と各変調クロック信号ＣＬＫ２−ｎの周波数とがずれていると、ビットスリップが発生する可能性がある。
そこで、クロック生成回路６５の生成する各変調クロック信号ＣＬＫ２−ｎが各クロック信号ＣＬＫ１−ｎに同期するように制御する必要がある。そのために、各データ処理部６３にはバッファ残量監視回路６８及び制御信号出力回路６９を設けてあり、変調部６１には時分割処理クロック調整回路６６を設けてある。
【００５６】
バッファ残量監視回路６８は、データバッファ６７における蓄積されたデータの残量もしくはバッファの残量を監視する。制御信号出力回路６９は、対応するチャネルの変調クロック信号ＣＬＫ２−ｎの周波数を制御するために、バッファ残量監視回路６８が検出した残量の増減に応じた制御信号を生成する。
各チャネルの制御信号出力回路６９が出力する制御信号は、チャネル毎に割り当てられたタイムスロットに同期したタイミングで、制御バスＢ３を経由して時分割処理クロック調整回路６６に入力される。
【００５７】
図８の例では、各チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，・・・に対応するタイムスロットで、それぞれ「００」，「０１」，「００」，「１０」，「００」，・・・の値の２ビットの制御信号が現れている。「０１」の値の制御信号は変調クロック信号ＣＬＫ２−ｎの周波数を上げることを表し、「１０」の値の制御信号は変調クロック信号ＣＬＫ２−ｎの周波数を下げることを表し、「００」の値の制御信号は変調クロック信号ＣＬＫ２−ｎの周波数を維持することを表す。
【００５８】
つまり、図８の例では変調クロック信号ＣＬＫ２−１の周波数は維持し、変調クロック信号ＣＬＫ２−２の周波数は上げ、変調クロック信号ＣＬＫ２−３の周波数は維持し、変調クロック信号ＣＬＫ２−４の周波数は下げ、変調クロック信号ＣＬＫ２−５の周波数は維持することを示している。
時分割処理クロック調整回路６６は、各タイムスロットのタイミングに同期して、制御バスＢ３から各チャネルの制御信号を取り込み、その制御信号に従って各チャネルの変調クロック信号ＣＬＫ２−ｎの周波数を独立して微調整するように時分割処理によりクロック生成回路６５を制御する。
【００５９】
このような動作を行うので、通信を行う全てのチャネルについて、各変調クロック信号ＣＬＫ２−ｎを各クロック信号ＣＬＫ１−ｎに同期させることができ、ディジタル信号処理のタイミングずれに起因するビットスリップの発生を防止できる。
一方、図５に示すマルチキャリア復調装置７０は、時分割処理復調回路７１，クロック生成回路７２，タイムスロット発生回路７３及び複数のデータ処理部７４(1)，７４(2)，７４(3)，・・・で構成されている。なお、図５には３つのデータ処理部７４だけ示されているが必要に応じてデータ処理部７４の数を増やすことができる。
【００６０】
また、各データ処理部７４にはデータバッファ７５，バッファ残量監視回路７６，制御信号出力回路７７，クロック調整回路７８及びクロック生成回路７９が備わっている。
また、時分割処理復調回路７１，タイムスロット発生回路７３及び複数のデータ処理部７４(1)，７４(2)，７４(3)，・・・は、データバスＢ４及びタイムスロットバスＢ５を介して接続されている。
【００６１】
複数の情報処理端末５５(1)，５５(2)，５５(3)，・・・が変復調装置５４を介して同時に通信するために、通信網２５及び送受信設備５３を経由してマルチキャリア復調装置７０に入力される受信データは、マルチキャリア変調信号として現れる。すなわち、複数の通信チャネルの受信信号が互いに周波数の異なるキャリアに重畳した形で現れる。
【００６２】
クロック生成回路７２は、各通信チャネルの受信データのタイミングを表す復調クロック信号ＣＬＫ１−１，ＣＬＫ１−２，ＣＬＫ１−３，・・・を生成する。各復調クロック信号ＣＬＫ１−ｎ（ｎ：１，２，３，・・・）の周波数は事前に決定される。
時分割処理復調回路７１は、マルチキャリア変調信号として入力される受信データを時分割のディジタル信号処理によってチャネル毎に順次に処理し、クロック生成回路７２から入力される各復調クロック信号ＣＬＫ１−ｎに同期して復調する。
【００６３】
タイムスロット発生回路７３は、各通信チャネルのタイミングを表すタイムスロット信号を生成する。
時分割処理復調回路７１でチャネル毎に復調された受信データは、時分割多重信号として、データバスＢ４を経由して各データ処理部７４のデータバッファ７５に印可される。
【００６４】
各データ処理部７４は、対応するチャネルに割り当てられたタイムスロットのタイミングで、データバスＢ４から受信データを取り込み、その受信データを対応する復調クロック信号ＣＬＫ１−ｎに同期してデータバッファ７５に順次に書き込む。
データバッファ７５に一時的に蓄積された受信データは、クロック生成回路７９の生成するクロック信号ＣＬＫ２−ｎに同期してデータバッファ７５から読み出され、対応する情報処理端末５５に向けて出力される。また、クロック信号ＣＬＫ２−ｎは受信データとともに情報処理端末５５に印可される。
【００６５】
このマルチキャリア復調装置７０においては、ビットスリップの発生を防止するために、各クロック生成回路７９の生成するクロック信号ＣＬＫ２−ｎの周波数が、クロック生成回路７２の生成する復調クロック信号ＣＬＫ１−ｎと同期するように制御する。
そのために、各データ処理部７４にはバッファ残量監視回路７６，制御信号出力回路７７及びクロック調整回路７８を設けてある。
【００６６】
各バッファ残量監視回路７６は、データバッファ７５に蓄積されているデータの残量もしくはバッファの残量を監視する。制御信号出力回路７７は、バッファ残量監視回路７６が検出した残量の増減に応じて、クロック信号ＣＬＫ２−ｎの周波数を調整するための制御信号を生成する。クロック調整回路７８は、制御信号出力回路７７から出力される制御信号に従って、クロック信号ＣＬＫ２−ｎの周波数の微調整を行う。
【００６７】
このような動作を行うので、通信を行う全てのチャネルについて、各クロック信号ＣＬＫ２−ｎを各復調クロック信号ＣＬＫ１−ｎに同期させることができ、ディジタル信号処理のタイミングずれに起因するビットスリップの発生を防止できる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば内部基準クロックにより変調クロックを生成してディジタル変調処理やディジタル復調処理を行う場合に、クロック比較回路やクロック再生回路を用いることなしにクロックの同期を実現し、ビットスリップを防止できるので、回路の構成を簡略化できる。
【００６９】
また、互いに独立したクロック信号を扱う複数の情報処理端末と接続して複数の通信をマルチキャリア信号により処理する場合には、時分割処理によりクロックの同期を実現するので、回路の構成を簡略化するとともに、消費電力を抑えた回路構成が実現できる。
従って、例えば数十回線を同時に処理するようなマルチキャリア変調装置やマルチキャリア復調装置、あるいはマルチキャリア変復調装置において特に大きな効果が得られる。
【図面の簡単な説明】
【図１】第１の実施の形態の変調装置の構成を示すブロック図である。
【図２】第１の実施の形態の復調装置の構成を示すブロック図である。
【図３】通信システムの構成例を示すブロック図である。
【図４】第２の実施の形態の変調装置の構成を示すブロック図である。
【図５】第２の実施の形態の復調装置の構成を示すブロック図である。
【図６】通信システムの構成例を示すブロック図である。
【図７】制御信号の例を示すタイムチャートである。
【図８】制御信号の例を示すタイムチャートである。
【図９】従来の変調装置の構成を示すブロック図である。
【図１０】従来の復調装置の構成を示すブロック図である。
【符号の説明】
１０ データ送信側
１１ 情報処理端末
１２ 変調装置
１３ 送信設備
２０ データ受信側
２１ 受信設備
２２ 復調装置
２３ 情報処理端末
２５ 通信網
３１ データバッファ
３２ 変調回路
３３ バッファ残量監視回路
３４ 制御信号出力回路
３５ クロック調整回路
３６ クロック生成回路
４１ 復調回路
４２ データバッファ
４３ クロック生成回路
４４ バッファ残量監視回路
４５ 制御信号出力回路
４６ クロック調整回路
４７ クロック生成回路
５１，５２ 通信局
５３ 送受信設備
５４ 変復調装置
５５ 情報処理端末
５６ 送受信設備
５７ 変復調装置
５８ 情報処理端末
６０ マルチキャリア変調装置
６１ 変調部
６２ タイムスロット発生回路
６３ データ処理部
６４ 時分割処理変調回路
６５ クロック生成回路
６６ 時分割処理クロック調整回路
６７ データバッファ
６８ バッファ残量監視回路
６９ 制御信号出力回路
７０ マルチキャリア復調装置
７１ 時分割処理復調回路
７２ クロック生成回路
７３ タイムスロット発生回路
７４ データ処理部
７５ データバッファ
７６ バッファ残量監視回路
７７ 制御信号出力回路
７８ クロック調整回路
７９ クロック生成回路
【発明の属する技術分野】
本発明は、ディジタル信号処理により変復調を行ってデータ通信する際に利用可能な同期制御方法及び変復調装置に関し、特に情報処理端末と変復調装置との間、又は複数の情報処理端末とマルチキャリア変復調装置との間におけるディジタル信号処理のタイミングずれによるビットスリップを防止する場合に利用される。
【０００２】
【従来の技術】
所定の情報処理端末と変復調装置とを接続してデータ通信を行う場合には、変復調装置におけるディジタル信号処理は、変復調装置の内部で生成された内部クロック又は外部から与えられる特定の基準クロックに追従するタイミングで処理される。
【０００３】
しかし、内部クロックを用いて変復調装置がディジタル信号処理を行う場合には、情報処理端末におけるタイミングを定める基準クロックと変復調装置の内部クロックとの間に周波数偏差が発生する。
この周波数偏差によってディジタル信号処理のタイミングずれが生じ、ビットのずれすなわちビットスリップを引き起こす。そのため、データ欠落やデータ誤り発生の原因となる。
【０００４】
ビットスリップを防止するための同期クロック生成回路については、特許文献１の技術が知られている。
このような従来技術を用いた変調装置は、一般に図９に示すように構成されている。すなわち、情報処理端末から変調装置に入力される入力データ（送信データ）は、同時に情報処理端末から出力されるデータクロックＣＬＫ１に同期してデータバッファに順次に書き込まれる。
【０００５】
変調回路における変調のタイミング及びデータバッファからのデータ読み出しのタイミングを決定する内部クロックＣＬＫ２は、クロック生成回路によって生成される。
ビットスリップの発生を防止するためには、この内部クロックＣＬＫ２の周波数をデータクロックＣＬＫ１と同期させる必要がある。そのため、クロック比較回路が設けられている。
【０００６】
クロック比較回路は、データクロックＣＬＫ１と内部クロックＣＬＫ２とを比較する。制御信号出力回路は、クロック比較回路の比較結果に応じた制御信号を生成する。クロック調整回路は、制御信号出力回路が出力する制御信号に従って内部クロックＣＬＫ２の周波数を調整する。
一方、従来の復調装置は図１０に示すように構成されている。すなわち、変調信号として伝送路から入力される受信データは復調回路でディジタル信号処理によって復調され、復調された受信データはデータバッファを介して情報処理端末に出力される。
【０００７】
復調後の受信データを情報処理端末に出力するタイミングを決定する内部クロックＣＬＫ１は、再生クロック出力回路によって生成される。再生クロック出力回路は、受信した信号に基づいてそのタイミングを表すクロックを再生する。
【特許文献１】
特開平５−３０８３５４号
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の変調装置においては、ビットスリップを防止するために設けられるクロック比較回路の回路規模が大きくなるという問題がある。また、複数の通信チャネルを用いて複数の情報処理端末が同時に通信するためにマルチキャリア信号を扱う変調装置においては、それぞれの情報処理端末から変調装置に入力されるデータクロックが情報処理端末毎に異なるため、接続する情報処理端末の数だけクロック比較回路を設ける必要があり、装置の規模が非常に大きくなる。
【０００９】
また、複数の通信チャネルを用いて複数の情報処理端末が同時に通信するためにマルチキャリア信号を扱う復調装置においては、各々の通信チャネルの受信データ及び再生クロックのタイミングがそれぞれ異なるため、通信チャネル毎に独立した回路やバス配線を設ける必要があり、装置の規模が大きくなり回路や配線の実装も困難であった。
【００１０】
本発明は、マルチキャリア信号を扱う場合であっても回路規模の増大を抑制しかつビットスリップを防止することが可能な同期制御方法及び変復調装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１は、複数の情報処理端末からそれぞれ独立した第１組のクロック信号とともに送出されるデータを入力し、内部で生成された第２組のクロック信号に同期するタイミングで前記データをディジタル信号処理により変調して送信するとともに、前記複数の情報処理端末に対応する複数の通信チャネルを確保するためにマルチキャリア信号を生成する変調装置において、予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生回路と、同時に通信する複数の通信チャネルの変調処理を時分割で行う時分割処理変調回路と、複数の情報処理端末からそれぞれ出力されるデータを処理して前記時分割処理変調回路に与える複数の送信データ処理回路と、前記第２組のクロック信号を生成する複数のクロック生成回路と、前記複数の送信データ処理回路で生成され時分割信号として現れる複数の制御信号に従って、前記複数のクロック生成回路の生成する前記第２組のクロック信号のそれぞれの周波数を自動的に調整する時分割処理クロック調整回路とを設け、前記複数の送信データ処理回路のそれぞれには、前記情報処理端末から出力されるデータを前記第１組のクロック信号に同期して入力し一時的に蓄積するとともに、蓄積されたデータを前記第２組のクロック信号に同期して前記時分割処理変調回路に与えるデータバッファと、前記データバッファに蓄積されているデータの残量もしくはバッファの残量を、前記データバッファ上の読み出し位置を表すリードポインタ値と書き込み位置を表すライトポインタ値との差分により監視するバッファ残量監視回路と、前記バッファ残量監視回路が検出した残量の大きさに応じて前記第２組のクロック信号の周波数を変更するための制御信号を、予め定められたタイムスロット上のタイミングで出力する制御信号出力回路と、を設け、前記複数の情報処理端末から出力される第１組のクロック信号と前記第２組のクロック信号とを系列毎に個別に同期制御することを特徴とする。
【００２０】
請求項１においては、同時に通信を行う複数の通信チャネルのそれぞれについて、ビットスリップの発生を防止することができ、しかも構成の複雑なクロック比較回路を用いる必要がないので復調装置の構成を簡略化できる。
また、生成したタイムスロットに同期して時分割で信号処理を行うので、更なる回路構成の簡略化が可能になる。
【００２１】
請求項２は、請求項１の変調装置において、前記各制御信号出力回路は、予め割り当てられたタイムスロットのタイミングに同期して、クロック周波数の増加，減少，保持の３種類の状態を表す制御信号を出力することを特徴とする。
請求項２においては、系列毎に独立した複数の制御信号を割り当てられたタイムスロットに同期してそれぞれ出力するので、複数の制御信号を伝送するために共通のバス配線を利用することができる。
これにより、配線数が減り装置構成の簡略化が可能になる。
【００２２】
請求項３は、請求項１の変調装置において、前記時分割処理クロック調整回路は、予め定められたタイムスロットのタイミングに従って、複数の通信チャネルのそれぞれに対応する複数の制御信号を前記複数の制御信号出力回路からそれぞれ取得し、前記第２組のクロック信号の周波数を通信チャネル毎に時分割処理で調整することを特徴とする。
【００２３】
請求項３においては、時分割処理クロック調整回路が時分割処理によって複数の通信チャネルの処理を行うので、複数のクロック調整回路を設ける必要がなく、装置構成の簡略化が可能になる。
請求項４は、ディジタル信号処理により変調されマルチキャリア信号として到来する複数通信チャネルの受信信号を、通信チャネル毎に復調し、復調された複数チャネルのデータを宛先の情報処理端末にそれぞれ出力する復調装置において、受信した複数通信チャネルの信号を時分割処理によりチャネル毎に復調する時分割処理復調回路と、前記時分割処理復調回路が復調した受信データを通信チャネル毎に処理して宛先の複数の情報処理端末にそれぞれ出力する複数の受信データ処理回路とを設け、前記複数の受信データ処理回路のそれぞれには、各通信チャネルを用いて通信する前記各情報処理端末に対するデータ出力タイミングを表す第１組のクロック信号を生成するクロック生成回路と、各通信チャネルの復調処理のタイミングを表す第２組のクロック信号に同期して受信データを取り込み一時的に蓄積し、蓄積された受信データを前記クロック生成回路が出力する前記第１組のクロック信号に同期して前記情報処理端末に出力するデータバッファと、前記データバッファに蓄積されているデータの残量もしくはバッファの残量を、前記データバッファ上の読み出し位置を表すリードポインタ値と書き込み位置を表すライトポインタ値との差分により監視するバッファ残量監視回路と、前記バッファ残量監視回路が検出した残量の大きさに応じて前記第１組のクロック信号の周波数を変更するための制御信号を出力する制御信号出力回路と、前記クロック生成回路が生成する前記第１組のクロック信号の周波数を前記制御信号に従って調整するクロック調整回路とを設けたことを特徴とする。
【００２４】
請求項４においては、同時に通信を行う複数の通信チャネルのそれぞれについて、ビットスリップの発生を防止することができ、生成したタイムスロットに同期して時分割で信号処理を行うので、回路構成の簡略化が可能になる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
本発明の同期制御方法及び変復調装置の１つの実施の形態について、図１〜図３及び図７を参照して説明する。この形態は請求項１〜請求項４に相当する。
【００２６】
図１はこの形態の変調装置の構成を示すブロック図である。図２はこの形態の復調装置の構成を示すブロック図である。図３は通信システムの構成例を示すブロック図である。図７は制御信号の例を示すタイムチャートである。
この形態では、請求項３の情報処理端末，データバッファ，バッファ残量監視回路，制御信号出力回路，クロック生成回路及びクロック調整回路は、それぞれ情報処理端末１１，データバッファ３１，バッファ残量監視回路３３，制御信号出力回路３４，クロック生成回路３６及びクロック調整回路３５に対応する。
【００２７】
また、請求項４のデータバッファ，情報処理端末，バッファ残量監視回路，制御信号出力回路，クロック生成回路及びクロック調整回路は、それぞれデータバッファ４２，情報処理端末２３，バッファ残量監視回路４４，制御信号出力回路４５，クロック生成回路４７及びクロック調整回路４６に対応する。
この形態では、図３に示すような通信システムに本発明を適用する場合を想定している。すなわち、データ送信側１０からデータ受信側２０に向けて通信網２５を介してデータを送信する。
【００２８】
データ送信側１０には情報処理端末１１，変調装置１２及び送信設備１３が設けてあり、データ受信側２０には受信設備２１，復調装置２２及び情報処理端末２３が設けてある。
変調装置１２は、情報処理端末１１が出力するデータをディジタル信号処理によって変調する。変調装置１２によって変調された送信データは送信設備１３を介して通信網２５に送出される。
【００２９】
データ送信側１０から送出された送信データは、通信網２５を介して受信設備２１に入力される。受信設備２１に入力された受信データは復調装置２２に入力され、ディジタル信号処理によって復調される。復調装置２２で復調された受信データは情報処理端末２３に出力される。
変調装置１２は図１に示すように構成され、復調装置２２は図２に示すように構成されている。
【００３０】
データ送信側１０の情報処理端末１１は送信対象のデータとともにそのタイミングを表すクロック信号ＣＬＫ１を出力する。変調装置１２の入力には、情報処理端末１１の出力が、入力データ（ＣＬＫ１）及びクロック信号ＣＬＫ１として現れる。すなわち、入力データ（ＣＬＫ１）はクロック信号ＣＬＫ１のタイミングに同期している。
【００３１】
入力データ（ＣＬＫ１）はクロック信号ＣＬＫ１のタイミングに同期してデータバッファ３１に順次書き込まれ、このデータはデータバッファ３１の内部で一時的に蓄積される。
データバッファ３１に蓄積されたデータは、変調クロック信号ＣＬＫ２のタイミングに同期してデータバッファ３１から順次に読み出され、送信データ（ＣＬＫ２）として変調回路３２の入力に印加される。
【００３２】
変調回路３２は、入力される送信データ（ＣＬＫ２）を変調クロック信号ＣＬＫ２のタイミングに同期してディジタル信号処理により変調する。変調回路３２から出力される送信データ（変調信号）は、送信設備１３を介して通信網２５に送出される。
ところで、変調クロック信号ＣＬＫ２はクロック生成回路３６によって生成される。しかし、クロック信号ＣＬＫ１の周波数と変調クロック信号ＣＬＫ２の周波数との間にずれがある場合には、変調回路３２におけるディジタル信号処理のタイミングずれによりビットスリップが発生する。
【００３３】
このビットスリップを防止するためには、変調クロック信号ＣＬＫ２をクロック信号ＣＬＫ１に同期させる必要がある。この同期を実現するために、変調装置１２にはバッファ残量監視回路３３，制御信号出力回路３４及びクロック調整回路３５が設けてある。
バッファ残量監視回路３３は、データバッファ３１に蓄積されているデータの残量もしくはバッファの残量を監視する。実際には、データバッファ３１上の読み出し位置を表すリードポインタＲＰとデータバッファ３１上の書き込み位置を表すライトポインタＷＰとを監視し、リードポインタＲＰの値の更新時に両者の差分Ｘ（Ｘ＝ＲＰ−ＷＰ）を残量として検出する。
【００３４】
制御信号出力回路３４は、バッファ残量監視回路３３が検出した残量（Ｘ）に基づいて、変調クロック信号ＣＬＫ２の周波数を変えるための制御信号を生成する。実際には、残量（Ｘ）に応じて図７に示すような３種類の状態（上げ，保持，下げ）の何れかを表す３値の信号を出力する。
例えば、予め定めた基準値（Ｘ０）及び閾値（ｘ１）を用いて（Ｘ−Ｘ０≧＋ｘ１）になった場合には、データバッファ３１の出力側の速度（ＣＬＫ２）を下げて入力側の速度（ＣＬＫ１）に近づけるために（下げ）信号を制御信号として出力し、（Ｘ−Ｘ０≦−ｘ１）になった場合には、データバッファ３１の出力側の速度（ＣＬＫ２）を上げて入力側の速度（ＣＬＫ１）に近づけるために（上げ）信号を制御信号として出力し、それ以外の場合には（保持）信号を制御信号として出力する。
【００３５】
クロック調整回路３５は、制御信号出力回路３４が出力する制御信号に従って、クロック生成回路３６を制御し、変調クロック信号ＣＬＫ２の周波数の微調整を行う。例えば、制御信号として（下げ）信号が入力された場合には一定期間に渡って変調クロック信号ＣＬＫ２の周波数を下げるように制御し、（上げ）信号が入力された場合には一定期間に渡って変調クロック信号ＣＬＫ２の周波数を上げるように制御し、（保持）信号が入力された場合には周波数を固定する。
【００３６】
このような制御によって、クロック生成回路３６が生成する変調クロック信号ＣＬＫ２はクロック信号ＣＬＫ１のタイミングに同期するように自動的に調整される。従って、ビットスリップの発生が防止される。
一方、復調装置２２は図２に示すように復調回路４１，データバッファ４２，クロック生成回路４３，バッファ残量監視回路４４，制御信号出力回路４５，クロック調整回路４６及びクロック生成回路４７を備えている。
【００３７】
変調信号として通信網２５から入力される受信データは、復調回路４１でディジタル信号処理によってクロック信号ＣＬＫ１に同期するタイミングで復調される。復調回路４１で復調された受信データ（ＣＬＫ１）は、データバッファ４２に書き込まれて一時的に蓄積された後、クロック信号ＣＬＫ２に同期して読み出され、出力データ（ＣＬＫ２）として送出される。この出力データ（ＣＬＫ２）及びクロック信号ＣＬＫ２が情報処理端末２３に入力される。
【００３８】
復調回路４１におけるディジタル信号処理のタイミングを決定するクロック信号ＣＬＫ１は、クロック生成回路４３によって生成される。このクロック信号ＣＬＫ１の周波数は、データ送信側１０とデータ受信側２０との間の通信によって予め決定され、クロック生成回路４３に割り当てられる。従って、クロック信号ＣＬＫ１の周波数は一定である。
【００３９】
一方、受信データを情報処理端末２３に送出するタイミングを決定するクロック信号ＣＬＫ２は、クロック生成回路４７によって生成される。
ところで、２つのクロック信号ＣＬＫ１，ＣＬＫ２の周波数に違いがある場合には、ビットスリップが発生する可能性がある。そこで、クロック信号ＣＬＫ２をクロック信号ＣＬＫ１に同期させるために、バッファ残量監視回路４４，制御信号出力回路４５及びクロック調整回路４６が設けてある。
【００４０】
バッファ残量監視回路４４は、前述のバッファ残量監視回路３３と同様に、データバッファ４２におけるデータの残量もしくはバッファの残量を監視する。実際には、データバッファ４２上の読み出し位置を表すリードポインタＲＰとデータバッファ４２上の書き込み位置を表すライトポインタＷＰとを監視し、リードポインタＲＰの値の更新時に両者の差分Ｘ（Ｘ＝ＲＰ−ＷＰ）を残量として検出する。
【００４１】
制御信号出力回路４５は、バッファ残量監視回路４４が検出した残量（Ｘ）に基づいて、クロック信号ＣＬＫ２の周波数を変えるための制御信号を生成する。実際には、残量（Ｘ）に応じて図７に示すような３種類の状態（上げ，保持，下げ）の何れかを表す３値の信号を出力する。
クロック調整回路４６は、制御信号出力回路４５が出力する制御信号に従って、クロック生成回路４７を制御し、クロック信号ＣＬＫ２の周波数の微調整を行う。例えば、制御信号として（下げ）信号が入力された場合には一定期間に渡ってクロック信号ＣＬＫ２の周波数を下げるように制御し、（上げ）信号が入力された場合には一定期間に渡ってクロック信号ＣＬＫ２の周波数を上げるように制御し、（保持）信号が入力された場合には周波数を固定する。
【００４２】
このような制御により、クロック生成回路４７が生成するクロック信号ＣＬＫ２はクロック信号ＣＬＫ１に同期する。このクロック信号ＣＬＫ２は、データバッファ４２及び情報処理端末２３に印加される。
（第２の実施の形態）
本発明の同期制御方法及び変復調装置の１つの実施の形態について、図４〜図６及び図８を参照して説明する。この形態は請求項５〜請求項８に相当する。
【００４３】
図４はこの形態の変調装置の構成を示すブロック図である。図５はこの形態の復調装置の構成を示すブロック図である。図６は通信システムの構成例を示すブロック図である。図８は制御信号の例を示すタイムチャートである。
この形態は第１の実施の形態の変形例であり、クロック信号のタイミングを同期させるための基本的な動作は第１の実施の形態と同様である。同じ部分については以下の説明を省略する。
【００４４】
この形態では、請求項５の情報処理端末，タイムスロット発生回路，時分割処理変調回路，送信データ処理回路，クロック生成回路，時分割処理クロック調整回路，データバッファ，バッファ残量監視回路及び制御信号出力回路は、それぞれ情報処理端末５５，タイムスロット発生回路６２，時分割処理変調回路６４，データ処理部６３，クロック生成回路６５，時分割処理クロック調整回路６６，データバッファ６７，バッファ残量監視回路６８及び制御信号出力回路６９に対応する。
【００４５】
また、請求項８の情報処理端末，時分割処理復調回路，受信データ処理回路，クロック生成回路，データバッファ，バッファ残量監視回路，制御信号出力回路及びクロック調整回路は、それぞれ情報処理端末５５，時分割処理復調回路７１，データ処理部７４，クロック生成回路７９，データバッファ７５，バッファ残量監視回路７６，制御信号出力回路７７及びクロック調整回路７８に対応する。
【００４６】
この形態では、図６に示すような通信システムに本発明を適用する場合を想定している。すなわち、複数の情報処理端末５５(1)，５５(2)，５５(3)は、通信局５１及び通信網２５を介して各通信局５２に接続された情報処理端末５８(1)，５８(2)，５８(3)との間で通信する。
また、通信局５１は複数の情報処理端末５５(1)，５５(2)，５５(3)がそれぞれ通信に利用する独立した複数の通信チャネルを確保するためにマルチキャリア信号を扱う。
【００４７】
通信局５１には送受信設備５３及び変復調装置５４が設けてある。また、各通信局５２(1)，５２(2)，５２(3)にはそれぞれ送受信設備５６及び変復調装置５７が設けてある。
情報処理端末５５(1)が送信するデータは、変復調装置５４で変調され、送受信設備５３を介して通信網２５に送出され、宛先の情報処理端末５８が接続された通信局５２の送受信設備５６で受信され、変復調装置５７で復調されて情報処理端末５８に入力される。情報処理端末５５(2)，５５(3)についても同様である。
【００４８】
また、各情報処理端末５８(1)，５８(2)，５８(3)が送信するデータは、変復調装置５７で変調され、送受信設備５６を介して通信網２５に送出され、通信局５１の送受信設備５３で受信され、変復調装置５４で復調された後、宛先の情報処理端末５５に入力される。
【００４９】
通信局５１の変復調装置５４は、変調装置と復調装置とで構成されているが、複数の情報処理端末５５の通信をマルチキャリア信号として同時に処理するために、図４に示すマルチキャリア変調装置６０と図５に示すマルチキャリア復調装置７０とを備えている。
図４に示すマルチキャリア変調装置６０は、変調部６１，タイムスロット発生回路６２及び複数のデータ処理部６３(1)，６３(2)，６３(3)，・・・で構成されている。なお、図４には３つのデータ処理部６３だけ示されているが必要に応じてデータ処理部６３の数を増やすことができる。
【００５０】
また、変調部６１には時分割処理変調回路６４，クロック生成回路６５及び時分割処理クロック調整回路６６が備わっており、各データ処理部６３にはデータバッファ６７，バッファ残量監視回路６８及び制御信号出力回路６９が備わっている。
また、変調部６１，タイムスロット発生回路６２及び複数のデータ処理部６３(1)，６３(2)，６３(3)，・・・は、データバスＢ１，タイムスロットバスＢ２及び制御バスＢ３を介して接続されている。
【００５１】
データ送信のために各情報処理端末５５(1)，５５(2)，５５(3)から送出される信号は、クロック信号ＣＬＫ１−ｎ（ｎ：１，２，３，・・・）及びそれに同期した入力データ（ＣＬＫ１−ｎ）としてマルチキャリア変調装置６０の各データ処理部６３に入力される。
入力データ（ＣＬＫ１−ｎ）は、クロック信号ＣＬＫ１−ｎに同期するタイミングで順次にデータバッファ６７に書き込まれ一時的に蓄積される。また、データバッファ６７に蓄積されたデータは変調クロック信号ＣＬＫ２−ｎに同期してデータバッファ６７から読み出され、データバスＢ１を介して時分割処理変調回路６４に入力され、時分割処理変調回路６４の内部で変調クロック信号ＣＬＫ２−ｎに同期するタイミングでディジタル信号処理によって変調される。時分割処理変調回路６４によって変調された信号は送信データとして変調部６１から出力される。
【００５２】
タイムスロット発生回路６２は、通信チャネル及び各バス（Ｂ１，Ｂ２，Ｂ３）を時分割で使用するために、通信チャネル毎のタイミングを表すタイムスロットの信号を発生する。
タイムスロット発生回路６２が出力するタイムスロットの信号は、タイムスロットバスＢ２を介して各データ処理部６３及び変調部６１に印可される。
【００５３】
各データバッファ６７から読み出されるデータは、対応するチャネルのタイムスロットのタイミングでデータバスＢ１を経由して時分割処理変調回路６４に入力される。
各チャネルの変調クロック信号ＣＬＫ２−ｎは、それぞれクロック生成回路６５で独立して生成される。クロック生成回路６５が生成した各チャネルの変調クロック信号ＣＬＫ２−ｎは、時分割処理変調回路６４に印可されるとともに、タイムスロットバスＢ２を経由して各データ処理部６３に印可される。
【００５４】
各データ処理部６３に入力される変調クロック信号ＣＬＫ２−ｎは、タイムスロット発生回路６２から出力される各タイムスロット上に、不連続なパルスとして現れる。
時分割処理変調回路６４は、各変調クロック信号ＣＬＫ２−ｎ及びタイムスロットに同期して、複数の通信チャネルに関する送信データの変調処理を時分割で順次に実行する。
【００５５】
ところで、第１の実施の形態と同様に各クロック信号ＣＬＫ１−ｎの周波数と各変調クロック信号ＣＬＫ２−ｎの周波数とがずれていると、ビットスリップが発生する可能性がある。
そこで、クロック生成回路６５の生成する各変調クロック信号ＣＬＫ２−ｎが各クロック信号ＣＬＫ１−ｎに同期するように制御する必要がある。そのために、各データ処理部６３にはバッファ残量監視回路６８及び制御信号出力回路６９を設けてあり、変調部６１には時分割処理クロック調整回路６６を設けてある。
【００５６】
バッファ残量監視回路６８は、データバッファ６７における蓄積されたデータの残量もしくはバッファの残量を監視する。制御信号出力回路６９は、対応するチャネルの変調クロック信号ＣＬＫ２−ｎの周波数を制御するために、バッファ残量監視回路６８が検出した残量の増減に応じた制御信号を生成する。
各チャネルの制御信号出力回路６９が出力する制御信号は、チャネル毎に割り当てられたタイムスロットに同期したタイミングで、制御バスＢ３を経由して時分割処理クロック調整回路６６に入力される。
【００５７】
図８の例では、各チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，・・・に対応するタイムスロットで、それぞれ「００」，「０１」，「００」，「１０」，「００」，・・・の値の２ビットの制御信号が現れている。「０１」の値の制御信号は変調クロック信号ＣＬＫ２−ｎの周波数を上げることを表し、「１０」の値の制御信号は変調クロック信号ＣＬＫ２−ｎの周波数を下げることを表し、「００」の値の制御信号は変調クロック信号ＣＬＫ２−ｎの周波数を維持することを表す。
【００５８】
つまり、図８の例では変調クロック信号ＣＬＫ２−１の周波数は維持し、変調クロック信号ＣＬＫ２−２の周波数は上げ、変調クロック信号ＣＬＫ２−３の周波数は維持し、変調クロック信号ＣＬＫ２−４の周波数は下げ、変調クロック信号ＣＬＫ２−５の周波数は維持することを示している。
時分割処理クロック調整回路６６は、各タイムスロットのタイミングに同期して、制御バスＢ３から各チャネルの制御信号を取り込み、その制御信号に従って各チャネルの変調クロック信号ＣＬＫ２−ｎの周波数を独立して微調整するように時分割処理によりクロック生成回路６５を制御する。
【００５９】
このような動作を行うので、通信を行う全てのチャネルについて、各変調クロック信号ＣＬＫ２−ｎを各クロック信号ＣＬＫ１−ｎに同期させることができ、ディジタル信号処理のタイミングずれに起因するビットスリップの発生を防止できる。
一方、図５に示すマルチキャリア復調装置７０は、時分割処理復調回路７１，クロック生成回路７２，タイムスロット発生回路７３及び複数のデータ処理部７４(1)，７４(2)，７４(3)，・・・で構成されている。なお、図５には３つのデータ処理部７４だけ示されているが必要に応じてデータ処理部７４の数を増やすことができる。
【００６０】
また、各データ処理部７４にはデータバッファ７５，バッファ残量監視回路７６，制御信号出力回路７７，クロック調整回路７８及びクロック生成回路７９が備わっている。
また、時分割処理復調回路７１，タイムスロット発生回路７３及び複数のデータ処理部７４(1)，７４(2)，７４(3)，・・・は、データバスＢ４及びタイムスロットバスＢ５を介して接続されている。
【００６１】
複数の情報処理端末５５(1)，５５(2)，５５(3)，・・・が変復調装置５４を介して同時に通信するために、通信網２５及び送受信設備５３を経由してマルチキャリア復調装置７０に入力される受信データは、マルチキャリア変調信号として現れる。すなわち、複数の通信チャネルの受信信号が互いに周波数の異なるキャリアに重畳した形で現れる。
【００６２】
クロック生成回路７２は、各通信チャネルの受信データのタイミングを表す復調クロック信号ＣＬＫ１−１，ＣＬＫ１−２，ＣＬＫ１−３，・・・を生成する。各復調クロック信号ＣＬＫ１−ｎ（ｎ：１，２，３，・・・）の周波数は事前に決定される。
時分割処理復調回路７１は、マルチキャリア変調信号として入力される受信データを時分割のディジタル信号処理によってチャネル毎に順次に処理し、クロック生成回路７２から入力される各復調クロック信号ＣＬＫ１−ｎに同期して復調する。
【００６３】
タイムスロット発生回路７３は、各通信チャネルのタイミングを表すタイムスロット信号を生成する。
時分割処理復調回路７１でチャネル毎に復調された受信データは、時分割多重信号として、データバスＢ４を経由して各データ処理部７４のデータバッファ７５に印可される。
【００６４】
各データ処理部７４は、対応するチャネルに割り当てられたタイムスロットのタイミングで、データバスＢ４から受信データを取り込み、その受信データを対応する復調クロック信号ＣＬＫ１−ｎに同期してデータバッファ７５に順次に書き込む。
データバッファ７５に一時的に蓄積された受信データは、クロック生成回路７９の生成するクロック信号ＣＬＫ２−ｎに同期してデータバッファ７５から読み出され、対応する情報処理端末５５に向けて出力される。また、クロック信号ＣＬＫ２−ｎは受信データとともに情報処理端末５５に印可される。
【００６５】
このマルチキャリア復調装置７０においては、ビットスリップの発生を防止するために、各クロック生成回路７９の生成するクロック信号ＣＬＫ２−ｎの周波数が、クロック生成回路７２の生成する復調クロック信号ＣＬＫ１−ｎと同期するように制御する。
そのために、各データ処理部７４にはバッファ残量監視回路７６，制御信号出力回路７７及びクロック調整回路７８を設けてある。
【００６６】
各バッファ残量監視回路７６は、データバッファ７５に蓄積されているデータの残量もしくはバッファの残量を監視する。制御信号出力回路７７は、バッファ残量監視回路７６が検出した残量の増減に応じて、クロック信号ＣＬＫ２−ｎの周波数を調整するための制御信号を生成する。クロック調整回路７８は、制御信号出力回路７７から出力される制御信号に従って、クロック信号ＣＬＫ２−ｎの周波数の微調整を行う。
【００６７】
このような動作を行うので、通信を行う全てのチャネルについて、各クロック信号ＣＬＫ２−ｎを各復調クロック信号ＣＬＫ１−ｎに同期させることができ、ディジタル信号処理のタイミングずれに起因するビットスリップの発生を防止できる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば内部基準クロックにより変調クロックを生成してディジタル変調処理やディジタル復調処理を行う場合に、クロック比較回路やクロック再生回路を用いることなしにクロックの同期を実現し、ビットスリップを防止できるので、回路の構成を簡略化できる。
【００６９】
また、互いに独立したクロック信号を扱う複数の情報処理端末と接続して複数の通信をマルチキャリア信号により処理する場合には、時分割処理によりクロックの同期を実現するので、回路の構成を簡略化するとともに、消費電力を抑えた回路構成が実現できる。
従って、例えば数十回線を同時に処理するようなマルチキャリア変調装置やマルチキャリア復調装置、あるいはマルチキャリア変復調装置において特に大きな効果が得られる。
【図面の簡単な説明】
【図１】第１の実施の形態の変調装置の構成を示すブロック図である。
【図２】第１の実施の形態の復調装置の構成を示すブロック図である。
【図３】通信システムの構成例を示すブロック図である。
【図４】第２の実施の形態の変調装置の構成を示すブロック図である。
【図５】第２の実施の形態の復調装置の構成を示すブロック図である。
【図６】通信システムの構成例を示すブロック図である。
【図７】制御信号の例を示すタイムチャートである。
【図８】制御信号の例を示すタイムチャートである。
【図９】従来の変調装置の構成を示すブロック図である。
【図１０】従来の復調装置の構成を示すブロック図である。
【符号の説明】
１０ データ送信側
１１ 情報処理端末
１２ 変調装置
１３ 送信設備
２０ データ受信側
２１ 受信設備
２２ 復調装置
２３ 情報処理端末
２５ 通信網
３１ データバッファ
３２ 変調回路
３３ バッファ残量監視回路
３４ 制御信号出力回路
３５ クロック調整回路
３６ クロック生成回路
４１ 復調回路
４２ データバッファ
４３ クロック生成回路
４４ バッファ残量監視回路
４５ 制御信号出力回路
４６ クロック調整回路
４７ クロック生成回路
５１，５２ 通信局
５３ 送受信設備
５４ 変復調装置
５５ 情報処理端末
５６ 送受信設備
５７ 変復調装置
５８ 情報処理端末
６０ マルチキャリア変調装置
６１ 変調部
６２ タイムスロット発生回路
６３ データ処理部
６４ 時分割処理変調回路
６５ クロック生成回路
６６ 時分割処理クロック調整回路
６７ データバッファ
６８ バッファ残量監視回路
６９ 制御信号出力回路
７０ マルチキャリア復調装置
７１ 時分割処理復調回路
７２ クロック生成回路
７３ タイムスロット発生回路
７４ データ処理部
７５ データバッファ
７６ バッファ残量監視回路
７７ 制御信号出力回路
７８ クロック調整回路
７９ クロック生成回路
Claims (4)
- 複数の情報処理端末からそれぞれ独立した第１組のクロック信号とともに送出されるデータを入力し、内部で生成された第２組のクロック信号に同期するタイミングで前記データをディジタル信号処理により変調して送信するとともに、前記複数の情報処理端末に対応する複数の通信チャネルを確保するためにマルチキャリア信号を生成する変調装置において、
予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生回路と、
同時に通信する複数の通信チャネルの変調処理を時分割で行う時分割処理変調回路と、
複数の情報処理端末からそれぞれ出力されるデータを処理して前記時分割処理変調回路に与える複数の送信データ処理回路と、
前記第２組のクロック信号を生成する複数のクロック生成回路と、
前記複数の送信データ処理回路で生成され時分割信号として現れる複数の制御信号に従って、前記複数のクロック生成回路の生成する前記第２組のクロック信号のそれぞれの周波数を自動的に調整する時分割処理クロック調整回路と
を設け、前記複数の送信データ処理回路のそれぞれには、
前記情報処理端末から出力されるデータを前記第１組のクロック信号に同期して入力し一時的に蓄積するとともに、蓄積されたデータを前記第２組のクロック信号に同期して前記時分割処理変調回路に与えるデータバッファと、
前記データバッファに蓄積されているデータの残量もしくはバッファの残量を、前記データバッファ上の読み出し位置を表すリードポインタ値と書き込み位置を表すライトポインタ値との差分により監視するバッファ残量監視回路と、
前記バッファ残量監視回路が検出した残量の大きさに応じて前記第２組のクロック信号の周波数を変更するための制御信号を、予め定められたタイムスロット上のタイミングで出力する制御信号出力回路と
を設け、前記複数の情報処理端末から出力される第１組のクロック信号と前記第２組のクロック信号とを系列毎に個別に同期制御することを特徴とする変調装置。 - 請求項１の変調装置において、前記各制御信号出力回路は、予め割り当てられたタイムスロットのタイミングに同期して、クロック周波数の増加，減少，保持の３種類の状態を表す制御信号を出力することを特徴とする変調装置。
- 請求項１の変調装置において、前記時分割処理クロック調整回路は、予め定められたタイムスロットのタイミングに従って、複数の通信チャネルのそれぞれに対応する複数の制御信号を前記複数の制御信号出力回路からそれぞれ取得し、前記第２組のクロック信号の周波数を通信チャネル毎に時分割処理で調整することを特徴とする変調装置。
- ディジタル信号処理により変調されマルチキャリア信号として到来する複数通信チャネルの受信信号を、通信チャネル毎に復調し、復調された複数チャネルのデータを宛先の情報処理端末にそれぞれ出力する復調装置において、
受信した複数通信チャネルの信号を時分割処理によりチャネル毎に復調する時分割処理復調回路と、
前記時分割処理復調回路が復調した受信データを通信チャネル毎に処理して宛先の複数の情報処理端末にそれぞれ出力する複数の受信データ処理回路と
を設け、前記複数の受信データ処理回路のそれぞれには、
各通信チャネルを用いて通信する前記各情報処理端末に対するデータ出力タイミングを表す第１組のクロック信号を生成するクロック生成回路と、
各通信チャネルの復調処理のタイミングを表す第２組のクロック信号に同期して受信データを取り込み一時的に蓄積し、蓄積された受信データを前記クロック生成回路が出力する前記第１組のクロック信号に同期して前記情報処理端末に出力するデータバッファと、
前記データバッファに蓄積されているデータの残量もしくはバッファの残量を、前記データバッファ上の読み出し位置を表すリードポインタ値と書き込み位置を表すライトポインタ値との差分により監視するバッファ残量監視回路と、
前記バッファ残量監視回路が検出した残量の大きさに応じて前記第１組のクロック信号の周波数を変更するための制御信号を出力する制御信号出力回路と、
前記クロック生成回路が生成する前記第１組のクロック信号の周波数を前記制御信号に従って調整するクロック調整回路と
を設けたことを特徴とする復調装置。
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