JP3711060B2

JP3711060B2 - 発光素子アレイ・チップおよび光量補正方法

Info

Publication number: JP3711060B2
Application number: JP2001334178A
Authority: JP
Inventors: 誠治大野
Original assignee: Nippon Sheet Glass Co Ltd
Current assignee: Nippon Sheet Glass Co Ltd
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2005-10-26
Anticipated expiration: 2021-10-31
Also published as: JP2003136778A

Description

【０００１】
【発明の属する技術分野】
本発明は、発光素子アレイ・チップ、特に、光量補正を行うことのできる発光素子アレイ・チップに関する。本発明は、さらに、発光素子アレイ・チップの光量補正方法に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の書込み用光源として利用されている。本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、転送素子アレイをシフト部として、発光部である発光素子アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号）。
【０００４】
図１に、この自己走査型発光素子アレイの等価回路図を示す。この自己走査型発光素子アレイは、転送素子Ｔ₁ 〜Ｔ₄ 、書込み用発光素子Ｌ₁ 〜Ｌ₄ からなる。シフト部の構成は、ダイオード接続を用いている。Ｖ_GKは電源（通常５Ｖ）であり、負荷抵抗Ｒ_L を経て各転送素子のゲート電極Ｇ₁ 〜Ｇ₃ に接続されている。また、転送素子のゲート電極Ｇ₁ 〜Ｇ₃ は、書込み用発光素子のゲート電極にも接続される。転送素子Ｔ₁ のゲート電極にはスタートパルスφ_S が加えられ、転送素子のアノード電極には、交互に転送用クロックパルスφ１，φ２が加えられ、書込み用発光素子のアノード電極には、発光電流供給ライン５を経て、書込み信号φ_I が加えられている。なお図中、１，２，３，４は、それぞれ電流制限抵抗を示している。
【０００５】
動作を簡単に説明する。まず転送用クロックパルスφ１の電圧がハイレベルで転送素子Ｔ₂ がオン状態であるとする。このとき、ゲート電極Ｇ₂ の電位はＶ_GKの５Ｖからほぼ０Ｖにまで低下する。この電位降下の影響はダイオードＤ₂ によってゲート電極Ｇ₃ に伝えられ、その電位を約１Ｖに（ダイオードＤ₂ の順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤ₁ は逆バイアス状態であるためゲート電極Ｇ₁ への電位の接続は行われず、ゲート電極Ｇ₁ の電位は５Ｖのままとなる。発光サイリスタのオン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約２Ｖ（転送素子Ｔ₃ をオンさせるために必要な電圧）以上でありかつ約４Ｖ（転送素子Ｔ₅ をオンさせるために必要な電圧）以下に設定しておけば転送素子Ｔ₃ のみがオンし、これ以外の転送素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００６】
スタートパルスφ_S は、このような転送動作を開始させるためのパルスであり、スタートパルスφ_S をＬレベル（約０Ｖ）にすると同時に転送用クロックパルスφ２をＨレベル（約２〜約４Ｖ）とし、転送素子Ｔ₁ をオンさせる。その後すぐ、スタートパルスφ_S はＨレベルに戻される。
【０００７】
いま、転送素子Ｔ₂ がオン状態にあるとすると、ゲート電極Ｇ₂ の電位は、Ｖ_GK（ここでは５ボルトと想定する）より低下し、ほぼ０Ｖとなる。したがって、書込み信号φ_I の電圧が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光素子Ｌ₂ を発光状態とすることができる。
【０００８】
これに対し、ゲート電極Ｇ₁ は約５Ｖであり、ゲート電極Ｇ₃ は約１Ｖとなる。したがって、発光素子Ｌ₁ の書込み電圧は約６Ｖ、発光素子Ｌ₃ の書込み電圧は約２Ｖとなる。これから、発光素子Ｌ₂ のみに書き込める書込み信号φ_I の電圧は、１〜２Ｖの範囲となる。発光素子Ｌ₂ がオン、すなわち発光状態に入ると、発光強度は書込み信号φ_I に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φ_I ラインの電圧を一度０Ｖまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【０００９】
このような自己走査型発光素子アレイは、例えば６００ｄｐｉ／１２８発光点のチップ（長さ約５．４ｍｍ）を、複数個並べることによって作製される。このようなチップは、ウェファ上に作製され、ダイシングすることにより得られる。
【００１０】
自己走査型発光素子アレイでは、チップ内の光量分布が小さいが、ウェファ内分布やウェファ間の差により、チップ間の光量差は広い分布を持つ。このため、光量の平均値を合わせてやることで、ばらつきの少ない発光点列を得ることができる。
【００１１】
従来は、次に示す手法によりチップ間の光量平均値をそろえていた。
【００１２】
（１）ウェファ状態で各チップの光量平均値を求める。
【００１３】
（２）各チップの光量平均値から、所望の光量を得るために必要な外付け抵抗の値を計算し、抵抗値の範囲毎に、５〜２０個ほどのランクに振り分けたマップを作成する。
【００１４】
（３）ウェファを切断し、マップに従って、ランク毎のトレイに仕分けする。
【００１５】
（４）同じランクのトレイからチップを拾い、基板上に配列する。このチップを駆動するための基板として、ランクに対応した外付け抵抗を実装した駆動基板を接続する。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来の手法では、
（１）ランク数が多くなると、取り分けが複雑となる。また、トレイ管理が複雑となる、
（２）ランクに対応した複数種類の駆動基板を用意しなければならない、
（３）ランク毎にトレイなどに取り分ける必要があるため、切断後テープから直接ダイボンダにかけることができない、
などの問題があった。
【００１７】
本発明の目的は、ウェファ内、ウェファ間のチップ光量のばらつきを、光量評価時または評価後、チップ単位で、内蔵抵抗の値を調整して、ある一定の範囲内に収めることのできる発光素子アレイ・チップを提供することにある。
【００１８】
本発明の他の目的は、発光素子アレイ・チップの光量補正方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の第１の態様は、ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップにおいて、前記複数の発光素子アレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整することを特徴とする。
【００２０】
本発明の第２の態様は、ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップにおける光量補正方法であって、前記複数の発光素子アレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整して光量を補正することを特徴とする。
【００２１】
本発明によれば、前記１個以上の抵抗は、前記発光電流供給ラインの一部分を構成する短絡線により短絡されており、前記１個以上の抵抗を前記発光電流供給ラインに挿入する場合には、挿入したい抵抗に対する前記短絡線を切断することにより行うのが好適である。
【００２２】
また、本発明によれば、前記１個以上の抵抗は、前記発光電流供給ラインの一部分を構成する接続線により接続されて、前記発光電流供給ラインに挿入されており、前記発光電流供給ラインの挿入から除きたい場合には、除きたい抵抗に対する前記接続線を切断することにより行うのが好適である。
【００２３】
【発明の実施の形態】
本発明によれば、発光電流供給ラインに抵抗を挿入し、この抵抗を｛短絡する／短絡しない｝または、｛接続する／接続しない｝によって、ラインに挿入される抵抗値を調整する。この調整は、ウェファ検査機で光量を測定し、その測定値に従って行われる。調整は、抵抗への配線または抵抗自身を、接続または切断によって行う。切断は、レーザによる焼き切り、大電流による溶断、レーザなどの直接描画によるフォトリソ工程によって行う。
【００２４】
接続は、導電性インクによる描画、レーザなどの直接描画によるフォトリソ工程、ＣＶＤによる選択的金属膜成長によって行う。
【００２５】
調整のための抵抗は、複数でもよく、他の抵抗に対し直列に入れても、または並列に入れてもよい。
【００２６】
このとき、調整用の抵抗は、直列に挿入する場合、複数個ある抵抗のうち、最大の抵抗値をＲとすると、Ｒ／２ⁿ （ｎ＝１，２，３，…）となるように選ぶのが好適である。
【００２７】
また、調整用の抵抗は、並列に挿入する場合、複数個ある抵抗のうち最小の抵抗値をｒとすると、ｒ×２ⁿ（ｎ＝１，２，３，…）となるように選ぶのが好適である。
【００２８】
抵抗は、発光素子アレイを形成する半導体層（カソード層、アノード層、ゲート層）、金属薄膜（Ａｕ，Ｐｔ，Ｗ，Ｃｒ，Ｎｉ，ＮｉＣｒなど）、サーメット（Ｃｒ−ＳｉＯ、Ａｕ−ＳｉＯなど）、アモルファス半導体層（ａ−Ｓｉ，ａ−Ｇｅなど）、ポリシリコン膜などを使うことができる。
【００２９】
【実施例１】
抵抗として、発光素子アレイを形成する半導体層を用いる例について説明する。
【００３０】
図２に、自己走査型発光素子アレイ・チップの構造を示す。（Ａ）は平面図、（Ｂ）は、（Ａ）のＸ−Ｘ′線断面図である。自己走査型発光素子アレイは、基本的にはｐｎｐｎ半導体構造で構成される。
【００３１】
基板１３０上に、第１の半導体層１００，第２の半導体層１０１，第３の半導体層１０２，第４の半導体層１０３が順次積層されて、ｐｎｐｎ構造を形成している。これらｐｎｐｎ構造は、溝で分離されてカソード層，アノード層，ゲート層よりなる個々の発光素子２０が作られる。
【００３２】
ｐｎｐｎ構造上には絶縁膜１１０が設けられ、各発光素子の最上層電極（アノード電極またはカソード電極）には、絶縁膜１１０に開けられたスルーホールを介してアルミ配線４０が接続される。このアルミ配線の一端は、発光電流供給用のボンディングパッド３０となっている。
【００３３】
チップ内蔵抵抗１０は、ｐｎｐｎ構造の半導体層を用いて作成される。第４の半導体層１０３上に２個の電極１１ａ，１１ｂを設けて、これら電極を、絶縁膜１１０に開けたスルーホールを経てアルミ配線４０にそれぞれ接続する。
【００３４】
この状態では、電極１１ａ，１１ｂ間に半導体層１０３で作られた抵抗１０は、アルミ配線４０で短絡されている。アルミ配線４０のうち短絡に寄与する部分である抵抗短絡線を１３で示している。
【００３５】
ウェファ状態で各チップの平均光量を測定し、光量が大きいものは、レーザ光を使い抵抗短絡線１３を焼き切る。図３には、焼き切った短絡線の部分を５０で示す。抵抗短絡線を焼き切ると、抵抗１０が、アルミ配線４０に挿入されることになる。前述したように、発光素子の光量は、供給される電流の大きさにより決まるので、抵抗１０が挿入される結果、供給電流は小さくなる。たとえば、光量が１０％変化するように抵抗１０の値を選ぶことで、ウェファ内、ウェファ間の光量のばらつきの値を１０％狭めることが可能となる。
【００３６】
また、レーザによる焼き切りのほか、直接描画によるフォトリソ工程で配線をエッチングなどにより切断してもよい。
【００３７】
【実施例２】
実施例１は、１個の抵抗１０のみ形成したが、複数個の抵抗を形成してもよい。図４は、３個の抵抗１０ａ，１０ｂ，１０ｃを直列に配置した場合の例を示す。各抵抗の構成は、実施例１と同じである。図中、１３ａ，１３ｂ，１３ｃは、これら各抵抗の短絡線（アルミ配線の一部）を示している。
【００３８】
これら抵抗の抵抗値の比を、１０ａ：１０ｂ：１０ｃ＝１：２：４とし、たとえば、電流値が１％変化する抵抗値を抵抗１０ａに選べば、１３ａ〜１３ｃの切断／非切断により、８％の光量のばらつきを１％に抑えることができる。また、抵抗１０ａを電流値を決める抵抗として、大きめにとり、抵抗１０ｂ，１０ｃをたとえば、抵抗１０ａの１／１０，１／２０にとれば、抵抗１０ａの値を、０％，５％，１０％，１５％の４段階で調整できる。複数の抵抗は、同じ半導体層を使った抵抗のため、比率は正確に制御できる。
【００３９】
【実施例３】
実施例２の変形例であり、電流により抵抗短絡線を焼き切ることのできるようにした例を、図５に示す。図中、１４ａ，１４ｂ，１４ｃは、アルミ配線の一部に形成された、配線焼き切り用のプローブ針接触用パッドである。
【００４０】
抵抗短絡線１３ａ，１３ｂ，１３ｃの部分は、段差などを設けて、膜厚が薄くなる部分１２１を設け、電力を集中させるようにする。プローブ検査時に、配線焼き切り用ボンディングパッド１４ａ〜１４ｃと、発光電流用ボンディングパッド３０とにプローブ針２００を接触させ、大電流を流し、所望の抵抗短絡線を焼き切る。
【００４１】
【実施例４】
実施例３では、複数個の抵抗を直列に配置した。本実施例では、複数個の抵抗を並列に配置した場合の例を示す。図６では、３個の抵抗１０ｄ，１０ｅ，１０ｆを形成している。
【００４２】
アルミ配線は、４０ａ，４０ｂに分けられており、抵抗１０ｄ，１０ｅ，１０ｆの一方の電極１１ａはアルミ配線４０ａに接続部１５ｄ，１５ｅ，１５ｆを経て接続され、抵抗１０ｄ，１０ｅ，１０ｆの他方の電極１１ｂはアルミ配線４０ｂに接続される。したがって、抵抗１０ｄ，１０ｅ，１０ｆは、アルミ配線４０ａ，４０ｂ間に並列に挿入されている。
【００４３】
この構成では、抵抗の値が図４の場合よりも大きいものが使える。配線１５ｄ，１５ｅ，１５ｆを、選択的にレーザで焼き切る。図５で説明したと同様に、電流で焼き切ってもよい。焼き切られた配線に接続されている抵抗は、並列配置から除かれることになる。
【００４４】
【実施例５】
図７は、抵抗１０ｄの一方の電極１１ａを、ボンディングパッド３０に接続し、抵抗１０ｅの一方の電極１１ａを、ボンディングパッド３０ｅに接続し、抵抗１０ｆの一方の電極１１ａを、ボンディングパッド３０ｆに接続し、抵抗１０ｄ，１０ｅ，１０ｆの他方の電極１１ｂをアルミ配線４０に接続した例を示す。
【００４５】
このような構成によれば、組立時に、ボンディングパッド３０，３０ｅ，３０ｆのいずれを、電流供給用ボンディングパッドとして選ぶかによって、抵抗１０ｄ，１０ｅ，１０ｆのいずれか１個を選択することができる。これにより供給される発光電流の値を調整することができる。
【００４６】
なお、この構造によれば、抵抗が同一プロセスで形成されるため、高精度な抵抗比が得られる。
【００４７】
【実施例６】
図８は、抵抗を発光素子と共通の半導体層以外で形成した例である。ボンディングパッド３０とアルミ配線４０との間に、Ｃｒ−ＳｉＯで４個の抵抗６０ａ，６０ｂ，６０ｃ，６０ｄを形成した。これらの抵抗は、幅を同じとし、長さを１：２：４：８とすることで、１６段階の調整が可能となった。抵抗調整は、不要な抵抗をレーザで焼き切ることにより行う。抵抗材料は、このほか、サーメット類（Ｃｒ−ＳｉＯ，Ａｕ−ＳｉＯなど）、金属薄膜（Ａｕ，Ｐｔ，Ｗ，Ｃｒ，Ｎｉ，ＮｉＣｒなど）、アモルファス半導体（ａ−Ｓｉ，ａ−Ｇｅなど）、ポリシリコンなどでもよい。また、電流によって焼き切ってもよい。
【００４８】
以上の各実施例では、配線を切断することによって調整を行っているが、逆に、配線を接続することで調整してもよい。このような接続は、導電性インクによる描画、レーザなどの直接描画によるフォトリソ工程、ＣＶＤによる選択的金属膜成長によって行う。
【００４９】
【発明の効果】
本発明の発光素子アレイによれば、調整すべき抵抗の数は、１チップあたり１個程度であるため、チップ毎の調整も現実的な労力で実現可能である。また、チップ切断前のウェファの状態で処理することで、一括処理が可能となり、実質的にランク分けなしで特性のそろったチップを得られる。
【００５０】
さらに、予め内蔵抵抗による調整を行ったチップを光書込みヘッドに搭載することにより、光量補正の幅を小さくできるため、補正のための回路が簡単となり、高速化、コストダウンを図れる。
【図面の簡単な説明】
【図１】自己走査型発光素子アレイの等価回路図を示す図である。
【図２】実施例１の自己走査型発光素子アレイ・チップの構造を示す図である。
【図３】図１のチップにおいて、抵抗短絡部を焼き切った状態を示す図である。
【図４】実施例２の自己走査型発光素子アレイ・チップの構造を示す図である。
【図５】実施例３の自己走査型発光素子アレイ・チップの構造を示す図である。
【図６】実施例４の自己走査型発光素子アレイ・チップの構造を示す図である。
【図７】実施例５の自己走査型発光素子アレイ・チップの構造を示す図である。
【図８】実施例６の自己走査型発光素子アレイ・チップの構造を示す図である。
【符号の説明】
１０チップ内蔵抵抗
１１ａ，１１ｂ電極
１３ａ，１３ｂ，１３ｃ抵抗短絡線
２０発光素子
３０，３０ｅ，３０ｆボンディングパッド
４０アルミ配線
６０ａ，６０ｂ，６０ｃ，６０ｄ抵抗
１００第１の半導体層
１０１第２の半導体層
１０２第３の半導体層
１０３第４の半導体層
１１０絶縁膜
１３０基板

Claims

ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップであって、前記複数の発光素子よりなるアレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整する発光素子アレイ・チップにおいて、
前記１個以上の抵抗は、前記発光電流供給ラインの一部分を構成する短絡線により短絡されており、前記１個以上の抵抗を前記発光電流供給ラインに挿入する場合には、挿入したい抵抗に対する前記短絡線を切断することにより行うことを特徴とする発光素子アレイ・チップ。
ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップであって、前記複数の発光素子よりなるアレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整する発光素子アレイ・チップにおいて、
前記１個以上の抵抗は、前記発光電流供給ラインの一部分を構成する接続線により接続されて、前記発光電流供給ラインに挿入されており、前記発光電流供給ラインの挿入から除きたい場合には、除きたい抵抗に対する前記接続線を切断することにより行うことを特徴とする発光素子アレイ・チップ。
ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップであって、前記複数の発光素子よりなるアレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整する発光素子アレイ・チップにおいて、
２個以上の抵抗が並列に接続されて、前記発光電流供給ラインに挿入されている場合に、前記抵抗を焼き切ることによって除くことを特徴とする発光素子アレイ・チップ。
前記切断は、レーザ光を照射して焼き切ることを特徴とする請求項１または２に記載の発光素子アレイ・チップ。
前記切断は、電流を流して焼き切ることを特徴とする請求項１または２に記載の発光素子アレイ・チップ。
前記切断は、エッチングにより行うことを特徴とする請求項１または２に記載の発光素子アレイ・チップ。
請求項１〜６のいずれかに記載の発光素子アレイ・チップを備えた光書込みヘッド。
ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップにおける光量補正方法であって、前記複数の発光素子よりなるアレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整して光量を補正する発光素子アレイ・チップの光量補正方法において、
前記１個以上の抵抗は、前記発光電流供給ラインの一部分を構成する短絡線により短絡されており、前記１個以上の抵抗を前記発光電流供給ラインに挿入する場合には、挿入したい抵抗に対する前記短絡線を切断することにより行うことを特徴とする発光素子アレイ・チップの光量補正方法。
ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップにおける光量補正方法であって、前記複数の発光素子よりなるアレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整して光量を補正する発光素子アレイ・チップの光量補正方法において、
前記１個以上の抵抗は、前記発光電流供給ラインの一部分を構成する接続線により接続されて、前記発光電流供給ラインに挿入されており、前記発光電流供給ラインの挿入から除きたい場合には、除きたい抵抗に対する前記接続線を切断することにより行うことを特徴とする発光素子アレイ・チップの光量補正方法。
ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、発光点を順次自己走査する機能を有する発光素子アレイ・チップにおける光量補正方法であって、前記複数の発光素子よりなるアレイに発光電流を供給するラインに、１個以上の抵抗を挿入し、前記発光電流の値を前記抵抗の値により調整して光量を補正する発光素子アレイ・チップの光量補正方法において、
２個以上の抵抗が並列に接続されて、前記発光電流供給ラインに挿入されている場合に、前記抵抗を切断することによって除くことを特徴とする発光素子アレイ・チップの光量補正方法。
前記切断は、レーザ光を照射して焼き切ることを特徴とする請求項８，９または１０に記載の発光素子アレイ・チップの光量補正方法。
前記切断は、電流を流して焼き切ることを特徴とする請求項８，９または１０に記載の発光素子アレイ・チップの光量補正方法。
前記切断は、エッチングにより行うことを特徴とする請求項８，９または１０に記載の発光素子アレイ・チップの光量補正方法。