JP2003136778A

JP2003136778A - 発光素子アレイ・チップおよび光量補正方法

Info

Publication number: JP2003136778A
Application number: JP2001334178A
Authority: JP
Inventors: Seiji Ono; 誠治大野
Original assignee: Nippon Sheet Glass Co Ltd
Current assignee: Nippon Sheet Glass Co Ltd
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2003-05-14
Anticipated expiration: 2021-10-31
Also published as: JP3711060B2

Abstract

(57)【要約】【課題】ウェファ内、ウェファ間のチップ光量のばら
つきを、光量評価時または評価後、チップ単位で、内蔵
抵抗の値を調整して、ある一定の範囲内に収めることの
できる発光素子アレイ・チップを提供する。【解決手段】チップ内蔵抵抗１０は、ｐｎｐｎ構造の
半導体層を用いて作成される。半導体層１０３上に２個
の電極１１ａ，１１ｂを設けて、これら電極を、絶縁膜
１１０に開けたスルーホールを経てアルミ配線４０にそ
れぞれ接続する。この状態では、電極１１ａ，１１ｂ間
に半導体層１０３で作られた抵抗１０は、抵抗短絡線１
３で短絡されている。ウェファ状態で各チップの平均光
量を測定し、光量が大きいものは、レーザ光を使い抵抗
短絡線１３を焼き切る。これにより抵抗値を調整し、発
光電流の大きさを変え、光量を補正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発光素子アレイ・
チップ、特に、光量補正を行うことのできる発光素子ア
レイ・チップに関する。本発明は、さらに、発光素子ア
レイ・チップの光量補正方法に関する。

【０００２】

【従来の技術】多数個の発光素子を同一基板上に集積し
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタヘッド等の書込み用光源として利用されてい
る。本発明者らは発光素子アレイの構成要素としてｐｎ
ｐｎ構造を持つ発光サイリスタに注目し、発光点の自己
走査が実現できることを既に特許出願（特開平１−２３
８９６２号公報、特開平２−１４５８４号公報、特開平
２−９２６５０号公報、特開平２−９２６５１号公報）
し、光プリンタ用光源として実装上簡便となること、発
光素子ピッチを細かくできること、コンパクトな自己走
査型発光素子アレイを作製できること等を示した。

【０００３】さらに本発明者らは、転送素子アレイをシ
フト部として、発光部である発光素子アレイと分離した
構造の自己走査型発光素子アレイを提案している（特開
平２−２６３６６８号）。

【０００４】図１に、この自己走査型発光素子アレイの
等価回路図を示す。この自己走査型発光素子アレイは、
転送素子Ｔ₁ 〜Ｔ₄ 、書込み用発光素子Ｌ₁ 〜Ｌ₄ から
なる。シフト部の構成は、ダイオード接続を用いてい
る。Ｖ_GKは電源（通常５Ｖ）であり、負荷抵抗Ｒ_L を経
て各転送素子のゲート電極Ｇ₁ 〜Ｇ₃ に接続されてい
る。また、転送素子のゲート電極Ｇ₁ 〜Ｇ₃ は、書込み
用発光素子のゲート電極にも接続される。転送素子Ｔ₁
のゲート電極にはスタートパルスφ_S が加えられ、転送
素子のアノード電極には、交互に転送用クロックパルス
φ１，φ２が加えられ、書込み用発光素子のアノード電
極には、発光電流供給ライン５を経て、書込み信号φ_I
が加えられている。なお図中、１，２，３，４は、それ
ぞれ電流制限抵抗を示している。

【０００５】動作を簡単に説明する。まず転送用クロッ
クパルスφ１の電圧がハイレベルで転送素子Ｔ₂ がオン
状態であるとする。このとき、ゲート電極Ｇ₂ の電位は
Ｖ_GKの５Ｖからほぼ０Ｖにまで低下する。この電位降下
の影響はダイオードＤ₂ によってゲート電極Ｇ₃ に伝え
られ、その電位を約１Ｖに（ダイオードＤ₂ の順方向立
上り電圧（拡散電位に等しい））に設定する。しかし、
ダイオードＤ₁ は逆バイアス状態であるためゲート電極
Ｇ₁ への電位の接続は行われず、ゲート電極Ｇ ₁ の電位
は５Ｖのままとなる。発光サイリスタのオン電位は、ゲ
ート電極電位＋ｐｎ接合の拡散電位（約１Ｖ）で近似さ
れるから、次の転送用クロックパルスφ２のＨレベル電
圧は約２Ｖ（転送素子Ｔ₃ をオンさせるために必要な電
圧）以上でありかつ約４Ｖ（転送素子Ｔ₅ をオンさせる
ために必要な電圧）以下に設定しておけば転送素子Ｔ₃
のみがオンし、これ以外の転送素子はオフのままにする
ことができる。従って２本の転送用クロックパルスでオ
ン状態が転送されることになる。

【０００６】スタートパルスφ_S は、このような転送動
作を開始させるためのパルスであり、スタートパルスφ
_S をＬレベル（約０Ｖ）にすると同時に転送用クロック
パルスφ２をＨレベル（約２〜約４Ｖ）とし、転送素子
Ｔ₁ をオンさせる。その後すぐ、スタートパルスφ_S は
Ｈレベルに戻される。

【０００７】いま、転送素子Ｔ₂ がオン状態にあるとす
ると、ゲート電極Ｇ₂ の電位は、Ｖ _GK（ここでは５ボル
トと想定する）より低下し、ほぼ０Ｖとなる。したがっ
て、書込み信号φ_I の電圧が、ｐｎ接合の拡散電位（約
１Ｖ）以上であれば、発光素子Ｌ₂ を発光状態とするこ
とができる。

【０００８】これに対し、ゲート電極Ｇ₁ は約５Ｖであ
り、ゲート電極Ｇ₃ は約１Ｖとなる。したがって、発光
素子Ｌ₁ の書込み電圧は約６Ｖ、発光素子Ｌ₃ の書込み
電圧は約２Ｖとなる。これから、発光素子Ｌ₂ のみに書
き込める書込み信号φ_I の電圧は、１〜２Ｖの範囲とな
る。発光素子Ｌ₂ がオン、すなわち発光状態に入ると、
発光強度は書込み信号φ_I に流す電流量で決められ、任
意の強度にて画像書込みが可能となる。また、発光状態
を次の発光素子に転送するためには、書込み信号φ_I ラ
インの電圧を一度０Ｖまでおとし、発光している発光素
子をいったんオフにしておく必要がある。

【０００９】このような自己走査型発光素子アレイは、
例えば６００ｄｐｉ／１２８発光点のチップ（長さ約
５．４ｍｍ）を、複数個並べることによって作製され
る。このようなチップは、ウェファ上に作製され、ダイ
シングすることにより得られる。

【００１０】自己走査型発光素子アレイでは、チップ内
の光量分布が小さいが、ウェファ内分布やウェファ間の
差により、チップ間の光量差は広い分布を持つ。このた
め、光量の平均値を合わせてやることで、ばらつきの少
ない発光点列を得ることができる。

【００１１】従来は、次に示す手法によりチップ間の光
量平均値をそろえていた。

【００１２】（１）ウェファ状態で各チップの光量平均
値を求める。

【００１３】（２）各チップの光量平均値から、所望の
光量を得るために必要な外付け抵抗の値を計算し、抵抗
値の範囲毎に、５〜２０個ほどのランクに振り分けたマ
ップを作成する。

【００１４】（３）ウェファを切断し、マップに従っ
て、ランク毎のトレイに仕分けする。

【００１５】（４）同じランクのトレイからチップを拾
い、基板上に配列する。このチップを駆動するための基
板として、ランクに対応した外付け抵抗を実装した駆動
基板を接続する。

【００１６】

【発明が解決しようとする課題】しかしながら、従来の
手法では、（１）ランク数が多くなると、取り分けが複
雑となる。また、トレイ管理が複雑となる、（２）ラン
クに対応した複数種類の駆動基板を用意しなければなら
ない、（３）ランク毎にトレイなどに取り分ける必要が
あるため、切断後テープから直接ダイボンダにかけるこ
とができない、などの問題があった。

【００１７】本発明の目的は、ウェファ内、ウェファ間
のチップ光量のばらつきを、光量評価時または評価後、
チップ単位で、内蔵抵抗の値を調整して、ある一定の範
囲内に収めることのできる発光素子アレイ・チップを提
供することにある。

【００１８】本発明の他の目的は、発光素子アレイ・チ
ップの光量補正方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明の第１の態様は、
ｐｎｐｎ構造の複数の発光素子よりなるアレイを有し、
発光点を順次自己走査する機能を有する発光素子アレイ
・チップにおいて、前記複数の発光素子アレイに発光電
流を供給するラインに、１個以上の抵抗を挿入し、前記
発光電流の値を前記抵抗の値により調整することを特徴
とする。

【００２０】本発明の第２の態様は、ｐｎｐｎ構造の複
数の発光素子よりなるアレイを有し、発光点を順次自己
走査する機能を有する発光素子アレイ・チップにおける
光量補正方法であって、前記複数の発光素子アレイに発
光電流を供給するラインに、１個以上の抵抗を挿入し、
前記発光電流の値を前記抵抗の値により調整して光量を
補正することを特徴とする。

【００２１】本発明によれば、前記１個以上の抵抗は、
前記発光電流供給ラインの一部分を構成する短絡線によ
り短絡されており、前記１個以上の抵抗を前記発光電流
供給ラインに挿入する場合には、挿入したい抵抗に対す
る前記短絡線を切断することにより行うのが好適であ
る。

【００２２】また、本発明によれば、前記１個以上の抵
抗は、前記発光電流供給ラインの一部分を構成する接続
線により接続されて、前記発光電流供給ラインに挿入さ
れており、前記発光電流供給ラインの挿入から除きたい
場合には、除きたい抵抗に対する前記接続線を切断する
ことにより行うのが好適である。

【００２３】

【発明の実施の形態】本発明によれば、発光電流供給ラ
インに抵抗を挿入し、この抵抗を｛短絡する／短絡しな
い｝または、｛接続する／接続しない｝によって、ライ
ンに挿入される抵抗値を調整する。この調整は、ウェフ
ァ検査機で光量を測定し、その測定値に従って行われ
る。調整は、抵抗への配線または抵抗自身を、接続また
は切断によって行う。切断は、レーザによる焼き切り、
大電流による溶断、レーザなどの直接描画によるフォト
リソ工程によって行う。

【００２４】接続は、導電性インクによる描画、レーザ
などの直接描画によるフォトリソ工程、ＣＶＤによる選
択的金属膜成長によって行う。

【００２５】調整のための抵抗は、複数でもよく、他の
抵抗に対し直列に入れても、または並列に入れてもよ
い。

【００２６】このとき、調整用の抵抗は、直列に挿入す
る場合、複数個ある抵抗のうち、最大の抵抗値をＲとす
ると、Ｒ／２ⁿ （ｎ＝１，２，３，…）となるように選
ぶのが好適である。

【００２７】また、調整用の抵抗は、並列に挿入する場
合、複数個ある抵抗のうち最小の抵抗値をｒとすると、
ｒ×２ⁿ（ｎ＝１，２，３，…）となるように選ぶのが
好適である。

【００２８】抵抗は、発光素子アレイを形成する半導体
層（カソード層、アノード層、ゲート層）、金属薄膜
（Ａｕ，Ｐｔ，Ｗ，Ｃｒ，Ｎｉ，ＮｉＣｒなど）、サー
メット（Ｃｒ−ＳｉＯ、Ａｕ−ＳｉＯなど）、アモルフ
ァス半導体層（ａ−Ｓｉ，ａ−Ｇｅなど）、ポリシリコ
ン膜などを使うことができる。

【００２９】

【実施例１】抵抗として、発光素子アレイを形成する半
導体層を用いる例について説明する。

【００３０】図２に、自己走査型発光素子アレイ・チッ
プの構造を示す。（Ａ）は平面図、（Ｂ）は、（Ａ）の
Ｘ−Ｘ′線断面図である。自己走査型発光素子アレイ
は、基本的にはｐｎｐｎ半導体構造で構成される。

【００３１】基板１３０上に、第１の半導体層１００，
第２の半導体層１０１，第３の半導体層１０２，第４の
半導体層１０３が順次積層されて、ｐｎｐｎ構造を形成
している。これらｐｎｐｎ構造は、溝で分離されてカソ
ード層，アノード層，ゲート層よりなる個々の発光素子
２０が作られる。

【００３２】ｐｎｐｎ構造上には絶縁膜１１０が設けら
れ、各発光素子の最上層電極（アノード電極またはカソ
ード電極）には、絶縁膜１１０に開けられたスルーホー
ルを介してアルミ配線４０が接続される。このアルミ配
線の一端は、発光電流供給用のボンディングパッド３０
となっている。

【００３３】チップ内蔵抵抗１０は、ｐｎｐｎ構造の半
導体層を用いて作成される。第４の半導体層１０３上に
２個の電極１１ａ，１１ｂを設けて、これら電極を、絶
縁膜１１０に開けたスルーホールを経てアルミ配線４０
にそれぞれ接続する。

【００３４】この状態では、電極１１ａ，１１ｂ間に半
導体層１０３で作られた抵抗１０は、アルミ配線４０で
短絡されている。アルミ配線４０のうち短絡に寄与する
部分である抵抗短絡線を１３で示している。

【００３５】ウェファ状態で各チップの平均光量を測定
し、光量が大きいものは、レーザ光を使い抵抗短絡線１
３を焼き切る。図３には、焼き切った短絡線の部分を５
０で示す。抵抗短絡線を焼き切ると、抵抗１０が、アル
ミ配線４０に挿入されることになる。前述したように、
発光素子の光量は、供給される電流の大きさにより決ま
るので、抵抗１０が挿入される結果、供給電流は小さく
なる。たとえば、光量が１０％変化するように抵抗１０
の値を選ぶことで、ウェファ内、ウェファ間の光量のば
らつきの値を１０％狭めることが可能となる。

【００３６】また、レーザによる焼き切りのほか、直接
描画によるフォトリソ工程で配線をエッチングなどによ
り切断してもよい。

【００３７】

【実施例２】実施例１は、１個の抵抗１０のみ形成した
が、複数個の抵抗を形成してもよい。図４は、３個の抵
抗１０ａ，１０ｂ，１０ｃを直列に配置した場合の例を
示す。各抵抗の構成は、実施例１と同じである。図中、
１３ａ，１３ｂ，１３ｃは、これら各抵抗の短絡線（ア
ルミ配線の一部）を示している。

【００３８】これら抵抗の抵抗値の比を、１０ａ：１０
ｂ：１０ｃ＝１：２：４とし、たとえば、電流値が１％
変化する抵抗値を抵抗１０ａに選べば、１３ａ〜１３ｃ
の切断／非切断により、８％の光量のばらつきを１％に
抑えることができる。また、抵抗１０ａを電流値を決め
る抵抗として、大きめにとり、抵抗１０ｂ，１０ｃをた
とえば、抵抗１０ａの１／１０，１／２０にとれば、抵
抗１０ａの値を、０％，５％，１０％，１５％の４段階
で調整できる。複数の抵抗は、同じ半導体層を使った抵
抗のため、比率は正確に制御できる。

【００３９】

【実施例３】実施例２の変形例であり、電流により抵抗
短絡線を焼き切ることのできるようにした例を、図５に
示す。図中、１４ａ，１４ｂ，１４ｃは、アルミ配線の
一部に形成された、配線焼き切り用のプローブ針接触用
パッドである。

【００４０】抵抗短絡線１３ａ，１３ｂ，１３ｃの部分
は、段差などを設けて、膜厚が薄くなる部分１２１を設
け、電力を集中させるようにする。プローブ検査時に、
配線焼き切り用ボンディングパッド１４ａ〜１４ｃと、
発光電流用ボンディングパッド３０とにプローブ針２０
０を接触させ、大電流を流し、所望の抵抗短絡線を焼き
切る。

【００４１】

【実施例４】実施例３では、複数個の抵抗を直列に配置
した。本実施例では、複数個の抵抗を並列に配置した場
合の例を示す。図６では、３個の抵抗１０ｄ，１０ｅ，
１０ｆを形成している。

【００４２】アルミ配線は、４０ａ，４０ｂに分けられ
ており、抵抗１０ｄ，１０ｅ，１０ｆの一方の電極１１
ａはアルミ配線４０ａに接続部１５ｄ，１５ｅ，１５ｆ
を経て接続され、抵抗１０ｄ，１０ｅ，１０ｆの他方の
電極１１ｂはアルミ配線４０ｂに接続される。したがっ
て、抵抗１０ｄ，１０ｅ，１０ｆは、アルミ配線４０
ａ，４０ｂ間に並列に挿入されている。

【００４３】この構成では、抵抗の値が図４の場合より
も大きいものが使える。配線１５ｄ，１５ｅ，１５ｆ
を、選択的にレーザで焼き切る。図５で説明したと同様
に、電流で焼き切ってもよい。焼き切られた配線に接続
されている抵抗は、並列配置から除かれることになる。

【００４４】

【実施例５】図７は、抵抗１０ｄの一方の電極１１ａ
を、ボンディングパッド３０に接続し、抵抗１０ｅの一
方の電極１１ａを、ボンディングパッド３０ｅに接続
し、抵抗１０ｆの一方の電極１１ａを、ボンディングパ
ッド３０ｆに接続し、抵抗１０ｄ，１０ｅ，１０ｆの他
方の電極１１ｂをアルミ配線４０に接続した例を示す。

【００４５】このような構成によれば、組立時に、ボン
ディングパッド３０，３０ｅ，３０ｆのいずれを、電流
供給用ボンディングパッドとして選ぶかによって、抵抗
１０ｄ，１０ｅ，１０ｆのいずれか１個を選択すること
ができる。これにより供給される発光電流の値を調整す
ることができる。

【００４６】なお、この構造によれば、抵抗が同一プロ
セスで形成されるため、高精度な抵抗比が得られる。

【００４７】

【実施例６】図８は、抵抗を発光素子と共通の半導体層
以外で形成した例である。ボンディングパッド３０とア
ルミ配線４０との間に、Ｃｒ−ＳｉＯで４個の抵抗６０
ａ，６０ｂ，６０ｃ，６０ｄを形成した。これらの抵抗
は、幅を同じとし、長さを１：２：４：８とすること
で、１６段階の調整が可能となった。抵抗調整は、不要
な抵抗をレーザで焼き切ることにより行う。抵抗材料
は、このほか、サーメット類（Ｃｒ−ＳｉＯ，Ａｕ−Ｓ
ｉＯなど）、金属薄膜（Ａｕ，Ｐｔ，Ｗ，Ｃｒ，Ｎｉ，
ＮｉＣｒなど）、アモルファス半導体（ａ−Ｓｉ，ａ−
Ｇｅなど）、ポリシリコンなどでもよい。また、電流に
よって焼き切ってもよい。

【００４８】以上の各実施例では、配線を切断すること
によって調整を行っているが、逆に、配線を接続するこ
とで調整してもよい。このような接続は、導電性インク
による描画、レーザなどの直接描画によるフォトリソ工
程、ＣＶＤによる選択的金属膜成長によって行う。

【００４９】

【発明の効果】本発明の発光素子アレイによれば、調整
すべき抵抗の数は、１チップあたり１個程度であるた
め、チップ毎の調整も現実的な労力で実現可能である。
また、チップ切断前のウェファの状態で処理すること
で、一括処理が可能となり、実質的にランク分けなしで
特性のそろったチップを得られる。

【００５０】さらに、予め内蔵抵抗による調整を行った
チップを光書込みヘッドに搭載することにより、光量補
正の幅を小さくできるため、補正のための回路が簡単と
なり、高速化、コストダウンを図れる。

【図面の簡単な説明】

【図１】自己走査型発光素子アレイの等価回路図を示す
図である。

【図２】実施例１の自己走査型発光素子アレイ・チップ
の構造を示す図である。

【図３】図１のチップにおいて、抵抗短絡部を焼き切っ
た状態を示す図である。

【図４】実施例２の自己走査型発光素子アレイ・チップ
の構造を示す図である。

【図５】実施例３の自己走査型発光素子アレイ・チップ
の構造を示す図である。

【図６】実施例４の自己走査型発光素子アレイ・チップ
の構造を示す図である。

【図７】実施例５の自己走査型発光素子アレイ・チップ
の構造を示す図である。

【図８】実施例６の自己走査型発光素子アレイ・チップ
の構造を示す図である。

【符号の説明】

１０チップ内蔵抵抗１１ａ，１１ｂ電極１３ａ，１３ｂ，１３ｃ抵抗短絡線２０発光素子３０，３０ｅ，３０ｆボンディングパッド４０アルミ配線６０ａ，６０ｂ，６０ｃ，６０ｄ抵抗１００第１の半導体層１０１第２の半導体層１０２第３の半導体層１０３第４の半導体層１１０絶縁膜１３０基板

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Claims

【特許請求の範囲】

【請求項１】ｐｎｐｎ構造の複数の発光素子よりなるア
レイを有し、発光点を順次自己走査する機能を有する発
光素子アレイ・チップにおいて、前記複数の発光素子アレイに発光電流を供給するライン
に、１個以上の抵抗を挿入し、前記発光電流の値を前記
抵抗の値により調整することを特徴とする発光素子アレ
イ・チップ。
【請求項２】２個以上の前記抵抗が、直列に接続され
て、前記発光電流供給ラインに挿入されることを特徴と
する請求項１に記載の発光素子アレイ・チップ。
【請求項３】２個以上の抵抗が並列に接続されて、前記
発光電流供給ラインに挿入されることを特徴とする請求
項１に記載の発光素子アレイ・チップ。
【請求項４】前記抵抗は、前記ｐｎｐｎ構造を形成する
半導体層で作成されることを特徴とする請求項１，２ま
たは３に記載の発光素子アレイ・チップ。
【請求項５】前記抵抗は、金属，サーメット，アモルフ
ァス半導体，ポリシリコンよりなる群から選ばれる材料
で作成されることを特徴とする請求項１，２または３に
記載の発光素子アレイ・チップ。
【請求項６】前記１個以上の抵抗は、前記発光電流供給
ラインの一部分を構成する短絡線により短絡されてお
り、前記１個以上の抵抗を前記発光電流供給ラインに挿
入する場合には、挿入したい抵抗に対する前記短絡線を
切断することにより行うことを特徴とする請求項１に記
載の発光素子アレイ・チップ。
【請求項７】前記１個以上の抵抗は、前記発光電流供給
ラインの一部分を構成する接続線により接続されて、前
記発光電流供給ラインに挿入されており、前記発光電流
供給ラインの挿入から除きたい場合には、除きたい抵抗
に対する前記接続線を切断することにより行うことを特
徴とする請求項１に記載の発光素子アレイ・チップ。
【請求項８】２個以上の抵抗が並列に接続されて、前記
発光電流供給ラインに挿入されている場合に、前記抵抗
を焼き切ることによって除くことを特徴とする請求項５
に記載の発光素子アレイ・チップ。
【請求項９】前記２個以上の抵抗のうち最大の抵抗値を
Ｒとすると、他の抵抗の抵抗値はＲ／２ⁿ （ｎ＝１，
２，３，…）となるように選ばれることを特徴とする請
求項２に記載の発光素子アレイ・チップ。
【請求項１０】前記２個以上の抵抗のうち最小の抵抗値
をｒとすると、他の抵抗の抵抗値はｒ×２ⁿ （ｎ＝１，
２，３，…）となるように選ばれることを特徴とする請
求項３に記載の発光素子アレイ・チップ。
【請求項１１】前記切断は、レーザ光を照射して焼き切
ることを特徴とする請求項６または７に記載の発光素子
アレイ・チップ。
【請求項１２】前記切断は、電流を流して焼き切ること
を特徴とする請求項６または７に記載の発光素子アレイ
・チップ。
【請求項１３】前記切断は、エッチングにより行うこと
を特許とする請求項６または７に記載の発光素子アレイ
・チップ。
【請求項１４】ｐｎｐｎ構造の複数の発光素子よりなる
アレイを有し、発光点を順次自己走査する機能を有する
発光素子アレイ・チップにおいて、前記複数の発光素子に発光電流を供給するラインの一端
に２個以上の抵抗を並列に接続し、これら抵抗の他端
に、それぞれボンディングパッドを接続し、これらボン
ディングパッドのうちの１つを選択することにより前記
抵抗のうちの１つを選択し、選択された抵抗の値により
前記発光電流の値を調整することを特徴とする発光素子
アレイ・チップ。
【請求項１５】前記抵抗は、前記ｐｎｐｎ構造を形成す
る半導体層で作成されることを特徴とする請求項１４に
記載の発光素子アレイ・チップ。
【請求項１６】前記抵抗は、金属，サーメット，アモル
ファス半導体，ポリシリコンよりなる群から選ばれる材
料で作成されることを特徴とする請求項１４に記載の発
光素子アレイ・チップ。
【請求項１７】請求項１〜１３のいずれかに記載の発光
素子アレイ・チップを配列して構成された発光素子アレ
イ・チップを備えることを特徴とする光書込みヘッド。
【請求項１８】ｐｎｐｎ構造の複数の発光素子よりなる
アレイを有し、発光点を順次自己走査する機能を有する
発光素子アレイ・チップにおける光量補正方法であっ
て、前記複数の発光素子アレイに発光電流を供給するライン
に、１個以上の抵抗を挿入し、前記発光電流の値を前記
抵抗の値により調整して光量を補正することを特徴とす
る発光素子アレイ・チップの光量補正方法。
【請求項１９】前記１個以上の抵抗は、前記発光電流供
給ラインの一部分を構成する短絡線により短絡されてお
り、前記１個以上の抵抗を前記発光電流供給ラインに挿
入する場合には、挿入したい抵抗に対する前記短絡線を
切断することにより行うことを特徴とする請求項１８に
記載の発光素子アレイ・チップの光量補正方法。
【請求項２０】前記１個以上の抵抗は、前記発光電流供
給ラインの一部分を構成する接続線により接続されて、
前記発光電流供給ラインに挿入されており、前記発光電
流供給ラインの挿入から除きたい場合には、除きたい抵
抗に対する前記接続線を切断することにより行うことを
特徴とする請求項１８に記載の発光素子アレイ・チップ
の光量補正方法。
【請求項２１】２個以上の抵抗が並列に接続されて、前
記発光電流供給ラインに挿入されている場合に、前記抵
抗を切断することによって除くことを特徴とする請求項
１８に記載の発光素子アレイ・チップの光量補正方法。
【請求項２２】前記切断は、レーザ光を照射して焼き切
ることを特徴とする請求項１９，２０または２１に記載
の発光素子アレイ・チップの光量補正方法。
【請求項２３】前記切断は、電流を流して焼き切ること
を特徴とする請求項１９，２０または２１に記載の発光
素子アレイ・チップの光量補正方法。
【請求項２４】前記切断は、エッチングにより行うこと
を特許とする請求項１９，２０または２１に記載の発光
素子アレイ・チップの光量補正方法。