JP3699397B2 - 擬似ランダムテストパターンを生成する移相器の線形依存性を低減する方法および線形依存性を低減した移相器 - Google Patents

擬似ランダムテストパターンを生成する移相器の線形依存性を低減する方法および線形依存性を低減した移相器 Download PDF

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Description

【0001】
技術分野
本発明は、マルチ走査型の線形フィードバックシフトレジスタを用いた擬似ランダムテストベクトルの生成に関し、特に、位相シフトを制御して、並列テストパターン生成器の出力上のテストシーケンス相互の線形依存性を低減する手段および方法に関する。
背景技術
集積回路の集積度が高くなるしたがって、高いフォルトカバレッジを保証しつつ、低いコストでチップ面積のオーバーヘッドを最小にできる効率的なテスト方式への要望が高まっている。しかし、回路構成は複雑になる一方であり、伝統的なテストパラダイムでは、ある種のフォルトモデルにおいて高いフォルトカバレッジを達成するのが困難な状況にある。この困難さにはいくつかの理由がある。第1には、大規模な集積回路では、そのロジック対ピン比が非常に高い。ロジック対ピン比が高いと、チップピンでテストデータ転送の渋滞をきたすが、この比率はなおも増大している現状である。第2に、大規模な回路は大量のテストデータを必要とするが、このような大量のデータを外部のテスト装置に格納しなければならない。第3に、テストデータを大規模回路に適用するには、長いテスト時間を要する。第4に、現存のテスト装置は、大規模回路をその動作速度でテストできる機能を備えていない。
【0002】
現在、集積回路のテストは、複数の組織的なDFT(Design for testability:テスト可能な設計)技術を駆使して行われている。これらの技術は、一部またはすべての状態変数(フリップフロップやラッチなどの記憶素子)を直接的に制御し、観察するという一般的なコンセプトに基づいている。このコンセプトによれば、組み合わせフォルトのテストが行われる限り、回路はほぼ組み合わせネットワークとして取り扱われる。もっとも、一般的に使用されているDFT体系は走査系によるものである。この方法では、米国特許第4,503,537号に開示されるように、テスト期間中は、すべての(あるいはほとんどすべての)記憶素子がひとつ以上のシフトレジスタに接続されている。テスト用に設計された回路は、ノーマルモードとテストモード(走査モード)を有し、ノーマルモードでは、記憶素子はその通常の機能を実行する。走査モードでは、記憶素子は走査セルとなり、走査セルが接続されて、走査チェーンと呼ばれる一連のシフトレジスタを形成する。走査チェーンは、一組のテストパターンを順次テスト回路に移し、回路から取り出し、そのテストパターンに対するテストレスポンスを得る。得られたテストレスポンスは、フォルトフリーのレスポンスと比較され、テスト回路(CUT:Circuit Under Test)が適正に動作するか否かが判断される。
【0003】
走査設計方法論は、テストパターンの自動生成(ATPG:Automatic Test Pattern Generation)が容易であり、シリコンンデバッグ能力にすぐれているため、広く普及し、採用されている。現在のATPCソフトウエアツールはきわめて効率的であり、テストセット(テストパターンの集合)を生成して、スタックアット(stuck-at)、遷移、パス遅延フォルト、ブリッジングフォルトなど、いくつかの種類のフォルトモデルでほぼ完全なフォルトカバレッジを保証している。通常、ATPG(自動テストパターン生成)ツールを用いると、回路で起こり得る特定のフォルトをターゲットとし、特定のフォルトを検出するのに、少数の走査セル(たとえば2〜5%)を特定する必要がある。これにより特定されたセルを、決定論的指定セルと呼ぶ。走査チェーン中のその他の走査セルにはランダムな2進値が与えられる(ランダム指定セル)。この方法で、パターンは完全に指定され、さらに別のフォルトも検出できる。テスト結果は、テスタに保存可能である。
【0004】
図1は、走査チェーンを用いた従来のディジタル回路テストシステム10を示す。外部の自動テスト装置(ATE:Automatic Testing Equipment)またはテスタ12は、走査モードにおいて、CUT(テスト回路)16内の走査チェーン18を介して、一連の指定テストパターン24を順次CUT16に入力する。テスト回路(CUT)は次いで、入力されたテストパターンを用いてノーマルモードで動作し、テストパターンに対するレスポンスを走査チェーンに格納する。テスト回路(CUT)は再度走査モードになり、レスポンスをテスタ12に送る。テスタ12は、テストレスポンスを順次、フォルトフリーの基準レスポンス20と比較する。しかし大規模回路になると、テストセットのサイズが大きくなりすぎ、また、テスト時間も長くなるので、この方法では対処できなくなる。実際、大規模設計では、論理ゲートごとに1キロビットずつテストデータ量が超過する場合もあると報告されている。この方法にはさらに、高価なメモリ集中型のテスタと、複雑な回路をテストするために長時間を要するという問題もある。
【0005】
このような時間と容量に関する問題は、図2に示す内蔵型自己テスト(BIST:Built-in Self-test)のフレームワークである程度解消できる。内蔵型自己テスト(BIST)では、チップ上にテストパターンを生成するオンチップ(on-chip)回路が設けられ、テストレスポンスを評価し、テスト自体を制御する。たとえば、決定論的テストパターンを使用するかわりに、擬似ランダムパターン生成器(PRPG)21がテストパターンを生成する。また、マルチ入力サインレジスタ(MISR:Multiple Input Signature Register)22は、テストレスポンスからサインを生成して、それを格納する。従来の内蔵型自己テスト(BIST)では、テストパターンとして擬似ランダムテストパターンを用いた場合、耐ランダムパターンフォルトを扱うテストポイントを選定することを条件として、スタックアットフォルトで95〜96%のカバレッジを達成し得る。1000ゲートにつき、平均して1または2のテストポイントが必要である。内蔵型自己テスト(BIST)では、出力として検知されサインレジスタに入力されるすべてのレスポンスが既知のものでなければならない。未知の値は、サインの信頼性を損なうので、別のテストロジックで拘束される必要がある。擬似ランダムテストパターンはかなりのパーセンテージでスタックアットフォルトをカバーするとは言え、これらのパターンは、結局は残りの耐ランダムパターンフォルトをターゲットとする決定論的パターンによって補足されなければならない。BISTの補足パターンを格納するのに必要なテスタのメモリだけで、上述した決定論的アプローチに必要とされるメモリの50%を超えることもしばしばである。BISTにおける別の問題点は、擬似パターンでは、遷移、パス遅延フォルトなど、その他のフォルトを十分に扱うことができないことである。回路の複雑さと上述したBISTに特有の制限のせいで、ハード対テストフォルトを完全にカバーするテストパターン集合を提供するのは、不可能でないにしても非常に困難である。
【0006】
擬似ランダムパターン生成器は、一般に線形フィードバックシフトレジスタ(LFSR)と呼ばれる簡単なハードウエア構造をとる。LFSTは、シフトレジスタを構成する鎖状の一連のデータ記憶素子を含む。長さnの線形フィードバックシフトレジスタ(LFSR)は、特性多項式hnn + … + h1 +h0 で表される。ここでhi の項は、このシフトレジスタのi番目のフリップフロップであり、h=1ならば、このフリップフロップから取り出されるフィードバックタップがあることになる。所定の多項式にしたがって適正なタップ接続が確立されているならば、各段の結合(加算単位2の)出力が、LFSRの初段にフィードバックされる。このような構成をタイプI型LFSRあるいはフィボナッチ生成器と称する。別の構成として、LFSRセルの間にXORゲートを有するシフトレジスタがある。これをタイプII型LFSRあるいはガロア(Galois)の真の除数と称する。この構成の顕著な特徴として、LFSRの最終段の出力が、使用する特性多項式で示される段にフィードバックされる。nビットのLFSRに考えられ得るすべて(2n−1個)の非ゼロ状態を通るせる多項式を、原始特性多項式と呼ぶ。これに対応するLFSRを最大長LFSRと称し、出力結果のシーケンスは最大長シーケンスあるいはm−シーケンスと呼ばれる。
【0007】
図3は、マルチ走査チェーン26に並列にテストパターンを供給するテスト生成器として用いられるLFSR24を示す。この設計の問題点は、LFSRが有する構造的な依存性のせいで、満足のゆくフォルトカバレッジが得られないことである。実際、走査パス(経路)がLFSRの隣接ビットから直接延びる場合、その近接性のために、近隣の走査チェーンが相関度の高いテストパターンを含むことになる。この現象では、テスト回路(CUT)から見たパターンが擬似ランダムにならないので、フォルトカバレッジに悪影響を与える。
【0008】
走査チェーン間の相関をさらに低減するために、LFSR24と走査チェーンの間に移相器28が挿入される構成も知られている(図4参照)。一般的な移相器28は、複数の走査パス間での同一データのバージョンシフトを回避するために採用される排他的OR(XOR)ネットワークで構成される。各走査チェーンはLFSR各段の出力の一次結合に対応する回路素子によって駆動される。この回路素子は、最大長シーケンス(m−シーケンス)の「シフトアンドアッド(shift-and-add)」特性を用いることによって、他のシーケンスと間隔をおいたテストシーケンスを生成する。シフトアンドアッド特性によれば、最大長シーケンスと、その循環シフト(桁送り)との合計は、この最大長シーケンスの別の循環シフトになる。実際は、移相回路は異なる原理に従って設計される。コンスタント移相器においては、各走査パスのチャネル間の変位は、実際の合成プロセスの前に指定される。コンスタンと移相器は、LFSRの振る舞いを記述する遷移マトリクスを使用して、連続シフトを実現するLFSR出力を決定する。この方法の基本的な欠点は、マトリクス演算を要することと、演算結果の移相器が複雑であることである。この方法で得られる移相器は、因数分解の後でさえ多大な数のXORゲートと過大な伝達遅延を有する。LFSR上のひとつのタップ30に接続されるXORゲートの数が多くなると、伝達遅延が大きくなるのは明白である。このような過剰な負荷によりキャパシタンスが増大し、信号伝達が遅くなる。LFSRのその他のタップ(たとえばタップ32)の出力には、単一のXORゲートだけが接続されている。LFSRのタップ間でその負荷が一致しないと、走査チェーンに格納されるパターン間での線形依存性が増大する。
【0009】
移相器設計プロセスに必要とされるハードウエアの量を制御する別の方法が、米国特許第4,959,832号に開示されている。この方法は、各チャネルの一次結合を求めるよりは、あらかじめ特定された移相器構造を用いて処理を開始し、結果としてのチャネルの移相を決定する。したがって、チャネル間の分離は可変になり、実際の値を求めるのに複雑な計算が必要になる。さらに、この米国特許に示される方法では、出力チャネルの数がLFSRの接続段の数に制限される。可変移相器を設計するための方法は本来的に特定目的のためのものであり、多数の走査チェーンを有する回路には非実用的である。
【0010】
最近、2つの論文に新たな方法が掲載された。“Design of phases shifter for BIST application(BIST適用の移相器設計)", Proc. VLSI Test Symposium, 1998 と、“Automated Synthesis of Large Phase Shifters for Built-in Self-Test(内蔵型自己テストのための大型移相器の自動合成)", Proc. ITC, 1998 である。これらの論文はLFSRの双対性(duality)のコンセプトを開示している。LFSRの双対性によれば、タイプI型LFSRが与えられると、最右端のタップを除くすべてのフィードバックタップの方向を反転することによって、デュアルLFSR(すなわちタイプII型LFSR)が得られる。同様に、タイプII型LFSRが与えられると、最右端のタップを除くすべてのフィードバックタップを反転することによってタイプI型のデュアルLFSRが導かれる。この方法は、以下のようにして、デュアルLFSRの論理状態と所望の移相器のアーキテクチャとを関連付ける。すなわち、デュアルLFSRを適切に初期化した後、連続するk回のステップでその論理シミュレーションを行う。デュアルLFSRの結果内容(すなわち“1”のロケーション)は、kビットシフトされたシーケンスを得るための移相器構造に含まれるべき位置を示している。時間効率のよいやり方で、走査チェーン間の最小位相変移を保証するとともに、実質的に出力チャネルごとにひとつの2ウェイXORゲート面積を低減した遅延の小さい大型の高速移相器の合成が可能になることが示されている。しかし、これらの論文に記載された方法は、負荷バランスの問題を有している。特に、LFSRタップ間に存在する負荷のばらつき(不一致)は伝達遅延を増大し、走査チェーンに格納されるパターン間の線形依存性を増大する。
【0011】
高集積化と、よりフレキシブルなBIST(内蔵型自己テスト)自動化ツールへの傾向が続く中で、時間効率のよい移相器合成処理と、これに対応する高速論理合成ルーチンへの要望は高まる一方である。このような技術は、多数の走査チェーンを用いる広範な種類の大型LFSRを取り扱うことができ、所定の移相器ネットワークでコスト効率のよい処理ができるものでなければならない。最近の回路設計では、100万を越える数のゲートを含むものもめずらしくない。このような大規模設計でフリップフロップの数は、数十万個におよぶ場合もある。たとえば、100万個のゲート設計で約5万個のフリップフロップがあり、テスト時間を短縮するために、走査チェーンごとのフリップフロップの数を250に制限しているとすると、200の走査チェーンを有する回路が得られる。綿密に設計された移相器を用いて構造依存性と線形依存性が排除できる場合に限り、これらの200の走査チェーンを駆動するのに64ビット幅のLFSRで間に合う。高いフォルトカバレッジと合理的なテスト時間を確保するには、このような走査チェーン間の依存性をなくすことが不可欠である。このことから、擬似ランダムBIST体系の成功の可否は、移相器回路の設計の適切さにかかっていると言える。
発明の概要
本発明は、線形有限状態機械(LFSM)と移相器との組み合わせにより、走査チェーンに相互の依存性を低減したテストパターンをロードする。線形有限状態機械(LFSM)は、多段の記憶素子(LFSMセル)を含む。記憶素子は、通常は直列に接続され、中間フィードバックを有する場合が多い。線形有限状態機械の各段の出力は、移相器の線形論理ゲート(XORゲート、XNORゲートなど)に接続される。移相器の出力チャネルは、テストパターンがロードされた走査チェーンに接続され、集積回路内のフォルトをテストする。
【0012】
ひとつの側面では、線形有限状態機械は十分に均衡の取れた負荷バランスを有しており、線形有限状態機械の各セルの出力(すなわちタップ)は、移相器内のほぼ同数の線形論理ゲートを均等に駆動する。負荷バランスがよいので、複数の線形論理ゲートの各々が、線形有限状態機械の個別のセルからその入力を受け取ることができる。移相器を駆動する線形有限状態機械のセル出力は、0とn−1の区間で整数の一様分布を生成する擬似乱数生成器によって選択される。ここでnは線形有限状態機械のサイズである。移相器の生成プロセスは、LFSMセルのヒストグラムによって導かれる。LFSMセルの各々について、ヒストグラムの対応するエントリが、どのくらいの頻度でこのセルが使用されるかを記録する。セルが使用された現在の数が所定値を超えたときは、残りのセルが同じ回数使用されるまで、この特定のセルは乱数生成プロセスから一時的にはずされる。この結果、各LFSMセルはほぼ同じ数の移相器ゲートを駆動することになる。
【0013】
別の側面では、検証プロセスに関連し、新たに生成されたタップの一次結合から生成されたテストパターン(テストシーケンス)は、既存のタップの組み合わせにより生成されたテストパターン(テストシーケンス)と重複しないことを検証する。また、与えられたタップの組み合わせがチャネル間分離基準を満たすか否かをチェックする。つまり、生成されたパターンの各々は、走査チェーンのその他のパターンから、少なくとも所定のビット数だけシフトされていなければならない。チャネル間の分離長は、適用の如何によって異なるが、たとえば、少なくとも最長走査チェーンの長さに対応する。
【0014】
さらに別の側面では、双対性のコンセプトを用いて、線形有限状態機械の論理状態と、各出力に接続される入力の間隔を十分に確保する回路アーキテクチャとを関連付ける。この構成では、デュアルLFSMの簡単な論理シミュレーションを行うだけで、今回のシーケンスが、移相器ネットワークにすでに含まれているタップ一次結合により生成されたシーケンスと重複しないことを、所定期間で確認する。
【0015】
本発明では、最大長シーケンスを生成する特性多項式の性質を示す線形有限状態機械を用いて実施することができる。その他の特徴、効果については、図面を参照して以下で説明する。
詳細な説明
擬似ランダムシーケンスを生成するのに、線形フィードバックシフトレジスタ(LFSR)やセルラオートマタ(CA:Cellular Automata)といった線形有限状態機械(LFSM)がしばしば用いられる。線形有限状態機械(LFSM)の一例として、n次の特性原始多項式h(x)=hnn + … + h1 +h0 を演算する回路が挙げられる。この回路では、移相器の論理合成を行うために、生成される各シーケンスが、その他のすべてのシーケンスから少なくとも所定のビット数だけシフトするように、LFSMセル出力の一次結合の集合を見つけなければならない。本明細書では、特定の実施例(たとえば変換LFSRなど)を用いて、線形有限状態機械LSFMについて説明するが、その他の適用も可能であることは言うまでもない。変換LFSR(t−LFSR)は、図5の原始多項式x32 +x18 +x14 +x9 +1に示されるように、異なる段で開始、終了するフィードバック接続を有するリング構造の記憶素子で構成される。これはタイプI型LFSRとも、タイプII型LFSTとも異なる。本明細書では、図5に示す構成の線形フィードバックシフトレジスタを一般化して、t−LFSTと称する。
【0016】
本明細書に記載される移相器の合成方法は、t−LFSRセルの組み合わせを、各セルの出力が加算されたときに一連の出力チャネル上に最大長のシーケンス(m−シーケンス)が生成されるように、高速で選択することを目的とする。このとき、シーケンス間の相互分離が所定値以上となることを保証する。ここで、t−LFSRの出力をタップと称する。タップ集合(組み合わせ列)を順次生成し、生成された組み合わせが許容可能か否かを、チャネル間分離基準に基づいて判断する。
【0017】
図10は、移相器の生成方法を示すフローチャートである。処理ブロック40で、複数のセル(フリップフロップなどの記憶素子)を有する線形有限状態機械(LFSM)を生成する。処理ブロック42で、各セルの負荷情報を格納する。負荷情報はたとえば各セルの使用頻度である。このような負荷情報を移相器生成の過程で使用する。セルの出力は、通常、移相器の線形論理ゲートに接続されるが、一定のセル(記憶素子)だけが頻繁に使用され、その出力に負荷が偏ると、キャパシタンス(容量)が増大して、信号伝達が遅くなる。結果として、回路全体の動作速度が落ちる。また、ファンアウト(論理出力数)が増えると、これらを収容するために容量の大きな記憶素子が必要になり、装置の簡易化、小型化、コスト面で問題となる。そこで、負荷情報を記憶しておき、移相器生成の過程でこの負荷情報を分析して、負荷の均衡を図る。処理ブロック44で、負荷情報を用いて移相器を生成する。負荷情報の用いる例として、たとえば、全体にわたって記憶素子を均等に使用する。記憶素子全体にわたって負荷を均等に分散させることにより、回路全体の動作速度が向上する。
【0018】
図11は、負荷バランスのとれた移相器を生成する詳細な構成を示すフローチャートである。処理ブロック48で、線形有限状態機械(LFSM)から記憶素子をランダムに選択する。選択された記憶素子の集合(組み合わせ)は、移相器のひとつの線形論理ゲートを駆動する候補となる。処理ブロック50で、ランダムに選択された記憶素子の組み合わせの各々について、チャネル間分離が許容範囲にあるか否かを判断する。チャネル間の分離を求めるには、LFSMでシミュレーションを行い、各シーケンスがその他のすべてのシーケンスから少なくとも所定のビット数だけシフトしているか否かを確認する。このシミュレーションについては、以下でさらに詳述する。次に、処理ブロック52で、チャネル間分離が十分であるとして許容された場合は、その記憶素子の組み合わせを、許容組み合わせリストに追加する。
【0019】
図12および13は、記憶素子のランダムな生成について、より詳細な処理フローを示す。図12は、負荷の均衡を図るために記憶素子に対して施される前処理の処理フローである。この前処理により、所定値を超える負荷を有する記憶素子を、使用可能な記憶素子の集合から一時的に排除する。具体的には、処理ブロック56で、使用可能な記憶素子を示す集合(たとえば、テーブル、アレイ、リストなど)を生成する。この集合に含まれる線形有限状態機械の各記憶素子が、移相器の線形論理ゲートを駆動する素子の候補となる。集合内の各記憶素子は分析され、現在の負荷がどの程度かチェックされる。すなわち、処理ブロック58で、現在分析中の記憶素子の負荷を検出する。記憶素子の負荷は、移相器の生成プロセスにわたって変化するので、各記憶素子の負荷量の変化を追跡する記憶機構が必要である。実施形態では、記憶素子の負荷の追跡にヒストグラムを用いるが、もちろんこの例に限定されない。判断ブロック60で、現在処理中の記憶素子の負荷が所定値を超えるか否かを判断する。負荷が所定値を超えていれば(肯定判断)、処理ブロック62に進み、その記憶素子を使用可能な記憶素子の集合から一時的に省く。負荷が所定値以下であれば(否定判断)、その記憶素子は使用可能な記憶素子集合に残しておく。判断ブロック64で、生成された集合に含まれるすべての記憶素子について、上述の処理が完了したかどうかを判断する。処理が完了していない場合は、矢印66で示すように、処理ブロック58に戻り、上述した工程を繰り返す。すべての記憶素子について処理が完了したら(ブロック64で肯定判断)、図13の処理へ進む。
【0020】
図13は、図12の前処理に引き続いて行われる、記憶素子のランダム選択工程を示す。処理ブロック70で、所定値以下の負荷を有する記憶素子集合の中から、任意の記憶素子をランダムに選択する。このランダム選択は、公知のアルゴリズムを用いて行なう。処理ブロック72で、後処理のために、選択した記憶素子を格納する。判断ブロック74で、所定の数の記憶素子が選択されたか否かを判断する。所定数に達しない場合は、矢印78で示すように、ランダム選択を繰り返す。所望の数の記憶素子がランダム選択されたなら、ブロック76でこのルーチンを終了する。
【0021】
以下に示すアルゴリズム1は、前処理および記憶素子の選択工程を詳細に示すものである。一例として、線形有限状態機械をt−LFSR(変換線形フィードバックシフトレジスタ)とする。アルゴリズム1が用いる補助ベクトルとしての“Taps"および“Position”は、それぞれ必要とされる数のXORタップおよびt−LFSRのサイズに対応し、これらに等しいディメンションを有する。この前提に基づき、アルゴリズム1を実行することによって、所望の組み合わせが返ってくる。これらのベクトルを用いて、一連のXOPタップ(出力)を格納し、移相器の生成プロセスを制御する。
【0022】
【表1】
Figure 0003699397
アルゴリズム1は2つの主要部分で構成される。まずベクトル“Position”を初期化することから始まる。この初期化ベクトルは、アルゴリズムの全実行過程を通して、未選択のすべて段のt−LFSRに対して同一である。これらの数は、すでに選択されXORタップとして使用されているベクトル位置のエントリに順次コピーされる。各エントリPosition[i]は、i(i=0,1,…,n−1)に設定される。ここでnは与えられたt−LFSRのサイズである。次いで、ループ内でベクトル“Position”にさらに前処理を施す。すなわち、一部のt−LFSR段の出力上でファンアウト(論理出力数)が大きくなるのを避けるために、負荷ヒストグラムに基づいて生成プロセスを進める。各t−LFSRセルについて、対応するヒストグラムのエントリは、そのセルがこれまでどれだけの頻度で使用されてきたかを記録するものである。セルの現在の値が所定の限界値を超える場合、その他のセルの使用頻度が同程度に達するまで、このセルを以降の処理から一時的にはずす。このようにして、すべてのセルが実質的に同じ数のXORタップを駆動することを保証する。
【0023】
特定のセルを排除する方法は、アルゴリズム1の後半で、XORタップの生成を実際に実行する段階に現れている。関数random (a,b)は、aからbの範囲にわたって均一に分布する擬似ランダム整数のジェネレータである。rを必要なXORタップの数とすると、アルゴリズムは、n個の素子集合の中からランダムな順序でr個の素子シーケンスを生成することによって、ベクトルタップを満たしてゆく。アルゴリズム1のこの部分は、ルーチンが呼び出される都度、正確にr工程行われてから、生成プロセスが終了する。実際、一連のXORタップは、関数random から直接導かれるというよりは、ベクトル“Position”を介して生成される。また、各生成工程で、関数random が作用する領域は1ずつ低減する。これによって、同じ擬似数が生成されたとしても、その擬似数で示されるエントリは前回と異なる内容を有することが確保される。同様の方法が初期化段階でも用いられ、これによって特定のt−LFSRセルが酷使されるのを防止する。
【0024】
この例では、変数“limit”は初期状態では「1」であり、“Position”ベクトルは上述した手順で初期化される。上述のコードを実行することによって、ヒストグラムの対応するエントリを変数limitの現在の値よりも小さいものだけに限定し、次回のXORタップの組み合わせとなる候補位置をしぼることができる。次に、候補として残された段のt−LFSRの数を、XORタップの必要数と比較する。新たな組み合わせが生成されない場合は、現在“limit”値を引き上げてプロセス全体を繰り返す。また、XORタップの組み合わせによっては、チャネル間分離基準に基づいて拒否されることもあり得るので、セルが使用可能であったとしても、生成プロセスを完了する条件を満たさない場合がある。このため、拒否された数を記録しておき、失敗(拒否)が一定数以上連続して続く場合は、同じく変数limitを引き上げる必要がある。
【0025】
ヒストグラムの例として、t−LFSRセルの負荷を表す1次元ヒストグラムおよび2次元ヒストグラムを以下の表に示す。表2および表3は、それぞれ出力数100の移相器を駆動する24ビットおよび32ビットのt−LFSR上でアルゴリズム1を走らせて得られたヒストグラムである。双方の移相器で、1つのチャネルは7段のt−LFSRの一次結合によって定義される。表2(24ビット)および表2(32ビット)において、論理合成前の単位セル当たりの期待負荷は(駆動XORゲート数)は、それぞれ30および22である(表2および3の中段参照)。また、t−LFSRセルの各セル対が、どれだけの頻度で移相器の同一チャネルを駆動しているかを測定したところ、直交性があると仮定して、24ビットと32ビットで、それぞれ7.61と、4.23であった(表4および表5参照)。この生成されたヒストグラムの結果から、生成された数が理論値に非常に近く、すべてのLFSRが高度にバランスよく使用されていることがわかる。XORタップの生成プロセスに続いて、論理合成を行うことにより、得られたXORタップは因数分解の対象となる。表2および3の下段は、この論理合成後のジェネレータ(生成プログラム)の負荷段数を示している。表2および3から明らかなように、この論理合成処理により実際に使用されるジェネレータの一連のステージが大幅に低減できることがわかる。
【0026】
【表2】
Figure 0003699397
【0027】
【表3】
Figure 0003699397
【0028】
【表4】
Figure 0003699397
【0029】
【表5】
Figure 0003699397
このように、線形有限状態機械(LFSM)の各記憶素子に渡って負荷の均衡がとれているだけではなく、同一の線形論理ゲートを駆動する記憶素子の対(ペア)においても、負荷バランスがとれていることがわかる。たとえば、表4の例では、0と1のXORタップ対は7回使用されている。これは、移相器内の7つの線形論理ゲートが、線形有限状態機械の記憶素子0と記憶素子1の組み合わせによって駆動されたことを意味する。このように、記憶素子の各対がほぼ同数の線形論理ゲートを駆動する。もちろん負荷バランスおよび記憶素子対に多少のばらつきはあるが、従来の設計に比較して、格段の効果を示している。
【0030】
さて、最小チャネル分離幅dにおいて、新たに生成されたXORタップの一次結合により生成されるシーケンスが、既存のチャネルで生成されたシーケンスと重複しないことを確認する検証工程を実施するのが望ましい。検証工程を実施するために、双対性の概念を一般化した新たな方法を導入する。
【0031】
図5に示すt−LFSR本来の構造があるとする。その二元的な形態としてのデュアルt−LFSRは、図6に示すように、すべてのフィードバック接続ラインの方向を反転することによって導き出せる。すなわち、デュアルt−LFSRでは、もとの回路のXORゲートの位置からフィードバックラインが延び、もとの回路でフィードバックタップを駆動したフリップフロップをフィードバック先として、そのフリップフロップの出力上にXORゲートを配置した構成をとる。このようにして新たに得られたデュアルt−LFSRは、対応の遷移マトリクスDによって特徴付けられる。もとのt−LFSRの遷移行列Mと、デュアルt−LFSRの遷移行列Dとの関係を詳細に調べると、これら2つの変換線形フィードバックシフトレジスタの間に、
T =D-
という基本的な関係があることがわかる。ここでMT はMの転置行列、D- はDの逆行列である。上記の関係が真であるならば、MT (すなわちD- )とDとの積は、恒等行列Iに等しくなければならない。転置行列MT が、主対角線より下の対角線沿いと、フィードバックレジスタのリング構造を保証するためにコーナーのエントリに「1」を有すること、および行列Dが主対角線より上の対角線沿いと、ループを閉じるためにコーナーのエントリに「1」を有することは、容易に検証できる。もっぱら行列DD- の主対角線上に位置する「1」に寄与するだけのエントリがある。このベクトル行列の残りのエントリを計算すると、どの場合をとっても結果はゼロになる。これを説明するために、行列DD- の行xと列yにあるエントリを考える。このエントリの計算で非ゼロの結果を得るためには、行xおよび列yの対応する位置にそれぞれ「1」を有する必要がある。一般性が失われないことを前提として、行xにおける非ゼロのエントリが2つの連続するフリップフロップ(たとえばb−1とb)の間の接続を表わすとすると、そのエントリは主対角線より下の対角線にある。これに整合する列yの非ゼロエントリは、フリップフロップb−1と別のフリップフロップcとの間の接続に対応するはずである。この後者の接続は、もとの回路の中に対応する接続、すなわちフリップフロップc−1とbとの間のフィードバック接続を有する。もとの回路におけるこのフィードバック接続は、行xの位置c−1における「1」で表される。しかし、この「1」は、連続するフリップフロップc−1とcとの間の接続に対応する列yのエントリによって補償される。つまり、2つの積算結果を足し合わせると、ゼロになる。
【0032】
所定のチャネル間隔qにおいて、ベクトルMqj T が求まれば、従来の線形フィードバックシフトレジスタ(LFSR)のj番目のチャネルで生成された最大長シーケンス(m−シーケンス)だけシフトダウンする移相器を見つけることは可能であるとわかっている。ここでsj T は、j番目の位置における単一のセレクションベクトルの転置行列である。
【0033】
結果としてのベクトルは、qビットだけシフトされた所望の最大長シーケンス(m-シーケンス)を得るために加算されるべき各位置に「1」を有することになる。2つのシフトレジスタの遷移行列がMT =D- の関係をみたすならば、次式が成立することが知られている。
【0034】
[Mq]=Dm
ここでm=2n −1−qである。この式から、t−LFSRの双対性の顕著な特性が導かれる。すなわち、行列Mをq回乗算した結果の第1カラム(列)の内容は、行列Dを(2n −1−q)回乗算した結果の第1ロー(行)の内容に一致する。Dのべき乗行列の第1ローは(その初期値を10…0として)、デュアルt−LFSRを(2n −1−q)クロックサイクル適用した状態であるとみなされるので、上述した公知の行列演算を、デュアルt−LFSRのシンプルな論理シミュレーションに置き換えることができる。実際、デュアルt−LFSRの論理シミュレーションは、わずかqサイクル行うだけで完了する。シミュレーション後のデュアルt−LFSRの状態は、もとのt−LFSRのどの出力をXOR演算して、基準m-シーケンス(すなわちt−LFSRの所定の段から生成される最大長シーケンス)をチャネル間分離幅qだけシフトアップする所定のビットストリングを生成するか定義するものである。
【0035】
一例として、図7Aに示すt−LFSRを考える。このt−LFSRは、m−シーケンス保存変換を何度も適用することによって得られたものである。適用結果であるt−LFSRは、変換前と同様に原始特性多項式h(x)=x8 +x6 +x5 +x +1 を実行するが、XORゲート数、内部ファンアウト、および伝達遅延を低減するために最適化されている。以下の表6の第2列は、このt−LFSRの状態を示し、第4列は図7Bに示すデュアルt−LFSRの一連の状態を示している。また、表6の第3列は、デュアルt−LFSRの状態により示されるもとのt−LFSRの各出力を足し算することによって得られるm-シーケンス(最大長シーケンス)をリストしている。第3列のヘッダは結果としての位相シフトを示す。たとえば表6の行「1」で状態01100000が生じていることから、この行で1ビットシフトしたm-シーケンスを得るには関数
【外1】
Figure 0003699397
を演算しなければならないことがわかる。ここでSi はもとの(オリジナル)t−LFSRの第i段である。同様に行「7」で生じる状態00010011は、第4段、7段、8段を加算
【外2】
Figure 0003699397
すると、7ビットシフトしたm-シーケンスが得られることを示している。表にリストしたすべてのシーケンスが、実際にオリジナルt−LFSRの最左端のビットに見られるm−シーケンスに対して、(ヘッダに示す)所望の位相シフトでシフトされていることが容易に検証される。
【0036】
【表6】
Figure 0003699397
上述したシミュレーションベースの方法のみでも移相器の合成を行えるが、XORタップのカウントを低く維持しようとすると、この方法では時間効率があまりよくない。大型のt−LFSRによって生成されたm-シーケンスの中で、「1」の数が少ない(より単純に実現される)t−LFSRはきわめて稀だからである。このため、必要とされる最小分離幅を確保する所定数の組み合わせを許容する前に、非常に多くの状態を走査しなければならない。しかしながら、この方法は検証を行うのに利用することができる。すでに得られたシーケンスと新たに生成されたXORタップによるシーケンスとの間に重複がないということは、新たなXORタップを表わすバイナリコンビネーションβから少なくとも次のdステップまでの間は、すでに移相器ネットワークに組み込まれたXORタップの一次結合によって生成される他のシーケンスの開始はないことを意味する。換言すれば、デュアルt−LFSRの状態軌跡上で、少なくとも状態βに先立つ連続するd個の状態においては、すでに選択された組み合わせは発生しない。
【0037】
前回の生成工程で許容可能として受け入れられたXORタップの組み合わせは、2つの2進ベクトル(保護ベクトル(guard combinations)と称する)で表わされる。2つの2進ベクトルは、実際のXORタップの一次結合(組み合わせ)と、所定のデュアルt−LFSRの状態軌跡で前回のベクトルからdステップ隔てられた位置のベクトルである。候補のXORタップから始まり、デュアルt−LFSRの論理シミュレーションで新たな組み合わせが得られる都度、すでに許容されたXORタップを表わす保護ベクトルの辞書を検索して、新たに生成された組み合わせと同じ要素がすでに存在するか否かを調べる。同じ要素が存在する場合は、現在の候補によって生成される最大長シーケンス(m−シーケンス)と、移相器内にすでに存在する他のシーケンスとが重複してしまうので、この候補は拒否される。なお、XORタップの組み合わせ(シーケンス)が拒否されないときは、一定の検証工程の最後に、この候補のための保護ベクトルが決定される。
【0038】
図14は、移相器を生成するための処理フロー全体を示す詳細なフローチャートである。処理ブロック80で、(たとえば図12および13を参照して説明した方法を用いて)所定の負荷の上限を超えない記憶素子の組み合わせを生成する。処理ブロック82で、生成した記憶素子を用いて線形有限状態機械(LFSM)を初期化する。判断ブロック84で、LFSMの状態が先に生成された保護ベクトルと同じかどうかを判断する。同じであれば(ブロック84で肯定判定)、処理ブロック86へ進み、この記憶素子の組み合わせを拒否し、処理ブロック80へ戻って同様の工程を繰り返す。同じ保護ベクトルがない場合は(ブロック84で否定判定)、処理ブロック88へ進み、LFSMの次の状態をシミュレーションする。LFSMをクロックしたあと、ブロック90でチャネル間分離が所定分離幅に達しているかどうか判断する。この判断は、たとえば、結果として得られたシーケンスが、他のすべてのシーケンスから少なくとも所定のビット数だけシフトしているかどうかを確認することによって行う。もちろん、チャネル分離が十分か否かの判断は、種々の異なる基準を用いても実行できる。たとえば、チャネル分離が、少なくとも最長の走査チェーンの長さに達していれば、十分とするなどである。所定の分離幅がある場合(ブロック90で肯定判定)は、処理ブロック92で保護ベクトルの状態を更新し、処理ブロック94でこの記憶素子の組み合わせを移相器の暫定バージョンに追加する。さらに処理ブロック96で、処理を完了したチャネルの数をインクリメントする。判断ブロック98で、決められた数のすべてのチャネルについて処理が完了したかどうかを判断する。処理が完了していない場合は、矢印100で示すように、ブロック80へ戻り、上述した工程を繰り返す。すべてのチャネルの処理を終えたならば、このルーチンを出る(ブロック102)。これで移相器が生成される。生成された移相器のサイズを低減するために、論理合成をさらに行ってもよい。負荷バランスのとれた移相器は、論理合成後であっても、その負荷の均衡を依然として保持する。
【0039】
下記のアルゴリズム2は、t−LFSRの擬似コードの一例を示す。ベクトルが保護ベクトル(guard combinations)のリストにある場合は、生成された関数(ベクトル)は論理真(true)を返すと仮定する。
【表7】
Figure 0003699397
アルゴリズム2のコードは、3つの部分から構成される。ループの外側の各ステップにおいて、まず新たなXORタップの組み合わせを生成し、この組み合わせが許容可能かどうかをチェックする。許容可能であれば、この組み合わせと、対応する保護ベクトル(guard combination)をリストに追加し、生成されたチャネルの数を更新する。実際の妥当性検査は、ループの中で実行される。デュアルt−LFSRの初期化の後、まず、その現在の状態が保護ベクトルのリストにあるかどうかをチェックし、デュアルt−LFSRの次の状態を決定する。カウンタ値iが必要とされるチャネル間分離に達すれば、ループを終了する。変数(XORタップの組み合わせ)が拒否された場合は、すぐに次のXORタップの生成にかかる。一例として、原始多項式x16+x10+x7+x4+1を演算するt−LFSRによって駆動される19出力の移相器を合成するのにアルゴリズム2を適用した場合、図8に示す構成が得られる。この合成プロセスは、各出力チャネルは3つのXORタップにより駆動され、最小チャネル間分離を100として実行される。
【0040】
上述した手法で生成された移相器は、特に移相器出力上に生成されるシーケンスの線形依存性を低減することを意図する。線形依存性の影響は、連続する走査チェーン間のチャネル分離の関数として線形依存性の発生確率によって評価することができる。チャネル変位の変化量と走査長を一定にして、所望のシーケンスを得る可能性(確率)を最大にするのに必要とされるチャネル間分離が決定される。これについて以下の例で説明する。以下の例では、数個のt−LFSRで駆動されるある種の移相器で実行されるモンテカルロ試行を考慮する。
【0041】
正確な評価を得るために、シミュレーションは、特定の位置で表されるテストキューブが得られる確率を査定することを主目的とする。このような確率の評価は、t−LFSRに適切な初期(シード)値をロードし、走査セルが所望のテストデータで満たされるまでこのt−LFSRを駆動することによって得られる。ここで用いられる評価方法は、ガロア・フィールド(Galois Field)のモジュロ2の一次方程式の解法システムに基づく。t−LFSRの構成が与えられると、すべての走査セルにおいて、シード変数の一次結合である記号式(symbolic expression)を形成することができる。まず、n個のシード変数をnビットt−LFSRにロードする。次に、各ステップ(あるいは各クロックサイクル)で、シード変数の一次結合を、移相器出力によって駆動される走査チェーンの連続するセルに関連付ける。採用するt−LFSRのフィードバックネットワークと移相器によって、式の形態が決まる。記号式が決まると、与えられたテストキューブのための方程式が体系化される。方程式を得るには、テストキューブの特定の位置に対応する記号式を選択して左辺とし、右辺でこれらの特定位置の値を各記号式に代入する。このような方程式体系は、高速ビット式演算(fast bit-wise operations)を利用してガウス−ジョーダンの消去法を用いると効果的に解くことができる。
【0042】
テストキューブで特定される位置に対応する一次方程式のシステムが解を有するならば、与えられたテストキューブの初期値が存在する。解の存在は、方程式の線形依存性の確率群によって適格とされ、したがって、これらの確率はt−LFSRの主要評価として採用され、必要なテストシーケンスを生成する。リニアに依存する方程式がジェネレータの出力空間全体にわたって均等に振り分けられると仮定すると、種々のジェネレータサイズと特定された位置の数において、初期値を見つける確率は当業界において周知の方法で導かれる。これれらの確率は基準点として用いられる。
【0043】
各々がc個のフリップフロップから成るw個の走査チェーンを生成するnビットt−LFSRにおいて、モンテカルロ法を試行した。XORタップの数がある程度制限され、t−LFSRの記憶素子の負荷バランスがとれている移相器でプログラムを走らせたところ、XORタップの数に制限をかけた移相器のほとんどにおいて、チャネル間の有効分離幅が、必要とされる分離幅をはるかに上回っていた。これは、デュアルt−LFSRの軌跡上で、同数の「1」を有し、かつその数が少ない2つの状態間に、多くの状態が存在するためである。この2つの状態間に存在する状態の数が、実際の移相器を決定する。なお、このデュアルt−LFSRは移相器の合成にも使用され得る。
【0044】
この実験の主目的は、n(ビット数)、c(フリップフロップ数)、およびs(特定された位置の数)の値を変化させて、指定された走査セル上に所望の値を得る見込み可能性を決定することにある。n=32、s=29、w=128、c=50の条件で、4個のXORタップのフィードバック構造を実施する18の異なる原始多項式を用いた結果を図9に示す。この図は、チャネル間分離と、解が求まる確率との関係をプロットしたものである。このグラフに示されていない他の多く結果も同様の結果を示すことを記しておく。グラフはまた、理論限界確率を示している。プロットした曲線上の各データポイントは、10万個のテストキューブを生成して得られたものである。これらのベクトルは、ジェネレータのn×cビットの出力空間から指定位置をランダムに選択し、それらの位置に2進値をランダムに付与することにより生成された。この実験結果は、移相器を有するt−LFSRでは、シード変数を見つける確率は、実際にチャネル分離から独立したものになることを明確に示している。
【0045】
また、適正に合成された移相器を配置した場合は、原始多項式もt−LFSRの構造も実験結果にさほど影響しないことが容易にみてとれる。言い換えると、どの2つの走査チェーンにおいてもその内容が重複しなければ、最良の性能が達成できる。
【0046】
特定の実施形態に基づき発明の原理を説明してきたが、この基本原理を逸脱することなく、多様な変形が可能であることは当業者にとって明白である。たとえば、実施形態では特定のアルゴリズムを例にとって説明したが、負荷の均衡を図るためにその他のアルゴリズムを用いることができることは言うまでもない。たとえば、前処理をするかわりに、まず記憶素子を選択しておいてから負荷をチェックして、その記憶素子が許容可能か否かを判断することも可能である。また、記憶素子の負荷は、記憶素子の接続の数(ファンアウト)に焦点をあてて考慮したが、接続に関するその他の物理的情報、たとえば抵抗、インダクタンス、キャパシタンスなどに関連して考慮することもできる。このような物理情報は相互接続長やパス幅によって影響され得る。
【0047】
さらに、奇数のタップとしたほうが、線形依存性をより効率的に低減できる移相器を生成できることが観察されており、この特性をアルゴリズムの選択に反映して、奇数のタップが生成されるように構成することもできる。このような変更は当業者にとって容易なはずである。
【0048】
このように多くの変形例が可能であり、実施形態は本発明を説明するための例示にすぎず、その技術的範囲を限定するものではない。本発明の範囲は、このような図示しない実施形態をも包含してクレームにより判断されるべきである。
【図面の簡単な説明】
【図1】 従来の集積回路テストシステムを示すブロック図である。
【図2】 内蔵型テスト(Built-in-test)システムを採用する従来のテストシステムのブロック図である。
【図3】 並列走査チェーンを生成する線形フィードバックシフトレジスタ(LFSR)を備えた従来システムの一例を示す回路図である。
【図4】 移相器を介して並列走査チェーンを生成する線形フィードバックシフトレジスタ(LFSR)を備える従来システムの一例を示す回路図である。
【図5】 多項式x32+x18+x14+x9+1を実行する変換LFSR(t−LFSR)の回路図である。
【図6】 図5の変換LFSRに対応するデュアル変換LFSRの回路図である。
【図7A】 最小数のXORゲートで原始多項式x8+x6+x5+x+1を実行する変換LFSRの回路図である。
【図7B】 図7Aの変換LFSRに対応するデュアル変換LFSRの回路図である。
【図8】 本発明により合成された移相器の回路図である。
【図9】 チャネル間の分離と、移相器を有する変換LFSRの解が見つかる確率との関係を示すグラフである。
【図10】 負荷バランスのとれた移相器を生成する方法を示すフローチャートである。
【図11】 LFSMセルのランダム生成に基づく移相器の生成方法を示すフローチャートである。
【図12】 移相器生成におけるLFSMセルの前処理方法を示すフローチャートである。
【図13】 図12に示す手順で前処理されたタップのランダムな選択を示すフローチャートである。
【図14】 移相器生成方法の詳細な手順を示すフローチャートである。

Claims (35)

  1. 互いに接続される複数の記憶素子を備え、前記各記憶素子が出力を有する線形有限状態機械を生成し、
    前記各記憶素子の負荷情報を獲得し、この負荷情報に基づいて、前記記憶素子の出力に接続される線形論理ゲートを有する線形移相器を生成し、
    前記記憶素子の出力により前記線形移相器を駆動して、当該線形移相器を、任意の回路をテストする複数の走査チェーンに接続する
    工程を含むテスト用移相器の生成方法。
  2. 前記負荷情報に基づき、前記線形移相器をその負荷の均衡がとれるように生成することを特徴とする請求項1に記載の方法。
  3. 前記記憶素子は、フリップフロップである請求項1に記載の方法。
  4. 前記記憶素子は、順次接続されてシフトレジスタを形成する請求項1に記載の方法。
  5. 前記線形移相器の生成工程は、前記各記憶素子の出力が接続される線形論理ゲートの数の履歴を格納する工程を含む請求項1に記載の方法。
  6. 前記線形移相器の生成工程はさらに、前記記憶素子の負荷履歴を分析し、所定値を超える負荷を有する記憶素子を一時的に排除する工程を含む請求項5に記載の方法。
  7. 前記線形移相器の生成工程は、
    a)前記複数の記憶素子の負荷のヒストグラムを格納し、
    b)使用する候補として任意の記憶素子を選択し、
    c)前記ヒストグラムをチェックして、前記選択した記憶素子が所定値を超える負荷を有するか否かを判断し、
    d)前記選択した記憶素子の負荷が前記所定値を超える場合は、その他の記憶素子が同程度の負荷に至るまで、その記憶素子を一時的に前記線形移相器の生成から排除する
    工程を含む請求項1に記載の方法。
  8. a)前記線形論理ゲートを駆動する記憶素子の組み合わせをランダムに選択し、
    b)前記線形有限状態機械をシミュレーションし、
    c)前記選択された記憶素子の組み合わせが許容可能か否かを、チャネル間の分離基準に基づいてチェックする
    工程をさらに含む請求項1に記載の方法。
  9. 前記シミュレーションは、デュアル変換LFSMを用いてチャネル間分離をチェックする工程を含む請求項8に記載の方法。
  10. 前記チャネル間分離は、少なくとも最長走査チェーンの長さに対応する請求項9に記載の方法。
  11. 前記生成された線形移相器は、その負荷バランスの均衡がとれており、前記負荷バランスの均衡は、前記各記憶素子が、前記線形移相器内のほぼ同数の線形論理ゲートを駆動することに基づく請求項1に記載の方法。
  12. 対をなす記憶素子を選択して、当該対をなす記憶素子の負荷の均衡をはかり、負荷の均衡がとれた一対の記憶素子で前記線形論理ゲートを駆動する請求項1に記載の方法。
  13. 前記線形移相器の出力から得られるデータパターンの位相シフトは、前記走査チェーンの最長の長さよりも大きいことを検証する工程をさらに含む請求項1に記載の方法。
  14. 前記生成された線形移相器の論理合成を行う工程をさらに含む請求項1に記載の方法。
  15. 前記線形有限状態機械は、変換線形フィードバックシフトレジスタを含む請求項1に記載の方法。
  16. 前記線形有限状態機械は、タイプI型線形フィードバックシフトレジスタまたはタイプII型線形フィードバックシフトレジスタを含む請求項1に記載の方法。
  17. 線形有限状態機械から記憶素子の組み合わせをランダムに選択して、移相器の線形論理ゲートを駆動し、
    前記選択された記憶素子の各組み合わせが許容可能の組み合わせか否かを、チャネル間分離基準に基づいて判断し、
    許容可能であれば、その組み合わせを前記移相器に追加する
    工程を含む線形依存性を低減した移相器の生成方法。
  18. 前記判断工程は、前記線形有限状態機械のサイクルのシミュレーションを含む請求項17に記載の方法。
  19. 前記シミュレーションは、デュアル変換線形有限状態機械を用いてチャネル間分離をチェックする工程を含む請求項18に記載の方法。
  20. 前記チャネル間分離は、少なくとも最長走査チェーンの長さである請求項19に記載の方法。
  21. 前記チェック工程は、前記選択された記憶素子の組み合わせについて前記移相器のシミュレーションを行う工程と、前記移相器により生成されたシミュレーション結果のビットパターンと前回生成された許容可能な組み合わせの保護ベクトルとを比較する工程を含む請求項17に記載の方法。
  22. 前記選択された記憶素子の組み合わせについて、前記シミュレーション結果のビットパターンが、前回生成された保護ベクトルとマッチする場合に、当該選択された組み合わせを拒否する工程をさらに含む請求項21に記載の方法。
  23. 前記記憶素子の組み合わせを選択する工程は、
    前記記憶素子の負荷のヒストグラムを作成し、
    前記各記憶素子について前記ヒストグラムを読み取り、当該記憶素子が所定の負荷を超えるか否かを判断する
    工程をさらに含む請求項17に記載の方法。
  24. 前記記憶素子の組み合わせを選択する工程は、
    前記記憶素子の負荷のヒストグラムを作成し、
    前記各記憶素子に前処理を施して、所定値を超える負荷を有する記憶素子を一時的に排除する
    工程をさらに含む請求項17に記載の方法。
  25. 一対の記憶素子を選択し、当該一対の記憶素子の組み合わせ同一の前記線形論理ゲートを駆動する頻度に関して負荷バランスをとる工程をさらに含む請求項17に記載の方法。
  26. 前記記憶素子の組み合わせを選択した後に、前記移相器上で論理合成を行う工程をさらに含む請求項17に記載の方法。
  27. 負荷情報を用いて、前記選択された記憶素子の採用の可否を判断する工程をさらに含む請求項17に記載の方法。
  28. 各々が出力を有する記憶素子の集合を含む線形有限状態機械と、
    前記記憶素子が均一な負荷バランスを持つように前記記憶素子の出力に接続される複数の線形論理ゲートを有する移相器と、
    前記移相器の論理ゲートに接続され、フリップフロップの組み合わせ系列を含む複数の走査チェーンと
    を備える線形依存性の少ない集積回路用テスト回路。
  29. 前記線形論理ゲートは、前記記憶素子が対になって負荷バランスを有するように前記記憶素子の出力に接続される請求項28に記載のテスト回路。
  30. 各々が線形移相器を駆動する出力を有する複数の互いに接続された記憶素子を備える線形有限状態機械を生成する手段と、
    前記複数の記憶素子が均衡のとれた負荷バランスを有するように前記記憶素子の出力に線形論理ゲートを接続することによって線形移相器を生成する手段と、
    前記線形移相器を集積回路のテストに用いる複数の走査チェーンに接続する手段と
    を備える線形依存性の少ない集積回路用テスト回路。
  31. 多段の記憶素子を有する線形有限状態機械を生成し、
    前記記憶素子の各段が接続される論理ゲートを有する移相器を生成し、
    前記記憶素子と前記論理ゲートとの間で前記有限状態機械のすべての段の負荷バランスをとる
    工程を含む集積回路のテスト用移相器の生成方法。
  32. 前記移相器を用いて複数の出力チャネルを駆動し、
    前記記憶素子の対を選択し、当該選択された記憶素子対の負荷の均衡をはかり、負荷均衡のとれた前記記憶素子対により前記移相器内で同一出力チャネルを駆動する
    工程をさらに含む請求項31に記載の方法。
  33. 前記移相器を用いて複数の出力チャネルを駆動し、前記各出力チャネルが受け取るビットパターンのチャネル分離が所定値以上であることを検証する工程をさらに含む請求項31に記載の方法。
  34. 前記移相器を用いて複数の出力チャネルを駆動し、前記出力チャネルの各々が、同一数のXORタップにより駆動されることを検証する工程をさらに含む請求項31に記載の方法。
  35. 前記移相器の出力チャンネルの各々に奇数個のXORタップが接続されることを検証する工程をさらに含む請求項31に記載の方法。
JP2001540388A 1999-11-23 2000-11-16 擬似ランダムテストパターンを生成する移相器の線形依存性を低減する方法および線形依存性を低減した移相器 Expired - Fee Related JP3699397B2 (ja)

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WO (1) WO2001038891A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7653851B2 (en) 1999-11-23 2010-01-26 Janusz Rajski Phase shifter with reduced linear dependency

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961369B1 (en) 1999-11-09 2005-11-01 Aware, Inc. System and method for scrambling the phase of the carriers in a multicarrier communications system
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
EP1242885B1 (en) * 1999-11-23 2009-10-07 Mentor Graphics Corporation Continuous application and decompression of test patterns to a circuit-under-test
US8533547B2 (en) * 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6353842B1 (en) * 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US20040139377A1 (en) * 2003-01-13 2004-07-15 International Business Machines Corporation Method and apparatus for compact scan testing
US7302624B2 (en) * 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US7437640B2 (en) * 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
EP1595211B1 (en) * 2003-02-13 2008-07-09 Mentor Graphics Corporation Compressing test responses using a compactor
US7509550B2 (en) * 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
US7502976B2 (en) * 2003-02-13 2009-03-10 Ross Don E Testing embedded memories in an integrated circuit
US8280687B2 (en) * 2004-03-31 2012-10-02 Mentor Graphics Corporation Direct fault diagnostics using per-pattern compactor signatures
US7239978B2 (en) * 2004-03-31 2007-07-03 Wu-Tung Cheng Compactor independent fault diagnosis
US7729884B2 (en) * 2004-03-31 2010-06-01 Yu Huang Compactor independent direct diagnosis of test hardware
US7415678B2 (en) * 2005-11-15 2008-08-19 Synopsys, Inc. Method and apparatus for synthesis of multimode X-tolerant compressor
JP5268656B2 (ja) * 2006-02-17 2013-08-21 メンター グラフィックス コーポレイション マルチステージ・テスト応答コンパクタ
US7647540B2 (en) 2006-07-21 2010-01-12 Janusz Rajski Decompressors for low power decompression of test patterns
US7797603B2 (en) * 2006-07-21 2010-09-14 Janusz Rajski Low power decompression of test cubes
WO2008018769A1 (en) * 2006-08-11 2008-02-14 Byung-Jin Chun A circular voltage-controlled phase shifter
US7730373B2 (en) * 2006-09-12 2010-06-01 Nec Laboratories America, Inc. Test data compression method for system-on-chip using linear-feedback shift register reseeding
WO2008100520A2 (en) 2007-02-12 2008-08-21 Mentor Graphics Corporation Low power scan testing techniques and apparatus
US8615695B2 (en) 2007-04-04 2013-12-24 Mentor Graphics Corporation Fault dictionary-based scan chain failure diagnosis
US7949921B2 (en) * 2007-09-21 2011-05-24 Synopsys, Inc. Method and apparatus for synthesis of augmented multimode compactors
US7882409B2 (en) * 2007-09-21 2011-02-01 Synopsys, Inc. Method and apparatus for synthesis of augmented multimode compactors
US8176394B2 (en) * 2008-04-11 2012-05-08 Mediatek Inc. Linear feedback shift register structure and method
US10955460B2 (en) 2010-03-16 2021-03-23 Mentor Graphics Corporation Test scheduling and test access in test compression environment
US8468404B1 (en) * 2010-06-25 2013-06-18 Cadence Design Systems, Inc. Method and system for reducing switching activity during scan-load operations
US8686776B2 (en) 2012-07-24 2014-04-01 International Business Machines Corporation Phase rotator based on voltage referencing
US10345369B2 (en) * 2012-10-02 2019-07-09 Synopsys, Inc. Augmented power-aware decompressor
US9933485B2 (en) 2015-02-24 2018-04-03 Mentor Graphics Corporation Deterministic built-in self-test based on compressed test patterns stored on chip and their derivatives
US10380303B2 (en) 2015-11-30 2019-08-13 Synopsys, Inc. Power-aware dynamic encoding
US9557381B1 (en) * 2016-01-05 2017-01-31 International Business Machines Corporation Physically aware insertion of diagnostic circuit elements
US11422188B2 (en) 2018-03-22 2022-08-23 Siemens Industry Software Inc Isometric control data generation for test compression
EP3756020B1 (en) 2018-03-22 2024-04-24 Siemens Industry Software Inc. Deterministic stellar built-in self-test
US11150299B2 (en) 2018-03-22 2021-10-19 Siemens Industry Software Inc. Flexible isometric decompressor architecture for test compression
US10996273B2 (en) 2018-03-22 2021-05-04 Siemens Industry Software Inc. Test generation using testability-based guidance
US12001973B2 (en) 2019-03-22 2024-06-04 Siemens Industry Software Inc. Machine learning-based adjustments in volume diagnosis procedures for determination of root cause distributions
CN114667455A (zh) 2019-09-06 2022-06-24 西门子工业软件有限公司 用于测试电路的通用压缩器架构
US11232246B2 (en) * 2019-11-14 2022-01-25 Siemens Industry Software Inc. Layout-friendly test pattern decompressor
US11106848B2 (en) 2019-11-14 2021-08-31 Siemens Industry Software Inc. Diagnostic resolution enhancement with reversible scan chains
WO2023107096A1 (en) 2021-12-07 2023-06-15 Siemens Industry Software Inc. X-masking for in-system deterministic test
WO2024076370A1 (en) 2022-10-07 2024-04-11 Siemens Industry Software Inc. Multi-phase logic built-in self-test observation scan technology

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US519078A (en) * 1894-05-01 Martin middleton wilson
US749540A (en) * 1904-01-12 Cuff-button
US713605A (en) * 1899-11-13 1902-11-18 Gen Electric Transformer.
US2652529A (en) * 1952-09-17 1953-09-15 Gen Electric Phase balancing system
US2793347A (en) * 1953-11-24 1957-05-21 Philco Corp Phase detector systems
US3614400A (en) 1969-11-26 1971-10-19 Rca Corp Maximum length pulse sequence generators
US3700869A (en) 1970-12-04 1972-10-24 Nasa Pseudonoise sequence generators with three-tap linear feedback shift registers
US4024460A (en) * 1973-11-23 1977-05-17 Hewlett-Packard Company Electronic line stretcher
US4122399A (en) * 1977-12-07 1978-10-24 Bell Telephone Laboratories, Incorporated Distortion generator
US4161041A (en) * 1978-10-06 1979-07-10 The United States Of America As Represented By The Secretary Of The Air Force Pseudo random number generator apparatus
DE3009945A1 (de) * 1979-03-15 1980-09-18 Nippon Electric Co Integrierter, logischer schaltkreis mit funktionspruefung
US4320509A (en) * 1979-10-19 1982-03-16 Bell Telephone Laboratories, Incorporated LSI Circuit logic structure including data compression circuitry
US4513418A (en) 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4503537A (en) 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US5974433A (en) 1984-06-29 1999-10-26 Currie; Robert John High speed M-sequence generator and decoder circuit
US4602210A (en) 1984-12-28 1986-07-22 General Electric Company Multiplexed-access scan testable integrated circuit
US4785410A (en) 1985-06-05 1988-11-15 Clarion Co., Ltd. Maximum length shift register sequences generator
US4687988A (en) 1985-06-24 1987-08-18 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4801870A (en) 1985-06-24 1989-01-31 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4754215A (en) 1985-11-06 1988-06-28 Nec Corporation Self-diagnosable integrated circuit device capable of testing sequential circuit elements
JP2628154B2 (ja) * 1986-12-17 1997-07-09 富士通株式会社 半導体集積回路
US4827476A (en) * 1987-04-16 1989-05-02 Tandem Computers Incorporated Scan test apparatus for digital systems having dynamic random access memory
US4860236A (en) 1987-10-26 1989-08-22 University Of Manitoba Cellular automaton for generating random data
US4974184A (en) 1988-05-05 1990-11-27 Honeywell Inc. Maximum length pseudo-random test pattern generator via feedback network modification
DE3886038T2 (de) 1988-07-13 1994-05-19 Philips Nv Speichergerät, das einen zur Ausführung einer Selbstprüfung adaptierten statischen RAM-Speicher enthält und integrierte Schaltung, die als eingebauten statischen RAM-Speicher ein solches Gerät enthält.
US4959832A (en) * 1988-12-09 1990-09-25 International Business Machines Parallel pseudorandom pattern generator with varying phase shift
JP2584673B2 (ja) * 1989-06-09 1997-02-26 株式会社日立製作所 テストデータ変更回路を有する論理回路テスト装置
JPH03214809A (ja) * 1990-01-19 1991-09-20 Nec Corp リニアフィードバック・シフトレジスタ
US5138619A (en) 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory
US5268949A (en) 1990-03-28 1993-12-07 Ando Electric Co., Ltd. Circuit for generating M-sequence pseudo-random pattern
IL94115A (en) * 1990-04-18 1996-06-18 Ibm Israel Dynamic process for creating pseudo-random test templates for pompous hardware design violence
EP0460352B1 (en) 1990-06-07 1995-11-02 International Business Machines Corporation System for test data storage reduction
US5167034A (en) * 1990-06-18 1992-11-24 International Business Machines Corporation Data integrity for compaction devices
US5173906A (en) 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
EP0481097B1 (en) 1990-09-15 1995-06-14 International Business Machines Corporation Method and apparatus for testing a VLSI device
US5258986A (en) * 1990-09-19 1993-11-02 Vlsi Technology, Inc. Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories
US5293123A (en) 1990-10-19 1994-03-08 Tandem Computers Incorporated Pseudo-Random scan test apparatus
JP2584172B2 (ja) * 1991-08-23 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション デイジタル試験信号発生回路
US5369648A (en) 1991-11-08 1994-11-29 Ncr Corporation Built-in self-test circuit
EP0549949B1 (en) 1991-12-16 1998-03-11 Nippon Telegraph And Telephone Corporation Built-in self test circuit
US5412665A (en) * 1992-01-10 1995-05-02 International Business Machines Corporation Parallel operation linear feedback shift register
US5349587A (en) 1992-03-26 1994-09-20 Northern Telecom Limited Multiple clock rate test apparatus for testing digital systems
US5394405A (en) 1992-04-24 1995-02-28 International Business Machines Corporation Universal weight generator
JP3474214B2 (ja) 1992-10-22 2003-12-08 株式会社東芝 論理回路及びこの論理回路を備えたテスト容易化回路
US5608870A (en) * 1992-11-06 1997-03-04 The President And Fellows Of Harvard College System for combining a plurality of requests referencing a common target address into a single combined request having a single reference to the target address
US5701309A (en) 1992-12-02 1997-12-23 At&T Global Information Solutions Company Automated test equipment digital tester expansion apparatus
US5586125A (en) 1993-02-26 1996-12-17 Warner; William T. Method for generating test vectors for characterizing and verifying the operation of integrated circuits
EP0620518B1 (en) 1993-04-06 1999-10-06 Hewlett-Packard Company Methods and apparatus for generating linear-feedback-shift-register sequences
US5450414A (en) 1993-05-17 1995-09-12 At&T Corp. Partial-scan built-in self-testing circuit having improved testability
US5416783A (en) 1993-08-09 1995-05-16 Motorola, Inc. Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor
US5444716A (en) 1993-08-30 1995-08-22 At&T Corp. Boundary-scan-based system and method for test and diagnosis
US5414716A (en) 1993-09-22 1995-05-09 Mitsubishi Electronic Research Laboratories, Inc. Weighting system for testing of circuits utilizing determination of undetected faults
US5848198A (en) * 1993-10-08 1998-12-08 Penn; Alan Irvin Method of and apparatus for analyzing images and deriving binary image representations
US5524114A (en) 1993-10-22 1996-06-04 Lsi Logic Corporation Method and apparatus for testing semiconductor devices at speed
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US5631913A (en) 1994-02-09 1997-05-20 Matsushita Electric Industrial Co., Ltd. Test circuit and test method of integrated semiconductor device
US5694401A (en) 1994-06-27 1997-12-02 Tandem Computers Incorporated Fault isolation using pseudo-random scan
US6029263A (en) * 1994-06-30 2000-02-22 Tandem Computers Incorporated Interconnect testing using non-compatible scan architectures
US5642362A (en) * 1994-07-20 1997-06-24 International Business Machines Corporation Scan-based delay tests having enhanced test vector pattern generation
US5592493A (en) 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5748497A (en) 1994-10-31 1998-05-05 Texas Instruments Incorporated System and method for improving fault coverage of an electric circuit
US5533128A (en) * 1995-01-18 1996-07-02 Vobach; Arnold Pseudo-random transposition cipher system and method
US5974179A (en) 1995-02-13 1999-10-26 Integrated Device Technology, Inc. Binary image data compression and decompression
US5717702A (en) 1995-03-14 1998-02-10 Hughes Electronics Scan testing digital logic with differing frequencies of system clock and test clock
US5761489A (en) * 1995-04-17 1998-06-02 Motorola Inc. Method and apparatus for scan testing with extended test vector storage in a multi-purpose memory system
US5553082A (en) * 1995-05-01 1996-09-03 International Business Machines Corporation Built-in self-test for logic circuitry at memory array output
US5574733A (en) * 1995-07-25 1996-11-12 Intel Corporation Scan-based built-in self test (BIST) with automatic reseeding of pattern generator
US6006349A (en) 1995-07-26 1999-12-21 Advantest Corporation High speed pattern generating method and high speed pattern generator using the method
US5831992A (en) 1995-08-17 1998-11-03 Northern Telecom Limited Methods and apparatus for fault diagnosis in self-testable systems
FR2738972B1 (fr) * 1995-09-15 1997-11-28 Thomson Multimedia Sa Procede de mise en gage de donnees pour un protocole d'echange de donnees securise
US6055658A (en) 1995-10-02 2000-04-25 International Business Machines Corporation Apparatus and method for testing high speed components using low speed test apparatus
US5680543A (en) 1995-10-20 1997-10-21 Lucent Technologies Inc. Method and apparatus for built-in self-test with multiple clock circuits
US5614838A (en) 1995-11-03 1997-03-25 International Business Machines Corporation Reduced power apparatus and method for testing high speed components
US5867507A (en) 1995-12-12 1999-02-02 International Business Machines Corporation Testable programmable gate array and associated LSSD/deterministic test methodology
JP3512939B2 (ja) 1996-03-12 2004-03-31 株式会社ルネサステクノロジ 疑似乱数発生回路及び双方向シフトレジスタ
DE69613560T2 (de) 1996-04-30 2002-03-14 Agilent Technologies Inc Ein Prüfgerät für elektronische Schaltkreise oder Platinen mit komprimierten Datenfolgen
US5790562A (en) 1996-05-06 1998-08-04 General Motors Corporation Circuit with built-in test and method thereof
US5785410A (en) * 1996-05-28 1998-07-28 Branson, Sr.; Michael Del Electronic road beacon
US5668817A (en) * 1996-07-11 1997-09-16 Northern Telecom Limited Self-testable digital signal processor and method for self-testing of integrating circuits including DSP data paths
JPH1056361A (ja) * 1996-08-07 1998-02-24 Matsushita Electric Ind Co Ltd 疑似雑音系列発生器
US5717701A (en) * 1996-08-13 1998-02-10 International Business Machines Corporation Apparatus and method for testing interconnections between semiconductor devices
US5812561A (en) 1996-09-03 1998-09-22 Motorola, Inc. Scan based testing of an integrated circuit for compliance with timing specifications
US5790626A (en) 1996-09-10 1998-08-04 Hewlett-Packard Company Bi-directional linear feedback shift register
US5991909A (en) 1996-10-15 1999-11-23 Mentor Graphics Corporation Parallel decompressor and related methods and apparatuses
KR100206128B1 (ko) * 1996-10-21 1999-07-01 윤종용 선형 궤환 쉬프트레지스터, 다중 입력기호 레지스터 및 이들을 이용한 내장 자기 진단회로
US5694402A (en) 1996-10-22 1997-12-02 Texas Instruments Incorporated System and method for structurally testing integrated circuit devices
US5701308A (en) 1996-10-29 1997-12-23 Lockheed Martin Corporation Fast bist architecture with flexible standard interface
US5905986A (en) 1997-01-07 1999-05-18 Hewlett-Packard Company Highly compressible representation of test pattern data
US5991898A (en) 1997-03-10 1999-11-23 Mentor Graphics Corporation Arithmetic built-in self test of multiple scan-based integrated circuits
US6199182B1 (en) 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer
US5968194A (en) * 1997-03-31 1999-10-19 Intel Corporation Method for application of weighted random patterns to partial scan designs
US6026508A (en) 1997-04-22 2000-02-15 International Business Machines Corporation Storage sub-system compression and dataflow chip offering excellent data integrity
US6061818A (en) 1997-05-08 2000-05-09 The Board Of Trustees Of The Leland Stanford Junior University Altering bit sequences to contain predetermined patterns
US6097889A (en) * 1997-06-23 2000-08-01 Motorola, Inc. Signal processing apparatus with stages in a signal path operating as LFSR of alternable type and method for processing signals
US5883906A (en) * 1997-08-15 1999-03-16 Advantest Corp. Pattern data compression and decompression for semiconductor test system
KR19990018125A (ko) * 1997-08-26 1999-03-15 윤종용 Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법
US5983380A (en) * 1997-09-16 1999-11-09 International Business Machines Corporation Weighted random pattern built-in self-test
DE59813158D1 (de) * 1997-09-18 2005-12-08 Infineon Technologies Ag Verfahren zum Testen einer elektronischen Schaltung
US6272653B1 (en) * 1997-11-14 2001-08-07 Intrinsity, Inc. Method and apparatus for built-in self-test of logic circuitry
US6198285B1 (en) 1997-11-28 2001-03-06 Hitachi Medical Corporation In-room MRI display terminal and remote control system
CA2226061C (en) 1997-12-31 2002-05-28 Logicvision, Inc. Method and apparatus for controlling power level during bist
US6014763A (en) 1998-01-15 2000-01-11 International Business Machines Corporation At-speed scan testing
US6148425A (en) * 1998-02-12 2000-11-14 Lucent Technologies Inc. Bist architecture for detecting path-delay faults in a sequential circuit
US6158032A (en) 1998-03-27 2000-12-05 International Business Machines Corporation Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof
US6141669A (en) * 1998-05-06 2000-10-31 Nortel Networks Corporation Pseudorandom binary sequence block shifter
US6178532B1 (en) 1998-06-11 2001-01-23 Micron Technology, Inc. On-chip circuit and method for testing memory devices
US6256759B1 (en) * 1998-06-15 2001-07-03 Agere Systems Inc. Hybrid algorithm for test point selection for scan-based BIST
US6100716A (en) * 1998-09-17 2000-08-08 Nortel Networks Corporation Voltage excursion detection apparatus
US6256760B1 (en) 1998-11-13 2001-07-03 Nortel Networks Limited Automatic test equipment scan test enhancement
US6286119B1 (en) 1998-12-22 2001-09-04 Nortel Networks Limited Delay fault testing with IEEE 1149.1
US6240432B1 (en) * 1998-12-28 2001-05-29 Vanguard International Semiconductor Corporation Enhanced random number generator
GB9900432D0 (en) * 1999-01-08 1999-02-24 Xilinx Inc Linear feedback shift register in a progammable gate array
US6467058B1 (en) * 1999-01-20 2002-10-15 Nec Usa, Inc. Segmented compaction with pruning and critical fault elimination
US6327685B1 (en) * 1999-05-12 2001-12-04 International Business Machines Corporation Logic built-in self test
US6590929B1 (en) * 1999-06-08 2003-07-08 International Business Machines Corporation Method and system for run-time logic verification of operations in digital systems
US6463560B1 (en) * 1999-06-23 2002-10-08 Agere Systems Guardian Corp. Method for implementing a bist scheme into integrated circuits for testing RTL controller-data paths in the integrated circuits
US6385750B1 (en) 1999-09-01 2002-05-07 Synopsys, Inc. Method and system for controlling test data volume in deterministic test pattern generation
US6694466B1 (en) * 1999-10-27 2004-02-17 Agere Systems Inc. Method and system for improving the test quality for scan-based BIST using a general test application scheme
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
US6874109B1 (en) * 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6684358B1 (en) 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
EP1242885B1 (en) 1999-11-23 2009-10-07 Mentor Graphics Corporation Continuous application and decompression of test patterns to a circuit-under-test
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
EP1146343B1 (en) 2000-03-09 2005-02-23 Texas Instruments Incorporated Adapting Scan-BIST architectures for low power operation
US6611933B1 (en) * 2000-04-12 2003-08-26 International Business Machines Corporation Real-time decoder for scan test patterns
US6300885B1 (en) 2000-04-14 2001-10-09 International Business Machines Corporation Dual aldc decompressors inside printer asic
US6510398B1 (en) 2000-06-22 2003-01-21 Intel Corporation Constrained signature-based test
US6618826B1 (en) 2000-10-26 2003-09-09 Cadence Design Systems, Inc. Test sequences generated by automatic test pattern generation and applicable to circuits with embedded multi-port RAMs
JP4228061B2 (ja) 2000-12-07 2009-02-25 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置および試験方法
US7234092B2 (en) 2002-06-11 2007-06-19 On-Chip Technologies, Inc. Variable clocked scan test circuitry and method
JP4278940B2 (ja) * 2002-09-09 2009-06-17 株式会社 液晶先端技術開発センター 結晶化装置および結晶化方法
US7200784B2 (en) 2003-01-24 2007-04-03 On-Chip Technologies, Inc. Accelerated scan circuitry and method for reducing scan test data volume and execution time
US20060038485A1 (en) 2004-08-18 2006-02-23 Harvatek Corporation Laminated light-emitting diode display device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7653851B2 (en) 1999-11-23 2010-01-26 Janusz Rajski Phase shifter with reduced linear dependency
US7805651B2 (en) 1999-11-23 2010-09-28 Mentor Graphics Corporation Phase shifter with reduced linear dependency

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