JP2693913B2

JP2693913B2 - Ｖｌｓｉ回路の構成方法および設計方法

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Publication number: JP2693913B2
Application number: JP6170629A
Authority: JP
Inventors: ティーチャラダハースリマット; カンジラルシューマン; アグラワルビシュワニ
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-09-20
Filing date: 1994-07-22
Publication date: 1997-12-24
Anticipated expiration: 2012-12-24
Also published as: JPH08171576A; US5461573A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＶＬＳＩ（超大規模集
積）回路の製造に関し、より特定すれば、テスト設備が
含まれているような回路の製造およびそのように製造さ
れた回路に関する。

【０００２】

【従来の技術】ＶＬＳＩ回路がますます高集積化かつ複
雑になるにつれて、テストをするのがますます困難にな
ってきた。

【０００３】特に、回路成分の高集積性および極小サイ
ズのために、ＶＬＳＩ回路の内部ノードにアクセスでき
ないので、回路チップの入力端子と出力端子にアクセス
することによってのみ、そのような回路をテストする必
要がある。通常、このようなテストは入力として１組の
ベクトルを回路に与え、適切な１組の出力を検出するこ
とによって行われる。この技術は数タイプのＶＬＳＩ回
路にとって有用であるが、順序回路に関しては特に有用
ということにはならない。この回路はメモリ素子または
レジスタを有し、そしてこの回路では回路のより早い時
期の状態が最終状態にとって重要である。そのような順
序回路は有限状態機械として表すことができる。そのよ
うな回路では、高信頼テストに対して、組合せテスト回
路のやり方でテストすることによると有利であって、若
干のメモリ素子を制御可能かつ観察可能にすると有利で
ある。

【０００４】所望の関数回路が合成された後、スキャン
ハードウェアを挿入することは、１つの確立した方法で
ある。この技術では、その性能を観察しようとするクリ
ティカルなメモリ素子は補助回路を備えており、その回
路は通常は休止状態であるが、コマンドを受けて起動
し、クリティカルメモリ素子を相互接続し、シフトレジ
スタを形成する。このシフトレジスタをスキャンするこ
とで、個々のメモリの性能を観察することができる。こ
の全スキャン技術の欠点は、関数回路のために利用され
たかもしれない貴重な空間を消費する相当数の付加回路
を必要とする傾向があることにある。信頼性は減少する
が、部分スキャンを行うというこのアプローチの修正例
もあるが、これは常に、問題に対する完全に満足すべき
解決であるとは限らない。

【０００５】ごく最近の傾向は、回路の論理合成中に、
テスト容易性を考慮するものになってきた。この技術
は、「試験機能を埋込まれた有限状態機械合成」と題す
る論文（電子試験ジャーナル：理論と応用，Ｖｏｌ．１
２２１〜２２８ページ，１９９０）で説明されてい
る。これはまた、米国特許第５，２２８，０４０号明細
書（Ｖ．Ｄ．アグラヴァル（Ａｇｒａｗａｌ）と前記論
文の著者でもあるＫ．Ｔ．チェン（Ｃｈｅｎｇ）により
出願，１９９３年７月１３日発行）の主題でもある。

【０００６】このアプローチは、選択的に、所望のＶＬ
ＳＩ回路に適した有限状態機械の状態遷移図にテスト機
能を組込むことを意味している。テストのためには、次
いで、拡張状態遷移図が所望の関数回路として実現さ
れ、そしてテスト機能を利用して回路全体をテストす
る。通常、幾つかのテスト機能を選択することができ、
そして選択されたテスト機能を有限状態機械の状態遷移
図に組込むことができる数通りの方法があり、これらの
選択は最終実現回路の面積および動作性能に重大な影響
を与え得るのである。

【０００７】

【発明が解決しようとする課題】特に、テスト機能ある
いはテスト機械を、目的有限状態機械（以下ではもっと
簡単に目的機械と称す）に組込むことは、目的機械がか
なりの数の状態を持っている場合、複雑になる。一般
に、新規入力が追加される場合、ｎ状態のテスト機械に
対して、目的機械にテスト機能を埋込むｎ！通りの方法
がある。その理由は、各目的機械状態はｎ状態のいずれ
の１つにもマップすることができるからである。さら
に、状態機械の状態が目的機械の状態に効率的にマップ
されなければ、面積オーバヘッドは全スキャンのそれよ
り高くなることができる。特に、通常の事例ではない
が、追加入力線を必要とせずに、テスト機械を目的機械
に埋込むことができる場合、それは有利である。その
上、数百あるいは数千のメモリ素子を含むような、複雑
な関数ＶＬＳＩ回路にとって、回路全体に対する適切な
有限状態機械の設計は、通例、実現不可能であると証明
できるほど難しいプロジェクトである。

【０００８】

【課題を解決するための手段】本発明は、ＶＬＳＩ回路
のテスト容易性のために、テスト機能を有限状態機械の
状態遷移図に組込むというこの従来技術の改良例に関す
る。

【０００９】発明には２つの別々の特徴がある。第１の
特徴は、テスト機能あるいはテスト機械を目的機械に埋
込んで、テスト信号が印加される適切なテスト可能ＶＬ
ＳＩ回路として実現され得る拡張あるいは複合有限状態
機械を実現する改良された技術である。可能であれば、
入力線を追加せずに、テスト機能が拡張機械に埋込まれ
る。これが不可能である場合、より普通の事例である
が、１本以上の入力線が追加される。追加入力事の例に
対しては、分割理論および目的機械の状態変数依存性を
利用して、テスト機械状態を目的機械状態にマッピング
することができる。テスト機械を埋込むことは、テスト
機械の状態、入力記号および出力記号を、目的機械の状
態、入力記号および出力記号上へのマッピングを見つけ
ることを意味しており、以下で、より十分に説明する。

【００１０】発明の第２の特徴は、一般に、直列接続さ
れたより小さい機械の集合に分解され得るという、有限
状態機械の特性を利用する、テストのための改良方法論
に関する。２^k状態を持つ機械は、０＜ｉ＜ｋとして、
２ⁱおよび２^k-iの状態から成る２つの直列接続機械に分
けることができる。より詳細には、発明のこの第２の特
徴は、目的機械を多くのより小さい機械の相互接続とし
て扱うこと、および、分割したテスト機械を相互接続の
各成分機械に、単一のテスト機能を埋込まれた目的機械
と同じテスト生成能力を保持するように、埋込むことを
意味している。これによって、目的機械をテストするの
に必要な状態の数を、実行可能な数に低減することが可
能になる。

【００１１】概要を述べると、本発明によるテスト容易
性を含むＶＬＳＩ順序回路の製作は下記のように進めら
れる。先ず、ＶＬＳＩ回路の機能的役割が特定され、そ
して機能のゲートレベル設計が定められると、そのゲー
トレベル設計は、より小さい成分に分割される。一般
に、そのような成分の状態図が既知の方法で容易に準備
され得るように、各成分のフリップフロップ数を最大約
１０に限定することが望ましい。次いで、各成分に対し
て、成分の状態図にマッピングするのに適したテスト状
態図が選択される。特に重要なことは、目的機械成分の
依存グラフは、状態変数間の依存関係が増えないように
テスト機械依存グラフの状態変数にマッピングする状態
変数を持つということである。マッピングの結果は、複
合機械状態遷移グラフとなる。製作された場合、このグ
ラフのゲートレベル回路は、選択的に関数回路成分ある
いはテスト回路成分として働くことができる。

【００１２】各複合成分を直接観察することはできない
ので、テストモードでは、テスト成分は相互接続機械、
代表的にはシフトレジスタを形成するように接続される
ことが望ましく、従って、そのようなテスト成分の各メ
モリ素子の状態は、入力端子に印加された信号によって
所望通りセットすることができる。

【００１３】相互接続機械が適切に働くためには、接続
部分間に若干の関係が満たされる必要がある。このため
に、相互接続機械は先ず、目的機械の個々の成分Ｍに対
して１つの点を有する有向グラフとして表される。成分
機械Ｍ₁の出力がまた、成分機械Ｍ₁の入力でもある場
合、点Ｍから点Ｍまでの辺がある。次いで、相互接続機
械のグラフにおけるすべての点から成る連続チェイン
が、必要に応じて辺を追加することで形成される。次
に、全成分機械に共通な入力線が追加され、次いで、分
割されたテスト機械が各成分機械に、成分機械Ｍ₁に関
連するテスト機械の出力記号が、先に形成されたチェイ
ンの機械Ｍ₁のすぐ後の機械に対応するテスト機械の入
力記号になるように、埋込まれる。結果の拡張機械は、
最終的には、ＶＬＳＩ回路として実現され、そして、前
述の米国特許明細書で説明されているように、選択的に
その機能モードあるいはテストモードで、通常の態様
で、回路を動作させるための装置を含んでいるであろ
う。

【００１４】有限状態機械を埋込む前に、目的機械のゲ
ートレベル回路を形成することが不可能な事例において
は、必要な依存グラフは、目的機械のネットリスト記述
から形成することができる。

【００１５】

【実施例】前述のアグラヴァルとチェンの米国特許で説
明された、テスト機能およびそれを目的機械に埋込むこ
とについての概念を再検討することで始めるのが有益で
あろう。

【００１６】確立した慣例に従って、図１に示された標
準的な状態遷移図１０によって表される目的機械を考察
する。以下では、この有限状態機械のような状態遷移図
を参照するのが便利であろう。４状態Ｓ₁からＳ₄、２
つの１次入力線および１つの出力線が示されている。最
少長の状態符号化には［ｌｏｇ₂４］あるいは２つの状
態変数が必要とされる。容易なテスト可能性を与えるた
めに、この目的機械をテスト機能によって拡張しようと
する。利用しようとするテスト機能は、次の２つの機能
を実行するテスト機械と称される有限状態機械である。
２つの機能は、短い所定シーケンスによって、その状態
の全部にセットされ得ること、および短い入力シーケン
スを適用することによって、どの状態も出力において観
察できることである。テスト機械は、目的機械と同じ状
態変数を利用する。

【００１７】図２では、可能テスト機械２０が与えられ
る。この機械には４状態Ｔ₁〜Ｔ₄、２つの入力記号
（ｐ₁とｐ₂）および２つの出力記号（ｑ₁とｑ₂）が
ある。この機械が、２つのベクトルの入力シーケンスに
よって、いずれの所望状態にもセットできることは容易
に検証される。さらに、任意の順序で記号ｐ₁とｐ₂を
用いた長さ２のシーケンスが適用される場合、その出力
シーケンスは、順序に関係なく、初期状態に依存する。
一般に、ｎ状態および２入力記号に対して、これらシー
ケンスの長さは［ｌｏｇ₂ｎ］になる。次に、テスト機
械の状態遷移図は、拡張あるいは複合機械が目的機械に
追加された最少数の遷移を含むように、目的機械の状態
遷移図にマージ（併合）される。図３は、そのような複
合機械の１つの可能な形３０を示している。目的機械に
含まれない特別な遷移は破線で示される。テスト機械の
状態Ｔ₁，Ｔ₂，Ｔ₃およびＴ₄は、それぞれ、状態Ｓ
₂，Ｓ₄，Ｓ₁およびＳ₃上にマッピングされる。テス
ト機械の入力記号ｐ₁とｐ₂には、符号００と１１を割
当てられている。同様に、出力記号ｑ₁とｑ₂は、それ
ぞれ、符号０と１を割当てられている。

【００１８】複合機械は、グラフ埋込み手続きによって
得ることができる。目的機械グラフが、テスト機械グラ
フと同形である部分グラフを持たない場合には、テスト
機械と目的機械の状態間での１対１マッピングは不可能
である。そのようなテスト機械は目的機械と両立できな
いであろう。例えば、図４の目的機械４０を考えてみ
る。図２のテスト機械グラフがこのグラフと両立できな
いことは容易に検証できる。しかし、目的機械に特別な
入力が追加される場合には、目的機械における可能な遷
移数は倍加され、そしてテスト機械を埋込むことができ
る。新規入力線に、目的機械に追加された新規遷移に対
する値１を割当てることができる。次いでそれは元々の
目的機械に属す遷移に対する値０を想定する。図２のテ
スト機械２０の図４の目的機械４０への１つの可能埋込
みは以下の通りである、すなわち、テスト機械の状態Ｔ
₁，Ｔ₂，Ｔ₃およびＴ₄は、それぞれ、目的機械の状
態Ｓ₁，Ｓ₂，Ｓ₃およびＳ₄上にマッピングされる。

【００１９】複合機械のテストは２段階で実行される。
第１段階では、テスト機械の動作は、各メモリ素子を０
と１状態にセットし、かつ観察し、そして回路全体の故
障シミュレーションを実行することによって検証され
る。第２段階では、第１段階で検出されなかった故障の
みが考察される。組合せテスト生成装置によって、故障
を主出力あるいは次状態線に伝播するのに必要な入力お
よび現在状態を判定する。テストベクトルは機械を要求
された現状態にセットすることを保証する同期シーケン
スと、故障状態を主出力へ伝搬させる判定シーケンスを
交互に加えることでテストシーケンスに変換される。

【００２０】状態遷移グラフが使用可能な場合、埋込み
問題は次のように表すことができる。

【００２１】そのようなグラフがすぐに使用可能でない
場合は、後で考察する。１．目的機械状態遷移グラフに不特定遷移を追加して、
テスト機械状態遷移グラフと同形の部分グラフを形成で
きるか。もしできれば、その部分グラフを見つける。２．特別入力線を目的機械に追加しなければならない場
合、複合機械の領域が最小化されるように、テスト機械
グラフと同形の目的機械の部分グラフを形成する新規遷
移を特定する最良の方法は何であるか。

【００２２】目的機械がテスト機械と同形の部分グラフ
を含む場合、テスト機械を埋込むことは可能である。目
的機械が不完全に定義されている（ある状態からの遷移
が特定されていなければ、機械は不完全に定義されてい
る）場合には、テスト機械を埋込むために、不特定な辺
を利用することができる。テスト機械を埋込むことに
は、テスト機械の状態、入力記号および出力記号の目的
機械の状態、入力記号および出力記号へのマッピングを
見つけることが含まれる。

【００２３】先ず、新規入力線を追加しないで、テスト
機械の目的機械への埋込みを見つける技術を提供する。
目的機械は完全に定義されているものとする（すなわ
ち、どの状態からのどんな遷移でも特定されている）。

【００２４】テスト機械は２入力記号ｐ₁とｐ₂、２出
力記号ｑ₁とｑ₂、および０，１，・・・，７と番号を
付けられた８状態から成っていると考える。図２の４状
態テスト機械２０のように、８状態機械もまた、自己ル
ープを有する２状態０および７を持っている。ｐ₁およ
びｐ₂とラベルの付いた辺によって誘導されるテスト機
械の部分グラフ５０および６０は、それぞれ図５および
図６に示される。これら部分グラフの種々の特性を示
す。ｐ₁によって誘導された部分グラフ５０を見ると、
どの状態も１出力辺を持ち、偶数番号の状態は２入力辺
を持つ。偶数番号の状態ｓは、状態ｓ／２からの１入力
辺を持ち、他方の入力辺は状態（ｓ＋ｍ）／２からであ
る。従って、ｐ₁によって誘導される部分グラフは、上
向きの辺を持つ完全２進木となっている。ルートは自己
ループを持つ状態を指す。ｐ₂によって誘導される部分
グラフもまた、同じ特性を持つ。しかし、奇数番号の状
態ｓはどれも、状態［ｓ／２］および［（ｓ＋ｍ）／
２］からの２入力辺を持つ。１部分グラフにおけるリー
フ（内部ノード）は、他方の部分グラフの内部ノード
（リーフ）となっている。

【００２５】目的機械における全遷移が明確に特定され
ている事例に対するこの新規埋込みアルゴリズムは、下
記の段階から成る。

【００２６】アルゴリズムＡ１．目的機械の２つの試されてない、入力記号Ｉ₁とＩ
₂の組合せを選択する。全入力組合せが試されたら、特
別入力線を追加しないで埋込むことは不可能である。２．Ｉ₁とＩ₂によって誘導される目的機械の部分グラ
フを見つける。この部分グラフをそれぞれ、Ｇ₁および
Ｇ₂とする。Ｇ₁とＧ₂の両者が完全２進木で、そのル
ートが自己ループを持つ状態を示していれば、次の段階
に進む。そうでなければ、段階１に行く。３．Ｇ₁の自己ループを持つ状態をテスト機械の状態０
上にマッピングする。また、Ｇ₁のルートをテスト機械
の状態ｍ／２上にマッピングする。Ｇ₂の自己ループを
持つ状態を状態ｍ−１上にマッピングする。Ｇ₂のルー
トは状態（ｍ／２）−１上にマッピングされる。４．テスト機械のある状態上にマッピングされたＧ₁ま
たはＧ₂のリーフを考察する。このリーフの全後続者の
マッピングは、次のように決定される：テスト機械の状
態ｓ上にマッピングされたＧ₁（Ｇ₂）の状態の直後の
後続者は、２ｓ＜ｍ（２ｓ＋１＜ｍ）の場合、状態２ｓ
（２ｓ＋１）上にマッピングされねばならない。そうで
なければ、それはテスト機械の状態２ｓ−ｍ（２ｓ＋１
−ｍ）上にマッピングされる。リーフの後続者がすで
に、上記規則に一致しない状態にマッピングされていれ
ば、段階１に行く。５．目的機械の全状態がテスト機械のある状態にマッピ
ングされたら、埋込みが得られる。そうでなければ、段
階１に行く。

【００２７】追加の入力線を必要とすることなく、埋込
みが存在する場合はいつでも、アルゴリズムＡによって
テスト機械を完全定義目的機械に埋込む。

【００２８】両部分グラフＧ₁とＧ₂の全リーフがマッ
ピングされると、すべての他の状態のマッピングも得ら
れる。これは、リーフの全後続者に対するマッピング
は、そのリーフのマッピングから独自に決定されるから
である。リーフのある後続者のマッピングに不一致があ
る場合には、部分グラフＧ₁∪Ｇ₂はテスト機械と同形
ではない。Ｇ₁∪Ｇ₂の全ノードがテスト機械の状態に
マッピングされる場合には、グラフＧ₁∪Ｇ₂はテスト
機械と同形である。

【００２９】以下の説明のために、機械のサイズを、そ
の機械の状態遷移グラフにおける遷移数Ｅと定義する。

【００３０】アルゴリズムＡの時間計算量は、機械の記
述のサイズの多項式となっている。

【００３１】ｉが主入力線の数である場合、上述のアル
ゴリズムＡの段階１は、多くても２²ⁱ回、繰り返され
る。段階２はＯ（ｎ）時間必要である。但しｎは機械の
状態数である。段階３は定数時間で実行することができ
る。段階４は、グラフＧ₁またはＧ₂における各ノード
に対してＯ（ｌｏｇｎ）時間かかる。時間計算量全体は
Ｏ（２²ⁱ・ｎｌｏｇｎ）である。機械のサイズはｎ・２
ⁱであるので、アルゴリズムは多項式時間計算量を持
つ。

【００３２】機械が完全定義されていてもなお、機械の
記述における状態からの遷移数は２ⁱより少なくするこ
とができる。１例として、４つの主入力線を持つ機械を
考えてみる。遷移に対する入力組合せは、２つの別々の
遷移１００１および１１０１の代わりに、１・０１とし
て与えることができる。埋込みアルゴリズムは次のよう
に修正することができる。Ｉは機械の記述における遷移
の総数であり、そしてｎは状態の数であるとする。状態
Ｓ₁からの遷移数をＥとする。従ってＥ₁＋Ｅ₂＋・・
・＋Ｅ_n＝Ｅ・２遷移の積を、両遷移によってカバーさ
れる最大キューブと定義する。例えば、遷移１・０・と
１０・１の積は１００１である。各状態Ｓ_i（ｌ≦ｉ≦
ｎ）からの１遷移ｔ_iを選択する。これらの遷移の積が
空であれば、空でない積が得られるまで、別の遷移の組
合せを選択する。空でない積をＩ₁とする。同様に、別
の遷移組合せを選択して、第２の空でない積Ｉ₂を得
る。上記アルゴリズムの段階２から段階５までを繰り返
して、Ｉ₁とＩ₂に関して埋込みが可能であるかどうか
を見る。そうでなければ、Ｉ₁とＩ₂の別の組合せを選
択する。Ｉ₁とＩ₂の可能な組合せの数は（Ｅ₁，Ｅ₂
・・・Ｅ_n／２）＝Ｏ（（Ｅ₁，Ｅ₂・・・Ｅ_n）²）
＝Ｏ（（Ｅ／ｎ）²ⁿ）である。段階２から段階５までの
計算量はＯ（ｎｌｏｇｎ）であり、そして修正アルゴリ
ズムの時間計算量はＯ（（ｎｌｏｇｎ）（Ｅ／ｎ）²ⁿ）
である。

【００３３】目的機械が不完全定義される場合、段階２
は幾つかの不特定辺を持つ部分グラフＧ₁とＧ₂を生成
する。その解決には、Ｇ₁∪Ｇ₂がテスト機械の状態遷
移グラフと同形になるように、Ｇ₁とＧ₂に辺を追加す
ることが含まれる。状態からの遷移が特定されていない
場合、次の遷移状態を、目的機械の状態のいずれか１つ
になるように特定することができる。また、不完全定義
機械に対して、利用されてない入力組合せがあり得る。
これらの入力に対して、目的機械におけるどの状態から
の状態遷移も特定されない。そのような入力組合せはｐ
₁またはｐ₂として利用することができる。そのような
入力組合せが存在する場合、それらを見つける問題は、
典型的なＮＰ完全問題である論理式の充足性問題と同等
である。従って、この問題の解決は必然的にヒューリス
ティックになる。最も実用的アプローチは、入力線を追
加することであることが多い。

【００３４】入力線を追加する場合、テスト機械を目的
機械に埋込むｎ！通りの方法がある（ｎは状態数であ
る）。目的機械の実現と比較すると、複合機械に対する
最小論理オーバヘッドに帰着する埋込みに着目した。す
べてのｎ！埋込みを試みることは実行不可能である。実
際に良好に働くヒューリスティックアルゴリズムを提案
する。

【００３５】テスト機械の状態を、状態変数間の依存性
が増加しないように、目的機械の状態にマッピングす
る。この方法は以下の例で説明する。依存性と分割を精
密に定義するために、「故障検出性能を持つ順序機械の
設計」と題する論文（ＩＥＥＥ会報，電子コンピュー
タ，Ｖｏｌ．１６，１７３〜１８１ページ，１９６７年
８月）を参照することができる。非公式には、状態変数
の依存性は、状態変数の次状態論理式に存在する他の状
態変数の数となっている。機械の状態の分割は、機械の
状態の１組の互いに素な部分集合あるいはブロックであ
る。これら部分集合の合併は機械の全状態組である。状
態変数によって誘導された分割は、特定ブロックにおけ
る全状態が、その状態変数に対して同じ値を持つという
特性を持つ。

【００３６】図４の目的機械４０および図２のテスト機
械２０を考察する。状態が符号化され、そして目的機械
の論理が最適化される場合、１実現として図７の回路７
０が得られる。回路７０にはＮＡＮＤゲート７１，７
２，７３および７４、インバータ７５と７６、そしてフ
リップフロップ７７と７８が、図示されるように相互接
続されている。状態符号化および論理最小化は、例え
ば、ＭＵＳＴＡＮＧおよびＳＩＳ（ＮＡＮＤ−ＮＯＲラ
イブラリーを有する）を利用して実行される。前者はデ
バダス（Ｄｅｖａｄａｓ）他によってコンピュータ支援
設計についてのＩＥＥＥ会報Ｖｏｌ．７，１２００〜１
３００ページ（１９８８年１２月）において、「ムスタ
ング：マルチレベル論理実現を目標とする有限状態機械
の状態割当て」という題で、記述されている。後者は、
セントヴィヒ（Ｓｅｎｔｏｖｉｃｈ）他によって、コン
ピュータ設計についてのＩＥＥＥ国際会議紀要，３２８
〜３３３ページ，１９９２年１０月に、「合成および最
適化を利用する順序回路設計」という題で、記述されて
いる。目的機械は２つの状態変数ｘ₁とｘ₂を持ってい
る。状態Ｓ₁，Ｓ₂，Ｓ₃およびＳ₄は、それぞれ、２
進符号（ｘ₁＝０，ｘ₂＝１），（ｘ₁＝１，ｘ₂＝
０），（ｘ₁＝０，ｘ₂＝０）および（ｘ₁＝１，ｘ₂
＝１）を割当てられる。目的機械の依存グラフは図８
（ａ）に示される。目的機械のどの状態変数に対しても
点がある。状態変数ｘが状態変数ｙの次状態論理式に現
れる場合には、ｙはｘに依存し、そしてその依存グラフ
には、点ｘから点ｙに弧がある。一例として、図８
（ａ）の点１（２）は状態変数ｘ₁（ｘ₂）に対応す
る。変数ｘ₁は状態変数ｘ₂の次状態論理式に現れるの
で、点１から点２までの弧がある。この依存グラフの他
方の弧および従属グラフ８（ｂ）は同様に導出される。

【００３７】図２のテスト機械２０に対する１つの可能
な実現はシフトレジスタである。このテスト機械は２つ
の状態変数ｘ′₁とｘ′₂を持っている。４状態Ｔ₁，
Ｔ₂，Ｔ₃およびＴ₄は（ｘ′₁＝０，ｘ′₂＝０），
（ｘ′₁＝０，ｘ′₂＝１），（ｘ′₁＝１，ｘ′₂＝
０）および（ｘ′₁＝１，ｘ′₂＝１）と、それぞれ符
号化されている。依存グラフは図８（ｂ）に示される。

【００３８】基本的考えは、状態変数における依存性が
増加しないように、テスト機械の状態変数を目的機械の
状態変数にマッピングすることである。点ｘ′₁とｘ′
₂をｘ₁とｘ₂に、それぞれマッピングする場合、状態
変数における依存性は増加しない。状態変数に従った目
的機械の分割は次の通りである。

【００３９】ｘ₁：｛（Ｓ₁，Ｓ₃）（Ｓ₂，Ｓ₄）｝ｘ₂：｛（Ｓ₂，Ｓ₃）（Ｓ₁，Ｓ₄）｝状態変数ｘ₁は目的機械の４状態を２ブロックに分割す
る。両状態の符号化においてｘ₁＝０であるので、１ブ
ロックは状態Ｓ₂およびＳ₃から成る。第２のブロック
は、ｘ₁＝１として符号化される状態Ｓ₁とＳ₄から成
る。分割ｘ₂は同様に導出される。

【００４０】状態変数に基づいたテスト機械状態の分割
は次の通りである。

【００４１】ｘ′₁：｛（Ｔ₁，Ｔ₂）（Ｔ₃，Ｔ₄）｝ｘ′₂：｛（Ｔ₁，Ｓ₃）（Ｔ₂，Ｔ₄）｝分割ｘ′₁の第１ブロックは、分割ｘ₁の第１あるいは第
２ブロックにマッピングすることができる。同様に、分
割ｘ′₂の第１ブロックは、分割ｘ₂の第１あるいは第２
ブロックにマッピングすることができる。すべての４つ
の可能性が考えられ、そして最小論理オーバヘッドを与
えるものが選択される。ｘ′₁の第１ブロックがｘ ₁の第
１ブロックにマッピングされるものとする（従って、
ｘ′₁の第２ブロックはｘ ₁の第２ブロックにマッピング
される）。同様に、ｘ′₂の第１ブロックはｘ ₂の第１ブ
ロックにマッピングされる。次いで、目的およびテスト
機械の状態のマッピングは、Ｓ₁→Ｔ₁，Ｓ₄→Ｔ₃，Ｓ₃
→Ｔ₂，Ｓ₂→Ｔ₄，複合機械状態遷移グラフ９０は図９
に示される。例えば、ＭＵＳＴＡＮＧおよびＳＩＳを利
用して、状態符号化および論理最適化を実行する場合、
図１０の複合機械実現１００が得られ、それはＮＯＲゲ
ート１０１〜１０７、ＮＡＮＤゲート１０８、インバー
タ１０９Ａと１０９Ｂ、およびフリップフロップ９８と
９９を備えている。状態Ｓ₁，Ｓ₂，Ｓ₃およびＳ₄は、そ
れぞれ、ノード（ｘ₁＝０，ｘ₂＝１），（ｘ₁＝１，ｘ₂
＝０），（ｘ₁＝０，ｘ₂＝０）および（ｘ₁＝１，ｘ₂＝
１）を割当てられている。恐らく、他のプログラムによ
って他の実現を生ずることもできるであろう。

【００４２】図７の目的機械実現７０に対する設計後の
スキャン修正の結果、１５ゲートを有する多重レベル実
現になる。これは、３ゲートから成るマルチプレクサ
が、各フリップフロップおよび主出力信号ＯＵＴに対し
て追加されるからである。しかし、図１０の複合機械１
００は、１０ゲートのみを必要とする。

【００４３】テスト機械状態Ｔ₁，Ｔ₂，Ｔ₃およびＴ
₄は、（ｘ₁＝０，ｘ₂＝１），（ｘ₁＝０，ｘ₂＝
０），（ｘ１＝１，ｘ₂＝１）および（ｘ₁＝１，ｘ₂
＝０）と符号化される。これはテスト機械状態を目的機
械状態にマッピングするからである。テスト機械のこの
符号化によって、図２のテスト機械２０のシフトレジス
タ実現に帰着しないことに注目すべきである。この実施
例は、設計後のスキャン修正よりテスト機械埋込み手順
を利用する方が有利なことを示している。

【００４４】幾つかの事例では、状態変数間に新規の依
存性を持ち込まずに、目的機械の状態にテスト機械の状
態をマッピングすることは不可能である。図１１に示さ
れるような、７状態変数ｘ₁，ｘ₂・・・ｘ₇および依
存グラフ１１０を持つ目的機械を考える。対応するテス
ト機械は７状態変数ｘ′₁，ｘ′₂・・・，ｘ′₇を必
要とし、そしてそれは図１２の依存グラフ１２０を得る
よう実現することができる。

【００４５】図１１のグラフ１１０は、図１２の依存グ
ラフ１２０と同形の部分グラフを持っていないことに注
目されたい。

【００４６】従って、図１２の状態変数は、特別の依存
性を持ち込まずに、図１１の状態変数上にマッピングす
ることはできない。次の方法は、最小数の新規依存性を
追加して、２つのグラフの状態変数をマッピングする。１．以下で説明するように、目的機械の依存グラフから
最長チェインを得る。２．グラフから最長チェインを除去する。このチェイン
を現在チェインと呼ぶ。もしあれば、現在チェインの終
点と、この段階の以前の繰り返しで得たチェインの始点
の間に辺を追加する。もしなければ、中止する。３．修正グラフに少なくとも１つの点があれば、段階１
に行く。

【００４７】有向グラフにおける最長チェインを見つけ
る問題は、ＮＰ完全である。実際に良好に働く発見的方
法は、下記の通りである。

【００４８】依存グラフの長いチェインは、下記のアル
ゴリズムを利用して決定することができる。

【００４９】アルゴリズムＢ１．依存グラフの強連結成分を計算する。どの強連結成
分も単一点で置換し、そして既知の方法で、有向非巡回
グラフとなっている圧縮グラフを得る。例えば、Ａ．
Ｖ．エィホウ（Ａｈｏ）他による、「コンピュータアル
ゴリズムの設計および分析」（ＡｄｄｉｓｏｎＷｅｓ
ｌｅｙ１９７４）を参照されたい。２．各強連結成分の最長チェインを計算する。これはＮ
Ｐ完全問題である。次の発見的方法を利用することがで
きる。既知の方法で、強連結成分の極大木を決定する。
極大木の最長チェインは、強連結成分における点と弧の
数に関して線形時間計算量で決定することができる。３．いずれかの強連結成分点に付随する弧を除いて、圧
縮グラフのどの弧にも１の重みを割当てる。これらの弧
は、それが付随している強連結成分の最長チェインにお
ける点の数に等しい重みを割当てられる。圧縮グラフに
おける最大重みの道は、点の数に関して線形時間計算量
で決定することができる。依存グラフに対する最長のチ
ェインは、圧縮グラフの最大重みの道から容易に得るこ
とができる。

【００５０】段階２および３は、グラフのサイズに関し
て線形時間計算量において実行することができる。グラ
フのサイズは、繰り返しごとに縮小する。従って、繰り
返しの数はグラフ内の点の数に関して線形である。１例
として、図１１のグラフ１１０を考察すると、このグラ
フでは、どの点も皆、それ事態の強連結成分となってい
る。最初の繰り返しで、点ｘ₁，ｘ₂，ｘ₃およびｘ₄
から成るチェインが除去される。次の繰り返しで、点ｘ
₅とｘ₆から成るチェインが除去される。点ｘ₆から点
ｘ₁への辺を追加する。ここで、点ｘ₇のみが残され、
そこで点ｘ₇から点ｘ₅へ辺を追加する。この修正グラ
フは図１３に示されており、そこにはチェインｘ₇，ｘ
₅，ｘ₆，ｘ₁，ｘ₂，ｘ₃，ｘ₄がある。テスト機械
と目的機械の状態変数間の下記マッピングによって、複
合機械に、最小数の特別依存性をもたらす。ｘ′₁→ｘ₇，ｘ′₂→ｘ₅，ｘ′₃→ｘ₆，ｘ′₄→
ｘ₁，ｘ′₅→ｘ₂，ｘ′₆→ｘ₃，ｘ′₇→ｘ₄ｎ
状態を持つ機械に対する埋込みアルゴリズムを概説す
る。一般に、ｎは２のべきと考えられる。ｌｏｇ₂ｎ状
態変数が必要とされる。

【００５１】アルゴリズムＣ１．目的機械の状態符号化および論理最適化を実行し、
そして依存グラフを作成する。２．目的機械の依存グラフの状態変数を、最少数の特別
辺が追加されるようにチェインでつなぎ、テスト機械の
依存グラフと同形な部分グラフを得る。３．目的および試験機械の依存グラフのチェインをマッ
ピングして、目的機械の状態変数の試験機械のそれへの
マッピングを得る。４．目的およびテスト機械の状態変数によって誘導され
た２ブロック分割を決定する。５．目的機械の状態変数ａがテスト機械の状態変数ｂ上
にマッピングされる場合、状態変数ｂによって誘導され
た第１ブロックは、状態変数ａの第１ブロックあるいは
第２ブロックに行くことができる。このように、

【００５２】

【外１】

【００５３】すなわち、テスト機械の状態の目的機械の
状態へのｎの可能なマッピングがある。これらのマッピ
ングの各々に対して、状態符号化および論理最適化を実
行し、そして最小論理を有する実現を選択する。

【００５４】上述のアルゴリズムは、全数探索方法にお
けるｎ！とは対照的に、論理最適化装置をｎ回呼出す。

【００５５】上述のテスト機械の貴重な特性は、それら
を分解して、直列接続されたより小さなテスト機械の集
合にすることができる、ということである。２ⁿ状態を
持つテスト機械を分割し、０＜ｉ＜ｎとして、２ⁱおよ
び２^n-1状態から成る、２つの直列接続テスト機械にす
ることができる。なお、多くてもｎのベクトルの入力シ
ーケンスによって、いずれの状態もセットし、かつ観察
するという望ましい特性も与えられている。図２に示さ
れる４状態テスト機械２０を見ると、それは分解され
て、図１４に示されるように、各々２状態から成る、２
つのテスト機械１４ａと１４ｂになることができる。第
１テスト機械１４ａの出力記号は第２テスト機械１４ｂ
の入力記号となっている。第１テスト機械１４ａが状態
Ｘ₁にあり、そして第２の１４ｂが状態Ｘ₂にある場
合、この相互接続テスト機械は、状態（Ｘ₁，Ｘ₂）に
あると考えられる。図１４の２つの試験機械の機械製品
は、図２の、（Ａ，Ｃ）→Ｔ₁，（Ｂ，Ｃ）→Ｔ₃，
（Ａ，Ｄ）→Ｔ₂，（Ｂ，Ｄ）→Ｔ₄にマッピングされ
たテスト機械２０と同形である。

【００５６】各々が２状態を有する２つの相互接続機械
Ｍ₁とＭ₂があると考えてみる。Ｍ₁の出力はＭ₂を駆動
し、そして逆の場合も同じである。Ｍ₁の若干の入力は
また、相互接続機械の１次入力である。Ｍ₁とＭ₂を単一
機械とみなし、次いで４状態テスト機械を埋込む代わり
に、図１４の２つの状態テスト機械１４ａと１４ｂを、
別々に、２つの相互接続機械の各々に埋込む。状態Ａと
Ｂを有するテスト機械は機械Ｍ₁に埋込まれ、そして状
態ＣとＤを有するテスト機械は機械Ｍ₂に埋込まれる。

【００５７】相互接続機械は、すべての成分有限状態機
械に対して１点を持つ有向グラフとして表すことができ
る。成分機械Ｍ_iの出力がまた、成分機械Ｍ_jの入力にな
っている場合、点Ｍ_iから点Ｍ_jまで辺がある。以下の手
順によって、テスト機械を、成分機械Ｍ₁・・・Ｍ_kから
成る相互接続機械に埋込む。

【００５８】アルゴリズムＤ１．相互接続機械のグラフにおけるすべての点から成る
チェインを選択する。そのようなチェインが存在しない
場合、前述のアルゴリズムＢのような最長チェイン除去
を利用して、最少数の特別辺がグラフに追加されるよう
に、グラフ内のすべての点から成るチェインを作成す
る。Ｍ_iとＭ_j間の新規辺は、機械Ｍ₁への特別入力線
の追加に対応するので、出来る限り少数の辺を追加する
ことが望ましい。一般に、そのような形成されたチェイ
ンはＭ₁→Ｍ₂→Ｍ₃→・・・→Ｍ_kであると考えられ
る。２．成分機械に共通の特別入力線を追加する。この線は
テストモードでは１に、そして他の場合には０にセット
される。段階１によってＭ_jからＭ_iに新規辺が持ち込
まれていれば、機械Ｍ_jの出力線は機械Ｍ_i（ｌ≦ｉ，
ｊ≦ｋ）への新規入力線として追加される。３．前述のアルゴリズムを利用して、各成分機械にテス
ト機械を埋込む。成分機械Ｍ_iに対応するテスト機械の
出力記号は、段階１で形成されたチェインにおけるＭ_i
のすぐ次の機械に対応するテスト機械の入力記号となっ
ている。

【００５９】図１５で与えられる相互接続機械１５０の
例を考察する。機械Ｍ₁，Ｍ₂，Ｍ₃，Ｍ₄，Ｍ₅およびＭ₆
は成分部分機械である。所望の相互接続を達成するため
に利用しようとする部分機械の数は、目的機械のサイズ
に依存する。概念的には、目的機械のゲートレベル形式
での実現が先ずなされてから、分割の特徴およびサイズ
が選択され、そしてそれに十分な部分機械を利用するこ
とを目標としており、過度に多数の状態を含むような大
きすぎる部分機械は回避される。代表的に、１１以上の
状態を持つ機械は回避される。また、Ｍ₄の出力は相互
接続機械の１次入力のみであると考えられる。Ｍ_iから
Ｍ_jへの辺は、Ｍ_jへの入力となっているＭ_iの幾つかの
出力線があることを示している。テスト線と称する特別
入力線がすべての機械に追加される。この線は全機械に
とって共通である。テスト線はテストモードでは、値１
を取り、他の場合には、値０を取る。相互接続機械のグ
ラフに最少数の特別辺を追加するように、機械からチェ
インが形成される。この実施例では、可能なチェインは
Ｍ₆→Ｍ₅→Ｍ₁→Ｍ₂→Ｍ₃→Ｍ₄である。Ｍ₆からＭ₅への
辺はないので、Ｍ₆からＭ₅へ辺を追加する。その結果、
Ｍ₆の出力線がＭ₅への入力線として追加される。上記チ
ェインにおいて、部分機械Ｍ_iが部分機械Ｍ_jの直前であ
る場合、Ｍ_iに対応する試験機械の出力記号は、Ｍ_jに対
するテスト機械の入力記号になる。

【００６０】相互接続機械が与えられ、そして前述の手
順によって得た成分機械のチェインはＭ₁→Ｍ₁→Ｍ₃
→・・・→Ｍ_kであると仮定する。テスト機械を埋込ま
れた相互接続機械のための適切なテスト生成手順は、下
記の段階から成る。１．標準的な方法で、目標故障に対する適切な組合せテ
ストベクトルを生成する。組合せテスト生成装置が相互
接続機械全体の組合せ論理に作用する。組合せテスト
に、相互接続機械は状態（ｓ₁，ｓ₂・・・ｓ_k）にあ
ることを要求させる、但し、状態ｓ_jは成分機械Ｍ_jの
状態である。２．状態（ｓ₁，ｓ₂・・・ｓ_k）に対して同期シーケ
ンスを適用する。同期シーケンスを導出する手順は後で
与えられる。３．段階１で得た組合せテストベクトルを適用する。４．判定シーケンスを適用する。ｐ₁が機械Ｍ₁の入力
記号であれば、可能な判定シーケンスはｐ₁がｓ回、繰
り返される。但し、ｓ＝［ｌｏｇ₂ｔ₁］＋［ｌｏｇ₂
ｔ₂］＋［ｌｏｇ₂ｔ₃］＋・・・＋［ｌｏｇ
₂ｔ_k］。この場合、ｔ_jは機械Ｍ_jの状態数である。

【００６１】段階２を説明しなければならない。Ｍ_iを
状態ｓ_iにセットするために必要な、Ｍ_iの入力に関す
る同期シーケンスは既知である。このシーケンスはま
た、機械Ｍ_i-1の状態グループ｛ｓ′_i-1｝に対する判
定シーケンスとなっている。従って、機械Ｍ_i-1を
｛ｓ′_i-1｝のいずれかの状態にセットしなければなら
ない。｛ｓ′_i-1｝における状態に対する同期シーケン
スはまた、Ｍ_i-2の状態グループ｛ｓ′_i-2｝に対する
判定シーケンスとなっている。このようにして、Ｍ₁に
到達するまで、先行機械を追って行く。最終的にＭ_iを
状態ｓ_iにセットするために、Ｍ₁を状態ｓ′₁にセッ
トする必要があると仮定する。状態ｓ′₁に対する同期
シーケンスをｚ_iとする。上記方法に従って、Ｍ₁にお
いて適用する必要のあるシーケンスを決定し、従って機
械Ｍ_i-1は状態ｓ_i-1にセットされる。そのシーケンス
をｚ_i-1とする。状態（ｓ₁，ｓ₂・・・ｓ_k）に対す
る同期シーケンスは、ｚ_k，ｚ_k-1・・・ｚ₁である。
図１６の実施例を見ると、状態ＡとＢを持つテスト機械
１６１は、状態Ｅ，Ｆ，ＧおよびＨを持つテスト機械１
６２に送り込まれ、それが今度は、状態ＣとＤを持つテ
スト機械１６３に送り込まれる。組合せテストは、相互
接続機械が現在の状態（Ａ，Ｈ，Ｃ）にあることを必要
とする、と考える。同期シーケンスｒ₁は機械１６３を
状態Ｃにセットする。状態セット｛Ｅ，Ｈ｝は判定シー
ケンスｒ₁を持つ。機械１６２を状態｛Ｅ，Ｈ｝のいず
れか１つにセットするためには、同期シーケンスはｑ₁
^-、すなわちｑ₁ｑ₂あるいはｑ₁ｑ₁である。これ
は、機械１６１が状態Ａにセットされ、次いで状態Ａま
たは状態Ｂに転送される場合に発生することができて、
そして必要とされるシーケンスはｐ₁ ^-である（すなわ
ち、ｐ₁ｐ₁あるいはｐ₁ｐ₂）。機械１６２を状態Ｈ
にセットするためには、シーケンスｑ₁ｑ₂が必要であ
る。機械１６１は状態Ａにセットされ、次いで状態Ｂに
転送され、そして必要とされるシーケンスはｐ₁ｐ₂で
ある。機械１６１を状態Ａにセットするためにはｐ₁が
必要とされる。相互接続機械を状態（Ａ，Ｈ，Ｃ）にセ
ットする同期シーケンスはｐ₁ ^-，ｐ₁ｐ₂，ｐ₁であ
り、これはｐ₁ｐ₁ｐ₂ｐ₁に圧縮することができる。
次いで、判定シーケンス、すなわちｐ₁，ｐ₁，ｐ₁お
よびｐ₁が後に続く組合せテストを適用する。

【００６２】埋込みあるいは全スキャン設計方法論を利
用するテスト機械において、テスト機械あるいはスキャ
ンレジスタの修正動作は、独立に、高信頼性が保証され
なければならない。テスト機械に影響を及ぼさない故障
は、テスト機械を利用して検出される。テスト機械の完
全保証は実行不可能なので、どのメモリ素子も０と１に
セットされる近似試験が行われる。しかし、このアプロ
ーチには次のような欠点がある。テスト機械が近似テス
ト段階を通過してもなお、テスト機械に誤りのあること
をもあり得る。テスト機能が完全であることを仮定して
生成されたテストが、無効であることもあり得る。１つ
の可能な解決法は、テスト機能が故障によって影響を受
ける場合でも、目的機械を正確に試験するようなテスト
機械を設計することである。同様な考えを利用して、相
互接続機械をフォールトトレラントにすることができ
る。ｐ₁とｐ₂をテスト機械の入力記号とする。この設計
によって、テスト機械のｐ₁のラベル付きの遷移または
ｐ₂のラベル付きの遷移のいずれも、故障があっても、
損なわれないことを保証する。そこで、幾つかのテスト
機械に誤りがあっても、正確に働くであろうテストシー
ケンスを生成することが可能である。相互接続機械の各
成分機械を、２レベルＰＬＡ（プログラム可能論理アレ
イ）として実現することができる。この技術は、「耐故
障性試験機能を有する有限状態機械」と題する論文（電
子技術ジャーナル：理論と応用，４，５７〜６９，１９
６３年）で説明されている。相互接続機械はなお、ｐ₁
あるいはｐ₂のラベル付きのどの辺でも、故障があって
も損なわれないことを保証する、多重レベル実現である
ことに注目されたい。どの目標故障に対するテストシー
ケンスの長さでもなお、相互接続機械の状態変数の総数
に比例している。Ｍ₁，Ｍ₂，・・・，Ｍ_kを相互接続機
械のテスト機械とする。この場合、Ｍ₁は、１≦ｉ＜ｋ
とすると、Ｍ_i+1の先行者である。１≦ｉ≦ｋとする
と、Ｍ_iに対する入力記号はｐ₁ ⁱとｐ₂ ⁱであり、そして
その出力記号はｐ₁ ⁱ⁺¹とｐ₂ ⁱ⁺¹であるとする。機械Ｍ_j
に故障があり、そしてｐ₂ ^jのラベル付きの遷移のみが損
なわれることがあるものとする。

【００６３】図１７は、発明の１実施例に従ったＶＬＳ
Ｉ回路の拡張機械２００の４つの成分２０１，２０２，
２０３および２０４を示す。代表的に、分割は５以上の
成分にかかわる。各複合成分には、別々のテストＦＳＭ
が中に埋込まれている目的機械の部分が含まれる。適切
な入力を与えることによって、テスト機械は回路内に逐
次、相互接続されて、ＶＬＳＩ回路の種々の個別素子を
テストするのに利用される。

【００６４】言及するに値する１つの観察がある。初期
リセット状態を必要とする特別の事例が幾つかある。そ
のような事例を処理するための明白な解決法は、リセッ
トのあるフリップフロップを利用することである。

【００６５】

【００６６】

【００６７】

【発明の効果】本発明によれば、テスト機能あるいはテ
スト機械を目的機械に埋込んで、テスト信号が印加され
る適切なテスト可能ＶＬＳＩ回路として実現され得る拡
張あるいは複合有限状態機械を実現する改良された技術
を提供することができる。

【図面の簡単な説明】

【図１】目的機械にテスト機能を埋込むことによって形
成された目的有限状態機械の状態遷移図である。

【図２】目的機械にテスト機能を埋込むことによって形
成されたテスト有限状態機械の状態遷移図である。

【図３】目的機械にテスト機能を埋込むことによって形
成された複合有限状態機械の状態遷移図である。

【図４】テスト機械と両立し得ない目的機械の状態図で
ある。

【図５】テスト機械の部分グラフである。

【図６】テスト機械の部分グラフである。

【図７】図１の目的機械のゲートレベル実現のゲートレ
ベル回路図である。

【図８】図１の目的機械および図２のテスト機械の依存
グラフである。

【図９】埋込みの説明で利用される状態遷移図である。

【図１０】図３に示された複合機械のゲートレベル実現
のゲートレベル回路図である。

【図１１】代表的目的機械の依存グラフを示す図であ
る。

【図１２】図１１に示された目的機械に埋込もうとする
テスト機械の依存グラフを示す図である。

【図１３】図１２のテスト機械が図１１の目的機械に埋
込まれた後の依存グラフを示す図である。

【図１４】テスト機械を２つのテスト機械に分割する実
施例を示す図である。

【図１５】相互接続機械の有向グラフを示す図である。

【図１６】直列接続された３つのテスト機械の状態図で
ある。

【図１７】その各々の中に別々のテスト有限状態機械が
埋込まれている複数の有限状態機械成分に区分けされた
ＶＬＳＩ回路の略図である。

【符号の説明】

ｐ入力記号ｑ出力記号Ｓ状態ｘ，ｙ状態変数Ｍ機械７１，７２，７３，７４，１０８ＮＡＮＤゲート７５，７６，１０９Ａ，１０９Ｂインバータ７７，７８，９８，９９フリップフロップ１０１〜１０７ＮＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 594124100 エイティーアンドティーコーポレイションアメリカ合衆国 10013−2412 ニューヨーク州ニューヨークアヴェニューオブザアメリカ 32 (72)発明者スリマットティーチャラダハーアメリカ合衆国 08902 ニュージャーシー州エヌオーブランズウイックノースオークブルバード 2704 (72)発明者シューマンカンジラルアメリカ合衆国 08903 ニュージャーシー州ニューブランズウイック（番地なし）ラジャーズユニバーシティディーイーピーティーオブコンピュータサイエンス内 (72)発明者ビシュワニアグラワルアメリカ合衆国 07974 ニュージャーシー州マレイヒルコルチェスターロード 40 (56)参考文献米国特許5228040（ＵＳ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】テスト容易性に適したＶＬＳＩ回路を構成
する方法において、ＶＬＳＩの所望の機能を表す有限状態機械の状態遷移図
のゲートレベル設計実現を準備するステップと、複数の成分機械が相互接続された有限状態機械に対応す
るようにゲートレベル実現を分割するステップと、各テスト機械が、第１シーケンスの入力パルスによって
その状態の全部にセットすることができ、そして第２シ
ーケンスの入力パルスによってその出力においてその状
態を観察できるという特性を持っている、個々のテスト
機械を、前記成分機械に埋込み、かつ併合するステップ
とを含み、前記埋込みは、最少数の遷移が前記成分機械に追加され
るように、前記成分機械および前記テスト機械の状態図
を併合するよう作用し、併合したテスト機械と成分機械のゲートレベル実現を導
出するステップと、このゲートレベル実現をＶＬＳＩチップ形式に組立てる
ステップ、とを含むことを特徴とするＶＬＳＩ回路の構成方法。
【請求項２】テスト容易性に適したＶＬＳＩ回路を設計
する方法において、入力および出力を介して相互に作用し合う有限状態機械
の成分機械の相互接続機械として、所望のＶＬＳＩの目
的有限状態機械を準備するステップと、テスト機械の各状態、各入力記号および出力記号を、有
限状態機械の成分機械の状態、入力記号および出力記号
にマッピングすることによって、分割したテスト機械を
前記成分機械の各々に埋込むステップと、テスト機械が埋め込まれた相互接続機械に対してテスト
を生成するステップと、ＶＬＳＩ回路として、テスト機能が埋め込まれた相互接
続機械を実現するステップ、とを含むことを特徴とする
ＶＬＳＩ回路の設計方法。
【請求項３】テスト容易性に適したＶＬＳＩ回路を設計
する方法において、別々のテスト機械を、ＶＬＳＩ回路
がそれに基づいて実現されようとする成分Ｍ₁からＭ_kま
でを備える相互接続機械の各成分機械に埋込むために、相互接続機械のグラフを準備するステップと、前記グラフのすべての点から成るチェインを選択するス
テップと、まだそれが存在しなければ、そのようなチェインを作成
するのに必要な最少数の辺を追加するステップと、全成分機械に共通な特別入力線を追加するステップと、Ｍ₁からＭ_iまで、追加されたいずれの新規辺に出力線を
追加するステップと、成分機械Ｍ_iに対応するテスト機械の出力記号が、チェ
イン内でＭ_iの次の成分機械に対応するテスト機械の入
力記号になるように、テスト機械を各成分機械に埋込む
ステップ、とを含むことを特徴とするＶＬＳＩ回路の設
計方法。
【請求項４】テスト容易なＶＬＳＩ回路を設計する方法
において、テスト対象となる有限状態機械を複数の成分機械から構
成される相互接続機械グラフとして準備するステップ
と、前記有限状態機械を代表する成分機械のチェインを構成
するために前記相互接続機械グラフの点を選択するステ
ップと、テスト機械の出力が、これに続く成分機械に埋め込まれ
たテスト機械の入力となるように各成分機械に一つずつ
テスト機械を埋め込むステップとを含むことを特徴とす
るＶＬＳＩ回路の設計方法。
【請求項５】全ての成分機械に共通の入力信号線を追加
するステップを含むことを特徴とする請求項４に記載の
ＶＬＳＩ回路の設計方法。
【請求項６】前記選択ステップにおいて、前記成分機械
のチェインを構成するために、最長チェインを除去する
最長チェイン除去ステップを用いて、最小数の辺を前記
相互接続グラフに追加することする請求項４または５に
記載のＶＬＳＩ回路の設計方法。
【請求項７】前記チェインを構成するために必要な最少
数の辺が加えられ、前記チェインを構成するに当たり新
規辺の追加がなされた成分機械に対して一つの新しい出
力信号線を加えることを特徴とする請求項６に記載のＶ
ＬＳＩ回路の設計方法。
【請求項８】テスト対象となる目的有限状態機械とテス
ト機械の状態符号化および論理最適化を実行し、目的有
限状態機械とテスト機械の依存グラフを作成し、新規の依存性を持ち込まずに、目的有限状態機械の状態
にテスト機械をマッピングすることができない場合、最
小数の新規依存性を前記依存グラフに追加し、新規の依存性を持ち込まずに、目的機械の状態にテスト
機械をマッピングすることができる場合には、新規の依
然性を前記依存グラフに追加せず、目的有限状態機械とテスト機械の依存グラフのチェイン
をマッピングして、目的有限状態機械の状態変数をテス
ト機械の状態変数にマッピングし、前記目的有限状態機械とテスト機械の状態変数により、
状態変数ごとに２つのブロック分割を決定し、目的有限状態機械の任意の状態変数がテスト機械の任意
の状態変数上にマッピングされる場合、当該テスト機械
の状態変数によって分割された第１ブロックは、目的有
限状態機械の状態変数により分割された第１ブロックあ
るいは第２ブロックにマッピングを行い、当該マッピン
グを目的有限状態機械の状態の数だけ行い、これらのマ
ッピングの各々に対して、状態符号化および論理最適化
を実行し、最小論理を有する実現を選択することを特徴
とするＶＬＳＩ回路の設計方法。