JP3693751B2 - ハイ・インピーダンス検出回路、およびインタフェース回路 - Google Patents
ハイ・インピーダンス検出回路、およびインタフェース回路 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、論理回路の出力等に接続されるディジタル回路の所定のノードがハイ・インピーダンスになっていることを検出するためのハイ・インピーダンス検出回路に関するものであり、また、回路接続の有無が判定可能なインタフェース回路に関するものである。
【0002】
【従来の技術】
論理回路を内部回路として有する半導体集積回路に用いられる従来の入力バッファについて説明する。例えば、図33はCMOSゲートによって構成された従来の入力バッファの構成を示す論理図である。この入力バッファ100は、CMOSインバータ101,102を直列に接続して構成されている。入力バッファ100の入力端子には所定の論理回路の出力が接続され、入力バッファ100の出力は内部回路に与えられる。
入力バッファ100には、図34(a)に示すような波形を持つ信号INが入力される。信号INの論理値は、入力バッファ100の論理しきい値VTよりも高く電源電圧Vddより低いハイレベル(以下、‘H’と記す。)か、または論理しきい値VTよりも低く接地電圧GNDより高いローレベル(以下、‘L’と記す。)かのいずれかである。入力バッファ100は、入力信号INを増幅して、図34(b)に示すような、電源電圧Vddかあるいは接地電圧GNDの間で振れるディジタル信号OUTを出力する。
【0003】
以上の入力バッファ100の動作説明は、入力バッファ100を駆動する回路が正しく接続されているときのものである。例えば、故障などによって配線が切断され、前段の論理回路の出力と入力バッファ100の入力端子とが切断されると、入力バッファ100の入力端子の電圧は不安定になる。一般に、入力バッファ100の入力端子の電圧はリーク電流がどう流れるかによって決まり、入力バッファ100の入力端子側の配線から接地へのリークが多ければ接地電圧GNDに、配線から電源へのリークが多ければ電源電圧Vddに落ちつく。ただし、リークは一般には少量であるので、配線自体は、ハイ・インピーダンス(以下、High-Zという。)状態である。
2値信号しか扱わないディジタル回路においても、High-Zを検出することは、インタフェース回路が設けられている装置全体の保守の観点から重要である。しかし、従来の入力バッファ100にはこれを検知する手段を備えたものは存在しなかった。High-Zを検出できれば、半導体集積回路に故障が発生したことを察知して、しかるべき動作、例えば、故障通報などを行うことが可能になる。
【0004】
また、例えば、ネットワーク装置のように、多数の入力ポートをサポートする機能を持ち、実際に幾つの入力ポートを使用するかを、準備したインタフェースカードの枚数に応じて選択可能な装置がある。図35は、このようなネットワーク装置の一種であるパケット変換装置120の構成を示す斜視図である。
【0005】
バックプレーン121を介して、複数のインタフェースカード124とスイッチカード123が接続されている。最大構成時はすべてのコネクタ122A,122Bにインタフェースカードが接続されているが、例えば、2枚のインタフェースカード124で十分な場合は、インタフェースカード124がコネクタ122Aにのみ接続され、コネクタ122Bは未使用となる。
この場合、パケット交換装置120のインタフェース回路に設けられている未使用のコネクタ122Bの入力端子はHigh-Zになる。パケット交換装置120のインタフェース回路の入力端子がHigh-Zになっているか否かを検出することは、パケット交換装置120に何枚のインタフェースカード124が接続されているかを知る手段を提供することになる。
【0006】
また、その他の半導体集積回路の入出力インタフェース回路として、高速化のために、配線に、例えば50Ωの抵抗を介して終端電圧Vttを印加するものがある。典型的な例として、ECLや、HSTL(High Speed Transceiver Logic)がある。
図36は、例えば、JEDEC STANDARD No.8−6に記載されたHSTLの出力を受ける入力インタフェース回路の構成を示す回路図である。図36において、110はディジタル回路、111はディジタル回路中に設けられた内部回路、112はディジタル回路110中に設けられディジタル回路110の外部と内部回路111との間の信号の送受信の仲立ちをするインタフェース回路、113はインタフェース回路112に設けられディジタル回路110に対する外部の回路が接続されるコネクタ、114はインタフェース回路112に設けられディジタル回路110から与えられる終端電圧Vttを受ける電圧端子、115はコネクタ113に接続された非反転入力端子と電圧端子114に接続された反転入力端子とコネクタ113から入力された信号をバッファして内部回路111に出力するための出力端子とを持つ差動増幅回路、R10はコネクタ113と電源端子114の間に接続され50Ωの抵抗値を有する抵抗である。
これらの高速インタフェース回路において、前述のように未使用の場合にはコネクタ113は、High-Zにならず、50Ωの抵抗R10を介して終端電圧Vttを供給する配線に接続されることになる。そのため、High-Zを検出してもコネクタ113の使用の有無は判定できない。なお、通常、コネクタ113に与えられる入力は、Vtt±0.4Vぐらいの振幅を有している。
【0007】
【発明が解決しようとする課題】
従来のディジタル回路には、High-Z検出回路が存在せず、ディジタル回路中の所定のノードがHigh-Zになったか否かを検出することができないという問題があった。
【0008】
また、従来のインタフェース回路は、High-Zを検出する機能を有しておらず、そのため、入力端子が未使用状態であるか否かを判定できないという問題があった。
【0009】
また、差動増幅回路を入力バッファに持つ従来のインタフェース回路は、入力端子が未使用状態である場合、差動増幅回路の2つの入力端子の電圧が、ともに中間電圧である終端電圧Vttになり、等しくなるので、消費電力が増大するという問題があった。
【0010】
この発明は上記のような問題点を解消するためになされたもので、ディジタル回路中にあって所定のノードのHigh-Zを検出するためのHigh-Z検出回路を提供することを目的としている。また、入力端子が未使用であるか否かを判定することができるインタフェース回路を提供することを目的としており、さらにその判定結果に基づいて差動増幅回路の動作を制御することにより消費電力を削減することを目的としている。
【0011】
【課題を解決するための手段】
第1の発明に係るハイ・インピーダンス検出回路は、所定の論理回路の出力を受けて閉路になっているときのハイレベルおよびローレベル、並びに開路のインピーダンスを呈するハイ・インピーダンスのいずれかになる所定のノードに接続され、前記所定のノードがハイ・インピーダンスになったことを検出するハイ・インピーダンス検出回路であって、前記所定のノードの状態が保持される期間において、前記所定のノードの論理値を検出する第1の検出手段と、前記ハイレベルを与える第1の電圧および前記ローレベルを与える第2の電圧のうち前記第1の検出手段における検出結果とは逆の論理値を与える電圧を前記所定のノードに印加する電圧印加手段と、前記電圧印加手段による電圧の印加を解除して前記所定のノードを前記所定の論理回路が再駆動可能な状態にする電圧印加解除手段と、電圧印加解除後に、前記所定のノードの論理値を検出する第2の検出手段と、前記第1および第2の検出手段の検出結果に基づいて前記所定のノードのハイ・インピーダンスの判定を行う判定手段とを備えて構成される。
【0012】
第2の発明に係るハイ・インピーダンス検出回路は、第1の発明のハイ・インピーダンス検出回路において、前記電圧印加手段および電圧印加解除手段は、前記第1の電圧を与えるノードと前記所定のノードの間に直列に接続され、それぞれ第1の制御信号および第2の制御信号に応じてオンオフする第1のスイッチング素子および第2のスイッチング素子と、前記第2の電圧を与えるノードと前記所定のノードの間に直列に接続され、それぞれ第3の制御信号および第4の制御信号に応じてオンオフする第3のスイッチング素子および第4のスイッチング素子とを含み、前記第1および第3のスイッチング素子は、前記第1の検出手段の検出結果に応じた前記第1および第3の制御信号によって、いずれか一方がオン状態となり、前記第2および第4のスイッチング素子は、前記第2の制御信号と前記第4の制御信号に応答して、前記所定のノードに電圧を印加する期間だけいずれもオンすることを特徴とする。
【0013】
第3の発明に係るハイ・インピーダンス検出回路は、第1の発明のハイ・インピーダンス検出回路において、前記電圧印加手段は、前記第1の電圧が与えられる一方端子、前記所定のノードに接続された他方端子、および制御端子を持ち、該制御端子に与えられる第1の制御信号に応答しオンオフする第1のスイッチング素子と、前記第2の電圧が与えられる一方端子、前記所定のノードに接続された他方端子、および制御端子を持ち、該制御端子に与えられる第2の制御信号に応答してオンオフする第2のスイッチング素子とを含み、前記電圧印加解除手段は、前記第1および第2のスイッチング素子がオンし得る期間をそれぞれ指示する第3および第4の制御信号を出力し、前記第1の検出手段は、前記所定のノードの論理値に応じて前記第1または第2のスイッチング素子の一方がオンすることを許可する第5の制御信号を出力し、前記第1の制御信号は前記第3の制御信号と前記第5の制御信号の論理演算を行うことによって生成され、前記第2の制御信号は前記第4の制御信号と前記第5の制御信号の論理演算を行うことによって生成されることを特徴とする。
【0014】
第4の発明に係るハイ・インピーダンス検出回路は、第1ないし第3の発明のハイ・インピーダンス検出回路において、前記第1の検出手段と前記第2の検出手段は、前記所定のノードに接続された入力端子、および該入力端子に入力された信号と同じ論理値を持つ信号を出力するための出力端子を持つバッファ手段と、前記バッファ手段の前記出力端子に接続された入力端子、出力端子、および切換信号が与えられる制御端子を持つ第5のスイッチング素子とを含み、前記電圧印加手段が前記所定のノードに電圧の印加を開始する前に前記第5のスイッチング素子を前記切換信号により非導通状態にし、前記第5のスイッチング素子の前記入力端子から前記第2の検出手段の検出結果を出力するとともに前記第5のスイッチング素子の前記出力端子から前記第1の検出手段の検出結果を出力することを特徴とする。
【0015】
第5の発明に係るハイ・インピーダンス検出回路は、第1ないし第4の発明のいずれかのハイ・インピーダンス検出回路において、前記所定のノードと前記所定の論理回路との間に設けられ、前記電圧印加手段が前記所定のノードに電圧の印加を開始する前に、前記所定のノードと前記所定の論理回路の出力とを電気的に遮断し、前記電圧印加解除手段が電圧の印加を解除した後に前記所定のノードと前記所定の論理回路を電気的に接続する開閉手段をさらに備えて構成される。
【0016】
第6の発明に係るハイ・インピーダンス検出回路は、第1ないし第3の発明のハイ・インピーダンス検出回路において、前記所定の論理回路は、切換信号によってその出力がハイ・インピーダンスになる、前記所定のノードに接続された出力回路を含み、前記電圧印加手段は、前記出力回路の出力がハイ・インピーダンスとなっているときに、前記切換信号に応答して前記所定のノードに電圧を印加することを特徴とする。
【0018】
第7の発明に係るインタフェース回路は、第1の回路と第2の回路との間に設けられ、前記第1の回路から前記第2の回路に送られるディジタル信号の送受信の仲立ちをするインタフェース回路であって、前記第1の回路を接続するためのコネクタ手段と、前記コネクタ手段が開路のインピーダンスであるハイ・インピーダンスになっているか否かを検出して前記第2の回路に向けて通知するハイ・インピーダンス検出回路とを備えて構成される。
さらに、前記ハイ・インピーダンス検出回路の検出結果に基づいて、所定の時期に前記コネクタ手段が使用されているか否かを判定してその判定結果を前記第2の回路に通知し、リセット信号が与えられたときに再度判定を行い判定結果を前記第2の回路に通知する判定回路をさらに備えて構成される。
【0019】
第8の発明に係るインタフェース回路は、第1の回路と第2の回路との間に設けられ、前記第1の回路から前記第2の回路に送られるディジタル信号の送受信の仲立ちをするインタフェース回路であって、前記第1の回路を接続するためのコネクタ手段と、前記コネクタ手段が開路のインピーダンスであるハイ・インピーダンスになっているか否かを検出して前記第2の回路に向けて通知するハイ・インピーダンス検出回路とを備えて構成される。
さらに、前記ハイ・インピーダンス検出回路の検出結果に基づいて、前記コネクタ手段が使用されているか否かを判定してその判定結果を前記第2の回路に通知する判定回路をさらに備え、前記ハイ・インピーダンス回路および前記判定回路は、前記コネクタ手段のハイ・インピーダンスを常に監視するように設定されていることを特徴とする。
【0020】
第9の発明に係るインタフェース回路は、未使用時にはハイレベルおよびローレベルのいずれの論理レベルにも属さない中間レベルの電圧が与えられ、所定の回路を接続するためのコネクタ手段と、前記コネクタ手段と前記所定の回路との間に設けられ、前記コネクタ手段に接続された一方入力と前記中間レベルの電圧が与えられる他方入力を持つ差動増幅回路と、前記コネクタ手段の電圧が前記中間レベルになっているか否かを検出する中間電圧検出回路と、前記中間電圧検出回路の検出結果に基づいて、前記コネクタ手段が使用されているか否かを判定してその判定結果を前記所定の回路に通知する判定回路とを備え、前記差動増幅回路は、前記判定回路の判定結果に基づいてオンオフ制御されることを特徴とする。
【0021】
第10の発明に係るインタフェース回路は、第9の発明のインタフェース回において、前記判定回路は、前記所定の回路の出力を変化させるタイミングを与えるクロックの2周期分以上の所定の期間中ずっと前記中間電圧検出回路から前記中間レベルの電圧が検出されたことを示す検出結果が与えられたときに、前記コネクタ手段が使用されていると判定することを特徴とする。
【0022】
【発明の実施の形態】
実施の形態1.
以下この発明の実施の形態1によるHigh-Z検出回路を図1ないし図8を用いて説明する。図1はこの発明の実施の形態1によるHigh-Z検出回路の構成を示す概念図である。このHigh-Z検出回路は、ディジタル回路中に設けられている。
図1において、1は例えばディジタル回路中に設けられる論理回路、2は論理回路1により駆動されるノード、3はノード2の信号値が保持される期間においてノード2の論理値を検出する第1の検出手段、4は電源電圧Vddおよび接地電圧GNDのうち第1の検出手段3における検出結果とは逆の論理値を与える電圧を印加するための電圧印加手段、5は電圧印加手段4がノード2に電圧を印加するのを解除してノード2の状態を論理回路1が再駆動可能な状態にする電圧印加解除手段、6は電圧印加解除後にノード2の論理値を検出する第2の検出手段、7は第1および第2の検出手段3,6の検出結果に基づいてHigh-Zの判定を行う判定手段、8は論理回路1に供給されるクロックCLKからHigh-Z検出回路を動作させるためのクロックCLK´を生成する内部クロック生成手段である。
【0023】
なお、図1に示したHigh-Z検出回路では、第1および第2の検出手段3,6並びに電圧印加解除手段5に内部クロックCLK´が供給されてる。しかし、High-Z検出回路の態様は、このような構成に限られるものではなく、High-Z検出回路を構成している各手段1〜7が論理回路1の出力信号の変化に応じて適切に動作するのであれば、内部クロックCLK´が、どの手段に供給されていてもよい。
【0024】
また、各手段3〜7は、他のどの手段の動作タイミングに基づいて自己の動作タイミングを決定してもよく、High-Z検出が可能になるタイミングの決定を行える構成は図1の構成に限定されるものではない。
【0025】
図2は、論理回路1の出力段に設けられてノード2を駆動するためのトライステートバッファの構成を示す回路図である。図2のトランジスタQ1,Q2は、電源電圧Vddと接地電圧GNDの供給を受けて動作するCMOSインバータを構成する。トランジスタQ1,Q2のゲートには、インバータIn1の出力端子が接続される。トランジスタQ1のソースにはトランジスタQ3を介して電源電圧Vddが供給されており、トランジスタQ3のゲートにはインバータIn2から制御信号TRIの反転信号が与えられる。トランジスタQ2のソースはトランジスタQ4を介して接地電圧GNDが供給されており、トランジスタQ4のゲートには制御信号TRIが与えられる。
そして、制御信号TRIが‘H’の時、ノード2は、図2のトライステートバッファによって電源に接続され、あるいは接地される。この時、ノード2に出力される信号OUTは、インバータIn1の入力端子に入力する信号INと同じ論理値を持つ。制御信号TRIが‘L’の時、ノード2はHigh-Zになる。
【0026】
図3は、図1のHigh-Z検出回路の具体的構成の一態様を示す回路図である。図3において、10は図1の第1および第2の検出手段3,6の働きを兼ねる電圧検出手段であり、その他の図1と同一符号のものは図1の同一符号部分に相当する部分である。なお、図3においては、図1で示した内部クロック発生手段8の記載を省略している。内部クロックCLK´、つまり信号Nは、クロックCLKを逓倍するなどして簡単に生成できる。
【0027】
電圧検出手段10には、ノード2に接続された入力端子と該入力端子の信号値を増幅して出力するための出力端子を有するバッファBu1、バッファBu1の出力端子に接続されたトランスファゲートTr1、およびトランスファゲートTr1に信号Nの反転信号バーNを供給するインバータIn3が含まれる。トランスファゲートTr1は、信号Nが‘H’の時に導通状態となり、その入力端子に与えられるバッファBu1の出力端子の電圧をトランスファゲートTr1の出力端子側へ伝達する。バッファBu1は、ノード2の電圧がいずれかの論理値になっているため、ノード2の信号Pをバッファするとともに電圧を増幅してトランスファゲートTr1の入力端子をほぼ電源電圧Vddあるいは接地電圧GNDにする。バッファBu1の出力が第2の検出回路の出力に相当し、トランスファゲートTr1の出力が第1の検出回路の出力に相当するため、構成が簡単化される。
電圧印加手段4には、ドレインとトランスファゲートTr1の出力端子に接続されたゲートと電源電圧Vddが与えられるソースとを持つPチャネルMOSトランジスタQ5、およびドレインとトランスファゲートTr1の出力端子に接続されたゲートと接地電圧GNDが与えられるソースとを持つNチャネルMOSトランジスタQ6が含まれる。
【0028】
電圧印加解除手段5には、クロックCLK´を時間dt1だけ遅延させる遅延素子De1、遅延素子De1によって遅延したクロックCLK´をさらに時間dt2だけ遅延させる遅延素子De2、遅延素子De2の出力を反転させるインバータIn4、インバータIn4の出力と遅延素子De1の出力との論理和の否定を出力するNORゲートNor1、NORゲートNor1の出力を反転するインバータIn5、トランジスタQ5のドレインに接続されたソースとノード2に接続されたドレインとインバータIn5の出力信号バーMを受けるゲートとを持つPチャネルMOSトランジスタQ7、およびトランジスタQ6のドレインに接続されたソースとノード2に接続されたドレインとNORゲートNor1の出力信号Mを受けるゲートとを持つNチャネルMOSトランジスタQ8が含まれる。
判定手段7には、バッファBu1の出力とトランスファゲートTr1によって伝達された信号との排他的論理和を出力するXORゲートEx1が含まれる。
【0029】
以上のように、電源電圧Vddを与えるノードとノード2の間に直列に接続されたトランジスタQ5,Q7および接地電圧GNDを与えるノードとノード2との間に直列に接続されたトランジスタQ6,Q8によって、電圧の印加および電圧印加の解除を行うため、High-Z検出回路の構成が簡単で、高速な動作が可能である。
【0030】
次に、図4および図5のタイミングチャートを用いて、図3に示したHigh-Z検出回路の動作を説明する。ここで、信号RはXORゲートEx1の出力信号であり、信号QはトランスファゲートTr1が伝達する信号であり、信号Pはノード2に伝達された信号である。
【0031】
期間t0は、論理回路1によってノード2が駆動された後、ノード2の信号が安定している期間で最初におとずれる期間である。期間t0において、ノード2がHigh-Zであっても、ノード2は、リーク電流によって‘H’もしくは‘L’のいずれかの値を持つ。この時、信号Nが‘H’であるため、トランスファゲートTr1の出力端子は、ノード2の論理値に応じて電源電圧Vddあるいは接地電圧GNDになるようにバッファBu1から電荷の供給を受ける。期間t0の間、信号Mが‘L’であるため、トランジスタQ7,Q8はオフ状態にある。
期間t0に続く期間t1〜期間t3もノード2の信号が安定している期間である。期間t1において、信号Nが‘H’から‘L’に変化すると、トランスファゲートTr1が非導通状態となり、期間t0の時における信号Qの値が保持される。つまり、期間t1,t2における信号Qは、第1の検出手段がノード2の論理値として検出した結果ということになる。なお、トランスファゲートTr1の出力端子には寄生容量があるため、その電圧は保持される。
電圧印加手段4を構成しているトランジスタQ5,Q6は、信号Qに応じて、いずれか一方がオン状態となる。すなわち、図4に示すように、期間t0において、信号Pが‘L’であれば、トランジスタQ5がオン状態となり、図5に示すように、信号Pが‘H’であれば、トランジスタQ6がオン状態となる。
【0032】
遅延素子De1によって、信号Nが‘H’から‘L’に変化するタイミングから時間dt1だけ遅延して、信号Mは‘L’から‘H’に変化する。そのため、トランジスタQ7,Q8がオン状態となる。換言すれば、この時、電圧印加解除手段5が電圧印加手段4にノード2への電圧の印加を許可していることになる。
信号Mが‘H’に変化してから時間dt2だけ遅れて、つまり、期間t1の終了(期間t2の始まり)において、信号Mは‘H’から‘L’に変化する。信号Mのこの変化によって、トランジスタQ7,Q8がオフする。つまり、電圧印加解除手段5が、電圧印加手段4の電圧の印加を解除する。
【0033】
電圧の印加が解除されると、論理回路1によって再びノード2が駆動されるため、論理回路1によりノード2がHigh-Zになっていなければ、期間t0におけるノード2の論理値に戻る。
【0034】
期間t2の始まりから論理回路1がノード2を駆動するのに必要な時間が経過した後、バッファBu1が出力するのは、第2の検出手段としての検出結果である。この時にXORゲートEx1が出力する、バッファBu1の出力と信号Qの排他的論理和が、判定手段7におけるHigh-Zの判定結果になる。すなわち、この時の信号Rの値が‘H’であれば、論理回路1はノード2をHigh-Zにするような状態となっていることが分かる。信号Rの値が‘L’であれば、信号Qの値がそのまま論理回路1の出力と判断される。
期間t3では、信号Nが‘L’に変化して、トランスファゲートTr1が導通状態となる。
期間t0〜t2において信号Qが変化していないことからも分かるように、以上のようなHigh-Z検出回路を設けることにより、ディジタル回路中において、論理回路1の後段の回路にHigh-Z検出のためのノード2に対する電圧印加の影響を与えることなく、論理回路1が出力するHigh-Zを検出できる。
【0035】
なお、上記実施の形態の説明では、論理回路1の駆動能力よりHigh-Z検出回路の駆動能力が大きく、電圧印加手段4によってノード2の論理値が変化する場合について説明したが、論理回路1の駆動能力が大きい場合でも判定を行うことが可能であり、判定結果に影響を与えることはない。
【0036】
図6は、図1のHigh-Z検出回路の具体的構成の他の態様を示すブロック図である。図6において、15はノード2の状態を検査判定するための検査判定ブロック、Q9は電源電圧Vddを受けるソースとノード2に接続されたドレインと検査判定ブロック15からの制御信号SC1を受けるゲートを持ち制御信号SC1に応答してオンオフ制御されるPチャネルMOSトランジスタ、Q10は接地電圧GNDを受けるソースとノード2に接続されたドレインと検査判定ブロック15からの制御信号SC2を受けるゲートを持ち制御信号SC2に応答してオンオフ制御されるNチャネルMOSトランジスタである。
【0037】
検査判定ブロック15は、図3に示したHigh-Z検出回路の構成とほぼ同じ構成を有する。すなわち、図3のHigh-Z検出回路からトランジスタQ5〜Q8を除き、信号Qと信号バーMの論理積を制御信号SC1とし、信号Qと信号Mの論理積をを制御信号SC2とすることにより、検査判定ブロック15が構成できる。図6の検査判定ブロック15は、2入力ANDゲート16,17を2つ追加して実現している。
以上のように、電源電圧Vddを与えるノードとノード2の間に設けられたトランジスタQ9および接地電圧GNDを与えるノードとノード2との間に設けられたトランジスタQ10によって、電圧の印加および電圧印加の解除を行うため、High-Z検出回路の構成が簡単で、高速な動作が可能である。
【0038】
評価用CMOSトランジスタQ9,Q10を図のように接続し、以下に示す手順を踏むことにより、ノード2が‘H’/‘L’/High-Zのうちどの状態であるかを検出することが可能となる。図7および図8を用いて検査判定の手順について説明する。
【0039】
(1)期間t10において、検査判定ブロック15は、ノード2における信号Pの論理値を検出する。この検出については図3のHigh-Z検出回路と同じであるため説明を省略する。
(2)期間t11において、検査判定ブロック15は、トランジスタQ9,10を制御して、期間t10における信号Pとは逆の論理値になるような電圧をノード2へ印加する。すなわち、検査判定ブロック15は、期間t11において期間t10における信号Pの値が‘L’なら、図7に示すように、制御信号SC1を‘L’にして、トランジスタQ9をオンさせる。検査判定ブロック15は、期間t11において期間t10における信号Pの値が‘H’なら、図8に示すように、制御信号SC2を‘H’にして、トランジスタQ10をオンさせる。
【0040】
(3)期間t12において、検査判定ブロック15は、トランジスタQ9,Q10に対して期間t11に行った電圧の印加を解除するよう指示する。すなわち、検査判定ブロック15は、期間t12において、制御信号SC1を‘H’にしてトランジスタQ9をオフさせるとともに、制御信号SC2を‘L’にしてトランジスタQ10をオフさせる。
(4)期間t13における信号Pの論理値と期間t10における信号Pの論理値が異なっていれば、論理回路1の出力をHigh-Zと断定できる。逆に、期間t13における信号Pの論理値と期間t10における信号Pの論理値が同じであれば、論理回路1の出力信号は信号Pに等しいことが断定できる。
なお、上記実施の形態1の説明では、期間t0とt2の信号Pの論理値の比較、あるいは期間t10とt13の信号Pの論理値の比較を行ったが、High-Z検出回路の駆動能力が論理回路1の駆動能力より小さいのであれば、期間t0とt1、期間t10とt11とを比較してHigh-Z検出回路が駆動することによって論理値が変化したか否かを検出してHigh-Zを判定することができる。
なお、図6に示したHigh-Z検出回路は、電圧印加解除手段5からの信号Mによって電圧の印加を解除することができるよう構成されたものである。
【0041】
実施の形態2.
実施の形態1によるHigh-Z検出回路は、図4および図5の期間t1あるいは図7および図8の期間t11付近において貫通電流が流れるため、High-Z検出のための消費電力が大きくなる。また、配線容量および論理回路1の出力ゲートの容量が大きい場合、判定を行うために電圧を印加する際に充放電のための電流が流れ消費電力が大きくなる。また、論理回路1の駆動能力と評価用トランジスタQ5〜Q10の駆動能力との関係を調整することが必要になる場合がある。
実施の形態2によるHigh-Z検出回路は、この問題を解決するための構成を有している。この発明の実施の形態2によるHigh-Z検出回路について図9ないし図17を用いて説明する。
図9はこの発明の実施の形態2によるHigh-Z検出回路の構成を示す概念図である。このHigh-Z検出回路は、ディジタル回路中に設けられている。
図9において、21は電圧印加手段4が電圧を印加している期間にはノード2と論理回路1の出力2Aとを遮断するための開閉手段であり、その他図1と同一符号のものは図1の同一符号部分に相当する部分である。
【0042】
開閉手段21は、電圧印加のタイミングと電圧印加解除のタイミングで動作することが必要となるため、図9に示したHigh-Z検出回路では電圧印加手段4から電圧印加のタイミングを、電圧印加解除手段5から電圧印加を解除するタイミングを直接通知されるように構成されている。しかし、開閉手段21は、間接的にこれらのタイミングを知得するように構成されていてもよく、図9の構成に限定されるものではない。
【0043】
図10は、図9のHigh-Z検出回路の具体的構成の一態様を示す回路図である。図10のHigh-Z検出回路が、図3のHigh-Z検出回路と異なる点は、開閉手段21が付加されている点だけである。開閉手段21は、論理回路1の出力端子2Aに接続された入力端子とノード2に接続された出力端子を持ち、信号Mおよびその反転信号バーMによって制御されるトランスファゲートTr2で構成されている。
【0044】
図11および図12は、図10に示したHigh-Z検出回路の動作を示すタイミングチャートである。図11および図12と図4および図5を比較して分かるように、期間t0〜t3に対応する期間t20〜t23における信号M,N,P,Q,Rの相対的な変化はそれぞれ同じである。図10のHigh-Z検出回路の動作において、図3のHigh-Z検出回路の動作と異なる点は、期間t21の信号Mが‘H’になっている間、図10のHigh-Z検出回路のトランスファゲートTr2が非導通状態となっている点だけである。
信号Mが‘H’の時は、トランジスタQ7,Q8がオン状態となっている期間であり、この時に、論理回路1の出力2Aとノード2を切り放すことによって、消費電力を低く抑えることができる。そして、開閉手段21をHigh-Z検出回路側に配置しているため、論理回路1の構成の如何にかかわらず低消費電力でHigh-Zの検出を可能する。
【0045】
図13は、図9のHigh-Z検出回路の具体的構成の他の態様を示すブロック図である。図13において、21は論理回路1の出力2Aとノード2の間の導通/非導通を制御するための開閉手段、25はノード2の状態を検査判定するための検査判定ブロック、Q9は電源電圧Vddを受けるソースとノード2に接続されたドレインと検査判定ブロック25からの制御信号SC3を受けるゲートを持ち制御信号SC3に応答してオンオフ制御されるPチャネルMOSトランジスタ、Q10は接地電圧GNDを受けるソースとノード2に接続されたドレインと検査判定ブロック25からの制御信号SC4を受けるゲートを持ち制御信号SC4に応答してオンオフ制御されるNチャネルMOSトランジスタである。
図13の開閉手段21は、例えば、図10のようなトランスファゲートTr2で構成される。
【0046】
検査判定ブロック25は、検査判定ブロック15とほぼ同じ構成を有している。検査判定ブロック25の構成が検査判定ブロック15と異なる点は、制御信号SC3,SC4を生成する部分を有する点である。
図14は、検査判定ブロック25において、制御信号SC3,SC4を生成する部分の構成を示す回路図である。図14において、la1は信号バーMの後縁で信号Pあるいは信号Qの論理値をラッチするDラッチ、In7はDラッチla1の出力を反転するインバータ、De3は信号バーMを時間dt3だけ遅延させる遅延素子、De4は遅延素子De3の出力をさらに時間dt4だけ遅延させる遅延素子、In6は遅延素子De4の出力を反転するインバータ、Nor2はDラッチla1のQ出力の否定とインバータIn6の出力と遅延素子De3の出力の論理和をとってその結果の否定を信号SC4として出力する3入力NORゲート、Or1はDラッチla1のQ出力とインバータIn7の出力と遅延素子De3の出力の論理積をとってその結果を信号SC3として出力する3入力ORゲートである。
【0047】
図15は、信号バーMと図14の回路によって生成される制御信号SC3,SC4の関係を示すタイミングチャートである。制御信号SC3は、信号バーMの後縁においてDラッチのD入力に与えられる信号が‘L’の時に、信号バーMの後縁から時間dt3だけ遅延して立ち下がり、その立ち下がりからから時間dt4だけ遅延して立ち上がる。また、制御信号SC4は、信号バーMの後縁においてDラッチのD入力に与えられる信号が‘H’の時に、信号バーMの後縁から時間dt3だけ遅延して立ち上がり、その立ち上がりからから時間dt4だけ遅延して立ち下がる。
【0048】
図16および図17を用いて図13のHigh-Z検出回路における検査判定の手順について説明する。
(1)期間t30において、検査判定ブロック25は、ノード2における信号Pの論理値を検出する。この検出については図3のHigh-Z検出回路と同じであるため説明を省略する。
(2)期間t31において、検査判定ブロック25は、トランジスタQ9,10を制御して、期間t30における信号Pとは逆の論理値になるような電圧をノード2へ印加する。すなわち、検査判定ブロック25は、期間t31において期間t30における信号Pの論理値が‘L’なら、図16に示すように、制御信号SC3を‘L’にして、トランジスタQ9をオンさせる。検査判定ブロック25は、期間t31において期間t30における信号Pの論理値が‘H’なら、図17に示すように、制御信号SC4を‘H’にして、トランジスタQ10をオンさせる。
【0049】
(3)期間t32において、検査判定ブロック25は、期間t31に行った電圧の印加をトランジスタQ9,Q10に対して解除させる。すなわち、検査判定ブロック25は、期間t32において、信号バーMを‘H’にしてトランジスタQ9,Q10をオフさせる。
(4)期間t33における信号Pの論理値と期間t30における信号Pの論理値が異なっていれば、論理回路1の出力をHigh-Zと断定できる。逆に、期間t33における信号Pの論理値と期間t30における信号Pの論理値が同じであれば、論理回路1の出力信号は信号Pに等しいことが断定できる。
なお、制御信号SC3が‘L’になっている期間および制御信号SC4が‘H’になっている期間は、ともに、信号バーMが‘L’になっている期間の中に収まるように設定されている。すなわち、ノード2にHigh-Z検出回路から電圧が印加される期間には、必ずノード2と論理回路1の出力端子2Aが切断されいているような設定となっている。
【0050】
実施の形態3.
実施の形態2のHigh-Z検出回路は、開閉手段を備えていたが、論理回路が論理回路の外部から与えられる制御信号によって出力をHigh-Zにすることができる場合には、開閉手段を省いてもHigh-Zの検出のための消費電力を削減できる。そのような機能を有する実施の形態3によるHigh-Z検出回路につてい図18ないし図21を用いて説明する。
【0051】
図18は実施の形態3によるHigh-Z検出回路の構成を示すブロック図である。図18において、1Aは外部から与えられる制御信号SC7によってノード2をHigh-Zにすることが可能な論理回路、26はノード2の状態を検査判定するための検査判定ブロック、Q9は電源電圧Vddを受けるソースとノード2に接続されたドレインと検査判定ブロック26からの制御信号SC5を受けるゲートを持ち制御信号SC5に応答しオンオフ制御されるPチャネルMOSトランジスタ、Q10は接地電圧GNDを受けるソースとノード2に接続されたドレインと検査判定ブロック26からの制御信号SC6を受けるゲートを持ち制御信号SC6に応答してオンオフ制御されるNチャネルMOSトランジスタである。
【0052】
検査判定ブロック26の構成は、検査判定ブロック25と同様の回路構成を有している。検査判定ブロック25,26の違いは、検査判定ブロック25が信号バーMを図14の遅延素子De3およびDラッチla1に与えているのに対して、検査判定ブロック26が図14の遅延素子De3およびDラッチla1に対して制御信号SC7を与える点にある。図14の遅延素子De3およびDラッチla1に制御信号SC7を与えることによって、NORゲートNor2から制御信号SC6が、ORゲートOr1から制御信号SC5が得られる。
【0053】
図19は、図18の論理回路1Aの出力段に設けられてノード2を駆動するためのトライステートバッファ27の構成を示す回路図である。図19において、An4はインバータIn2の入力端子およびトランジスタQ4のゲートに制御信号SC7と制御信号TRIの論理積を出力するANDゲートであり、その他図2と同一符号のものは図2の同一符号部分に相当する部分である。
図19のトライステートバッファ27は、制御信号SC7が‘L’であれば、出力OUTをHigh-Zにする。
【0054】
図16および図17と図20および図21を比較して分かるように、制御信号SC3がSC5に、制御信号SC4がSC6に、信号バーMが制御信号SC7に置き換わっているだけで、その動作はほぼ同じである。
すなわち、図13のHigh-Z検出回路が、期間t31における信号バーMが‘L’の間、開閉手段21により論理回路1の出力2Aとノード2の接続を切断してノード2の論理値を強制的に変更するのに対し、図18のHigh-Z検出回路は、期間t41における制御信号SC7が‘L’の間、論理回路1AがHigh-Zを出力してノード2の論理値の強制的な変更を容易にする。これにより、検出時においてトライステートバッファへの電流の流出、トライステートバッファ側からの電流の流入を防止して消費電力を削減する。
【0055】
実施の形態4.
次に、この発明の実施の形態4について図22を用いて説明する。上記各実施の形態では、High-Z検出回路がディジタル回路中に設けられて論理回路の出力を検出する場合について説明したが、High-Z回路は、‘H’と‘L’とHigh-Zの3つの状態の検出だけでなく、High-Zであるか否かの検出のみにも用いることができる。図22に示すように、High-Z検出回路35は、内部に所定の回路33を有し、所定の回路33へ入力端子32に接続される外付け回路31から入力バッファ34を介して所定の回路33に信号を伝達する装置30のインタフェースに設けることもできる。インタフェース回路IF1は、入力端子32と入力バッファ34とHigh-Z検出回路35を含んでいる。
なお、High-Z検出回路35には、外付け回路31と独立して動作するものであれば、実施の形態1,2に示したHigh-Z検出回路以外の他の構成のHigh-Z検出回路を用いることもできる。
例えばCMOS入力の場合は、しきい値自体が回路のトランジスタサイズで決まるCMOSインバータなどを入力バッファ34に用いる。入力バッファ34は、CMOSインバータIn8,In9で構成され、入力端子32に何も接続されないときにはHigh-Zになる。
High-Z検出回路35は、High-Z検出用の端子を入力端子32と入力バッファ34の間に接続し、入力端子32がHigh-Zになったいるか否かを検出する。低い出力インピーダンスを持つ外付け回路31が接続されない場合、あるいは動作しないときにはHigh-Zになるような外付け回路31が接続されこのような外付け回路31が未使用の場合等には、High-Z検出回路35がHigh-Zを検出して、入力端子32に外付け回路31が接続されていないあるいは外付け回路31が未使用である等を判別することができる。なお、High-Z 検出回路35は、CMOSインバータを用いた入力バッファに限らず、未使用時にHigh-Zになる仕様の入力インタフェースには適用できる。
【0056】
そして、入力端子や入力ポートが複数ある場合に、外付け回路31が接続されていない入力端子や入力ポートを知ることは、装置の取り扱いや保守などを容易にする。例えば、新しい外付け回路31が挿入されると、装置は、これを検知して自動的にその新しい外付け回路31に接続されているポートや入力端子にアドレスを割り振ることができる。
なお、High-Z検出回路35に、図3あるいは図10のHigh-Z検出回路を用いて、入力バッファ34に信号Qを与えることによって、検出時のコネクタ32の電圧変化の影響を入力バッファ34に及ぼさずに、High-Zの検出ができる。
また、High-Z検出回路35に、図6あるいは図13のHigh-Z検出回路を用いる時に、High-Z検出回路がコネクタ32を駆動する能力を外付け回路31のそれより小さくすることで、検出時のコネクタ32の電圧変化を抑えつつHigh-Zの検出ができる。
【0057】
実施の形態5.
次に、この発明の実施の形態5によるインタフェース回路について図23ないし図25を用いて説明する。図23は、この発明の実施の形態5によるインタフェース回路の構成を説明するためのブロック図である。図23において、36はHigh-Z検出回路35の検出結果FEを受けて外付け回路31が接続されているか否かを判定するとともに未使用の通知を所定の回路33に対して行う判定回路、37はリセット信号Srを受ける端子、38はリセット信号Srのバッファを行う入力バッファ、39は入力バッファ38の出力とマイクロプロセッサインタフェースからの信号μPI/Fとの論理和を判定回路36に対して出力するORゲートであり、その他図22と同一符号のものは図22の同一符号部分に相当する部分である。入力端子32と入力バッファ34,38とHigh-Z検出回路35と判定回路36とNORゲート39が、インタフェース回路IF2を構成する。
【0058】
判定回路36は、リセット入力Rを持ち、装置30Aの外部から与えられるリセット信号Srや内部から与えられる信号μPI/Fによって初期化が可能な構成となっている。外付け回路31を後から接続する場合にも、入力インタフェース回路IF2は、接続後に初期化をおこうことにより、初期化時点における入力端子32に接続される回路の有無の判定を行うことができる。例えば装置30Aに付属するスイッチあるいはマイクロプロセッサを制御するソフトウェアを用いて判定回路36をリセットすることにより、所定の回路33に対し、明示的にシステム変更を認識させることが可能になる。
【0059】
図24は、図23に示した判定回路35の構成の一例を示す論理図である。図24において、An5は検出有効化信号FVとクロックCLKの論理積を出力するANDゲート、la2はANDゲートAn5の出力の立ち上がりにおいて端子40から受けるHigh-Z検出回路35の検出結果FEを保持するDラッチ、Bu2はDラッチla2のQ出力をバッファして端子44から未使用通知信号NUとして出力するためのバッファ、In12は検出有効化信号FVの反転信号Wを端子43から出力するためのインバータである。
【0060】
図23のHigh-Z検出回路35の判定結果FEが、端子40に与えられる。図23のNORゲート39は、端子41に接続される。図23の所定の回路33から出力されるクロックCLKが端子42に与えられる。図23のHigh-Z検出回路35は、端子43に接続される。端子44に、図23の所定の回路33が接続される。信号Wは、例えは、図3のHigh-Z検出回路であれば、クロックCLK´や信号Nの代わりに用いられる。
【0061】
検出有効化信号FVは、例えば、システムの立ち上げ時に、リセット解除直後に‘H’にするなどに設定する。また、その後、システム構成を変更したときに、装置内部のマイクロプロセッサインタフェースなどを通じて明示的に指示された場合に特定の期間だけ‘H’になるように構成される。
図25に示すように、検出有効化信号FVが‘H’になっている間に、High-Z検出回路35の検出結果FEが‘H’になると、クロックCLKの立ち上がりでそのデータがDラッチla2に取り込まれ、判定回路36の未使用通知信号NUが‘H’になる。この未使用通知信号NUが‘H’になることによって、所定の回路33は、外付け回路31が接続されていないことを認識することができる。所定の回路33が、外付け回路31が接続されていないときにその外付け回路31に対する処理を停止することにより装置30Aでの消費電力が削減される。
【0062】
実施の形態6.
次に、この発明の実施の形態6によるインタフェース回路について図26を用いて説明する。図26は、この発明の実施の形態6によるインタフェース回路の構成を説明するためのブロック図である。図26において、36AはHigh-Z検出回路35の検出結果FEを受けて外付け回路31が接続されているか否かを連続的に判定するとともに未使用の通知を所定の回路33に対して行う判定回路であり、その他図23と同一符号のものは図23の同一符号部分に相当する部分である。インタフェース回路IF3は、入力端子32と入力バッファ34とHigh-Z検出回路35と判定回路36Aを含んでいる。
【0063】
判定回路36Aは、入力端子32に外付け回路31が接続されるか否かを常時監視してリアルタイムに判定するために、例えば、図24のDラッチのデータ取り込みタイミングを与えるANDゲートAn5の出力、およびHigh-Z検出回路35に与える信号Wに代えて、クロックCLKを逓倍した信号を用いる。
【0064】
High-Z検出回路35および判定回路36AはHigh-Z検出を連続して行い、入力端子32が外付け回路31から駆動されたことを検出する。しかも、所定の回路33の動作を規定しているソフトウェアの工程と比較すると、誤差のうちほどの無視できる時間内に検出でき、リアルタイム検出が可能になる。
【0065】
実施の形態7.
次に、この発明の実施の形態7によるインタフェース回路について図27ないし図30を用いて説明する。図27は、この発明の実施の形態7によるインタフェース回路の構成を説明するためのブロック図である。図27において、50はインタフェース回路IF4が設けられている装置、51はインタフェース回路IF4に接続された外付け回路、52はインタフェース回路IF4に設けられ外付け回路51が接続される入力端子、53は装置50の内部に設けられインタフェース回路IF4を介して外付け回路51とデータの授受を行う所定の回路である。外付け回路51は、例えば、TTLレベルの信号を出力する。
インタフェース回路IF4は、外付け回路51が接続される入力端子52、入力端子52に接続された非反転入力端子と反転入力端子間の電位差を増幅する差動増幅回路54、入力端子52の電圧を検出する中間電圧検出回路55、中間電圧検出回路55の検出結果に応じて入力端子52の使用状態を判定する判定回路56、および差動増幅回路57の反転入力端子に接続され終端電圧Vttを受ける電圧端子57を含んでいる。
【0066】
外付け回路51が入力端子52に接続されていないときには、入力端子52は、‘H’でも‘L’でもない、その中間の中間電圧Vttになる。中間電圧検出回路55は、中間電圧Vttを検出して、入力バッファとして機能している差動増幅回路54を停止させることで、低消費電力化を実現する。
【0067】
その際同時に、判定回路56は、入力端子52が未使用であることを所定の回路53に通知する。未使用通知信号NUが、例えばマイクロプロセッサインタフェースに接続するレジスタをセットする様に構成し、システム全体を監理しているマイクロプロセッサは、このレジスタを参照することで、そのポートが使用されているかあるいは未接続かを判定できる。そして、このマイクロプロセッサは、未使用のポートに対する処理をスキップすることで処理を高速化でき、また、未使用の入力端子やポートからデータを取り込んでエラーを発生することを妨げるなどのメリットがある。
【0068】
図28は、中間電圧検出回路55の構成の一例を示す回路図である。図28において、60は図27の入力端子52に接続される端子、61は中間電圧の上限電圧VR1と下限電圧VR2を発生する参照電圧発生部、62は端子60に接続された反転入力端子と参照電圧発生部61から電圧VR1を受ける非反転入力端子とそれら端子間の電位差を増幅して出力するための出力端子を有する差動増幅回路、63は端子60に接続された非反転入力端子と参照電圧発生部61から電圧VR2を受ける反転入力端子とそれら入力端子間の電位差を増幅して出力するための出力端子を有する差動増幅回路、64は差動増幅回路62,63の出力の否定論理和を端子65に対して出力するNORゲート、65は図27の判定回路56に接続される端子である。
図28の中間電圧検出回路55の端子65の電圧は、端子60の電圧が電源電圧Vddと電圧VR1の間あるいは接地電圧GNDと電圧VR2の間にあるときは、‘L’である。一方、端子65の電圧は、端子60の電圧が電圧VR1と電圧VR2の間の中間電圧になっているときは、‘H’である。
【0069】
図29は、図27の判定回路56の構成の一例を示す論理図である。図29において、An6は検出有効化信号FVとクロックCLKの論理積を出力するANDゲート、la3はANDゲートAn6の出力の立ち上がりにおいて端子70から受ける中間電圧検出回路55の検出結果FEを保持するDラッチ、Bu3はDラッチla3のQ出力をバッファして端子74から未使用通知信号NUとして出力するためのバッファ、Bu4はDラッチla3のQ出力をバッファして端子75からパワーダウン信号PDとして出力するためのバッファである。
【0070】
判定回路56は中間電圧を検出すると、差動増幅回路54を停止させ、かつ、未使用通知信号NUを発生する。検出を実施するタイミングは検出有効化信号FVで明示的に与えることができる。検出有効化信号FVは、例えば、装置50の立ち上げ時のリセット解除直後に‘H’になるように設定する。また、その後、外付け回路51の着脱により装置50の構成が変更される可能性があるときは、装置50内部のマイクロプロセッサインタフェースなどを通じて明示的に指示された場合に特定の期間だけ‘H’になるように構成される。この検出有効化信号FVが‘H’である期間中に中間電圧の検出結果FEがDラッチla3に取り込まれ、これが‘H’であると未使用通知信号NUおよびパワーダウン信号PDを‘H’にする。
【0071】
未使用通知信号NUは、例えば、装置50内部のマイクロプロセッサインタフェース部分の特定のレジスタをセットするように構成され、装置50外部からマイクロプロセッサインタフェースを通してこのレジスタからデータを読み出すことで、該当入力が接続されているか否かを、例えば装置50内部のマイクロプロセッサを用いて判断することが可能になる。
なお、図29に示したパワーダウン信号PDとして未使用通知信号NUを用いているが、未使用通知信号NUに基づいてマイクロプロセッサが同信号の生成を指示するように構成してもよい。具体的には、ある特定のレジスタがパワーダウン信号PDに割り当てられていて、そのレジスタの出口をパワーダウン信号PDを与える差動増幅回路54に接続すればよい。
なお、検出有効化信号FVを、クロックを分周するなどして与えれば、定期的に使用状態を検出可能になる。
【0072】
実施の形態8.
次に、この発明の実施の形態8によるインタフェース回路について図31および図32を用いて説明する。図31は、この発明の実施の形態8によるインタフェース回路の構成要素である判定回路を説明するための回路図である。図32は、図31に示した判定回路の動作を説明するためのタイミングチャートである。
図31の判定回路80は、図27の判定回路56に代えて用いられる。図31の判定回路80は、所定の周期にわたって中間電圧の判定を行うように構成されている。例えば、クロックCLKの100周期分の期間にわたって中間電圧が検出されつづければ、判定回路80は、図27の入力端子52に外付け回路51が接続されていないと判定して、差動増幅回路54を停止させるパワーダウン信号PDを‘H’にする。このように複数周期にわたって中間電圧が観察されたときに未接続と判断することによって、一周期あるいは比較的短い期間だけ誤動作によって検出結果FEが‘H’になり未接続と判断される場合を回避することができ、誤って判断することを防止することができる。
【0073】
図31において、81は図28の中間電圧検出回路55の端子65に接続される端子、82は図27の差動増幅回路54の出力端子に接続される端子、83は図27の所定の回路53からクロックCLKを受ける端子、84は未使用通知信号NUを出力するための端子、85はパワーダウン信号PDを出力するための端子、la4は端子83から受けるクロックCLKの立ち下がりで検出有効化信号FVを取り込み検出有効化信号FVおよびその否定をQ出力およびバーQ出力とするDラッチ、In13は端子82から受けた検出有効化信号FVを反転出力するインバータ、la5は端子83から受けるクロックCLKの立ち上がりでインバータIn13から与えられるD入力を取り込み取り込んだインバータIn13の出力およびその否定をQ出力およびバーQ出力とするDラッチ、An10は端子82から受けた検出有効化信号FVとDラッチla4のバーQ出力との論理積を信号SS1として出力するANDゲート、An11はインバータIn13の出力とDラッチla5のバーQ出力との論理積を信号SS2として出力するANDゲート、Na2は端子81から受けた検出結果FEとDラッチla4のQ出力の論理積の否定を信号SS3として出力するNANDゲート、SR1は信号SS1でセットされQ出力を‘H’とし信号SS3でリセットされQ出力を‘L’とし信号SS1,SS3が共に‘L’の時に保持状態となるセットリセットフリップフロップ回路、la6は信号SS2の立ち上がりでセットリセットフリップフロップ回路SR1のQ出力を取り込むDラッチ、Bu5はDラッチla6のQ出力を端子84から出力するためのバッファ、Bu6はDラッチla6のQ出力を端子85から出力するためのバッファである。
【0074】
図32を用いて判定回路80の動作について説明する。
(1)期間t50において、Dラッチla4のQ出力は‘L’であり、Dラッチla5のQ出力は‘H’である。
(2)検出有効化信号FVが‘H’になると、次にクロックCLKが立ち下がるまでの期間t51の間ずっとANDゲートAn10の出力が‘H’になる。この時、セットリセットフリップフロップ回路SR1は、ANDゲートAn10の出力、つまり信号SS1が‘H’になっことによってセットされる。
(3)期間t52およびt53の間で、Dラッチla4のQ出力が‘H’になっているので、High-Zの検出結果FEが‘L’になれば、セットリセットフリップフロップ回路SR1がリセットされる。しかし、この間検出結果FEが常に‘H’であれば、フリップフロップ回路SR1は、リセットされず、Q出力として‘H’を保持する。
【0075】
(4)期間t53において、検出有効化信号FVが立ち下がると、次にクロックCLKが立ち上がるまで、ANDゲートAn11の出力、つまり信号SS2は‘H’を保持する。この信号SS2が立ち上がるタイミングで、Dラッチla6がフリップフロップ回路SR1のQ出力を取り込み、保持する。従って、この時までフリップフロップ回路SR1がリセットされなければ、Dラッチla6は、未使用通知信号NUおよびパワーダウン信号PDとして‘H’を出力し、リセットされれば‘L’を出力する。
【0076】
【発明の効果】
以上説明したように、請求項1記載の発明のハイ・インピーダンス検出回路によれば、電圧印加手段によって電圧を印加する前と電圧印加を解除した後の所定のノードの電圧を、第1および第2の検出手段によって検出して判定手段でその結果の違いを判定することで、電圧印加手段によって印加した電圧で与えられる論理値が所定の論理回路により再駆動され異なる論理値に変化するか否かを検知することができるように構成されているので、所定のノードがハイ・インピーダンスになっているか否かを判別することができるという効果がある。
【0077】
請求項2記載の発明のハイ・インピーダンス検出回路によれば、第1および第3のスイッチング素子により所定のノードに第1および第2の電圧のうちのいずれの電圧を印加するかを決定し、第1および第3のスイッチング素子にそれぞれ直列に接続された第2および第4のスイッチング素子を電圧を印加する期間だけオンするよう構成されているので、構成が簡単で、かつ高速に電圧の印加およびその解除を行うことができるハイ・インピーダンス検出回路を提供することができるという効果がある。
【0078】
請求項3記載の発明のハイ・インピーダンス検出回路によれば、第1の電圧および第2の電圧が第1および第2のスイッチング素子により所定のノードに供給され、第1および第2のスイッチング素子による所定のノードへの電圧の印加およびその解除の指示を制御信号によって与えるよう構成されているので、構成が簡単で、かつ高速に電圧の印加およびその解除を行うことができるハイ・インピーダンス検出回路を提供することができるという効果がある。
【0079】
請求項4記載の発明のハイ・インピーダンス検出回路によれば、第5のスイッチング素子がオフ状態の時に、第5のスイッチング手段の出力端子に保持される信号を第1の検出手段の出力とし、バッファ手段の出力を第2の検出手段の出力とするので、構成が簡単化されるという効果がある。
【0080】
請求項5記載の発明のハイ・インピーダンス検出回路によれば、所定のノードへの電圧印加時に所定のノードと所定の論理回路の出力とを開閉手段によって電気的に遮断するよう構成されているので、所定の論理回路への電流の流出あるいは所定の論理回路からの電流の流入を防止することができ、ハイ・インピーダンス検出のための消費電力を低減することができるという効果がある。さらに、所定の論理回路と所定のノードの間にある容量によるハイ・インピーダンス検出時の消費電力の増加も防ぐことができる。
【0081】
請求項6記載の発明のハイ・インピーダンス検出回路によれば、電圧印加手段は、所定の論理回路の所定のノードに対する出力がハイ・インピーダンスになっているときに、所定のノードに電圧を印加するように構成されているので、所定の論理回路への電流の流出あるいは所定の論理回路からの電流の流入を防止することができ、ハイ・インピーダンス検出のための消費電力を低減することができるという効果がある。
【0083】
請求項7記載の発明のインタフェース回路によれば、ハイ・インピーダンス検出回路が第1の回路の接続されるコネクタ手段のハイ・インピーダンスを検出することにより、コネクタ手段に第1の回路が接続されているか否かを判断することができるという効果がある。
さらに、判定回路にリセット信号を与えれば、繰り返し判定が行えるので、所望のタイミングでコネクタ手段の未使用を判定できるという効果がある。
【0084】
請求項8記載の発明のインタフェース回路によれば、ハイ・インピーダンス検出回路が第1の回路の接続されるコネクタ手段のハイ・インピーダンスを検出することにより、コネクタ手段に第1の回路が接続されているか否かを判断することができるという効果がある。
さらに、ハイ・インピーダンス検出回路および判定回路によりコネクタ手段のハイ・インピーダンスが常に監視されるよう構成されているので、第1の回路によってコネクタ手段が駆動されたことを検知することができるという効果がある。
【0085】
請求項9記載の発明のインタフェース回路によれば、コネクタ手段に所定の回路が接続されておらず、コネクタ手段が中間電圧になっているときには、判定回路が差動増幅回路をオフさせることができるように構成されているので、コネクタ手段が使用されていないときのインタフェース回路の消費電力を低減することができるという効果がある。
【0086】
請求項10記載の発明のインタフェース回路によれば、判定回路において、所定の期間中ずっと中間電圧検出回路から中間電圧が検出されたことを示す検出結果が与えられたときに、コネクタ手段が使用されていると判定するよう構成されているので、判定の誤りを減少させることができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるハイ・インピーダンス検出回路の構成を示す概念図である。
【図2】 図1の論理回路の出力段に設けられるトライステートバッファの回路図である。
【図3】 図1のハイ・インピーダンス検出回路の具体的構成の一態様を示す回路図である。
【図4】 図3のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図5】 図3のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図6】 図1のハイ・インピーダンス検出回路の具体的構成の他の態様を示すブロック図である。
【図7】 図6のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図8】 図6のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図9】 この発明の実施の形態2によるハイ・インピーダンス検出回路の構成を示す概念図である。
【図10】 図9のハイ・インピーダンス検出回路の具体的構成の一態様を示す回路図である。
【図11】 図10のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図12】 図10のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図13】 図9のハイ・インピーダンス検出回路の具体的構成の他の態様を示す回路図である。
【図14】 制御信号SC3,SC4を生成する部分の構成を示す回路図である。
【図15】 図14の回路の動作を説明するためのタイミングチャートである。
【図16】 図13のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図17】 図13のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図18】 この発明の実施の形態3によるハイ・インピーダンス検出回路の構成を示す概念図である。
【図19】 図18の論理回路の出力段に設けられるトライステートバッファの回路図である。
【図20】 図18のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図21】 図18のハイ・インピーダンス検出回路の動作を示すタイミングチャートである。
【図22】 この発明の実施の形態4によるインタフェース回路の構成を説明するためのブロック図である。
【図23】 この発明の実施の形態5によるインタフェース回路の構成を説明するためのブロック図である。
【図24】 図23の判定回路の構成の一例を示す回路図である。
【図25】 図24の判定回路の動作を示すタイミングチャートである。
【図26】 この発明の実施の形態6によるインタフェース回路の構成を説明するためのブロック図である。
【図27】 この発明の実施の形態7によるインタフェース回路の構成を説明するためのブロック図である。
【図28】 図27の中間電圧検出回路の構成の一例を示す回路図である。
【図29】 図27の判定回路の構成の一例を示す回路図である。
【図30】 図29の判定回路の動作を示すタイミングチャートである。
【図31】 この発明の実施の形態8によるインタフェース回路に用いられる判定回路の構成の一例を示すブロック図である。
【図32】 図31の判定回路の動作を示すタイミングチャートである。
【図33】 従来のインタフェース回路を説明するための回路図である。
【図34】 図33の回路の入出力信号の波形図である。
【図35】 従来のインタフェース回路を説明するための斜視図である。
【図36】 従来のインタフェース回路の一例を示す回路図である。
【符号の説明】
1 論理回路、2 ノード、3 第1の検出手段、4 電圧印加手段、5 電圧印加解除手段、6 第2の検出手段、7 判定手段、10 電圧検出手段、21 開閉手段、32,52 コネクタ、36,56,80 判定回路、35 ハイ・インピーダンス検出回路、55 中間電圧検出回路。
Claims (11)
- 所定の論理回路の出力を受けて閉路になっているときのハイレベルおよびローレベル、並びに開路のインピーダンスを呈するハイ・インピーダンスのいずれかになる所定のノードに接続され、前記所定のノードがハイ・インピーダンスになったことを検出するハイ・インピーダンス検出回路において、前記所定のノードの状態が保持される期間において、前記所定のノードの論理値を検出する第1の検出手段と、
前記ハイレベルを与える第1の電圧および前記ローレベルを与える第2の電圧のうち前記第1の検出手段における検出結果とは逆の論理値を与える電圧を前記所定のノードに印加する電圧印加手段と、
前記電圧印加手段による電圧の印加を解除して前記所定のノードを前記所定の論理回路が再駆動可能な状態にする電圧印加解除手段と、
電圧印加解除後に、前記所定のノードの論理値を検出する第2の検出手段と、
前記第1および第2の検出手段の検出結果に基づいて前記所定のノードのハイ・インピーダンスの判定を行う判定手段と
を備える、ハイ・インピーダンス検出回路。 - 前記電圧印加手段および電圧印加解除手段は、
前記第1の電圧を与えるノードと前記所定のノードの間に直列に接続され、それぞれ第1の制御信号および第2の制御信号に応じてオンオフする第1のスイッチング素子および第2のスイッチング素子と、
前記第2の電圧を与えるノードと前記所定のノードの間に直列に接続され、それぞれ第3の制御信号および第4の制御信号に応じてオンオフする第3のスイッチング素子および第4のスイッチング素子とを含み、
前記第1および第3のスイッチング素子は、前記第1の検出手段の検出結果に応じた前記第1および第3の制御信号によって、いずれか一方がオン状態となり、
前記第2および第4のスイッチング素子は、前記第2の制御信号と前記第4の制御信号に応答して、前記所定のノードに電圧を印加する期間だけいずれもオンすることを特徴とする、請求項1記載のハイ・インピーダンス検出回路。 - 前記電圧印加手段は、
前記第1の電圧が与えられる一方端子、前記所定のノードに接続された他方端子、および制御端子を持ち、該制御端子に与えられる第1の制御信号に応答しオンオフする第1のスイッチング素子と、
前記第2の電圧が与えられる一方端子、前記所定のノードに接続された他方端子、および制御端子を持ち、該制御端子に与えられる第2の制御信号に応答してオンオフする第2のスイッチング素子とを含み、
前記電圧印加解除手段は、
前記第1および第2のスイッチング素子がオンし得る期間をそれぞれ指示する第3および第4の制御信号を出力し、
前記第1の検出手段は、
前記所定のノードの論理値に応じて前記第1または第2のスイッチング素子の一方がオンすることを許可する第5の制御信号を出力し、
前記第1の制御信号は前記第3の制御信号と前記第5の制御信号の論理演算を行うことによって生成され、
前記第2の制御信号は前記第4の制御信号と前記第5の制御信号の論理演算を行うことによって生成されることを特徴とする、請求項1記載のハイ・インピーダンス検出回路。 - 前記第1の検出手段と前記第2の検出手段は、
前記所定のノードに接続された入力端子、および該入力端子に入力された信号と同じ論理値を持つ信号を出力するための出力端子を持つバッファ手段と、
前記バッファ手段の前記出力端子に接続された入力端子、出力端子、および切換信号が与えられる制御端子を持つ第5のスイッチング素子とを含み、
前記電圧印加手段が前記所定のノードに電圧の印加を開始する前に前記第5のスイッチング素子を前記切換信号により非導通状態にし、前記第5のスイッチング素子の前記入力端子から前記第2の検出手段の検出結果を出力するとともに前記第5のスイッチング素子の前記出力端子から前記第1の検出手段の検出結果を出力することを特徴とする、請求項1ないし請求項3のいずれか一項に記載のハイ・インピーダンス検出回路。 - 前記所定のノードと前記所定の論理回路との間に設けられ、前記電圧印加手段が前記所定のノードに電圧の印加を開始する前に、前記所定のノードと前記所定の論理回路の出力とを電気的に遮断し、前記電圧印加解除手段が電圧の印加を解除した後に前記所定のノードと前記所定の論理回路を電気的に接続する開閉手段をさらに備える、請求項1ないし請求項4のいずれか一項に記載のハイ・インピーダンス検出回路。
- 前記所定の論理回路は、
切換信号によってその出力がハイ・インピーダンスになる、前記所定のノードに接続された出力回路を含み、
前記電圧印加手段は、
前記出力回路の出力がハイ・インピーダンスとなっているときに、前記切換信号に応答して前記所定のノードに電圧を印加することを特徴とする、請求項1ないし請求項3のいずれか一項に記載のハイ・インピーダンス検出回路。 - 第1の回路と第2の回路との間に設けられ、前記第1の回路から前記第2の回路に送られるディジタル信号の送受信の仲立ちをするインタフェース回路において、
前記第1の回路を接続するためのコネクタ手段と、
前記コネクタ手段が開路のインピーダンスであるハイ・インピーダンスになっているか否かを検出して前記第2の回路に向けて通知するハイ・インピーダンス検出回路と
を備えており、
前記ハイ・インピーダンス検出回路の検出結果に基づいて、所定の時期に前記コネクタ手段が使用されているか否かを判定してその判定結果を前記第2の回路に通知し、リセット信号が与えられたときに再度判定を行い判定結果を前記第2の回路に通知する判定回路をさらに備える、インタフェース回路。 - 第1の回路と第2の回路との間に設けられ、前記第1の回路から前記第2の回路に送られるディジタル信号の送受信の仲立ちをするインタフェース回路において、
前記第1の回路を接続するためのコネクタ手段と、
前記コネクタ手段が開路のインピーダンスであるハイ・インピーダンスになっているか否かを検出して前記第2の回路に向けて通知するハイ・インピーダンス検出回路と
を備えており、
前記ハイ・インピーダンス検出回路の検出結果に基づいて、前記コネクタ手段が使用されているか否かを判定してその判定結果を前記第2の回路に通知する判定回路をさらに備え、
前記ハイ・インピーダンス回路および前記判定回路は、前記コネクタ手段のハイ・インピーダンスを常に監視するように設定されていることを特徴とする、インタフェース回路。 - 未使用時にはハイレベルおよびローレベルのいずれの論理レベルにも属さない中間レベルの電圧が与えられ、所定の回路を接続するためのコネクタ手段と、
前記コネクタ手段と前記所定の回路との間に設けられ、前記コネクタ手段に接続された一方入力と前記中間レベルの電圧が与えられる他方入力を持つ差動増幅回路と、
前記コネクタ手段の電圧が前記中間レベルになっているか否かを検出する中間電圧検出回路と、
前記中間電圧検出回路の検出結果に基づいて、前記コネクタ手段が使用されているか否かを判定してその判定結果を前記所定の回路に通知する判定回路とを備え、
前記差動増幅回路は、前記判定回路の判定結果に基づいてオンオフ制御されることを特徴とする、インタフェース回路。 - 前記判定回路は、前記所定の回路の出力を変化させるタイミングを与えるクロックの2周期分以上の所定の期間中ずっと前記中間電圧検出回路から前記中間レベルの電圧が検出されたことを示す検出結果が与えられたときに、前記コネクタ手段が使用されていると判定することを特徴とする、請求項9記載のインタフェース回路。
- 前記判定回路は、前記所定の回路の出力を変化させるタイミングを与えるクロックの2周期分以上の所定の期間中ずっと前記中間電圧検出回路から前記中間レベルの電圧が検出されたことを示す検出結果が与えられたときに、前記コネクタ手段が使用されていると判定することを特徴とする、請求項10記載のインタフェース回路。
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