JPH09312562A - ハイ・インピーダンス検出回路、およびインタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル信号が与えられる所定のノードの
ハイ・インピーダンスを検出する。 【解決手段】 ノード２の信号が確定している状態で、
電圧印加手段４によって、ノード２の論理値を判定させ
るような電圧をノード２に印加する。次に、電圧印加解
除手段によって、電圧印加手段４の電圧印加を解除させ
る。第１および第２の検出手段３，６は、電圧印加およ
び解除の前後においてノード２の論理値を検出する。判
定手段７によって第１および第２の検出手段３，６の検
出結果を比較してノード２が、ハイ・インピーダンスに
なっているか否かを判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理回路の出力
等に接続されるディジタル回路の所定のノードがハイ・
インピーダンスになっていることを検出するためのハイ
・インピーダンス検出回路に関するものであり、また、
回路接続の有無が判定可能なインタフェース回路に関す
るものである。

【０００２】

【従来の技術】論理回路を内部回路として有する半導体
集積回路に用いられる従来の入力バッファについて説明
する。例えば、図３３はＣＭＯＳゲートによって構成さ
れた従来の入力バッファの構成を示す論理図である。こ
の入力バッファ１００は、ＣＭＯＳインバータ１０１，
１０２を直列に接続して構成されている。入力バッファ
１００の入力端子には所定の論理回路の出力が接続さ
れ、入力バッファ１００の出力は内部回路に与えられ
る。入力バッファ１００には、図３４（ａ）に示すよう
な波形を持つ信号ＩＮが入力される。信号ＩＮの論理値
は、入力バッファ１００の論理しきい値Ｖ_Tよりも高く
電源電圧Ｖｄｄより低いハイレベル（以下、‘Ｈ’と記
す。）か、または論理しきい値Ｖ_Tよりも低く接地電圧
ＧＮＤより高いローレベル（以下、‘Ｌ’と記す。）か
のいずれかである。入力バッファ１００は、入力信号Ｉ
Ｎを増幅して、図３４（ｂ）に示すような、電源電圧Ｖ
ｄｄかあるいは接地電圧ＧＮＤの間で振れるディジタル
信号ＯＵＴを出力する。

【０００３】以上の入力バッファ１００の動作説明は、
入力バッファ１００を駆動する回路が正しく接続されて
いるときのものである。例えば、故障などによって配線
が切断され、前段の論理回路の出力と入力バッファ１０
０の入力端子とが切断されると、入力バッファ１００の
入力端子の電圧は不安定になる。一般に、入力バッファ
１００の入力端子の電圧はリーク電流がどう流れるかに
よって決まり、入力バッファ１００の入力端子側の配線
から接地へのリークが多ければ接地電圧ＧＮＤに、配線
から電源へのリークが多ければ電源電圧Ｖｄｄに落ちつ
く。ただし、リークは一般には少量であるので、配線自
体は、ハイ・インピーダンス（以下、High-Zという。）
状態である。２値信号しか扱わないディジタル回路にお
いても、High-Zを検出することは、インタフェース回路
が設けられている装置全体の保守の観点から重要であ
る。しかし、従来の入力バッファ１００にはこれを検知
する手段を備えたものは存在しなかった。High-Zを検出
できれば、半導体集積回路に故障が発生したことを察知
して、しかるべき動作、例えば、故障通報などを行うこ
とが可能になる。

【０００４】また、例えば、ネットワーク装置のよう
に、多数の入力ポートをサポートする機能を持ち、実際
に幾つの入力ポートを使用するかを、準備したインタフ
ェースカードの枚数に応じて選択可能な装置がある。図
３５は、このようなネットワーク装置の一種であるパケ
ット変換装置１２０の構成を示す斜視図である。

【０００５】バックプレーン１２１を介して、複数のイ
ンタフェースカード１２４とスイッチカード１２３が接
続されている。最大構成時はすべてのコネクタ１２２
Ａ，１２２Ｂにインタフェースカードが接続されている
が、例えば、２枚のインタフェースカード１２４で十分
な場合は、インタフェースカード１２４がコネクタ１２
２Ａにのみ接続され、コネクタ１２２Ｂは未使用とな
る。この場合、パケット交換装置１２０のインタフェー
ス回路に設けられている未使用のコネクタ１２２Ｂの入
力端子はHigh-Zになる。パケット交換装置１２０のイン
タフェース回路の入力端子がHigh-Zになっているか否か
を検出することは、パケット交換装置１２０に何枚のイ
ンタフェースカード１２４が接続されているかを知る手
段を提供することになる。

【０００６】また、その他の半導体集積回路の入出力イ
ンタフェース回路として、高速化のために、配線に、例
えば５０Ωの抵抗を介して終端電圧Ｖｔｔを印加するも
のがある。典型的な例として、ＥＣＬや、ＨＳＴＬ（Hi
gh Speed Transceiver Logic）がある。図３６は、例え
ば、ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ Ｎｏ．８−６に記
載されたＨＳＴＬの出力を受ける入力インタフェース回
路の構成を示す回路図である。図３６において、１１０
はディジタル回路、１１１はディジタル回路中に設けら
れた内部回路、１１２はディジタル回路１１０中に設け
られディジタル回路１１０の外部と内部回路１１１との
間の信号の送受信の仲立ちをするインタフェース回路、
１１３はインタフェース回路１１２に設けられディジタ
ル回路１１０に対する外部の回路が接続されるコネク
タ、１１４はインタフェース回路１１２に設けられディ
ジタル回路１１０から与えられる終端電圧Ｖｔｔを受け
る電圧端子、１１５はコネクタ１１３に接続された非反
転入力端子と電圧端子１１４に接続された反転入力端子
とコネクタ１１３から入力された信号をバッファして内
部回路１１１に出力するための出力端子とを持つ差動増
幅回路、Ｒ１０はコネクタ１１３と電源端子１１４の間
に接続され５０Ωの抵抗値を有する抵抗である。これら
の高速インタフェース回路において、前述のように未使
用の場合にはコネクタ１１３は、High-Zにならず、５０
Ωの抵抗Ｒ１０を介して終端電圧Ｖｔｔを供給する配線
に接続されることになる。そのため、High-Zを検出して
もコネクタ１１３の使用の有無は判定できない。なお、
通常、コネクタ１１３に与えられる入力は、Ｖｔｔ±
０．４Ｖぐらいの振幅を有している。

【０００７】

【発明が解決しようとする課題】従来のディジタル回路
には、High-Z検出回路が存在せず、ディジタル回路中の
所定のノードがHigh-Zになったか否かを検出することが
できないという問題があった。

【０００８】また、従来のインタフェース回路は、High
-Zを検出する機能を有しておらず、そのため、入力端子
が未使用状態であるか否かを判定できないという問題が
あった。

【０００９】また、差動増幅回路を入力バッファに持つ
従来のインタフェース回路は、入力端子が未使用状態で
ある場合、差動増幅回路の２つの入力端子の電圧が、と
もに中間電圧である終端電圧Ｖｔｔになり、等しくなる
ので、消費電力が増大するという問題があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、ディジタル回路中にあって所定
のノードのHigh-Zを検出するためのHigh-Z検出回路を提
供することを目的としている。また、入力端子が未使用
であるか否かを判定することができるインタフェース回
路を提供することを目的としており、さらにその判定結
果に基づいて差動増幅回路の動作を制御することにより
消費電力を削減することを目的としている。

【００１１】

【課題を解決するための手段】第１の発明に係るハイ・
インピーダンス検出回路は、所定の論理回路の出力を受
けて閉路になっているときのハイレベルおよびローレベ
ル、並びに開路のインピーダンスを呈するハイ・インピ
ーダンスのいずれかになる所定のノードに接続され、前
記所定のノードがハイ・インピーダンスになったことを
検出するハイ・インピーダンス検出回路であって、前記
所定のノードの状態が保持される期間において、前記所
定のノードの論理値を検出する第１の検出手段と、前記
ハイレベルを与える第１の電圧および前記ローレベルを
与える第２の電圧のうち前記第１の検出手段における検
出結果とは逆の論理値を与える電圧を前記所定のノード
に印加する電圧印加手段と、前記電圧印加手段による電
圧の印加を解除して前記所定のノードを前記所定の論理
回路が再駆動可能な状態にする電圧印加解除手段と、電
圧印加解除後に、前記所定のノードの論理値を検出する
第２の検出手段と、前記第１および第２の検出手段の検
出結果に基づいて前記所定のノードのハイ・インピーダ
ンスの判定を行う判定手段とを備えて構成される。

【００１２】第２の発明に係るハイ・インピーダンス検
出回路は、第１の発明のハイ・インピーダンス検出回路
において、前記電圧印加手段および電圧印加解除手段
は、前記第１の電圧を与えるノードと前記所定のノード
の間に直列に接続され、それぞれ第１の制御信号および
第２の制御信号に応じてオンオフする第１のスイッチン
グ素子および第２のスイッチング素子と、前記第２の電
圧を与えるノードと前記所定のノードの間に直列に接続
され、それぞれ第３の制御信号および第４の制御信号に
応じてオンオフする第３のスイッチング素子および第４
のスイッチング素子とを含み、前記第１および第３のス
イッチング素子は、前記第１の検出手段の検出結果に応
じた前記第１および第３の制御信号によって、いずれか
一方がオン状態となり、前記第２および第４のスイッチ
ング素子は、前記第２の制御信号と前記第４の制御信号
に応答して、前記所定のノードに電圧を印加する期間だ
けいずれもオンすることを特徴とする。

【００１３】第３の発明に係るハイ・インピーダンス検
出回路は、第１の発明のハイ・インピーダンス検出回路
において、前記電圧印加手段は、前記第１の電圧が与え
られる一方端子、前記所定のノードに接続された他方端
子、および制御端子を持ち、該制御端子に与えられる第
１の制御信号に応答しオンオフする第１のスイッチング
素子と、前記第２の電圧が与えられる一方端子、前記所
定のノードに接続された他方端子、および制御端子を持
ち、該制御端子に与えられる第２の制御信号に応答して
オンオフする第２のスイッチング素子とを含み、前記電
圧印加解除手段は、前記第１および第２のスイッチング
素子がオンし得る期間をそれぞれ指示する第３および第
４の制御信号を出力し、前記第１の検出手段は、前記所
定のノードの論理値に応じて前記第１または第２のスイ
ッチング素子の一方がオンすることを許可する第５の制
御信号を出力し、前記第１の制御信号は前記第３の制御
信号と前記第５の制御信号の論理演算を行うことによっ
て生成され、前記第２の制御信号は前記第４の制御信号
と前記第５の制御信号の論理演算を行うことによって生
成されることを特徴とする。

【００１４】第４の発明に係るハイ・インピーダンス検
出回路は、第１ないし第３の発明のハイ・インピーダン
ス検出回路において、前記第１の検出手段と前記第２の
検出手段は、前記所定のノードに接続された入力端子、
および該入力端子に入力された信号と同じ論理値を持つ
信号を出力するための出力端子を持つバッファ手段と、
前記バッファ手段の前記出力端子に接続された入力端
子、出力端子、および切換信号が与えられる制御端子を
持つ第５のスイッチング素子とを含み、前記電圧印加手
段が前記所定のノードに電圧の印加を開始する前に前記
第５のスイッチング素子を前記切換信号により非導通状
態にし、前記第５のスイッチング素子の前記入力端子か
ら前記第２の検出手段の検出結果を出力するとともに前
記第５のスイッチング素子の前記出力端子から前記第１
の検出手段の検出結果を出力することを特徴とする。

【００１５】第５の発明に係るハイ・インピーダンス検
出回路は、第１ないし第４の発明のいずれかのハイ・イ
ンピーダンス検出回路において、前記所定のノードと前
記所定の論理回路との間に設けられ、前記電圧印加手段
が前記所定のノードに電圧の印加を開始する前に、前記
所定のノードと前記所定の論理回路の出力とを電気的に
遮断し、前記電圧印加解除手段が電圧の印加を解除した
後に前記所定のノードと前記所定の論理回路を電気的に
接続する開閉手段をさらに備えて構成される。

【００１６】第６の発明に係るハイ・インピーダンス検
出回路は、第１ないし第３の発明のハイ・インピーダン
ス検出回路において、前記所定の論理回路は、切換信号
によってその出力がハイ・インピーダンスになる、前記
所定のノードに接続された出力回路を含み、前記電圧印
加手段は、前記出力回路の出力がハイ・インピーダンス
となっているときに、前記切換信号に応答して前記所定
のノードに電圧を印加することを特徴とする。

【００１７】第７の発明に係るインタフェース回路は、
第１の回路と第２の回路との間に設けられ、前記第１の
回路から前記第２の回路に送られるディジタル信号の送
受信の仲立ちをするインタフェース回路であって、前記
第１の回路を接続するためのコネクタ手段と、前記コネ
クタ手段が開路のインピーダンスであるハイ・インピー
ダンスになっているか否かを検出して前記第２の回路に
向けて通知するハイ・インピーダンス検出回路とを備え
て構成される。

【００１８】第８の発明に係るインタフェース回路は、
第７の発明のインタフェース回路において、前記ハイ・
インピーダンス検出回路の検出結果に基づいて、所定の
時期に前記コネクタ手段が使用されているか否かを判定
してその判定結果を前記第２の回路に通知し、リセット
信号が与えられたときに再度判定を行い判定結果を前記
第２の回路に通知する判定回路をさらに備えて構成され
る。

【００１９】第９の発明に係るインタフェース回路は、
第７の発明のインタフェース回路において、前記ハイ・
インピーダンス検出回路の検出結果に基づいて、前記コ
ネクタ手段が使用されているか否かを判定してその判定
結果を前記第２の回路に通知する判定回路をさらに備
え、前記ハイ・インピーダンス回路および前記判定回路
は、前記コネクタ手段のハイ・インピーダンスを常に監
視するように設定されていることを特徴とする。

【００２０】第１０の発明に係るインタフェース回路
は、未使用時にはハイレベルおよびローレベルのいずれ
の論理レベルにも属さない中間レベルの電圧が与えら
れ、所定の回路を接続するためのコネクタ手段と、前記
コネクタ手段と前記所定の回路との間に設けられ、前記
コネクタ手段に接続された一方入力と前記中間レベルの
電圧が与えられる他方入力を持つ差動増幅回路と、前記
コネクタ手段の電圧が前記中間レベルになっているか否
かを検出する中間電圧検出回路と、前記中間電圧検出回
路の検出結果に基づいて、前記コネクタ手段が使用され
ているか否かを判定してその判定結果を前記所定の回路
に通知する判定回路とを備え、前記差動増幅回路は、前
記判定回路の判定結果に基づいてオンオフ制御されるこ
とを特徴とする。

【００２１】第１１の発明に係るインタフェース回路
は、第１０の発明のインタフェース回において、前記判
定回路は、前記所定の回路の出力を変化させるタイミン
グを与えるクロックの２周期分以上の所定の期間中ずっ
と前記中間電圧検出回路から前記中間レベルの電圧が検
出されたことを示す検出結果が与えられたときに、前記
コネクタ手段が使用されていると判定することを特徴と
する。

【００２２】

【発明の実施の形態】

実施の形態１．以下この発明の実施の形態１によるHigh
-Z検出回路を図１ないし図８を用いて説明する。図１は
この発明の実施の形態１によるHigh-Z検出回路の構成を
示す概念図である。このHigh-Z検出回路は、ディジタル
回路中に設けられている。図１において、１は例えばデ
ィジタル回路中に設けられる論理回路、２は論理回路１
により駆動されるノード、３はノード２の信号値が保持
される期間においてノード２の論理値を検出する第１の
検出手段、４は電源電圧Ｖｄｄおよび接地電圧ＧＮＤの
うち第１の検出手段３における検出結果とは逆の論理値
を与える電圧を印加するための電圧印加手段、５は電圧
印加手段４がノード２に電圧を印加するのを解除してノ
ード２の状態を論理回路１が再駆動可能な状態にする電
圧印加解除手段、６は電圧印加解除後にノード２の論理
値を検出する第２の検出手段、７は第１および第２の検
出手段３，６の検出結果に基づいてHigh-Zの判定を行う
判定手段、８は論理回路１に供給されるクロックＣＬＫ
からHigh-Z検出回路を動作させるためのクロックＣＬＫ
´を生成する内部クロック生成手段である。

【００２３】なお、図１に示したHigh-Z検出回路では、
第１および第２の検出手段３，６並びに電圧印加解除手
段５に内部クロックＣＬＫ´が供給されてる。しかし、
High-Z検出回路の態様は、このような構成に限られるも
のではなく、High-Z検出回路を構成している各手段１〜
７が論理回路１の出力信号の変化に応じて適切に動作す
るのであれば、内部クロックＣＬＫ´が、どの手段に供
給されていてもよい。

【００２４】また、各手段３〜７は、他の殿手段の動作
タイミングに基づいて自己の動作タイミングを決定して
もよく、High-Z検出が可能になるタイミングの決定を行
える構成は図１の構成に限定されるものではない。

【００２５】図２は、論理回路１の出力段に設けられて
ノード２を駆動するためのトライステートバッファの構
成を示す回路図である。図２のトランジスタＱ１，Ｑ２
は、電源電圧Ｖｄｄと接地電圧ＧＮＤの供給を受けて動
作するＣＭＯＳインバータを構成する。トランジスタＱ
１，Ｑ２のゲートには、インバータＩｎ１の出力端子が
接続される。トランジスタＱ１のソースにはトランジス
タＱ３を介して電源電圧Ｖｄｄが供給されており、トラ
ンジスタＱ３のゲートにはインバータＩｎ２から制御信
号ＴＲＩの反転信号が与えられる。トランジスタＱ２の
ソースはトランジスタＱ４を介して接地電圧ＧＮＤが供
給されており、トランジスタＱ４のゲートには制御信号
ＴＲＩが与えられる。そして、制御信号ＴＲＩが‘Ｈ’
の時、ノード２は、図２のトライステートバッファによ
って電源に接続され、あるいは接地される。この時、ノ
ード２に出力される信号ＯＵＴは、インバータＩｎ１の
入力端子に入力する信号ＩＮと同じ論理値を持つ。制御
信号ＴＲＩが‘Ｌ’の時、ノード２はHigh-Zになる。

【００２６】図３は、図１のHigh-Z検出回路の具体的構
成の一態様を示す回路図である。図３において、１０は
図１の第１および第２の検出手段３，６の働きを兼ねる
電圧検出手段であり、その他の図１と同一符号のものは
図１の同一符号部分に相当する部分である。なお、図３
においては、図１で示した内部クロック発生手段８の記
載を省略している。内部クロックＣＬＫ´、つまり信号
Ｎは、クロックＣＬＫを逓倍するなどして簡単に生成で
きる。

【００２７】電圧検出手段１０には、ノード２に接続さ
れた入力端子と該入力端子の信号値を増幅して出力する
ための出力端子を有するバッファＢｕ１、バッファＢｕ
１の出力端子に接続されたトランスファゲートＴｒ１、
およびトランスファゲートＴｒ１に信号Ｎの反転信号バ
ーＮを供給するインバータＩｎ３が含まれる。トランス
ファゲートＴｒ１は、信号Ｎが‘Ｈ’の時に導通状態と
なり、その入力端子に与えられるバッファＢｕ１の出力
端子の電圧をトランスファゲートＴＲの出力端子側へ伝
達する。バッファＢｕ１は、ノード２の電圧がいずれか
の論理値になっているため、ノード２の信号Ｐをバッフ
ァするとともに電圧を増幅してトランスファゲートＴｒ
１の入力端子をほぼ電源電圧Ｖｄｄあるいは接地電圧Ｇ
ＮＤにする。バッファＢｕ１の出力が第２の検出回路の
出力に相当し、トランスファゲートＴｒ１の出力が第１
の検出回路の出力に相当するため、構成が簡単化され
る。電圧印加手段４には、ドレインとトランスファゲー
トＴｒ１の出力端子に接続されたゲートと電源電圧Ｖｄ
ｄが与えられるソースとを持つＰチャネルＭＯＳトラン
ジスタＱ５、およびドレインとトランスファゲートＴｒ
１の出力端子に接続されたゲートと接地電圧ＧＮＤが与
えられるソースとを持つＮチャネルＭＯＳトランジスタ
Ｑ６が含まれる。

【００２８】電圧印加解除手段５には、クロックＣＬＫ
´を時間ｄｔ１だけ遅延させる遅延素子Ｄｅ１、遅延素
子Ｄｅ１によって遅延したクロックＣＬＫ´をさらに時
間ｄｔ２だけ遅延させる遅延素子Ｄｅ２、遅延素子Ｄｅ
２の出力を反転させるインバータＩｎ４、インバータＩ
ｎ４の出力と遅延素子Ｄｅ１の出力との論理和の否定を
出力するＮＯＲゲートＮｏｒ１、ＮＯＲゲートＮｏｒ１
の出力を反転するインバータＩｎ５、トランジスタＱ５
のドレインに接続されたソースとノード２に接続された
ドレインとインバータＩｎ５の出力信号バーＭを受ける
ゲートとを持つＰチャネルＭＯＳトランジスタＱ７、お
よびトランジスタＱ６のドレインに接続されたソースと
ノード２に接続されたドレインとＮＯＲゲートＮｏｒ１
の出力信号Ｍを受けるゲートとを持つＮチャネルＭＯＳ
トランジスタＱ８が含まれる。判定手段７には、バッフ
ァＢｕ１の出力とトランスファゲートＴｒ１によって伝
達された信号との排他的論理和を出力するＸＯＲゲート
Ｅｘ１が含まれる。

【００２９】以上のように、電源電圧Ｖｄｄを与えるノ
ードとノード２の間に直列に接続されたトランジスタＱ
５，Ｑ７および接地電圧ＧＮＤを与えるノードとノード
２との間に直列に接続されたトランジスタＱ６，Ｑ７に
よって、電圧の印加および電圧印加の解除を行うため、
High-Z検出回路の構成が簡単で、高速な動作が可能であ
る。

【００３０】次に、図４および図５のタイミングチャー
トを用いて、図３に示したHigh-Z検出回路の動作を説明
する。ここで、信号ＲはＸＯＲゲートＥｘ１の出力信号
であり、信号ＱはトランスファゲートＴｒ１が伝達する
信号であり、信号Ｐはノード２に伝達された信号であ
る。

【００３１】期間ｔ０は、論理回路１によってノード２
が駆動された後、ノード２の信号が安定している期間で
最初におとずれる期間である。期間ｔ０において、ノー
ド２がHigh-Zであっても、ノード２は、リーク電流によ
って‘Ｈ’もしくは‘Ｌ’のいずれかの値を持つ。この
時、信号Ｎが‘Ｈ’であるため、トランスファゲートＴ
ｒ１の出力端子は、ノード２の論理値に応じて電源電圧
Ｖｄｄあるいは接地電圧ＧＮＤになるようにバッファＢ
ｕ１から電荷の供給を受ける。期間ｔ０の間、信号Ｍが
‘Ｌ’であるため、トランジスタＱ７，Ｑ８はオフ状態
にある。期間ｔ０に続く期間ｔ１〜期間ｔ３もノード２
の信号が安定している期間である。期間ｔ１において、
信号Ｎが‘Ｈ’から‘Ｌ’に変化すると、トランスファ
ゲートＴｒ１が非導通状態となり、期間ｔ０の時におけ
る信号Ｑの値が保持される。つまり、期間ｔ１，ｔ２に
おける信号Ｑは、第１の検出手段がノード２の論理値と
して検出した結果ということになる。なお、トランスフ
ァゲートＴｒ１の出力端子には寄生容量があるため、そ
の電圧は保持される。電圧印加手段４を構成しているト
ランジスタＱ５，Ｑ６は、信号Ｑに応じて、いずれか一
方がオン状態となる。すなわち、図４に示すように、期
間ｔ０において、信号Ｐが‘Ｌ’であれば、トランジス
タＱ５がオン状態となり、図５に示すように、信号Ｐが
‘Ｈ’であれば、トランジスタＱ６がオン状態となる。

【００３２】遅延素子Ｄｅ１によって、信号Ｎが‘Ｈ’
から‘Ｌ’に変化するタイミングから時間ｄｔ１だけ遅
延して、信号Ｍは‘Ｌ’から‘Ｈ’に変化する。そのた
め、トランジスタＱ７，Ｑ８がオン状態となる。換言す
れば、この時、電圧印加解除手段４が電圧印加手段５に
ノード２への電圧の印加を許可していることになる。信
号Ｍが‘Ｈ’に変化してから時間ｄｔ２だけ遅れて、つ
まり、期間ｔ１の終了（期間ｔ２の始まり）において、
信号Ｍは‘Ｈ’から‘Ｌ’に変化する。信号Ｍのこの変
化によって、トランジスタＱ７，Ｑ８がオフする。つま
り、電圧印加解除手段４が、電圧印加手段５の電圧の印
加を解除する。

【００３３】電圧の印加が解除されると、論理回路１に
よって再びノード２が駆動されるため、論理回路１によ
りノード２がHigh-Zになっていなければ、期間ｔ０にお
けるノード２の論理値に戻る。

【００３４】期間ｔ２の始まりから論理回路１がノード
２を駆動するのに必要な時間が経過した後、バッファＢ
ｕ１が出力するのは、第２の検出手段としての検出結果
である。この時にＸＯＲゲートＥｘ１が出力する、バッ
ファＢｕ１の出力と信号Ｑの排他的論理和が、判定手段
７におけるHigh-Zの判定結果になる。すなわち、この時
の信号Ｒの値が‘Ｈ’であれば、論理回路１はノード２
をHigh-Zにするような状態となっていることが分かる。
信号Ｒの値が‘Ｌ’であれば、信号Ｑの値がそのまま論
理回路１の出力と判断される。期間ｔ３では、信号Ｎが
‘Ｌ’に変化して、トランスファゲートＴｒ１が導通状
態となる。期間ｔ０〜ｔ２において信号Ｑが変化してい
ないことからも分かるように、以上のようなHigh-Z検出
回路を設けることにより、ディジタル回路中において、
論理回路１の後段の回路にHigh-Z検出のためのノード２
に対する電圧印加の影響を与えることなく、論理回路１
が出力するHigh-Zを検出できる。

【００３５】なお、上記実施の形態の説明では、論理回
路１の駆動能力よりHigh-Z検出回路の駆動能力が大き
く、電圧印加手段４によってノード２の論理値が変化す
る場合について説明したが、論理回路１の駆動能力が大
きい場合でも判定を行うことが可能であり、判定結果に
影響を与えることはない。

【００３６】図６は、図１のHigh-Z検出回路の具体的構
成の他の態様を示すブロック図である。図６において、
１５はノード２の状態を検査判定するための検査判定ブ
ロック、Ｑ９は電源電圧Ｖｄｄを受けるソースとノード
２に接続されたドレインと検査判定ブロック１５からの
制御信号ＳＣ１を受けるゲートを持ち制御信号ＳＣ１に
応答してオンオフ制御されるＰチャネルＭＯＳトランジ
スタ、Ｑ１０は接地電圧ＧＮＤを受けるソースとノード
２に接続されたドレインと検査判定ブロック１５からの
制御信号ＳＣ２を受けるゲートを持ち制御信号ＳＣ２に
応答してオンオフ制御されるＮチャネルＭＯＳトランジ
スタである。

【００３７】検査判定ブロック１５は、図３に示したHi
gh-Z検出回路の構成とほぼ同じ構成を有する。すなわ
ち、図３のHigh-Z検出回路からトランジスタＱ５〜Ｑ８
を除き、信号Ｑと信号バーＭの論理積を制御信号ＳＣ１
とし、信号Ｑと信号Ｍの論理積をを制御信号ＳＣ２とす
ることにより、検査判定ブロック１５が構成できる。図
１６の検査判定ブロック１５は、２入力ＡＮＤゲート１
６，１７を２つ追加して実現している。以上のように、
電源電圧Ｖｄｄを与えるノードとノード２の間に設けら
れたトランジスタＱ９および接地電圧ＧＮＤを与えるノ
ードとノード２との間に設けられたトランジスタＱ１０
によって、電圧の印加および電圧印加の解除を行うた
め、High-Z検出回路の構成が簡単で、高速な動作が可能
である。

【００３８】評価用ＣＭＯＳトランジスタＱ９，Ｑ１０
を図のように接続し、以下に示す手順を踏むことによ
り、ノード２が‘Ｈ’／‘Ｌ’／High-Zのうちどの状態
であるかを検出することが可能となる。図７および図８
を用いて検査判定の手順について説明する。

【００３９】（１）期間ｔ１０において、検査判定ブロ
ック１５は、ノード２における信号Ｐの論理値を検出す
る。この検出については図３のHigh-Z検出回路と同じで
あるため説明を省略する。 （２）期間ｔ１１において、検査判定ブロック１５は、
トランジスタＱ９，１０を制御して、期間ｔ１０におけ
る信号Ｐとは逆の論理値になるような電圧をノード２へ
印加する。すなわち、検査判定ブロック１５は、期間ｔ
１１において期間ｔ１０における信号Ｐの値が‘Ｌ’な
ら、図７に示すように、制御信号ＳＣ１を‘Ｌ’にし
て、トランジスタＱ９をオンさせる。検査判定ブロック
１５は、期間ｔ１１において期間ｔ１０における信号Ｐ
の値が‘Ｈ’なら、図８に示すように、制御信号ＳＣ２
を‘Ｈ’にして、トランジスタＱ１０をオンさせる。

【００４０】（３）期間ｔ１２において、検査判定ブロ
ック１５は、トランジスタＱ９，Ｑ１０に対して期間ｔ
１１に行った電圧の印加を解除するよう指示する。すな
わち、検査判定ブロック１５は、期間ｔ１２において、
制御信号ＳＣ１を‘Ｈ’にしてトランジスタＱ９をオフ
させるとともに、制御信号ＳＣ２を‘Ｌ’にしてトラン
ジスタＱ１０をオフさせる。 （４）期間ｔ１３における信号Ｐの論理値と期間ｔ１０
における信号Ｐの論理値が異なっていれば、論理回路１
の出力をHigh-Zと断定できる。逆に、期間ｔ１３におけ
る信号Ｐの論理値と期間ｔ１０における信号Ｐの論理値
が同じであれば、論理回路１の出力信号は信号Ｐに等し
いことが断定できる。なお、上記実施の形態１の説明で
は、期間ｔ０とｔ２の信号Ｐの論理値の比較、あるいは
期間ｔ１０とｔ１３の信号Ｐの論理値の比較を行った
が、High-Z検出回路の駆動能力が論理回路１の駆動能力
より小さいのであれば、期間ｔ０とｔ１、期間ｔ１０と
ｔ１１とを比較してHigh-Z検出回路が駆動することによ
って論理値が変化したか否かを検出してHigh-Zを判定す
ることができる。なお、図６に示したHigh-Z検出回路
は、電圧印加解除手段５からの信号Ｍによって電圧の印
加を解除することができるよう構成されたものである。

【００４１】実施の形態２．実施の形態１によるHigh-Z
検出回路は、図４および図５の期間ｔ１あるいは図７お
よび図８の期間ｔ１１付近において貫通電流が流れるた
め、High-Z検出のための消費電力が大きくなる。また、
配線容量および論理回路１の出力ゲートの容量が大きい
場合、判定を行うために電圧を印加する際に充放電のた
めの電流が流れ消費電力が大きくなる。また、論理回路
１の駆動能力と評価用トランジスタＱ５〜Ｑ１０の駆動
能力との関係を調整することが必要になる場合がある。
実施の形態２によるHigh-Z検出回路は、この問題を解決
するための構成を有している。この発明の実施の形態２
によるHigh-Z検出回路について図９ないし図１７を用い
て説明する。図９はこの発明の実施の形態２によるHigh
-Z検出回路の構成を示す概念図である。このHigh-Z検出
回路は、ディジタル回路中に設けられている。図９にお
いて、２１は電圧印加手段４が電圧を印加している期間
にはノード２と論理回路１の出力２Ａとを遮断するため
の開閉手段であり、その他図１と同一符号のものは図１
の同一符号部分に相当する部分である。

【００４２】開閉手段２１は、電圧印加のタイミングと
電圧印加解除のタイミングで動作することが必要となる
ため、図９に示したHigh-Z検出回路では電圧印加手段４
から電圧印加のタイミングを、電圧印加解除手段５から
電圧印加を解除するタイミングを直接通知されるように
構成されている。しかし、開閉手段２１は、間接的にこ
れらのタイミングを知得するように構成されていてもよ
く、図９の構成に限定されるものではない。

【００４３】図１０は、図９のHigh-Z検出回路の具体的
構成の一態様を示す回路図である。図１０のHigh-Z検出
回路が、図３のHigh-Z検出回路と異なる点は、開閉手段
２１が付加されている点だけである。開閉手段２１は、
論理回路１の出力端子２Ａに接続された入力端子とノー
ド２に接続された出力端子を持ち、信号Ｍおよびその反
転信号バーＭによって制御されるトランスファゲートＴ
ｒ２で構成されている。

【００４４】図１１および図１２は、図１０に示したHi
gh-Z検出回路の動作を示すタイミングチャートである。
図１１および図１２と図４および図５を比較して分かる
ように、期間ｔ０〜ｔ３に対応する期間ｔ２０〜ｔ２３
における信号Ｍ，Ｎ，Ｐ，Ｑ，Ｒの相対的な変化はそれ
ぞれ同じである。図１０のHigh-Z検出回路の動作におい
て、図３のHigh-Z検出回路の動作と異なる点は、期間ｔ
２１の信号Ｍが‘Ｈ’になっている間、図１０のHigh-Z
検出回路のトランスファゲートＴｒ２が非導通状態とな
っている点だけである。信号Ｍが‘Ｈ’の時は、トラン
ジスタＱ７，Ｑ８がオン状態となっている期間であり、
この時に、論理回路１の出力２Ａとノード２を切り放す
ことによって、消費電力を低く抑えることができる。そ
して、開閉手段２１をHigh-Z検出回路側に配置している
ため、論理回路１の構成の如何にかかわらず低消費電力
でHigh-Zの検出を可能する。

【００４５】図１３は、図９のHigh-Z検出回路の具体的
構成の他の態様を示すブロック図である。図１３におい
て、２１は論理回路１の出力２Ａとノード２の間の導通
／非導通を制御するための開閉手段、２５はノード２の
状態を検査判定するための検査判定ブロック、Ｑ９は電
源電圧Ｖｄｄを受けるソースとノード２に接続されたド
レインと検査判定ブロック２５からの制御信号ＳＣ３を
受けるゲートを持ち制御信号ＳＣ３に応答してオンオフ
制御されるＰチャネルＭＯＳトランジスタ、Ｑ１０は接
地電圧ＧＮＤを受けるソースとノード２に接続されたド
レインと検査判定ブロック２５からの制御信号ＳＣ４を
受けるゲートを持ち制御信号ＳＣ４に応答してオンオフ
制御されるＮチャネルＭＯＳトランジスタである。図１
３の開閉手段２１は、例えば、図１０のようなトランス
ファゲートＴｒ２で構成される。

【００４６】検査判定ブロック２５は、検査判定ブロッ
ク１５とほぼ同じ構成を有している。検査判定ブロック
２５の構成が検査判定ブロック１５と異なる点は、制御
信号ＳＣ３，ＳＣ４を生成する部分を有する点である。
図１４は、検査判定ブロック２５において、制御信号Ｓ
Ｃ３，ＳＣ４を生成する部分の構成を示す回路図であ
る。図１４において、ｌａ１は信号バーＭの後縁で信号
Ｐあるいは信号Ｑの論理値をラッチするＤラッチ、Ｉｎ
７はＤラッチｌａ１の出力を反転するインバータ、Ｄｅ
３は信号バーＭを時間ｄｔ３だけ遅延させる遅延素子、
Ｄｅ４は遅延素子Ｄｅ３の出力をさらに時間ｄｔ４だけ
遅延させる遅延素子、Ｉｎ６は遅延素子ｄｅ４の出力を
反転するインバータ、Ｎｏｒ２はＤラッチｌａ１のＱ出
力の否定とインバータＩｎ６の出力と遅延素子Ｄｅ３の
出力の論理和をとってその結果の否定を信号ＳＣ４とし
て出力する３入力ＮＯＲゲート、Ｏｒ１はＤラッチｌａ
１のＱ出力とインバータＩｎ７の出力と遅延素子Ｄｅ３
の出力の論理積をとってその結果を信号ＳＣ３として出
力する３入力ＯＲゲートである。

【００４７】図１５は、信号バーＭと図１４の回路によ
って生成される制御信号ＳＣ３，ＳＣ４の関係を示すタ
イミングチャートである。制御信号ＳＣ３は、信号バー
Ｍの後縁においてＤラッチのＤ入力に与えられる信号が
‘Ｌ’の時に、信号バーＭの後縁から時間ｄｔ３だけ遅
延して立ち下がり、その立ち下がりからから時間ｄｔ４
だけ遅延して立ち上がる。また、制御信号ＳＣ４は、信
号バーＭの後縁においてＤラッチのＤ入力に与えられる
信号が‘Ｈ’の時に、信号バーＭの後縁から時間ｄｔ３
だけ遅延して立ち上がり、その立ち上がりからから時間
ｄｔ４だけ遅延して立ち下がる。

【００４８】図１６および図１７を用いて図１３のHigh
-Z検出回路における検査判定の手順について説明する。 （１）期間ｔ３０において、検査判定ブロック２５は、
ノード２における信号Ｐの論理値を検出する。この検出
については図３のHigh-Z検出回路と同じであるため説明
を省略する。 （２）期間ｔ３１において、検査判定ブロック２５は、
トランジスタＱ９，１０を制御して、期間ｔ３０におけ
る信号Ｐとは逆の論理値になるような電圧をノード２へ
印加する。すなわち、検査判定ブロック２５は、期間ｔ
３１において期間ｔ３０における信号Ｐの論理値が
‘Ｌ’なら、図１６に示すように、制御信号ＳＣ３を
‘Ｌ’にして、トランジスタＱ９をオンさせる。検査判
定ブロック２５は、期間ｔ３１において期間ｔ３０にお
ける信号Ｐの論理値が‘Ｈ’なら、図１７に示すよう
に、制御信号ＳＣ４を‘Ｈ’にして、トランジスタＱ１
０をオンさせる。

【００４９】（３）期間ｔ３２において、検査判定ブロ
ック２５は、期間ｔ３１に行った電圧の印加をトランジ
スタＱ９，Ｑ１０に対して解除させる。すなわち、検査
判定ブロック２５は、期間ｔ３２において、信号バーＭ
を‘Ｈ’にしてトランジスタＱ９，Ｑ１０をオフさせ
る。 （４）期間ｔ３３における信号Ｐの論理値と期間ｔ３０
における信号Ｐの論理値が異なっていれば、論理回路１
の出力をHigh-Zと断定できる。逆に、期間ｔ３３におけ
る信号Ｐの論理値と期間ｔ３０における信号Ｐの論理値
が同じであれば、論理回路１の出力信号は信号Ｐに等し
いことが断定できる。なお、制御信号ＳＣ３が‘Ｌ’に
なっている期間および制御信号ＳＣ４が‘Ｈ’になって
いる期間は、ともに、信号バーＭが‘Ｌ’になっている
期間の中に収まるように設定されている。すなわち、ノ
ード２にHigh-Z検出回路から電圧が印加される期間に
は、必ずノード２と論理回路１の出力端子２Ａが切断さ
れいているような設定となっている。

【００５０】実施の形態３．実施の形態２のHigh-Z検出
回路は、開閉手段を備えていたが、論理回路が論理回路
の外部から与えられる制御信号によって出力をHigh-Zに
することができる場合には、開閉手段を省いてもHigh-Z
の検出のための消費電力を削減できる。そのような機能
を有する実施の形態３によるHigh-Z検出回路につてい図
１８ないし図２１を用いて説明する。

【００５１】図１８は実施の形態３によるHigh-Z検出回
路の構成を示すブロック図である。図１８において、１
Ａは外部から与えられる制御信号ＳＣ７によってノード
２をHigh-Zにすることが可能な論理回路、２６はノード
２の状態を検査判定するための検査判定ブロック、Ｑ９
は電源電圧Ｖｄｄを受けるソースとノード２に接続され
たドレインと検査判定ブロック２６からの制御信号ＳＣ
５を受けるゲートを持ち制御信号ＳＣ５に応答しオンオ
フ制御されるＰチャネルＭＯＳトランジスタ、Ｑ１０は
接地電圧ＧＮＤを受けるソースとノード２に接続された
ドレインと検査判定ブロック２６からの制御信号ＳＣ６
を受けるゲートを持ち制御信号ＳＣ６に応答してオンオ
フ制御されるＮチャネルＭＯＳトランジスタである。

【００５２】検査判定ブロック２６の構成は、検査判定
ブロック２５と同様の回路構成を有している。検査判定
ブロック２５，２６の違いは、検査判定ブロック２５が
信号バーＭを図１４の遅延素子Ｄｅ３およびＤラッチｌ
ａ１に与えているのに対して、検査判定ブロック２６が
図１４の遅延素子Ｄｅ３およびＤラッチｌａ１に対して
制御信号ＳＣ７を与える点にある。図１４の遅延素子Ｄ
ｅ３およびＤラッチｌａ１に制御信号ＳＣ７を与えるこ
とによって、ＮＯＲゲートＮｏｒ２から制御信号ＳＣ６
が、ＯＲゲートＯｒ１から制御信号ＳＣ５が得られる。

【００５３】図１９は、図１８の論理回路１Ａの出力段
に設けられてノード２を駆動するためのトライステート
バッファ２７の構成を示す回路図である。図１９におい
て、Ａｎ４はインバータＩｎ２の入力端子およびトラン
ジスタＱ４のゲートに制御信号ＳＣ７と制御信号ＴＲＩ
の論理積を出力するＡＮＤゲートであり、その他図２と
同一符号のものは図２の同一符号部分に相当する部分で
ある。図１９のトライステートバッファ２７は、制御信
号ＳＣ７が‘Ｌ’であれば、出力ＯＵＴをHigh-Zにす
る。

【００５４】図１６および図１７と図２０および図２１
を比較して分かるように、制御信号ＳＣ３がＳＣ５に、
制御信号ＳＣ４がＳＣ６に、信号バーＭが制御信号ＳＣ
７に置き換わっているだけで、その動作はほぼ同じであ
る。すなわち、図１３のHigh-Z検出回路が、期間ｔ３１
における信号バーＭが‘Ｌ’の間、開閉手段２１により
論理回路１の出力２Ａとノード２の接続を切断してノー
ド２の論理値を強制的に変更するのに対し、図１８のHi
gh-Z検出回路は、期間ｔ４１における制御信号ＳＣ７が
‘Ｌ’の間、論理回路１ＡがHigh-Zを出力してノード２
の論理値の強制的な変更を容易にする。これにより、検
出時においてトライステートバッファへの電流の流出、
トライステートバッファ側からの電流の流入を防止して
消費電力を削減する。

【００５５】実施の形態４．次に、この発明の実施の形
態４について図２２を用いて説明する。上記各実施の形
態では、High-Z検出回路がディジタル回路中に設けられ
て論理回路の出力を検出する場合について説明したが、
High-Z回路は、‘Ｈ’と‘Ｌ’とHigh-Zの３つの状態の
検出だけでなく、High-Zであるか否かの検出のみにも用
いることができる。図２２に示すように、High-Z検出回
路３５は、内部に所定の回路３３を有し、所定の回路３
３へ入力端子３２に接続される外付け回路３１から入力
バッファ３４を介して所定の回路３３に信号を伝達する
装置３０のインタフェースに設けることもできる。イン
タフェース回路ＩＦ１は、入力端子３２と入力バッファ
３４とHigh-Z検出回路３５を含んでいる。なお、High-Z
検出回路３５には、外付け回路３１と独立して動作する
ものであれば、実施の形態１，２に示したHigh-Z検出回
路以外の他の構成のHigh-Z検出回路を用いることもでき
る。例えばＣＭＯＳ入力の場合は、しきい値自体が回路
のトランジスタサイズで決まるＣＭＯＳインバータなど
を入力バッファ３４に用いる。入力バッファ３４は、Ｃ
ＭＯＳインバータＩｎ８，Ｉｎ９で構成され、入力端子
３２に何も接続されないときにはHigh-Zになる。High-Z
検出回路３５は、High-Z検出用の端子を入力端子３２と
入力バッファ３４の間に接続し、入力端子３２がHigh-Z
になったいるか否かを検出する。低い出力インピーダン
スを持つ外付け回路３１が接続されない場合、あるいは
動作しないときにはHigh-Zになるような外付け回路３１
が接続されこのような外付け回路３１が未使用の場合等
には、High-Z検出回路３５がHigh-Zを検出して、入力端
子３２に外付け回路３１が接続されていないあるいは外
付け回路３１が未使用である等を判別することができ
る。なお、ＣＭＯＳインバータを用いた入力バッファに
限らず、未使用時にHigh-Zになる仕様の入力インタフェ
ースには適用できる。

【００５６】そして、入力端子や入力ボートが複数ある
場合に、外付け回路３１が接続されていない入力端子や
入力ポートを知ることは、装置の取り扱いや保守などを
容易にする。例えば、新しい外付け回路３１が挿入され
ると、装置は、これを検知して自動的にその新しい外付
け回路３１に接続されているポートや入力端子にアドレ
スを割り振ることができる。なお、High-Z検出回路３５
に、図３あるいは図１０のHigh-Z検出回路を用いて、入
力バッファ３４に信号Ｑを与えることによって、検出時
のコネクタ３２の電圧変化の影響を入力バッファ３４に
及ぼさずに、High-Zの検出ができる。また、High-Z検出
回路３５に、図６あるいは図１３のHigh-Z検出回路を用
いる時に、High-Z検出回路がコネクタ３２を駆動する能
力を外付け回路３１のそれより小さくすることで、検出
時のコネクタ３２の電圧変化を抑えつつHigh-Zの検出が
できる。

【００５７】実施の形態５．次に、この発明の実施の形
態５によるインタフェース回路について図２３ないし図
２５を用いて説明する。図２３は、この発明の実施の形
態５によるインタフェース回路の構成を説明するための
ブロック図である。図２３において、３６はHigh-Z検出
回路３５の検出結果ＦＥを受けて外付け回路３１が接続
されているか否かを判定するとともに未使用の通知を所
定の回路３３に対して行う判定回路、３７はリセット信
号Ｓｒを受ける端子、３８はリセット信号Ｓｒのバッフ
ァを行う入力バッファ、３９は入力バッファ３８の出力
とマイクロプロセッサインタフェースからの信号μＰＩ
／Ｆとの論理和を判定回路３６に対して出力するＯＲゲ
ートであり、その他図２２と同一符号のものは図２２の
同一符号部分に相当する部分である。入力端子３２と入
力バッファ３４，３８とHigh-Z検出回路３５と判定回路
３６とＮＯＲゲート３９が、インタフェース回路ＩＦ２
を構成する。

【００５８】判定回路３６は、リセット入力Ｒを持ち、
装置３０Ａの外部から与えられるリセット信号Ｓｒや内
部から与えられる信号μＰＩ／Ｆによって初期化が可能
な構成となっている。外付け回路３１を後から接続する
場合にも、入力インタフェース回路ＩＦ２は、接続後に
初期化をおこうことにより、初期化時点における入力端
子３２に接続される回路の有無の判定を行うことができ
る。例えば装置３０Ａに付属するスイッチあるいはマイ
クロプロセッサを制御するソフトウェアを用いて判定回
路３６をリセットすることにより、所定の回路３３に対
し、明示的にシステム変更を認識させることが可能にな
る。

【００５９】図２４は、図２３に示した判定回路３５の
構成の一例を示す論理図である。図２４において、Ａｎ
５は検出有効化信号ＦＶとクロックＣＬＫの論理積を出
力するＡＮＤゲート、ｌａ２はＡＮＤゲートＡｎ５の出
力の立ち上がりにおいて端子４０から受けるHigh-Z検出
回路３５の検出結果ＦＥを保持するＤラッチ、Ｂｕ２は
Ｄラッチｌａ２のＱ出力をバッファして端子４４から未
使用通知信号ＮＵとして出力するためのバッファ、Ｉｎ
１２は検出有効化信号ＦＶの反転信号Ｗを端子４３から
出力するためのインバータである。

【００６０】図２３のHigh-Z検出回路３５の判定結果Ｆ
Ｅが、端子４０に与えられる。図２３のＮＯＲゲート３
９は、端子４１に接続される。図２３の所定の回路３３
から出力されるクロックＣＬＫが端子４２に与えられ
る。図２３のHigh-Z検出回路３５は、端子４３に接続さ
れる。端子４４に、図２３の所定の回路３３が接続され
る。信号Ｗは、例えは、図３のHigh-Z検出回路であれ
ば、クロックＣＬＫ´や信号Ｎの代わりに用いられる。

【００６１】検出有効化信号ＦＶは、例えば、システム
の立ち上げ時に、リセット解除直後に‘Ｈ’にするなど
に設定する。また、その後、システム構成を変更したと
きに、装置内部のマイクロプロセッサインタフェースな
どを通じて明示的に指示された場合に特定の期間だけ
‘Ｈ’になるように構成される。図２５に示すように、
検出有効化信号ＦＶが‘Ｈ’になっている間に、High-Z
検出回路３５の検出結果ＦＥが‘Ｈ’になると、クロッ
クＣＬＫの立ち上がりでそのデータがＤラッチｌａ２に
取り込まれ、判定回路３６の未使用通知信号ＮＵが
‘Ｈ’になる。この未使用通知信号ＮＵが‘Ｈ’になる
ことによって、所定の回路３３は、外付け回路３１が接
続されていないことを認識することができる。所定の回
路３３が、外付け回路３１が接続されていないときにそ
の外付け回路３１に対する処理を停止することにより装
置３０Ａでの消費電力が削減される。

【００６２】実施の形態６．次に、この発明の実施の形
態６によるインタフェース回路について図２６を用いて
説明する。図２６は、この発明の実施の形態６によるイ
ンタフェース回路の構成を説明するためのブロック図で
ある。図２６において、３６ＡはHigh-Z検出回路３５の
検出結果ＦＥを受けて外付け回路３１が接続されている
か否かを連続的に判定するとともに未使用の通知を所定
の回路３３に対して行う判定回路であり、その他図２３
と同一符号のものは図２３の同一符号部分に相当する部
分である。インタフェース回路ＩＦ３は、入力端子３２
と入力バッファ３４とHigh-Z検出回路３５と判定回路３
６Ａを含んでいる。

【００６３】判定回路３６Ａは、入力端子３２に外付け
回路３１が接続されるか否かを常時監視してリアルタイ
ムに判定するために、例えば、図２４のＤラッチのデー
タ取り込みタイミングを与えるＡＮＤゲートＡｎ５の出
力、およびHigh-Z検出回路３５に与える信号Ｗに代え
て、クロックＣＬＫを逓倍した信号を用いる。

【００６４】High-Z検出回路３５および判定回路３６Ａ
はHigh-Z検出を連続して行い、外付け回路３１から駆動
されたことを検出する。しかも、所定の回路３３の動作
を規定しているソフトウェアの工程と比較すると、誤差
のうちほどの無視できる時間内に検出でき、リアルタイ
ム検出が可能になる。

【００６５】実施の形態７．次に、この発明の実施の形
態７によるインタフェース回路について図２７ないし図
３０を用いて説明する。図２７は、この発明の実施の形
態７によるインタフェース回路の構成を説明するための
ブロック図である。図２７において、５０はインタフェ
ース回路ＩＦ４が設けられている装置、５１はインタフ
ェース回路ＩＦ４に接続された外付け回路、５２はイン
タフェース回路ＩＦ４に設けられ外付け回路５１が接続
される入力端子、５３は装置５０の内部に設けられイン
タフェース回路ＩＦ４を介して外付け回路５１とデータ
の授受を行う所定の回路である。外付け回路５１は、例
えば、ＴＴＬレベルの信号を出力する。インタフェース
回路ＩＦ４は、外付け回路５１が接続される入力端子５
２、入力端子５２に接続された非反転入力端子と反転入
力端子間の電位差を増幅する差動増幅回路５４、入力端
子５２の電圧を検出する中間電圧検出回路５５、中間電
圧検出回路５５の検出結果に応じて入力端子５２の使用
状態を判定する判定回路５６、および差動増幅回路５７
の反転入力端子に接続され終端電圧Ｖｔｔを受ける電圧
端子５７を含んでいる。

【００６６】外付け回路５１が入力端子５２に接続され
ていないときには、入力端子５２は、‘Ｈ’でも‘Ｌ’
でもない、その中間の中間電圧Ｖｔｔになる。中間電圧
検出回路５５は、中間電圧Ｖｔｔを検出して、入力バッ
ファとして機能している差動増幅回路５４を停止させる
ことで、低消費電力化を実現する。

【００６７】その際同時に、判定回路５６は、入力端子
５２が未使用であることを所定の回路５３に通知する。
未使用通知信号ＮＵが、例えばマイクロプロセッサイン
タフェースに接続するレジスタをセットする様に構成
し、システム全体を監理しているマイクロプロセッサ
は、このレジスタを参照することで、そのポートが使用
されているかあるいは未接続かを判定できる。そして、
このマイクロプロセッサは、未使用のポートに対する処
理をスキップすることで処理を高速化でき、また、未使
用の入力端子やポートからデータを取り込んでエラーを
発生するになることを妨げるなどのメリットがある。

【００６８】図２８は、中間電圧検出回路５５の構成の
一例を示す回路図である。図２８において、６０は図２
７の入力端子５２に接続される端子、６１は中間電圧の
上限電圧ＶＲ１と下限電圧ＶＲ２を発生する参照電圧発
生部、６２は端子６０に接続された反転入力端子と参照
電圧発生部６１から電圧ＶＲ１を受ける非反転入力端子
とそれら端子間の電位差を増幅して出力するための出力
端子を有する差動増幅回路、６３は端子６０に接続され
た非反転入力端子と参照電圧発生部６１から電圧ＶＲ２
を受ける反転入力端子とそれら入力端子間の電位差を増
幅して出力するための出力端子を有する差動増幅回路、
６４は差動増幅回路６２，６３の出力の否定論理和を端
子６５に対して出力するＮＯＲゲート、６５は図２７の
判定回路５６に接続される端子である。図２８の中間電
圧検出回路５５の端子６５の電圧は、端子６０の電圧が
電源電圧Ｖｄｄと電圧ＶＲ１の間あるいは接地電圧ＧＮ
Ｄと電圧ＶＲ２の間にあるときは、‘Ｌ’である。一
方、端子６５の電圧は、端子６０の電圧が電圧ＶＲ１と
電圧ＶＲ２の間の中間電圧になっているときは、‘Ｈ’
である。

【００６９】図２９は、図２７の判定回路５６の構成の
一例を示す論理図である。図２９において、Ａｎ６は検
出有効化信号ＦＶとクロックＣＬＫの論理積を出力する
ＡＮＤゲート、ｌａ３はＡＮＤゲートＡｎ６の出力の立
ち上がりにおいて端子７０から受ける中間電圧検出回路
５５の検出結果ＦＥを保持するＤラッチ、Ｂｕ３はＤラ
ッチｌａ３のＱ出力をバッファして端子７４から未使用
通知信号ＮＵとして出力するためのバッファ、Ｂｕ４は
Ｄラッチｌａ３のＱ出力をバッファして端子７５からパ
ワーダウン信号ＰＤとして出力するためのバッファであ
る。

【００７０】判定回路５６は中間電圧を検出すると、差
動増幅回路５４を停止させ、かつ、未使用通知信号ＮＵ
を発生する。検出を実施するタイミングは検出有効化信
号ＦＶで明示的に与えることができる。検出有効化信号
ＦＶは、例えば、装置５０の立ち上げ時のリセット解除
直後に‘Ｈ’になるように設定する。また、その後、外
付け回路５１の着脱により装置５０の構成が変更される
可能性があるときは、装置５０内部のマイクロプロセッ
サインタフェースなどを通じて明示的に指示された場合
に特定の期間だけ‘Ｈ’になるように構成される。この
検出有効化信号ＦＶが‘Ｈ’である期間中に中間電圧の
検出結果ＦＥがＤラッチｌａ３に取り込まれ、これが
‘Ｈ’であると未使用通知信号ＮＵおよびパワーダウン
信号ＰＤを‘Ｈ’にする。

【００７１】未使用通知信号ＮＵは、例えば、装置５０
内部のマイクロプロセッサインタフェース部分の特定の
レジスタをセットするように構成され、装置５０外部か
らマイクロプロセッサインタフェースを通してこのレジ
スタからデータを読み出すことで、該当入力が接続され
ているか否かを、例えば装置５０内部のマイクロプロセ
ッサを用いて判断することが可能になる。なお、図２９
に示したパワーダウン信号ＰＤは、未使用通知信号ＮＵ
で代用されているが、未使用通知信号ＮＵに基づいてマ
イクロプロセッサが同信号の生成を指示するように構成
してもよい。具体的には、ある特定のレジスタがパワー
ダウン信号ＰＤに割り当てられていて、そのレジスタの
出口をパワーダウン信号ＰＤを与える差動増幅回路５４
に接続すればよい。なお、検出有効化信号ＦＶを、クロ
ックを分周するなどして与えれば、定期的に使用状態を
検出可能になる。

【００７２】実施の形態８．次に、この発明の実施の形
態８によるインタフェース回路について図３１および図
３２を用いて説明する。図３１は、この発明の実施の形
態８によるインタフェース回路の構成要素である判定回
路を説明するための回路図である。図３２は、図３１に
示した判定回路の動作を説明するためのタイミングチャ
ートである。図３１の判定回路８０は、図２７の判定回
路５６に代えて用いられる。図３１の判定回路８０は、
所定の周期にわたって中間電圧の判定を行うように構成
されている。例えば、クロックＣＬＫの１００周期分の
期間にわたって中間電圧が検出されつづければ、判定回
路８０は、図２７の入力端子５２に外付け回路５１が接
続されていないと判定して、差動増幅回路５４を停止さ
せるパワーダウン信号ＰＤを‘Ｈ’にする。このように
複数周期にわたって中間電圧が観察されたときに未接続
と判断することによって、一周期あるいは比較的短い期
間だけ誤動作によって検出結果ＦＥが‘Ｈ’になり未接
続と判断される場合を回避することができ、誤って判断
することを防止することができる。

【００７３】図３１において、８１は図２８の中間電圧
検出回路５５の端子６５に接続される端子、８２は図２
７の差動増幅回路５４の出力端子に接続される端子、８
３は図５３の所定の回路５３からクロックＣＬＫを受け
る端子、８４は未使用通知信号ＮＵを出力するための端
子、８５はパワーダウン信号ＰＤを出力するための端
子、ｌａ４は端子８３から受けるクロックＣＬＫの立ち
下がりで取り込み検出有効化信号ＦＶおよびその否定を
Ｑ出力およびバーＱ出力とするＤラッチ、Ｉｎ１３は端
子８２から受けた検出有効化信号ＦＶを反転出力するイ
ンバータ、ｌａ５は端子８３から受けるクロックＣＬＫ
の立ち上がりでインバータＩｎ１３から与えられるＤ入
力を取り込み取り込んだインバータＩｎ３の出力および
その否定をＱ出力およびバーＱ出力とするインバータ、
Ａｎ１０は端子８２から受けた検出有効化信号ＦＶとＤ
ラッチｌａ４のバーＱ出力との論理積を信号ＳＳ１とし
て出力するＡＮＤゲート、Ａｎ１１はインバータＩｎ１
３の出力とＤラッチｌａ５のバーＱ出力との論理積を信
号ＳＳ２として出力するＡＮＤゲート、Ｎａ２は端子８
から受けた検出結果ＦＥとＤラッチｌａ４のＱ出力の論
理積の否定を信号ＳＳ３として出力するＮＡＮＤゲー
ト、ＳＲ１は信号ＳＳ１でセットされＱ出力を‘Ｈ’と
し信号ＳＳ３でリセットされＱ出力を‘Ｌ’とし信号Ｓ
Ｓ１，ＳＳ３が共に‘Ｌ’の時に保持状態となるセット
リセットフリップフロップ回路、ｌａ６は信号ＳＳ２の
立ち上がりでセットリセットフリップフロップ回路ＳＲ
１のＱ出力を取り込むＤラッチ、Ｂｕ５はＤラッチｌａ
６のＱ出力を端子８４から出力するためのバッファ、Ｂ
ｕ６はＤラッチｌａ６のＱ出力を端子８５から出力する
ためのバッファである。

【００７４】図３２を用いて判定回路８０の動作につい
て説明する。 （１）期間ｔ５０において、Ｄラッチｌａ４のＱ出力は
‘Ｌ’であり、Ｄラッチｌａ５のＱ出力は‘Ｈ’であ
る。 （２）検出有効化信号ＦＶが‘Ｈ’になると、次にクロ
ックＣＬＫが立ち下がるまでの期間ｔ５１の間ずっとＡ
ＮＤゲートＡｎ１０の出力が‘Ｈ’になる。この時、セ
ットリセットフリップフロップ回路ＳＲ１は、ＡＮＤゲ
ートＡｎ１０の出力、つまり信号ＳＳ１が‘Ｈ’になっ
ことによってセットされる。 （３）期間ｔ５２およびｔ５３の間で、Ｄラッチｌａ４
のＱ出力が‘Ｈ’になっているので、High-Zの検出結果
ＦＥが‘Ｌ’になれば、セットリセットフリップフロッ
プ回路ＳＲ１がリセットされる。しかし、この間検出結
果ＦＥが常に‘Ｈ’であれば、フリップフロップ回路Ｓ
Ｒ１は、リセットされず、Ｑ出力として‘Ｈ’を保持す
る。

【００７５】（４）期間ｔ５３において、検出有効化信
号ＦＶが立ち下がると、次にクロックＣＬＫが立ち上が
るまで、ＡＮＤゲートＡｎ１１の出力、つまり信号ＳＳ
２は‘Ｈ’を保持する。この信号ＳＳ２が立ち上がるタ
イミングで、Ｄラッチｌａ６がフリップフロップ回路Ｓ
Ｒ１のＱ出力を取り込み、保持する。従って、この時ま
でフリップフロップ回路ＳＲ１がリセットされなけれ
ば、Ｄラッチｌａ６は、未使用通知信号ＮＵおよびパワ
ーダウン信号ＰＤとして‘Ｈ’を出力し、リセットされ
れば‘Ｌ’を出力する。

【００７６】

【発明の効果】以上説明したように、請求項１記載の発
明のハイ・インピーダンス検出回路によれば、電圧印加
手段によって電圧を印加する前と電圧印加を解除した後
の所定のノードの電圧を、第１および第２の検出手段に
よって検出して判定手段でその結果の違いを判定するこ
とで、電圧印加手段によって印加した電圧で与えられる
論理値が所定の論理回路により再駆動され異なる論理値
に変化するか否かを検知することができるように構成さ
れているので、所定のノードがハイ・インピーダンスに
なっているか否かを判別することができるという効果が
ある。

【００７７】請求項２記載の発明のハイ・インピーダン
ス検出回路によれば、第１および第３のスイッチング素
子により所定のノードに第１および第２の電圧のうちの
いずれの電圧を印加するかを決定し、第１および第３の
スイッチング素子にそれぞれ直列に接続された第２およ
び第４のスイッチング素子を電圧を印加する期間だけオ
ンするよう構成されているので、構成が簡単で、かつ高
速に電圧の印加およびその解除を行うことができるハイ
・インピーダンス検出回路を提供することができるとい
う効果がある。

【００７８】請求項３記載の発明のハイ・インピーダン
ス検出回路によれば、第１の電圧および第２の電圧が第
１および第２のスイッチング素子により所定のノードに
供給され、第１および第２のスイッチング素子による所
定のノードへの電圧の印加およびその解除の指示を制御
信号によって与えるよう構成されているので、構成が簡
単で、かつ高速に電圧の印加およびその解除を行うこと
ができるハイ・インピーダンス検出回路を提供すること
ができるという効果がある。

【００７９】請求項４記載の発明のハイ・インピーダン
ス検出回路によれば、第５のスイッチング素子がオフ状
態の時に、第５のスイッチング手段の出力端子に保持さ
れる信号を第１の検出手段の出力とし、バッファ手段の
出力を第２の検出手段の出力とするので、構成が簡単化
されるという効果がある。

【００８０】請求項５記載の発明のハイ・インピーダン
ス検出回路によれば、所定のノードへの電圧印加時に所
定のノードと所定の論理回路の出力とを開閉手段によっ
て電気的に遮断するよう構成されているので、所定の論
理回路への電流の流出あるいは所定の論理回路からの電
流の流入を防止することができ、ハイ・インピーダンス
検出のための消費電力を低減することができるという効
果がある。さらに、所定の論理回路と所定のノードの間
にある容量によるハイ・インピーダンス検出時の消費電
力の増加も防ぐことができる。

【００８１】請求項６記載の発明のハイ・インピーダン
ス検出回路によれば、電圧印加手段は、所定の論理回路
の所定のノードに対する出力がハイ・インピーダンスに
なっているときに、所定のノードに電圧を印加するよう
に構成されているので、所定の論理回路への電流の流出
あるいは所定の論理回路からの電流の流入を防止するこ
とができ、ハイ・インピーダンス検出のための消費電力
を低減することができるという効果がある。

【００８２】請求項７記載の発明のインタフェース回路
によれば、ハイ・インピーダンス検出回路が第１の回路
の接続されるコネクタ手段のハイ・インピーダンスを検
出することにより、コネクタ手段に第１の回路が接続さ
れているか否かを判断することができるという効果があ
る。

【００８３】請求項８記載の発明のインタフェース回路
によれば、判定回路にリセット信号を与えれば、繰り返
し判定が行えるので、所望のタイミングでコネクタ手段
の未使用を判定できるという効果がある。

【００８４】請求項９記載の発明のインタフェース回路
によれば、ハイ・インピーダンス検出回路および判定回
路によりコネクタ手段のハイ・インピーダンスが常に監
視されるよう構成されているので、第１の回路によって
コネクタ手段が駆動されたことを検知することができる
という効果がある。

【００８５】請求項１０記載の発明のインタフェース回
路によれば、コネクタ手段に所定の回路が接続されてお
らず、コネクタ手段が中間電圧になっているときには、
判定回路が差動増幅回路をオフさせることができるよう
に構成されているので、コネクタ手段が使用されていな
いときのインタフェース回路の消費電力を低減すること
ができるという効果がある。

【００８６】請求項１１記載の発明のインタフェース回
路によれば、判定回路において、所定の期間中ずっと中
間電圧検出回路から中間電圧が検出されたことを示す検
出結果が与えられたときに、コネクタ手段が使用されて
いると判定するよう構成されているので、判定の誤りを
減少させることができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるハイ・インピ
ーダンス検出回路の構成を示す概念図である。

【図２】 図１の論理回路の出力段に設けられるトライ
ステートバッファの回路図である。

【図３】 図１のハイ・インピーダンス検出回路の具体
的構成の一態様を示す回路図である。

【図４】 図３のハイ・インピーダンス検出回路の動作
を示すタイミングチャートである。

【図５】 図３のハイ・インピーダンス検出回路の動作
を示すタイミングチャートである。

【図６】 図１のハイ・インピーダンス検出回路の具体
的構成の他の態様を示すブロック図である。

【図７】 図６のハイ・インピーダンス検出回路の動作
を示すタイミングチャートである。

【図８】 図６のハイ・インピーダンス検出回路の動作
を示すタイミングチャートである。

【図９】 この発明の実施の形態２によるハイ・インピ
ーダンス検出回路の構成を示す概念図である。

【図１０】 図９のハイ・インピーダンス検出回路の具
体的構成の一態様を示す回路図である。

【図１１】 図１０のハイ・インピーダンス検出回路の
動作を示すタイミングチャートである。

【図１２】 図１０のハイ・インピーダンス検出回路の
動作を示すタイミングチャートである。

【図１３】 図９のハイ・インピーダンス検出回路の具
体的構成の他の態様を示す回路図である。

【図１４】 制御信号ＳＣ３，ＳＣ４を生成する部分の
構成を示す回路図である。

【図１５】 図１４の回路の動作を説明するためのタイ
ミングチャートである。

【図１６】 図１３のハイ・インピーダンス検出回路の
動作を示すタイミングチャートである。

【図１７】 図１３のハイ・インピーダンス検出回路の
動作を示すタイミングチャートである。

【図１８】 この発明の実施の形態３によるハイ・イン
ピーダンス検出回路の構成を示す概念図である。

【図１９】 図１８の論理回路の出力段に設けられるト
ライステートバッファの回路図である。

【図２０】 図１８のハイ・インピーダンス検出回路の
動作を示すタイミングチャートである。

【図２１】 図１８のハイ・インピーダンス検出回路の
動作を示すタイミングチャートである。

【図２２】 この発明の実施の形態４によるインタフェ
ース回路の構成を説明するためのブロック図である。

【図２３】 この発明の実施の形態５によるインタフェ
ース回路の構成を説明するためのブロック図である。

【図２４】 図２３の判定回路の構成の一例を示す回路
図である。

【図２５】 図２４の判定回路の動作を示すタイミング
チャートである。

【図２６】 この発明の実施の形態６によるインタフェ
ース回路の構成を説明するためのブロック図である。

【図２７】 この発明の実施の形態７によるインタフェ
ース回路の構成を説明するためのブロック図である。

【図２８】 図２７の中間電圧検出回路の構成の一例を
示す回路図である。

【図２９】 図２７の判定回路の構成の一例を示す回路
図である。

【図３０】 図２９の判定回路の動作を示すタイミング
チャートである。

【図３１】 この発明の実施の形態８によるインタフェ
ース回路に用いられる判定回路の構成の一例を示すブロ
ック図である。

【図３２】 図３１の判定回路の動作を示すタイミング
チャートである。

【図３３】 従来のインタフェース回路を説明するため
の回路図である。

【図３４】 図３３の回路の入出力信号の波形図であ
る。

【図３５】 従来のインタフェース回路を説明するため
の斜視図である。

【図３６】 従来のインタフェース回路の一例を示す回
路図である。

【符号の説明】

１ 論理回路、２ ノード、３ 第１の検出手段、４
電圧印加手段、５ 電圧印加解除手段、６ 第２の検出
手段、７ 判定手段、１０ 電圧検出手段、２１ 開閉
手段、３２，５２ コネクタ、３６，５６，８０ 判定
回路、３５ ハイ・インピーダンス検出回路、５５ 中
間電圧検出回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年１１月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】また、各手段３〜７は、他のどの手段の動
作タイミングに基づいて自己の動作タイミングを決定し
てもよく、High-Z検出が可能になるタイミングの決定を
行える構成は図１の構成に限定されるものではない。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】電圧検出手段１０には、ノード２に接続さ
れた入力端子と該入力端子の信号値を増幅して出力する
ための出力端子を有するバッファＢｕ１、バッファＢｕ
１の出力端子に接続されたトランスファゲートＴｒ１、
およびトランスファゲートＴｒ１に信号Ｎの反転信号バ
ーＮを供給するインバータＩｎ３が含まれる。トランス
ファゲートＴｒ１は、信号Ｎが‘Ｈ’の時に導通状態と
なり、その入力端子に与えられるバッファＢｕ１の出力
端子の電圧をトランスファゲートＴｒ１の出力端子側へ
伝達する。バッファＢｕ１は、ノード２の電圧がいずれ
かの論理値になっているため、ノード２の信号Ｐをバッ
ファするとともに電圧を増幅してトランスファゲートＴ
ｒ１の入力端子をほぼ電源電圧Ｖｄｄあるいは接地電圧
ＧＮＤにする。バッファＢｕ１の出力が第２の検出回路
の出力に相当し、トランスファゲートＴｒ１の出力が第
１の検出回路の出力に相当するため、構成が簡単化され
る。電圧印加手段４には、ドレインとトランスファゲー
トＴｒ１の出力端子に接続されたゲートと電源電圧Ｖｄ
ｄが与えられるソースとを持つＰチャネルＭＯＳトラン
ジスタＱ５、およびドレインとトランスファゲートＴｒ
１の出力端子に接続されたゲートと接地電圧ＧＮＤが与
えられるソースとを持つＮチャネルＭＯＳトランジスタ
Ｑ６が含まれる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】以上のように、電源電圧Ｖｄｄを与えるノ
ードとノード２の間に直列に接続されたトランジスタＱ
５，Ｑ７および接地電圧ＧＮＤを与えるノードとノード
２との間に直列に接続されたトランジスタＱ６，Ｑ８に
よって、電圧の印加および電圧印加の解除を行うため、
High-Z検出回路の構成が簡単で、高速な動作が可能であ
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】遅延素子Ｄｅ１によって、信号Ｎが‘Ｈ’
から‘Ｌ’に変化するタイミングから時間ｄｔ１だけ遅
延して、信号Ｍは‘Ｌ’から‘Ｈ’に変化する。そのた
め、トランジスタＱ７，Ｑ８がオン状態となる。換言す
れば、この時、電圧印加解除手段５が電圧印加手段４に
ノード２への電圧の印加を許可していることになる。信
号Ｍが‘Ｈ’に変化してから時間ｄｔ２だけ遅れて、つ
まり、期間ｔ１の終了（期間ｔ２の始まり）において、
信号Ｍは‘Ｈ’から‘Ｌ’に変化する。信号Ｍのこの変
化によって、トランジスタＱ７，Ｑ８がオフする。つま
り、電圧印加解除手段５が、電圧印加手段４の電圧の印
加を解除する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】検査判定ブロック１５は、図３に示したHi
gh-Z検出回路の構成とほぼ同じ構成を有する。すなわ
ち、図３のHigh-Z検出回路からトランジスタＱ５〜Ｑ８
を除き、信号Ｑと信号バーＭの論理積を制御信号ＳＣ１
とし、信号Ｑと信号Ｍの論理積をを制御信号ＳＣ２とす
ることにより、検査判定ブロック１５が構成できる。図
６の検査判定ブロック１５は、２入力ＡＮＤゲート１
６，１７を２つ追加して実現している。以上のように、
電源電圧Ｖｄｄを与えるノードとノード２の間に設けら
れたトランジスタＱ９および接地電圧ＧＮＤを与えるノ
ードとノード２との間に設けられたトランジスタＱ１０
によって、電圧の印加および電圧印加の解除を行うた
め、High-Z検出回路の構成が簡単で、高速な動作が可能
である。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】検査判定ブロック２５は、検査判定ブロッ
ク１５とほぼ同じ構成を有している。検査判定ブロック
２５の構成が検査判定ブロック１５と異なる点は、制御
信号ＳＣ３，ＳＣ４を生成する部分を有する点である。
図１４は、検査判定ブロック２５において、制御信号Ｓ
Ｃ３，ＳＣ４を生成する部分の構成を示す回路図であ
る。図１４において、ｌａ１は信号バーＭの後縁で信号
Ｐあるいは信号Ｑの論理値をラッチするＤラッチ、Ｉｎ
７はＤラッチｌａ１の出力を反転するインバータ、Ｄｅ
３は信号バーＭを時間ｄｔ３だけ遅延させる遅延素子、
Ｄｅ４は遅延素子Ｄｅ３の出力をさらに時間ｄｔ４だけ
遅延させる遅延素子、Ｉｎ６は遅延素子Ｄｅ４の出力を
反転するインバータ、Ｎｏｒ２はＤラッチｌａ１のＱ出
力の否定とインバータＩｎ６の出力と遅延素子Ｄｅ３の
出力の論理和をとってその結果の否定を信号ＳＣ４とし
て出力する３入力ＮＯＲゲート、Ｏｒ１はＤラッチｌａ
１のＱ出力とインバータＩｎ７の出力と遅延素子Ｄｅ３
の出力の論理積をとってその結果を信号ＳＣ３として出
力する３入力ＯＲゲートである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】実施の形態４．次に、この発明の実施の形
態４について図２２を用いて説明する。上記各実施の形
態では、High-Z検出回路がディジタル回路中に設けられ
て論理回路の出力を検出する場合について説明したが、
High-Z回路は、‘Ｈ’と‘Ｌ’とHigh-Zの３つの状態の
検出だけでなく、High-Zであるか否かの検出のみにも用
いることができる。図２２に示すように、High-Z検出回
路３５は、内部に所定の回路３３を有し、所定の回路３
３へ入力端子３２に接続される外付け回路３１から入力
バッファ３４を介して所定の回路３３に信号を伝達する
装置３０のインタフェースに設けることもできる。イン
タフェース回路ＩＦ１は、入力端子３２と入力バッファ
３４とHigh-Z検出回路３５を含んでいる。なお、High-Z
検出回路３５には、外付け回路３１と独立して動作する
ものであれば、実施の形態１，２に示したHigh-Z検出回
路以外の他の構成のHigh-Z検出回路を用いることもでき
る。例えばＣＭＯＳ入力の場合は、しきい値自体が回路
のトランジスタサイズで決まるＣＭＯＳインバータなど
を入力バッファ３４に用いる。入力バッファ３４は、Ｃ
ＭＯＳインバータＩｎ８，Ｉｎ９で構成され、入力端子
３２に何も接続されないときにはHigh-Zになる。High-Z
検出回路３５は、High-Z検出用の端子を入力端子３２と
入力バッファ３４の間に接続し、入力端子３２がHigh-Z
になったいるか否かを検出する。低い出力インピーダン
スを持つ外付け回路３１が接続されない場合、あるいは
動作しないときにはHigh-Zになるような外付け回路３１
が接続されこのような外付け回路３１が未使用の場合等
には、High-Z検出回路３５がHigh-Zを検出して、入力端
子３２に外付け回路３１が接続されていないあるいは外
付け回路３１が未使用である等を判別することができ
る。なお、High-Z検出回路３５は、ＣＭＯＳインバータ
を用いた入力バッファに限らず、未使用時にHigh-Zにな
る仕様の入力インタフェースには適用できる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００５６

【補正方法】変更

【補正内容】

【００５６】そして、入力端子や入力ポートが複数ある
場合に、外付け回路３１が接続されていない入力端子や
入力ポートを知ることは、装置の取り扱いや保守などを
容易にする。例えば、新しい外付け回路３１が挿入され
ると、装置は、これを検知して自動的にその新しい外付
け回路３１に接続されているポートや入力端子にアドレ
スを割り振ることができる。なお、High-Z検出回路３５
に、図３あるいは図１０のHigh-Z検出回路を用いて、入
力バッファ３４に信号Ｑを与えることによって、検出時
のコネクタ３２の電圧変化の影響を入力バッファ３４に
及ぼさずに、High-Zの検出ができる。また、High-Z検出
回路３５に、図６あるいは図１３のHigh-Z検出回路を用
いる時に、High-Z検出回路がコネクタ３２を駆動する能
力を外付け回路３１のそれより小さくすることで、検出
時のコネクタ３２の電圧変化を抑えつつHigh-Zの検出が
できる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００６４

【補正方法】変更

【補正内容】

【００６４】High-Z検出回路３５および判定回路３６Ａ
はHigh-Z検出を連続して行い、入力端子３２が外付け回
路３１から駆動されたことを検出する。しかも、所定の
回路３３の動作を規定しているソフトウェアの工程と比
較すると、誤差のうちほどの無視できる時間内に検出で
き、リアルタイム検出が可能になる。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００６７

【補正方法】変更

【補正内容】

【００６７】その際同時に、判定回路５６は、入力端子
５２が未使用であることを所定の回路５３に通知する。
未使用通知信号ＮＵが、例えばマイクロプロセッサイン
タフェースに接続するレジスタをセットする様に構成
し、システム全体を監理しているマイクロプロセッサ
は、このレジスタを参照することで、そのポートが使用
されているかあるいは未接続かを判定できる。そして、
このマイクロプロセッサは、未使用のポートに対する処
理をスキップすることで処理を高速化でき、また、未使
用の入力端子やポートからデータを取り込んでエラーを
発生することを妨げるなどのメリットがある。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００７１

【補正方法】変更

【補正内容】

【００７１】未使用通知信号ＮＵは、例えば、装置５０
内部のマイクロプロセッサインタフェース部分の特定の
レジスタをセットするように構成され、装置５０外部か
らマイクロプロセッサインタフェースを通してこのレジ
スタからデータを読み出すことで、該当入力が接続され
ているか否かを、例えば装置５０内部のマイクロプロセ
ッサを用いて判断することが可能になる。なお、図２９
に示したパワーダウン信号ＰＤとして未使用通知信号Ｎ
Ｕを用いているが、未使用通知信号ＮＵに基づいてマイ
クロプロセッサが同信号の生成を指示するように構成し
てもよい。具体的には、ある特定のレジスタがパワーダ
ウン信号ＰＤに割り当てられていて、そのレジスタの出
口をパワーダウン信号ＰＤを与える差動増幅回路５４に
接続すればよい。なお、検出有効化信号ＦＶを、クロッ
クを分周するなどして与えれば、定期的に使用状態を検
出可能になる。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００７３

【補正方法】変更

【補正内容】

【００７３】図３１において、８１は図２８の中間電圧
検出回路５５の端子６５に接続される端子、８２は図２
７の差動増幅回路５４の出力端子に接続される端子、８
３は図２７の所定の回路５３からクロックＣＬＫを受け
る端子、８４は未使用通知信号ＮＵを出力するための端
子、８５はパワーダウン信号ＰＤを出力するための端
子、ｌａ４は端子８３から受けるクロックＣＬＫの立ち
下がりで検出有効化信号ＦＶを取り込み検出有効化信号
ＦＶおよびその否定をＱ出力およびバーＱ出力とするＤ
ラッチ、Ｉｎ１３は端子８２から受けた検出有効化信号
ＦＶを反転出力するインバータ、ｌａ５は端子８３から
受けるクロックＣＬＫの立ち上がりでインバータＩｎ１
３から与えられるＤ入力を取り込み取り込んだインバー
タＩｎ１３の出力およびその否定をＱ出力およびバーＱ
出力とするＤラッチ、Ａｎ１０は端子８２から受けた検
出有効化信号ＦＶとＤラッチｌａ４のバーＱ出力との論
理積を信号ＳＳ１として出力するＡＮＤゲート、Ａｎ１
１はインバータＩｎ１３の出力とＤラッチｌａ５のバー
Ｑ出力との論理積を信号ＳＳ２として出力するＡＮＤゲ
ート、Ｎａ２は端子８１から受けた検出結果ＦＥとＤラ
ッチｌａ４のＱ出力の論理積の否定を信号ＳＳ３として
出力するＮＡＮＤゲート、ＳＲ１は信号ＳＳ１でセット
されＱ出力を‘Ｈ’とし信号ＳＳ３でリセットされＱ出
力を‘Ｌ’とし信号ＳＳ１，ＳＳ３が共に‘Ｌ’の時に
保持状態となるセットリセットフリップフロップ回路、
ｌａ６は信号ＳＳ２の立ち上がりでセットリセットフリ
ップフロップ回路ＳＲ１のＱ出力を取り込むＤラッチ、
Ｂｕ５はＤラッチｌａ６のＱ出力を端子８４から出力す
るためのバッファ、Ｂｕ６はＤラッチｌａ６のＱ出力を
端子８５から出力するためのバッファである。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 所定の論理回路の出力を受けて閉路にな
   っているときのハイレベルおよびローレベル、並びに開
   路のインピーダンスを呈するハイ・インピーダンスのい
   ずれかになる所定のノードに接続され、前記所定のノー
   ドがハイ・インピーダンスになったことを検出するハイ
   ・インピーダンス検出回路において、前記所定のノード
   の状態が保持される期間において、前記所定のノードの
   論理値を検出する第１の検出手段と、 前記ハイレベルを与える第１の電圧および前記ローレベ
   ルを与える第２の電圧のうち前記第１の検出手段におけ
   る検出結果とは逆の論理値を与える電圧を前記所定のノ
   ードに印加する電圧印加手段と、 前記電圧印加手段による電圧の印加を解除して前記所定
   のノードを前記所定の論理回路が再駆動可能な状態にす
   る電圧印加解除手段と、 電圧印加解除後に、前記所定のノードの論理値を検出す
   る第２の検出手段と、 前記第１および第２の検出手段の検出結果に基づいて前
   記所定のノードのハイ・インピーダンスの判定を行う判
   定手段とを備える、ハイ・インピーダンス検出回路。
2. 【請求項２】 前記電圧印加手段および電圧印加解除手
   段は、 前記第１の電圧を与えるノードと前記所定のノードの間
   に直列に接続され、それぞれ第１の制御信号および第２
   の制御信号に応じてオンオフする第１のスイッチング素
   子および第２のスイッチング素子と、 前記第２の電圧を与えるノードと前記所定のノードの間
   に直列に接続され、それぞれ第３の制御信号および第４
   の制御信号に応じてオンオフする第３のスイッチング素
   子および第４のスイッチング素子とを含み、 前記第１および第３のスイッチング素子は、前記第１の
   検出手段の検出結果に応じた前記第１および第３の制御
   信号によって、いずれか一方がオン状態となり、 前記第２および第４のスイッチング素子は、前記第２の
   制御信号と前記第４の制御信号に応答して、前記所定の
   ノードに電圧を印加する期間だけいずれもオンすること
   を特徴とする、請求項１記載のハイ・インピーダンス検
   出回路。
3. 【請求項３】 前記電圧印加手段は、 前記第１の電圧が与えられる一方端子、前記所定のノー
   ドに接続された他方端子、および制御端子を持ち、該制
   御端子に与えられる第１の制御信号に応答しオンオフす
   る第１のスイッチング素子と、 前記第２の電圧が与えられる一方端子、前記所定のノー
   ドに接続された他方端子、および制御端子を持ち、該制
   御端子に与えられる第２の制御信号に応答してオンオフ
   する第２のスイッチング素子とを含み、 前記電圧印加解除手段は、 前記第１および第２のスイッチング素子がオンし得る期
   間をそれぞれ指示する第３および第４の制御信号を出力
   し、 前記第１の検出手段は、 前記所定のノードの論理値に応じて前記第１または第２
   のスイッチング素子の一方がオンすることを許可する第
   ５の制御信号を出力し、 前記第１の制御信号は前記第３の制御信号と前記第５の
   制御信号の論理演算を行うことによって生成され、 前記第２の制御信号は前記第４の制御信号と前記第５の
   制御信号の論理演算を行うことによって生成されること
   を特徴とする、請求項１記載のハイ・インピーダンス検
   出回路。
4. 【請求項４】 前記第１の検出手段と前記第２の検出手
   段は、 前記所定のノードに接続された入力端子、および該入力
   端子に入力された信号と同じ論理値を持つ信号を出力す
   るための出力端子を持つバッファ手段と、 前記バッファ手段の前記出力端子に接続された入力端
   子、出力端子、および切換信号が与えられる制御端子を
   持つ第５のスイッチング素子とを含み、 前記電圧印加手段が前記所定のノードに電圧の印加を開
   始する前に前記第５のスイッチング素子を前記切換信号
   により非導通状態にし、前記第５のスイッチング素子の
   前記入力端子から前記第２の検出手段の検出結果を出力
   するとともに前記第５のスイッチング素子の前記出力端
   子から前記第１の検出手段の検出結果を出力することを
   特徴とする、請求項１ないし請求項３のいずれか一項に
   記載のハイ・インピーダンス検出回路。
5. 【請求項５】 前記所定のノードと前記所定の論理回路
   との間に設けられ、前記電圧印加手段が前記所定のノー
   ドに電圧の印加を開始する前に、前記所定のノードと前
   記所定の論理回路の出力とを電気的に遮断し、前記電圧
   印加解除手段が電圧の印加を解除した後に前記所定のノ
   ードと前記所定の論理回路を電気的に接続する開閉手段
   をさらに備える、請求項１ないし請求項４のいずれか一
   項に記載のハイ・インピーダンス検出回路。
6. 【請求項６】 前記所定の論理回路は、 切換信号によってその出力がハイ・インピーダンスにな
   る、前記所定のノードに接続された出力回路を含み、 前記電圧印加手段は、 前記出力回路の出力がハイ・インピーダンスとなってい
   るときに、前記切換信号に応答して前記所定のノードに
   電圧を印加することを特徴とする、請求項１ないし請求
   項３のいずれか一項に記載のハイ・インピーダンス検出
   回路。
7. 【請求項７】 第１の回路と第２の回路との間に設けら
   れ、前記第１の回路から前記第２の回路に送られるディ
   ジタル信号の送受信の仲立ちをするインタフェース回路
   において、 前記第１の回路を接続するためのコネクタ手段と、 前記コネクタ手段が開路のインピーダンスであるハイ・
   インピーダンスになっているか否かを検出して前記第２
   の回路に向けて通知するハイ・インピーダンス検出回路
   とを備える、インタフェース回路。
8. 【請求項８】 前記ハイ・インピーダンス検出回路の検
   出結果に基づいて、所定の時期に前記コネクタ手段が使
   用されているか否かを判定してその判定結果を前記第２
   の回路に通知し、リセット信号が与えられたときに再度
   判定を行い判定結果を前記第２の回路に通知する判定回
   路をさらに備える、請求項７記載のインタフェース回
   路。
9. 【請求項９】 前記ハイ・インピーダンス検出回路の検
   出結果に基づいて、前記コネクタ手段が使用されている
   か否かを判定してその判定結果を前記第２の回路に通知
   する判定回路をさらに備え、 前記ハイ・インピーダンス回路および前記判定回路は、
   前記コネクタ手段のハイ・インピーダンスを常に監視す
   るように設定されていることを特徴とする、請求項７記
   載のインタフェース回路。
10. 【請求項１０】 未使用時にはハイレベルおよびローレ
    ベルのいずれの論理レベルにも属さない中間レベルの電
    圧が与えられ、所定の回路を接続するためのコネクタ手
    段と、 前記コネクタ手段と前記所定の回路との間に設けられ、
    前記コネクタ手段に接続された一方入力と前記中間レベ
    ルの電圧が与えられる他方入力を持つ差動増幅回路と、 前記コネクタ手段の電圧が前記中間レベルになっている
    か否かを検出する中間電圧検出回路と、 前記中間電圧検出回路の検出結果に基づいて、前記コネ
    クタ手段が使用されているか否かを判定してその判定結
    果を前記所定の回路に通知する判定回路とを備え、 前記差動増幅回路は、前記判定回路の判定結果に基づい
    てオンオフ制御されることを特徴とする、インタフェー
    ス回路。
11. 【請求項１１】 前記判定回路は、前記所定の回路の出
    力を変化させるタイミングを与えるクロックの２周期分
    以上の所定の期間中ずっと前記中間電圧検出回路から前
    記中間レベルの電圧が検出されたことを示す検出結果が
    与えられたときに、前記コネクタ手段が使用されている
    と判定することを特徴とする、請求項１０記載のインタ
    フェース回路。