JP3648151B2 - 半導体電力変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる少なくとも２つの半導体素子を各相ごとに有する半導体電力変換装置に関する。
【０００２】
【従来の技術】
図７に、本発明が適用される典型的な半導体電力変換装置とその周辺機器とで構成されるシステムの全体構成図を示す。制御器１０７は、運転開始信号、異常検出信号等の制御信号をもとに制御演算を行なって、ゲート基準信号１０８を出力する。このゲート基準信号は、三相それぞれに用意された３つの変換器、Ｕ相変換器１０１、Ｖ相変換器１０２、Ｗ相変換器１０３に入力される。Ｕ相変換器１０１に代表させてその内部構成を示す。ゲート基準信号１０８はゲートロジック１１１に入力され、Ｕ相用のゲート制御信号１０９に変換され、ゲート駆動回路１１２で増幅され、スイッチング用トランジスタからなる半導体素子１１３を駆動する。半導体素子１１３が他相の半導体素子との間に所定の位相差をもってサイクリックにオンオフを繰り返すことによって所望の電力変換（ここでは逆変換）が行われる。これら３つの変換器１０１，１０２，１０３の三相出力によって三相交流電動機１０６を駆動する。本発明は、ゲートロジック１１１のゲートインターロックに関する。
【０００３】
図８に、従来のゲートインターロック回路９０のブロック線図を、２レベルインバータの１相分を例として示す。主回路正電位端１５と主回路負電位端１６との間に直列に接続された正側半導体素子３１と負側半導体素子３４とによって変換器の１相分を構成し、両半導体素子の共通接続点から、この相の変換器出力端１８を導出する。正側半導体素子３１がオンし負側半導体素子３４がオフすると変換器出力端１８に主回路正電位端１５の正電位が出力され、逆に、負側半導体素子３２がオンし正側半導体素子３１がオフすると変換器出力端１８に主回路負電位端１６の負電位が出力される。この２つの動作を交互に繰り返し、それぞれの動作時間を調整することにより、主回路正電位端１５の電位と主回路負電位端１６の電位との間で交番する任意の交流電圧を出力することができる。
【０００４】
ここで、正側半導体素子３１と負側半導体素子３４が同時にオンすると、主回路正電位端１５と主回路負電位端１６との間が短絡して装置故障となる。そのような正負同時にオンするような組み合わせのゲートパルスを出力しないようにゲートインターロック回路９０が設けられる。ゲートインターロック回路９０は、負側ゲート駆動回路２４と正側ゲート駆動回路２１からフィードバックされる負側ゲートフィードバック信号５４と正側ゲートフィードバック信号５１を用いて互いに他方の半導体素子３４，３１のオン状態を検出し、それをＮＯＴ回路６１，６４により反転してＡＮＤ回路７１，７４の第１入力端に導き、このＡＮＤ回路７１，７４の第２入力端にゲート基準信号４１，４４を入力する。こうすることにより、他方の半導体素子がオン状態の時はゲートパルスを出力しないようにする。
【０００５】
【発明が解決しようとする課題】
図９に、図８のゲートインターロック回路９０の動作タイムチャートを示す。正側ゲート基準信号４１がオンした時に負側ゲートフィードバック信号５４がオンの場合は、ＡＮＤ回路７１から出力される正側ゲート制御信号４６はオフのままとなる。この後、正側ゲート基準信号４１がオンを継続している状態で、負側ゲートフィードバック信号５４がオフすると、正側ゲート制御信号４６はオンとなる。また、この状態で負側ゲートフィードバック信号５２にノイズなどの影響で誤パルス２を生じた場合は、図示のように正側ゲート制御信号４６が瞬時的に誤オフしてしまう。このことは、制御の安定性に悪影響を及ぼすことはもちろん、半導体素子は極端に短い時間でゲート制御信号が遷移した場合は破壊される恐れがあり、この結果、装置故障に至る場合がある。
【０００６】
ノイズなどの影響で誤パルスを発生することは、好ましくはないが避けがたいことであり、そのため余分なゲートパルスオフの事態を生じて余分な電流遮断をしてしまい、電力変換装置の制御の安定性を損ったり、半導体素子にとって極端に短い時間でゲートオフした場合には破壊事故に至る恐れさえある。
【０００７】
上述した従来技術は、２レベルインバータを例として説明したために、上述の短絡事故は正負両側に配置された２つの半導体素子の同時オンの場合だけであるが、３レベルインバータの場合はさらに複雑となり、種々の素子組合せの場合に同様の事態を生じ得る。
【０００８】
本発明は、ゲートフィードバック信号によるゲートインターロックを実現しつつ、ゲートフィードバック信号に生ずる誤検出パルスによるゲートパルスオフの発生事態を可及的に防止しうる半導体変換装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的達成のため、本発明では、
請求項１記載の、主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる４つの半導体素子を各相ごとに有し、前記主回路正電位端側または主回路負電位端側から見て第１および第２の半導体素子は対をなして第１の半導体素子は第２の半導体素子がオン状態にある時だけオン制御可能であり、かつ第３の半導体素子がオン状態にある時だけ第４の半導体素子のオン制御が可能である半導体電力変換装置において、前記半導体素子のそれぞれをオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、前記第２および第３の半導体素子のオンオフ状態に応じたゲートフィードバック信号を得るゲートフィードバック手段と、前記第２および第３の半導体素子は前記ゲート基準信号に従ったゲート制御信号を出力し、前記第１の半導体素子に対するゲート基準信号がオフからオンになりかつ第２の半導体素子に関するゲートフィードバック信号がオンであるときにだけ前記第１の半導体素子をオフからオンに遷移させ、一旦オンとなった後はゲート基準信号がオフになる時までオン状態を保持し、前記第４の半導体素子に対するゲート基準信号がオフからオンになりかつ第３の半導体素子に関するゲートフィードバック信号がオンであるときにだけ前記第４の半導体素子をオフからオンに遷移させ、一旦オンとなった後はゲート基準信号がオフになる時までオン状態を保持するゲート制御信号を出力するゲートインターロック回路とを備えたことを特徴とする半導体電力変換装置、および
請求項２記載の、主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる４つの半導体素子を各相ごとに有し、前記主回路正電位端側または主回路負電位端側から見て第１および第２の半導体素子は対をなして第２の半導体素子は第１の半導体素子がオフ状態にある時だけオフ状態にあり、かつ第３の半導体素子は第４の半導体素子がオフ状態にある時だけオフ状態にある半導体電力変換装置において、前記半導体素子のそれぞれをオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、前記第１および第４の半導体素子のオンオフ状態に応じたゲートフィードバック信号を得るゲートフィードバック手段と、前記第１および第４の半導体素子は前記ゲート基準信号に従ったゲート制御信号を出力し、前記第２の半導体素子に対するゲート基準信号がオンからオフになりかつ第１の半導体素子に関するゲートフィードバック信号がオフであるときにだけ前記第２の半導体素子をオンからオフに遷移させ、一旦オフとなった後はゲート基準信号がオンになる時までオフ状態を保持し、前記第３の半導体素子に対するゲート基準信号がオンからオフになりかつ第４の半導体素子に関するゲートフィードバック信号がオフであるときにだけ前記第３の半導体素子をオンからオフに遷移させ、一旦オフとなった後はゲート基準信号がオンになる時までオフ状態を保持するゲート制御信号を出力するゲートインターロック回路とを備えたことを特徴とする半導体電力変換装置、
を提供するものである。
【００１０】
【発明の実施の形態】
図１は、本発明の基礎となる構成を示すブロック線図である。ここでは、２レベルインバータの１相分の主回路とゲート制御回路を示している。主回路正電位端１５と主回路負電位端１６との間に直列にそれぞれトランジスタからなる正側半導体素子３１と負側半導体素子３４が接続されている。これらの半導体素子は、それぞれフリーホイーリング用のダイオードを逆並列に接続している。半導体素子３１，３４は、正側ゲート駆動回路２１および負側ゲート駆動回路２４によって駆動される。ゲート制御信号発生回路１１からのゲート基準信号４１，４４はそれぞれＡＮＤ回路７１，７４の第１入力端に入力される。ＡＮＤ回路７１，７４の出力が半導体素子をオン駆動する駆動信号となって、ゲート駆動回路２１，２４に入力される。負側ゲート駆動回路２４から負側ゲートフィードバック信号５４がＮＯＴ回路６１およびＯＲ回路８１を介してＡＮＤ回路７１の第２入力端に導かれ、同様に、正側ゲート駆動回路２１から正側ゲートフィードバック信号５１がＮＯＴ回路６４およびＯＲ回路８４を介してＡＮＤ回路７４の第２入力端に導かれる。ＯＲ回路８１，８４の第２入力端にはそれぞれＡＮＤ回路７１，７４の出力信号がＡＮＤ回路７１，７４の自己ラッチのためにフィードバックされる。
【００１１】
この正側ゲート基準信号４１がオンで負側ゲートフィードバック信号５４がオフの時だけ、ＡＮＤ回路７１の働きで正側ゲート制御信号４６がオンし、一旦この状態となった後はＡＮＤ回路７１はオン状態に自己ラッチし、たとえ誤検出などによって負側ゲートフィードバック信号５２が仮にオンとなっても、図２に示すように、ＯＲ回路８１の働きで正側ゲート制御信号４６はオンのままラッチされる。この状態は、ゲート基準信号４１がオフとなるまで維持される。同様に、負側ゲート基準信号４４がオンで正側ゲートフィードバック信号５１がオフの時だけ、ＡＮＤ回路７４の働きで負側ゲート制御信号４９がオンし、この状態は負側ゲート基準信号４４がオフとなるまで維持される。このようにして、ゲートフィードバック信号５１，５４に誤検出パルスが生じた場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００１２】
＜第１の実施形態＞
図３は、本発明の第１の実施形態を示すブロック線図である。この実施形態では、３レベルインバータの１相分の主回路とゲート制御回路を示している。主回路正電位端１５と主回路負電位端１６との間に、直列に正側半導体素子３１，３２および負側半導体素子３３，３４の計４つの半導体素子が接続されている。半導体素子３１，３２の接続点と半導体素子３３，３４の接続点との間に、主回路直流電圧に対して逆向き極性で直列結線の２つのクランプダイオード３５，３６が接続され、ダイオード３５，３６の共通接続点が主回路中性電位点１７に接続される。半導体素子３１〜３４は、それぞれゲート駆動回路２１〜２４によって駆動される。
【００１３】
図３の装置においては、ゲート制御信号発生回路１１とゲート駆動回路２１〜２４との間に、３レベルインバータに対応したゲートインターロック回路９２が設けられる。各ゲート駆動回路の前段に配置されるＡＮＤ回路７１〜７４の第２入力端側には、図１の場合と同様に、ＮＯＴ回路６１〜６４およびＯＲ回路８１〜８４が設けられている。ここでは、主回路正電位端１５側から見て第１，第２のゲート駆動回路２１，２２から得られる正側ゲートフィードバック信号５１，５２がそれぞれ第３，第４の負側ＮＯＴ回路６３，６４に入力され、第３，第４のゲート駆動回路２３，２４から得られる負側ゲートフィードバック信号５３，５４がそれぞれ正側ＮＯＴ回路６１，６２に入力される。ここでも、ＯＲ回路８１〜８４の第２入力端には、それぞれＡＮＤ回路７１〜７４の出力信号がＡＮＤ回路７１〜７４の自己ラッチのためにフィードバックされる。
【００１４】
ゲートインターロック回路９２においては、例えばゲート基準信号４１の系統に関して言えば、第３のゲーと駆動回路２３からのゲートフィードバック信号５３がオフの時だけ、ＡＮＤ回路７１の働きで正側ゲート制御信号４６がオンし、この状態となった後は、誤検出などによってゲートフィードバック信号５３がたとえオフとなっても、ＯＲ回路８１の働きでＡＮＤ回路７１はオン状態に自己ラッチされており、ゲート制御信号４６はオンのままラッチされる。このオン状態は、ゲート制御信号４６がオフとなるまで維持される。同様に、ゲート基準信号４２の系統においても、ゲート基準信号４２がオンでゲートフィードバック信号５４がオフの時だけゲート制御信号４７がオンし、この状態がゲート基準信号４２がオフとなるまで維持される。ゲート基準信号４３，４４に関しても、全く同様にして、正側ゲートフィードバック信号５１５２がオフの時だけゲート制御信号４８，４９がオンし、この状態はゲート基準信号４３，４４がオフとなるまで維持される。以上のラッチ機能によって、たとえゲートフィードバック信号に誤検出パルスが生じた場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００１５】
＜第２の実施形態＞
図４は、第２の実施形態のブロック線図である。この第２の実施形態は、第１の実施形態と同様の３レベルインバータの１相分の主回路とゲート制御回路を示している。図示のゲートインターロック回路９３においては、第１および第４のゲート基準信号４１，４４の系統に関しては、それぞれＯＲ回路８１，８４およびＡＮＤ回路７１，７４が設けられているが、ＮＯＴ回路は設けられていない。ＯＲ回路８１，８４の第１入力端には、同じ正側又は負側のゲート駆動回路２２，２３からのゲートフィードバック信号５２，５３が入力される。ＯＲ回路８１，８４を介して構成されるＡＮＤ回路７１，７４のラッチ回路は、図３の場合と同様である。第２および第３のゲート基準信号４２，４３の系統に関しては、単にバッファ５６，５７が設けられているだけである。
【００１６】
ゲートインターロック回路９３において、第１のゲート基準信号４１に関しては、それ自体がオンで第２のゲート基準信号４２に係るゲートフィードバック信号５２がオンの時だけＡＮＤ回路７１の働きでゲート制御信号４６がオンし、この状態となった後は、誤検出などによって負側ゲートフィードバック信号５２がオフとなっても、ＯＲ回路８１の働きで正側ゲート制御信号４６はＡＮＤ回路７１を介してオンのままラッチされる。このオン状態は、正側ゲート基準信号４１がオフとなるまで維持される。第４のゲート基準信号４４に関しても同様である。このラッチ機能によって、ゲートフィードバック信号に誤検出パルスが生じた場合でもその影響を受けずに正常なゲート制御信号を出力することができる。
【００１７】
＜第３の実施形態＞
図５は、第３の実施形態の構成を示すブロック線図である。この第３の実施形態は、第２の実施形態と同様の３レベルインバータの１相分の主回路とゲート制御回路を示している。図示のゲートインターロック回路９４においては、図４の場合とは対照的に、第２および第３のゲート基準信号４２，４３はそれぞれＮＯＴ回路６２，６３を介してＡＮＤ回路７２，７３の第１入力端に入力され、その出力はＮＯＴ回路６５，６６を介してゲート駆動回路２２，２３に導かれる。ＡＮＤ回路７２，７３の第２入力端には、ＯＲ回路８２，８３の出力信号が入力される。ＯＲ回路８２，８３の第１入力端にはＡＮＤ回路７２，７３の出力信号が自己ラッチ入力信号として入力され、ＯＲ回路８２，８３の第２入力端には同じ極性側のもう一方のゲート駆動回路２１，２４からのゲートフィードバック信号５１，５４がＮＯＴ回路６１，６４を介して入力される。第１および第４のゲート基準信号４１，４４の系統に関しては、単にバッファ５５，５８が設けられているだけである。
【００１８】
ゲートインターロック回路９４において、第２、第３のゲート基準信号４２，４３に関しては、それ自体がオフで第１，第４のゲート基準信号４１，４４に係るゲートフィードバック信号５１，５４がオフの時だけＡＮＤ回路７１の働きでゲート制御信号４７，４８６がオフし、この状態となった後は誤検出などによって負側ゲートフィードバック信号５１，５４がノイズ等によってオンとなっても、ＯＲ回路８２，８３およびＡＮＤ回路７２，７３の働きでゲート制御信号４７，４８はオフのままにラッチされる。このオフ状態はゲート基準信号４２，４３がオンとなるまで維持される。このラッチ機能によって、ゲートフィードバック信号が誤検出した場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００１９】
＜第４の実施形態＞
図６は、第４の実施形態の構成を示すブロック線図である。第１の実施形態と同様の３レベルインバータの１相分の主回路とゲート制御回路を示している。ここに示すゲートインターロック回路９５は、第３の実施形態のゲートインターロック回路９４を基本とし、そのＮＯＴ回路６１，６４の入力段にオフディレータイマ９１，９４を介挿したものである。この実施形態によれば、ノイズ等により、２つの正側半導体素子３１，３２の同時オフ、または２つの負側半導体素子３３，３４の同時オフという状態に至った時でも、ゲートパルスオフの事態を防止することができる。
【００２０】
＜適用対象＞
以上、本発明をインバータすなわち逆変換器に適用する場合について説明したが、本発明の技術思想はコンバータすなわち順変換器に対しても適用可能である。
【００２１】
【発明の効果】
以上のように本発明によれば、ゲートフィードバック信号を用いたゲートインターロック回路を構成する際に、誤検出パルスによるゲートフィードバック信号に基づいてゲートパルスオフの事態を生ずることがない。このゲートインターロック回路によって、制御器からのゲート制御信号がノイズなどによってパルスオフとなった場合の装置故障、または半導体素子の短絡故障に基づく直流短絡による被害拡大などの発生を防止することができる。
【図面の簡単な説明】
【図１】 本発明の基礎となる構成の１相分について示すブロック線図である。
【図２】 図１のゲートインターロック回路の動作を説明するためのタイムチャートである。
【図３】 本発明の第１の実施形態を１相分について示すブロック線図である。
【図４】 本発明の第２の実施形態を１相分について示すブロック線図である。
【図５】 本発明の第３の実施形態を１相分について示すブロック線図である。
【図６】 本発明の第４の実施形態を１相分について示すブロック線図である。
【図７】 本発明を適用する半導体電力変換装置と周辺機器の構成例を示すブロック線図である。
【図８】 従来のゲートインターロック回路の構成を示すブロック線図である。
【図９】 図８のゲートインターロック回路の動作を説明するためのタイムチャートである。
【符号の説明】
１１ ゲート制御信号発生回路
１５ 主回路正電位端
１６ 主回路負電位端
１７ 主回路中性点電位端
１８ 変換器出力端
２１，２２ 正側ゲート駆動回路
２３，２４ 負側ゲート駆動回路
３１，３２ 正側半導体素子
３３，３４ 負側半導体素子
３５，３６ クランプダイオード
４１，４２ 正側ゲート基準信号
４３，４４ 負側ゲート基準信号
４６，４７ 正側ゲート制御信号
４８，４９ 負側ゲート制御信号
５１，５２ 正側ゲートフィードバック信号
５３，５４ 負側ゲートフィードバック信号
６１，６２，６３，６４ ＮＯＴ回路
６５，６６ ＮＯＴ回路
７１，７２，７３，７４ ＡＮＤ回路
８１，８２，８３，８４ ＯＲ回路
８５，８６ オフディレータイマ
９１，９２，９３，９４，９５ ゲートインターロック回路
１０１ Ｕ相変換器
１０２ Ｖ相変換器
１０３ Ｗ相変換器
１０６ 三相交流電動機
１０７ 制御器
１０８ ゲート基準信号
１０９ ゲート制御信号
１１１ ゲートロジック
１１２ ゲート駆動回路
１１３ 半導体素子
【発明の属する技術分野】
本発明は、主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる少なくとも２つの半導体素子を各相ごとに有する半導体電力変換装置に関する。
【０００２】
【従来の技術】
図７に、本発明が適用される典型的な半導体電力変換装置とその周辺機器とで構成されるシステムの全体構成図を示す。制御器１０７は、運転開始信号、異常検出信号等の制御信号をもとに制御演算を行なって、ゲート基準信号１０８を出力する。このゲート基準信号は、三相それぞれに用意された３つの変換器、Ｕ相変換器１０１、Ｖ相変換器１０２、Ｗ相変換器１０３に入力される。Ｕ相変換器１０１に代表させてその内部構成を示す。ゲート基準信号１０８はゲートロジック１１１に入力され、Ｕ相用のゲート制御信号１０９に変換され、ゲート駆動回路１１２で増幅され、スイッチング用トランジスタからなる半導体素子１１３を駆動する。半導体素子１１３が他相の半導体素子との間に所定の位相差をもってサイクリックにオンオフを繰り返すことによって所望の電力変換（ここでは逆変換）が行われる。これら３つの変換器１０１，１０２，１０３の三相出力によって三相交流電動機１０６を駆動する。本発明は、ゲートロジック１１１のゲートインターロックに関する。
【０００３】
図８に、従来のゲートインターロック回路９０のブロック線図を、２レベルインバータの１相分を例として示す。主回路正電位端１５と主回路負電位端１６との間に直列に接続された正側半導体素子３１と負側半導体素子３４とによって変換器の１相分を構成し、両半導体素子の共通接続点から、この相の変換器出力端１８を導出する。正側半導体素子３１がオンし負側半導体素子３４がオフすると変換器出力端１８に主回路正電位端１５の正電位が出力され、逆に、負側半導体素子３２がオンし正側半導体素子３１がオフすると変換器出力端１８に主回路負電位端１６の負電位が出力される。この２つの動作を交互に繰り返し、それぞれの動作時間を調整することにより、主回路正電位端１５の電位と主回路負電位端１６の電位との間で交番する任意の交流電圧を出力することができる。
【０００４】
ここで、正側半導体素子３１と負側半導体素子３４が同時にオンすると、主回路正電位端１５と主回路負電位端１６との間が短絡して装置故障となる。そのような正負同時にオンするような組み合わせのゲートパルスを出力しないようにゲートインターロック回路９０が設けられる。ゲートインターロック回路９０は、負側ゲート駆動回路２４と正側ゲート駆動回路２１からフィードバックされる負側ゲートフィードバック信号５４と正側ゲートフィードバック信号５１を用いて互いに他方の半導体素子３４，３１のオン状態を検出し、それをＮＯＴ回路６１，６４により反転してＡＮＤ回路７１，７４の第１入力端に導き、このＡＮＤ回路７１，７４の第２入力端にゲート基準信号４１，４４を入力する。こうすることにより、他方の半導体素子がオン状態の時はゲートパルスを出力しないようにする。
【０００５】
【発明が解決しようとする課題】
図９に、図８のゲートインターロック回路９０の動作タイムチャートを示す。正側ゲート基準信号４１がオンした時に負側ゲートフィードバック信号５４がオンの場合は、ＡＮＤ回路７１から出力される正側ゲート制御信号４６はオフのままとなる。この後、正側ゲート基準信号４１がオンを継続している状態で、負側ゲートフィードバック信号５４がオフすると、正側ゲート制御信号４６はオンとなる。また、この状態で負側ゲートフィードバック信号５２にノイズなどの影響で誤パルス２を生じた場合は、図示のように正側ゲート制御信号４６が瞬時的に誤オフしてしまう。このことは、制御の安定性に悪影響を及ぼすことはもちろん、半導体素子は極端に短い時間でゲート制御信号が遷移した場合は破壊される恐れがあり、この結果、装置故障に至る場合がある。
【０００６】
ノイズなどの影響で誤パルスを発生することは、好ましくはないが避けがたいことであり、そのため余分なゲートパルスオフの事態を生じて余分な電流遮断をしてしまい、電力変換装置の制御の安定性を損ったり、半導体素子にとって極端に短い時間でゲートオフした場合には破壊事故に至る恐れさえある。
【０００７】
上述した従来技術は、２レベルインバータを例として説明したために、上述の短絡事故は正負両側に配置された２つの半導体素子の同時オンの場合だけであるが、３レベルインバータの場合はさらに複雑となり、種々の素子組合せの場合に同様の事態を生じ得る。
【０００８】
本発明は、ゲートフィードバック信号によるゲートインターロックを実現しつつ、ゲートフィードバック信号に生ずる誤検出パルスによるゲートパルスオフの発生事態を可及的に防止しうる半導体変換装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的達成のため、本発明では、
請求項１記載の、主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる４つの半導体素子を各相ごとに有し、前記主回路正電位端側または主回路負電位端側から見て第１および第２の半導体素子は対をなして第１の半導体素子は第２の半導体素子がオン状態にある時だけオン制御可能であり、かつ第３の半導体素子がオン状態にある時だけ第４の半導体素子のオン制御が可能である半導体電力変換装置において、前記半導体素子のそれぞれをオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、前記第２および第３の半導体素子のオンオフ状態に応じたゲートフィードバック信号を得るゲートフィードバック手段と、前記第２および第３の半導体素子は前記ゲート基準信号に従ったゲート制御信号を出力し、前記第１の半導体素子に対するゲート基準信号がオフからオンになりかつ第２の半導体素子に関するゲートフィードバック信号がオンであるときにだけ前記第１の半導体素子をオフからオンに遷移させ、一旦オンとなった後はゲート基準信号がオフになる時までオン状態を保持し、前記第４の半導体素子に対するゲート基準信号がオフからオンになりかつ第３の半導体素子に関するゲートフィードバック信号がオンであるときにだけ前記第４の半導体素子をオフからオンに遷移させ、一旦オンとなった後はゲート基準信号がオフになる時までオン状態を保持するゲート制御信号を出力するゲートインターロック回路とを備えたことを特徴とする半導体電力変換装置、および
請求項２記載の、主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる４つの半導体素子を各相ごとに有し、前記主回路正電位端側または主回路負電位端側から見て第１および第２の半導体素子は対をなして第２の半導体素子は第１の半導体素子がオフ状態にある時だけオフ状態にあり、かつ第３の半導体素子は第４の半導体素子がオフ状態にある時だけオフ状態にある半導体電力変換装置において、前記半導体素子のそれぞれをオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、前記第１および第４の半導体素子のオンオフ状態に応じたゲートフィードバック信号を得るゲートフィードバック手段と、前記第１および第４の半導体素子は前記ゲート基準信号に従ったゲート制御信号を出力し、前記第２の半導体素子に対するゲート基準信号がオンからオフになりかつ第１の半導体素子に関するゲートフィードバック信号がオフであるときにだけ前記第２の半導体素子をオンからオフに遷移させ、一旦オフとなった後はゲート基準信号がオンになる時までオフ状態を保持し、前記第３の半導体素子に対するゲート基準信号がオンからオフになりかつ第４の半導体素子に関するゲートフィードバック信号がオフであるときにだけ前記第３の半導体素子をオンからオフに遷移させ、一旦オフとなった後はゲート基準信号がオンになる時までオフ状態を保持するゲート制御信号を出力するゲートインターロック回路とを備えたことを特徴とする半導体電力変換装置、
を提供するものである。
【００１０】
【発明の実施の形態】
図１は、本発明の基礎となる構成を示すブロック線図である。ここでは、２レベルインバータの１相分の主回路とゲート制御回路を示している。主回路正電位端１５と主回路負電位端１６との間に直列にそれぞれトランジスタからなる正側半導体素子３１と負側半導体素子３４が接続されている。これらの半導体素子は、それぞれフリーホイーリング用のダイオードを逆並列に接続している。半導体素子３１，３４は、正側ゲート駆動回路２１および負側ゲート駆動回路２４によって駆動される。ゲート制御信号発生回路１１からのゲート基準信号４１，４４はそれぞれＡＮＤ回路７１，７４の第１入力端に入力される。ＡＮＤ回路７１，７４の出力が半導体素子をオン駆動する駆動信号となって、ゲート駆動回路２１，２４に入力される。負側ゲート駆動回路２４から負側ゲートフィードバック信号５４がＮＯＴ回路６１およびＯＲ回路８１を介してＡＮＤ回路７１の第２入力端に導かれ、同様に、正側ゲート駆動回路２１から正側ゲートフィードバック信号５１がＮＯＴ回路６４およびＯＲ回路８４を介してＡＮＤ回路７４の第２入力端に導かれる。ＯＲ回路８１，８４の第２入力端にはそれぞれＡＮＤ回路７１，７４の出力信号がＡＮＤ回路７１，７４の自己ラッチのためにフィードバックされる。
【００１１】
この正側ゲート基準信号４１がオンで負側ゲートフィードバック信号５４がオフの時だけ、ＡＮＤ回路７１の働きで正側ゲート制御信号４６がオンし、一旦この状態となった後はＡＮＤ回路７１はオン状態に自己ラッチし、たとえ誤検出などによって負側ゲートフィードバック信号５２が仮にオンとなっても、図２に示すように、ＯＲ回路８１の働きで正側ゲート制御信号４６はオンのままラッチされる。この状態は、ゲート基準信号４１がオフとなるまで維持される。同様に、負側ゲート基準信号４４がオンで正側ゲートフィードバック信号５１がオフの時だけ、ＡＮＤ回路７４の働きで負側ゲート制御信号４９がオンし、この状態は負側ゲート基準信号４４がオフとなるまで維持される。このようにして、ゲートフィードバック信号５１，５４に誤検出パルスが生じた場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００１２】
＜第１の実施形態＞
図３は、本発明の第１の実施形態を示すブロック線図である。この実施形態では、３レベルインバータの１相分の主回路とゲート制御回路を示している。主回路正電位端１５と主回路負電位端１６との間に、直列に正側半導体素子３１，３２および負側半導体素子３３，３４の計４つの半導体素子が接続されている。半導体素子３１，３２の接続点と半導体素子３３，３４の接続点との間に、主回路直流電圧に対して逆向き極性で直列結線の２つのクランプダイオード３５，３６が接続され、ダイオード３５，３６の共通接続点が主回路中性電位点１７に接続される。半導体素子３１〜３４は、それぞれゲート駆動回路２１〜２４によって駆動される。
【００１３】
図３の装置においては、ゲート制御信号発生回路１１とゲート駆動回路２１〜２４との間に、３レベルインバータに対応したゲートインターロック回路９２が設けられる。各ゲート駆動回路の前段に配置されるＡＮＤ回路７１〜７４の第２入力端側には、図１の場合と同様に、ＮＯＴ回路６１〜６４およびＯＲ回路８１〜８４が設けられている。ここでは、主回路正電位端１５側から見て第１，第２のゲート駆動回路２１，２２から得られる正側ゲートフィードバック信号５１，５２がそれぞれ第３，第４の負側ＮＯＴ回路６３，６４に入力され、第３，第４のゲート駆動回路２３，２４から得られる負側ゲートフィードバック信号５３，５４がそれぞれ正側ＮＯＴ回路６１，６２に入力される。ここでも、ＯＲ回路８１〜８４の第２入力端には、それぞれＡＮＤ回路７１〜７４の出力信号がＡＮＤ回路７１〜７４の自己ラッチのためにフィードバックされる。
【００１４】
ゲートインターロック回路９２においては、例えばゲート基準信号４１の系統に関して言えば、第３のゲーと駆動回路２３からのゲートフィードバック信号５３がオフの時だけ、ＡＮＤ回路７１の働きで正側ゲート制御信号４６がオンし、この状態となった後は、誤検出などによってゲートフィードバック信号５３がたとえオフとなっても、ＯＲ回路８１の働きでＡＮＤ回路７１はオン状態に自己ラッチされており、ゲート制御信号４６はオンのままラッチされる。このオン状態は、ゲート制御信号４６がオフとなるまで維持される。同様に、ゲート基準信号４２の系統においても、ゲート基準信号４２がオンでゲートフィードバック信号５４がオフの時だけゲート制御信号４７がオンし、この状態がゲート基準信号４２がオフとなるまで維持される。ゲート基準信号４３，４４に関しても、全く同様にして、正側ゲートフィードバック信号５１５２がオフの時だけゲート制御信号４８，４９がオンし、この状態はゲート基準信号４３，４４がオフとなるまで維持される。以上のラッチ機能によって、たとえゲートフィードバック信号に誤検出パルスが生じた場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００１５】
＜第２の実施形態＞
図４は、第２の実施形態のブロック線図である。この第２の実施形態は、第１の実施形態と同様の３レベルインバータの１相分の主回路とゲート制御回路を示している。図示のゲートインターロック回路９３においては、第１および第４のゲート基準信号４１，４４の系統に関しては、それぞれＯＲ回路８１，８４およびＡＮＤ回路７１，７４が設けられているが、ＮＯＴ回路は設けられていない。ＯＲ回路８１，８４の第１入力端には、同じ正側又は負側のゲート駆動回路２２，２３からのゲートフィードバック信号５２，５３が入力される。ＯＲ回路８１，８４を介して構成されるＡＮＤ回路７１，７４のラッチ回路は、図３の場合と同様である。第２および第３のゲート基準信号４２，４３の系統に関しては、単にバッファ５６，５７が設けられているだけである。
【００１６】
ゲートインターロック回路９３において、第１のゲート基準信号４１に関しては、それ自体がオンで第２のゲート基準信号４２に係るゲートフィードバック信号５２がオンの時だけＡＮＤ回路７１の働きでゲート制御信号４６がオンし、この状態となった後は、誤検出などによって負側ゲートフィードバック信号５２がオフとなっても、ＯＲ回路８１の働きで正側ゲート制御信号４６はＡＮＤ回路７１を介してオンのままラッチされる。このオン状態は、正側ゲート基準信号４１がオフとなるまで維持される。第４のゲート基準信号４４に関しても同様である。このラッチ機能によって、ゲートフィードバック信号に誤検出パルスが生じた場合でもその影響を受けずに正常なゲート制御信号を出力することができる。
【００１７】
＜第３の実施形態＞
図５は、第３の実施形態の構成を示すブロック線図である。この第３の実施形態は、第２の実施形態と同様の３レベルインバータの１相分の主回路とゲート制御回路を示している。図示のゲートインターロック回路９４においては、図４の場合とは対照的に、第２および第３のゲート基準信号４２，４３はそれぞれＮＯＴ回路６２，６３を介してＡＮＤ回路７２，７３の第１入力端に入力され、その出力はＮＯＴ回路６５，６６を介してゲート駆動回路２２，２３に導かれる。ＡＮＤ回路７２，７３の第２入力端には、ＯＲ回路８２，８３の出力信号が入力される。ＯＲ回路８２，８３の第１入力端にはＡＮＤ回路７２，７３の出力信号が自己ラッチ入力信号として入力され、ＯＲ回路８２，８３の第２入力端には同じ極性側のもう一方のゲート駆動回路２１，２４からのゲートフィードバック信号５１，５４がＮＯＴ回路６１，６４を介して入力される。第１および第４のゲート基準信号４１，４４の系統に関しては、単にバッファ５５，５８が設けられているだけである。
【００１８】
ゲートインターロック回路９４において、第２、第３のゲート基準信号４２，４３に関しては、それ自体がオフで第１，第４のゲート基準信号４１，４４に係るゲートフィードバック信号５１，５４がオフの時だけＡＮＤ回路７１の働きでゲート制御信号４７，４８６がオフし、この状態となった後は誤検出などによって負側ゲートフィードバック信号５１，５４がノイズ等によってオンとなっても、ＯＲ回路８２，８３およびＡＮＤ回路７２，７３の働きでゲート制御信号４７，４８はオフのままにラッチされる。このオフ状態はゲート基準信号４２，４３がオンとなるまで維持される。このラッチ機能によって、ゲートフィードバック信号が誤検出した場合でも、その影響を受けずに正常なゲート制御信号を出力することができる。
【００１９】
＜第４の実施形態＞
図６は、第４の実施形態の構成を示すブロック線図である。第１の実施形態と同様の３レベルインバータの１相分の主回路とゲート制御回路を示している。ここに示すゲートインターロック回路９５は、第３の実施形態のゲートインターロック回路９４を基本とし、そのＮＯＴ回路６１，６４の入力段にオフディレータイマ９１，９４を介挿したものである。この実施形態によれば、ノイズ等により、２つの正側半導体素子３１，３２の同時オフ、または２つの負側半導体素子３３，３４の同時オフという状態に至った時でも、ゲートパルスオフの事態を防止することができる。
【００２０】
＜適用対象＞
以上、本発明をインバータすなわち逆変換器に適用する場合について説明したが、本発明の技術思想はコンバータすなわち順変換器に対しても適用可能である。
【００２１】
【発明の効果】
以上のように本発明によれば、ゲートフィードバック信号を用いたゲートインターロック回路を構成する際に、誤検出パルスによるゲートフィードバック信号に基づいてゲートパルスオフの事態を生ずることがない。このゲートインターロック回路によって、制御器からのゲート制御信号がノイズなどによってパルスオフとなった場合の装置故障、または半導体素子の短絡故障に基づく直流短絡による被害拡大などの発生を防止することができる。
【図面の簡単な説明】
【図１】 本発明の基礎となる構成の１相分について示すブロック線図である。
【図２】 図１のゲートインターロック回路の動作を説明するためのタイムチャートである。
【図３】 本発明の第１の実施形態を１相分について示すブロック線図である。
【図４】 本発明の第２の実施形態を１相分について示すブロック線図である。
【図５】 本発明の第３の実施形態を１相分について示すブロック線図である。
【図６】 本発明の第４の実施形態を１相分について示すブロック線図である。
【図７】 本発明を適用する半導体電力変換装置と周辺機器の構成例を示すブロック線図である。
【図８】 従来のゲートインターロック回路の構成を示すブロック線図である。
【図９】 図８のゲートインターロック回路の動作を説明するためのタイムチャートである。
【符号の説明】
１１ ゲート制御信号発生回路
１５ 主回路正電位端
１６ 主回路負電位端
１７ 主回路中性点電位端
１８ 変換器出力端
２１，２２ 正側ゲート駆動回路
２３，２４ 負側ゲート駆動回路
３１，３２ 正側半導体素子
３３，３４ 負側半導体素子
３５，３６ クランプダイオード
４１，４２ 正側ゲート基準信号
４３，４４ 負側ゲート基準信号
４６，４７ 正側ゲート制御信号
４８，４９ 負側ゲート制御信号
５１，５２ 正側ゲートフィードバック信号
５３，５４ 負側ゲートフィードバック信号
６１，６２，６３，６４ ＮＯＴ回路
６５，６６ ＮＯＴ回路
７１，７２，７３，７４ ＡＮＤ回路
８１，８２，８３，８４ ＯＲ回路
８５，８６ オフディレータイマ
９１，９２，９３，９４，９５ ゲートインターロック回路
１０１ Ｕ相変換器
１０２ Ｖ相変換器
１０３ Ｗ相変換器
１０６ 三相交流電動機
１０７ 制御器
１０８ ゲート基準信号
１０９ ゲート制御信号
１１１ ゲートロジック
１１２ ゲート駆動回路
１１３ 半導体素子
Claims (3)
- 主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる４つの半導体素子を各相ごとに有し、前記主回路正電位端側または主回路負電位端側から見て第１および第２の半導体素子は対をなして第１の半導体素子は第２の半導体素子がオン状態にある時だけオン制御可能であり、かつ第３の半導体素子がオン状態にある時だけ第４の半導体素子のオン制御が可能である半導体電力変換装置において、
前記半導体素子のそれぞれをオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、
前記第２および第３の半導体素子のオンオフ状態に応じたゲートフィードバック信号を得るゲートフィードバック手段と、
前記第２および第３の半導体素子は前記ゲート基準信号に従ったゲート制御信号を出力し、前記第１の半導体素子に対するゲート基準信号がオフからオンになりかつ第２の半導体素子に関するゲートフィードバック信号がオンであるときにだけ前記第１の半導体素子をオフからオンに遷移させ、一旦オンとなった後はゲート基準信号がオフになる時までオン状態を保持し、前記第４の半導体素子に対するゲート基準信号がオフからオンになりかつ第３の半導体素子に関するゲートフィードバック信号がオンであるときにだけ前記第４の半導体素子をオフからオンに遷移させ、一旦オンとなった後はゲート基準信号がオフになる時までオン状態を保持するゲート制御信号を出力するゲートインターロック回路と
を備えたことを特徴とする半導体電力変換装置。 - 主回路正電位端と主回路負電位端との間に直列に接続されたトランジスタからなる４つの半導体素子を各相ごとに有し、前記主回路正電位端側または主回路負電位端側から見て第１および第２の半導体素子は対をなして第２の半導体素子は第１の半導体素子がオフ状態にある時だけオフ状態にあり、かつ第３の半導体素子は第４の半導体素子がオフ状態にある時だけオフ状態にある半導体電力変換装置において、
前記半導体素子のそれぞれをオンオフ制御するためのゲート基準信号を生成するゲート制御信号発生回路と、
前記第１および第４の半導体素子のオンオフ状態に応じたゲートフィードバック信号を得るゲートフィードバック手段と、
前記第１および第４の半導体素子は前記ゲート基準信号に従ったゲート制御信号を出力し、前記第２の半導体素子に対するゲート基準信号がオンからオフになりかつ第１の半導体素子に関するゲートフィードバック信号がオフであるときにだけ前記第２の半導体素子をオンからオフに遷移させ、一旦オフとなった後はゲート基準信号がオンになる時までオフ状態を保持し、前記第３の半導体素子に対するゲート基準信号がオンからオフになりかつ第４の半導体素子に関するゲートフィードバック信号がオフであるときにだけ前記第３の半導体素子をオンからオフに遷移させ、一旦オフとなった後はゲート基準信号がオンになる時までオフ状態を保持するゲート制御信号を出力するゲートインターロック回路と
を備えたことを特徴とする半導体電力変換装置。 - 請求項２に記載の半導体電力変換装置において、
前記ゲートインターロック回路は、前記第１および第４の半導体素子のオンオフ状態に応じたゲートフィードバック信号の通路中にそれぞれオフディレータイマを備えていることを特徴とする半導体電力変換装置。
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