JPH09121554A - Ｎｐｃインバータ装置 - Google Patents

Abstract

(57)【要約】 【課題】 一部のスイッチング素子に電圧が集中するの
を防止し、小型で安価なＮＰＣインバータ装置を提供す
る。 【解決手段】 停止指令が出されると、制御信号出力回
路１７からの信号は全てオフとなる。このとき、スイッ
チング素子３のみが最小オン期間中であったとすると、
インターロック回路１４の出力はオフとなるが、インタ
ーロック回路１３は最小オン時間に達するまではオンパ
ルス信号を出力する。このオンパルス信号は、スイッチ
ング素子３のゲートに出力されるが、さらに、オア回路
１８を介してスイッチング素子４のゲートにも出力され
る。したがって、スイッチング素子３がオンであるとき
には、必ずスイッチング素子４もオンとなる。すなわ
ち、停止指令が出力された場合、最小オン時間が設定さ
れているために、スイッチング素子４がオフのときにス
イッチンク素子３がオンとなり、スイッチング素子４に
過電圧が印加されるという事態を防ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直流電力から交流
電力を得るための３値レベルインバータを有するＮＰＣ
（中性点クランプ）インバータ装置に関するものであ
る。

【０００２】

【従来の技術】図７は、従来のＮＰＣインバータ装置の
構成図である。この図において、１及び２は直流電圧源
となる第１及び第２のコンデンサ、３〜６はスイッチン
グ素子である。そして、３は直流高圧側でコンデンサ１
に接続される第１のスイッチング素子、４は直流高圧側
で交流出力側に接続される第２のスイッチング素子、５
は直流低圧側で交流出力側に接続される第３のスイッチ
ング素子、６は直流低圧側でコンデンサ２に接続される
第４のスイッチング素子である。７〜１０は、スイッチ
ング素子３〜６に逆並列に接続された第１乃至第４の逆
並列接続ダイオードである。１１は、スイッチング素子
３及びスイッチング素子４の共通接続点とコンデンサ１
及びコンデンサ２の共通接続点すなわち中性点Ｏとの間
に接続され、中性点側を陽極とした第１の中性点クラン
プダイオードである。１２は、スイッチング素子５及び
スイッチング素子６の共通接続点と上記中性点Ｏとの間
に接続され、中性点側を陰極とした第２の中性点クラン
プダイオードである。

【０００３】１３〜１６は、第１乃至第４のインターロ
ック回路であり、スイッチング素子３と５との間、及び
スイッチング素子４と６との間のオンオフ動作が逆にな
るようにインターロックするものである。これらインタ
ーロック回路１３〜１６はスイッチング素子３〜６に与
えられるオンパルスがスイッチング素子の最小オン時間
以上となるようにするものであり、パルス幅延長回路と
しての機能も有している。図８は、インターロック回路
１３を代表例として図示したものであり、ワンショット
マルチバイブレータ等のパルス発生器１３ａ、オア回路
１３ｂとから構成されている。

【０００４】１７はスイッチング素子３〜６のオンオフ
パルスを生成して出力する制御信号出力回路である。制
御信号出力回路１７では、例えば、三角波と出力すべき
交流波形とが比較され、ＰＷＭ変調された各スイッチン
グ素子３〜６のオンパルスが生成される。このオンパル
スがインターロック回路１３〜１６に与えられるが、最
小オン時間を下回っている場合は、最小オン時間以上に
パルスの幅が長くされ、各スイッチング素子３〜６に与
えられる。

【０００５】図９は、スイッチング素子３〜６のオン、
オフ状態を示したもので、スイッチング素子３及びスイ
ッチング素子４をオンにすると出力電圧は＋Ｅｄとな
り、スイッチング素子４及びスイッチング素子５をオン
にすると出力電圧は０となり、スイッチング素子５及び
スイッチング素子６をオンにすると出力電圧は−Ｅｄと
なり、３値の出力が得られる。そして、正の半波の出力
の時はスイッチング素子４をオンにし、スイッチング素
子３とスイッチング素子５とを交互にオンさせる。ま
た、負の半波の出力の時はスイッチング素子５をオンに
し、スイッチング素子４とスイッチング素子６とを交互
にオンさせる。この時、スイッチング素子３〜６の内２
つは必らずオフ状態であり、スイッチング素子３〜６に
加えられる直流電圧はＥｄとなる。

【０００６】

【発明が解決しようとする課題】図７において、いま、
スイッチング素子３及びスイッチング素子がオンとなっ
て＋Ｅｄを出力し、電流がコンデンサ１からスイッチン
グ素子３及びスイッチング素子４を通って出力され、し
かもスイッチング素子３が最小オン時間内である時に停
止信号が発生したものとする。この時、各スイッチング
素子３〜６に与えられるパルスに着目すると、図９の時
刻ｔ_１の位置で示されるように、スイッチング素子４は
最小オン時間の範囲外であるために直ちにｔ_１の時点で
オフとなるが、スイッチング素子３は最小オン時間内で
あるためオフが遅れ、ｔ_２の時点でオフとなる。スイッ
チング素子４がオフとなると、コンデンサ１から流れて
いた電流は遮断される。すると、電流はコンデンサ２側
からダイオード１０及び９を通して流れることになる。
この状態ではダイオード１０及び９に電流が流れている
ことから、スイッチング素子５及び６の両端の電圧はゼ
ロとなる。一方、スイッチング素子３は、最小オン時間
内であるためにオンパルスが与え続けられ、オン状態に
ある。

【０００７】このため、オフしたスイッチング素子４に
は２Ｅｄの電圧が印加されてしまうことになる。さら
に、何らかの理由で制御信号出力回路１７からスイッチ
ング素子４のオン信号が出力されずに、スイッチング素
子３のみにオン信号が与えられた場合にも、上記と同様
に、スイッチング素子４に電圧が集中し、２Ｅｄの電圧
が印加されてしまうことになる。したがって、通常時の
電圧Ｅｄを基準としてスイッチング素子の電圧定格を選
定すると、スイッチング素子の破損を招くことになる。
これを防止するにはスイッチング素子の電圧定格を、大
きなものにすればよいが、それでは装置が大型化し高価
なものとなってしまう。

【０００８】本発明は上記事情に鑑みてなされたもので
あり、一部のスイッチング素子に電圧が集中するのを防
止し、小型で安価なＮＰＣインバータ装置を提供するこ
とを目的としている。

【０００９】

【課題を解決するための手段】上記課題を解決するため
の手段として請求項１記載の発明は、制御信号の入力に
基いてオンオフ動作する、互に直列接続された第１乃至
第４のスイッチング素子と、一方の正側端子が前記第１
のスイッチング素子に接続されると共に、他方の負側端
子が前記第４のスイッチング素子に接続された、互に直
列接続された第１及び第２のコンデンサと、前記第１乃
至第４のスイッチング素子にそれぞれ逆並列接続された
第１乃至第４の逆並列接続ダイオードと、前記第１及び
第２のスイッチング素子の共通接続点側に陰極が接続さ
れ、前記第１及び第２のコンデンサの共通接続点側に陽
極が接続された第１の中性点クランプダイオードと、前
記第３及び第４のスイッチング素子の共通接続点側に陽
極が接続され、前記第１及び第２のコンデンサの共通接
続点側に陰極が接続された第２の中性点クランプダイオ
ードと、前記第１乃至第４のスイッチング素子をオンオ
フ動作させるための各制御信号を出力する制御信号出力
回路と、前記制御信号出力回路からの各制御信号を入力
し、これをそれぞれ前記第１乃至第４のスイッチング素
子に出力し、しかも、この入力した制御信号のオン期間
が、スイッチング素子の最小点弧時間を下回っている場
合は、これを最小点弧時間以上に延長する第１乃至第４
のパルス幅延長回路と、を備え、前記第１及び第２コン
デンサの共通接続点を中性点とすると共に、前記第２及
び第３のスイッチング素子の共通接続点を交流出力端子
として交流電力を出力するＮＰＣインバータ装置におい
て、少くとも前記第１のスイッチング素子がオン状態に
ある場合は、前記第２のスイッチング素子をオン状態に
拘束する第１のオン状態拘束回路と、少くとも前記第４
のスイッチング素子がオン状態にある場合は、前記第３
のスイッチング素子をオン状態に拘束する第２のオン状
態拘束回路と、を備えたことを特徴とする。

【００１０】請求項２記載の発明は、請求項１記載の発
明において、前記第１のオン状態拘束回路は、前記第１
及び第２のパルス幅延長回路の出力側に入力端子が接続
され、前記第２のスイッチング素子の制御信号入力側に
出力端子が接続された第１のオア回路により形成された
ものであり、前記第２のオン状態拘束回路は、前記第３
及び第４のパルス幅延長回路の出力側に入力端子が接続
され、前記第３のスイッチング素子の制御信号入力側に
出力端子が接続された第２のオア回路により形成された
ものである、ことを特徴とする。

【００１１】請求項３記載の発明は、請求項１記載の発
明において、前記第１のオン状態拘束回路は、前記第１
のパルス幅延長回路及び前記制御信号出力回路の出力側
に入力端子が接続され、前記第２のパルス幅延長回路の
入力側に出力端子が接続された第１のオア回路により形
成されたものであり、前記第２のオン状態拘束回路は、
前記第４のパルス幅延長回路及び前記制御信号出力回路
の出力側に入力端子が接続され、前記第３のパルス幅延
長回路の入力側に出力端子が接続された第２のオア回路
により形成されたものである、ことを特徴とする。

【００１２】請求項４記載の発明は、請求項１記載の発
明において、前記第１のオン状態拘束回路は、前記制御
信号出力回路の出力側に入力端子が接続され、前記第１
のパルス幅延長回路の入力側に出力端子が接続された第
１のアンド回路により形成されたものであり、前記第２
のオン状態拘束回路は、前記制御信号出力回路の出力側
に入力端子が接続され、前記第４のパルス幅延長回路の
入力側に出力端子が接続された第２のアンド回路により
形成されたものである、ことを特徴とする。

【００１３】請求項５記載の発明は、請求項１記載の発
明において、前記第１のオン状態拘束回路は、前記制御
信号出力回路及び前記第２のパルス幅延長回路の出力側
に入力端子が接続され、前記第１のパルス幅延長回路の
入力側に出力端子が接続された第１のアンド回路により
形成されたものであり、前記第２のオン状態拘束回路
は、前記制御信号出力回路及び前記第３のパルス幅延長
回路の出力側に入力端子が接続され、前記第４のパルス
幅延長回路の入力側に出力端子が接続された第２のアン
ド回路により形成されたものである、ことを特徴とす
る。

【００１４】請求項６記載の発明は、請求項１記載の発
明において、前記第１のオン状態拘束回路は、前記制御
信号出力回路の出力側に入力端子が接続され、前記第１
のパルス幅延長回路の入力側に出力端子が接続された第
１のアンド回路と、前記第１及び第２のパルス幅延長回
路の出力側に入力端子が接続され、前記第２のスイッチ
ング素子の制御信号入力側に出力端子が接続された第１
のオア回路と、から形成されるものであり、前記第２の
オン状態拘束回路は、前記制御信号出力回路の出力側に
入力端子が接続され、前記第４のパルス幅延長回路の入
力側に出力端子が接続された第２のアンド回路と、前記
第３及び第４のパルス幅延長回路の出力側に入力端子が
接続され、前記第３のスイッチング素子の制御信号入力
側に出力端子が接続された第２のオア回路と、から形成
されるものである、ことを特徴とする。

【００１５】請求項７記載の発明は、請求項１記載の発
明において、前記第１のオン状態拘束回路は、前記第１
のパルス幅延長回路及び停止指令出力回路の出力側に入
力端子が接続された第１のアンド回路と、前記第１のア
ンド回路の出力端子からの信号入力に基いて前記最小点
弧時間以上のパルス幅を有する信号を発生させる第１の
パルス発生回路と、前記第１のパルス発生回路及び前記
第２のパルス幅延長回路の出力側に入力端子が接続さ
れ、前記第２のスイッチング素子の制御信号入力側に出
力端子が接続された第１のオア回路と、から形成される
ものであり、前記第２のオン状態拘束回路は、前記第４
のパルス幅延長回路及び停止指令出力回路の出力側に入
力端子が接続された第２のアンド回路と、前記第２のア
ンド回路の出力端子からの信号入力に基いて前記最小点
弧時間以上のパルス幅を有する信号を発生させる第２の
パルス発生回路と、前記第２のパルス発生回路及び前記
第３のパルス幅延長回路の出力側に入力端子が接続さ
れ、前記第３のスイッチング素子の制御信号入力側に出
力端子が接続された第２のオア回路と、から形成される
ものである、ことを特徴とする。

【００１６】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。ただし、図７と同一部分には同一符
号を付して重複した説明を省略する。図１は本発明によ
るＮＰＣインバータ装置の第一の実施形態の構成図であ
る。１８，１９は第１及び第２のオア回路であり、オア
回路１８はインターロック回路１３とインターロック回
路１４の出力の論理和をスイッチング素子４に与え、オ
ア回路１９はインターロック回路１５とインターロック
回路１６の出力の論理和をスイッチング素子５に与え
る。図１において、通常運転中は、スイッチング素子３
がオンの時は必ずスイッチング素子４はオンであるの
で、オア回路１８が影響することはなく、図９と同じパ
ルスが出力される。オア回路１９側も同様である。

【００１７】スイッチング素子３が最小オン期間中に停
止指令信号が発生した時には制御信号出力回路１７から
の信号はすべてオフ状態となるが、スイッチング素子３
のインターロック回路１３は最小オン時間まではオンパ
ルスを発生し、スイッチング素子３はオン状態を維持す
る。そして、インターロック回路１４の出力はオフとな
るが、インターロック回路１３の出力がオア回路１８を
通してスイッチング素子４に与えられるので、スイッチ
ンク素子４もオン状態が維持される。スイッチング素子
３の最小オン時間が経過すると、インターロック回路１
３の出力及びオア回路１８の出力はオフとなる。これに
よりスイッチング素子３及び４はオフとなる。

【００１８】この実施形態によれば、スイッチング素子
３及び４が共にオフとなるため、一部の素子に電圧が集
中することはなくいずれの素子も電圧はＥｄとなる。さ
らに、本実施形態では制御信号出力回路１７が何らかの
故障でスイッチング素子４のオン信号を発生しない場合
でも、スイッチング素子３がオンになる時はスイッチン
グ素子４も同時にオンとなり、スイッチンク素子４に電
圧が集中することはない。従って、スイッチング素子の
定格電圧を必要以上に高める必要がなく安価でコンパク
トなＮＰＣインバータ装置を実現することができる。

【００１９】図２は本発明の第２の実施形態の構成図で
ある。２０，２１は第１及び第２のオア回路であり、オ
ア回路２０はスイッチング素子３のインターロック回路
１３の出力と、制御信号出力回路１７からのスイッチン
グ素子４のゲート信号との論理和の信号をスイッチング
素子４のインターロック回路１４に入力する。また、オ
ア回路２１はスイッチング素子６のインターロック回路
１６の出力と、制御信号出力回路１７からのスイッチン
グ素子５のゲート信号との論理和の信号をスイッチング
素子５のインターロック回路１５に入力する。

【００２０】図２の実施形態によれば、スイッチング素
子３が最小オン時間中に停止となった場合に、制御信号
出力回路１７からのスイッチング素子３〜６のゲート信
号はオフとなるが、スイッチング素子３は最小オン時間
中であるため、インターロック回路１３からスイッチン
グ素子３にオン信号が与え続けられ、スイッチング素子
３はオン状態のままとなる。そして、インターロック回
路１３の出力はオア回路２０を介してインターロック回
路１４にも入力される。これにより、インターロック回
路１４の出力もオンとなり、スイッチング素子４もオン
状態を続けることになる。スイッチング素子３の最小オ
ン時間が経過し、インターロック回路１３の出力がオフ
となると、インターロック回路１４の出力もオフとな
り、スイッチンク素子３とスイッチンク素子４は共にオ
フとなる。したがって、一部の素子に電圧が集中するこ
とはなく、いずれの素子の電圧もＥｄとなる。また、制
御信号出力回路１７が故障した場合でも、第一の実施形
態と同様の効果が得られる。

【００２１】図３は本発明の第３の実施形態の構成図で
ある。２２，２３は第１及び第２のアンド回路であり、
アンド回路２２はスイッチング素子３の制御信号出力回
路１７からのゲート信号と、スイッチング素子４の制御
信号出力回路１７からのゲート信号との論理積信号を、
スイッチング素子３のインターロック回路１３に与え
る。また、アンド回路２３は、スイッチング素子５の制
御信号出力回路１７からのゲート信号と、スイッチング
素子６の制御信号出力回路１７からのゲート信号との論
理積信号をインターロック回路１６に与える。

【００２２】制御信号出力回路１７が何らかの故障でス
イッチング素子４又はスイッチング素子５のゲート信号
を発生しない時、アンド回路２１，２２の論理積は成立
せず、制御信号出力回路１７からスイッチンク素子３又
は６のゲート信号が与えられても、スイッチング素子３
又は６にオン信号が与えられることはない。すなわち、
スイッチンク素子３又は６のみがオンすることはなく、
スイッチング素子４又は５に２Ｅｄの電圧が加わり、一
部の素子に電圧が集中することはない。従って、スイッ
チング素子の定格電圧を必要以上に高める必要はなく、
安価でコンパクトなＮＰＣインバータ装置を実現するこ
とができる。

【００２３】図４は本発明の第４の実施形態の構成図で
ある。２４，２５は第１及び第２のアンド回路であり、
アンド回路２４はスイッチング素子３の制御信号出力回
路１７からのゲート信号と、スイッチンク素子４のイン
ターロック回路１４の出力との論理積信号をインターロ
ック回路１３に与える。また、アンド回路２５はスイッ
チング素子６の制御信号出力回路１７からのゲート信号
と、インターロック回路１５の出力との論理積信号をイ
ンターロック回路１６に与える。本実施形態によって
も、図３の実施形態と同様の効果が得られる。

【００２４】図５は本発明の第５の実施形態の構成図で
ある。１８，１９は第１及び第２のオア回路であって、
図１の実施形態と同じ構成を具備しており、２２，２３
は第１及び第２のアンド回路であって、図３の実施形態
と同じ構成を具備している。本実施形態によっても、第
一の実施形態及び第３の実施形態と同様の効果が得られ
る。

【００２５】図６は本発明の第６の実施形態の構成図で
ある。２６，２７は第１及び第２のアンド回路であり、
アンド回路２６はインターロック回路１３の出力と、停
止指令回路（図示せず）からの停止指令信号との論理積
の信号を出力する。アンド回路２７はインターロック回
路１６の出力と、停止指令出力回路からの停止指令信号
との論理積の信号を出力する。２８，２９は第１及び第
２のパルス発生回路であり、パルス発生回路２８はアン
ド回路２６の出力によりパルスを発生し、パルス発生回
路２９はアンド回路２７の出力によりパルスを発生す
る。それぞれのパルスの時間はスイッチング素子の最小
オン時間以上に設定される。３０，３１は第１及び第２
のオア回路であり、オア回路３０はパルス発生回路２８
の出力とインターロック回路１４との論理和の信号をス
イッチンク素子４に与える。オア回路３１はパルス発生
回路２９の出力とインターロック回路１５の出力との論
理和の信号をスイッチング素子５に与える。

【００２６】インターロック回路１３から最小オン時間
内のオン信号を発生している時に停止指令信号が入力さ
れた場合、アンド回路２６の条件が成立するために、ア
ンド回路２６の出力がパルス発生回路２８に与えられ、
パルスが出力される。停止指令信号とともにインターロ
ック回路１４の出力はオフとなるが、パルス発生回路２
８の出力のパルスがオア回路３０を通ってスイッチング
素子４に与えられ、スイッチング素子４はオンに維持さ
れる。スイッチング素子３の最小オン時間を経過する
と、インターロック回路１３の出力はオフとなり、スイ
ッチンク素子３はオフする。この時、パルス発生回路２
８のパルスは最小オン時間以上であるため、スイッチン
グ素子４はオンのままである。この状態では、スイッチ
ング素子３により遮断された電流はダイオード１１から
スイッチング素子４を通して流れるため、スイッチング
素子３に印加される電圧はコンデンサ１のＥｄのみとな
る。さらに、パルス発生回路２８のパルスが終了しスイ
ッチング素子４がオフした時点でも、すでにスイッチン
グ素子３はオフ状態にあるため、スイッチング素子４に
電圧が集中することはない。従って、スイッチング素子
の定格電圧を必要以上に高める必要はなく、安価でコン
パクトなＮＰＣインバータ装置を実現することができ
る。

【００２７】なお、上記各実施形態では、スイッチング
素子がサイリスタの場合につき説明したが、もちろん、
これに限定されるわけではなく、トランジスタ等の他の
スイッチング素子であってもよい。また、第１のスイッ
チング素子（第２〜第４のスイッチング素子についても
同様）が１個の場合につき説明したが、これは２個以上
の場合であってもよい。

【００２８】

【発明の効果】以上のように、本発明によれば、一部の
素子に集中して直流電源電圧が印加されるのを防止し、
より安全にスイッチング動作のできる信頼性の高い安価
で小型のインバータを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の概略構成図。

【図２】本発明の第２実施形態の概略構成図。

【図３】本発明の第３実施形態の概略構成図。

【図４】本発明の第４実施形態の概略構成図。

【図５】本発明の第５実施形態の概略構成図。

【図６】本発明の第６実施形態の概略構成図。

【図７】従来例の概略構成図。

【図８】図７におけるインターロック回路の構成図。

【図９】図７の装置のスイッチング状態を説明するため
の波形図。

【符号の説明】

１，２ 第１及び第２のコンデンサ ３，４，５，６ 第１乃至第４のスイッチング素子 ７，８，９，１０ 第１乃至第４の逆並列接続ダイオー
ド １１，１２ 第１及び第２の中性点クランプダイオード １３，１４，１５，１６ 第１乃至第４のインターロッ
ク回路（パルス幅延長回路） １７ 制御信号出力回路 １８，２０，３０ 第１のオア回路 １９，２１，３１ 第２のオア回路 ２２，２４，２６ 第１のアンド回路 ２３，２５，２７ 第２のアンド回路 ２８，２９ 第１及び第２のパルス発生回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】制御信号の入力に基いてオンオフ動作す
   る、互に直列接続された第１乃至第４のスイッチング素
   子と、 一方の正側端子が前記第１のスイッチング素子に接続さ
   れると共に、他方の負側端子が前記第４のスイッチング
   素子に接続された、互に直列接続された第１及び第２の
   コンデンサと、 前記第１乃至第４のスイッチング素子にそれぞれ逆並列
   接続された第１乃至第４の逆並列接続ダイオードと、 前記第１及び第２のスイッチング素子の共通接続点側に
   陰極が接続され、前記第１及び第２のコンデンサの共通
   接続点側に陽極が接続された第１の中性点クランプダイ
   オードと、 前記第３及び第４のスイッチング素子の共通接続点側に
   陽極が接続され、前記第１及び第２のコンデンサの共通
   接続点側に陰極が接続された第２の中性点クランプダイ
   オードと、 前記第１乃至第４のスイッチング素子をオンオフ動作さ
   せるための各制御信号を出力する制御信号出力回路と、 前記制御信号出力回路からの各制御信号を入力し、これ
   をそれぞれ前記第１乃至第４のスイッチング素子に出力
   し、しかも、この入力した制御信号のオン期間が、スイ
   ッチング素子の最小点弧時間を下回っている場合は、こ
   れを最小点弧時間以上に延長する第１乃至第４のパルス
   幅延長回路と、 を備え、前記第１及び第２コンデンサの共通接続点を中
   性点とすると共に、前記第２及び第３のスイッチング素
   子の共通接続点を交流出力端子として交流電力を出力す
   るＮＰＣインバータ装置において、 少くとも前記第１のスイッチング素子がオン状態にある
   場合は、前記第２のスイッチング素子をオン状態に拘束
   する第１のオン状態拘束回路と、 少くとも前記第４のスイッチング素子がオン状態にある
   場合は、前記第３のスイッチング素子をオン状態に拘束
   する第２のオン状態拘束回路と、 を備えたことを特徴とするＮＰＣインバータ装置。
2. 【請求項２】請求項１記載のＮＰＣインバータ装置にお
   いて、 前記第１のオン状態拘束回路は、前記第１及び第２のパ
   ルス幅延長回路の出力側に入力端子が接続され、前記第
   ２のスイッチング素子の制御信号入力側に出力端子が接
   続された第１のオア回路により形成されたものであり、 前記第２のオン状態拘束回路は、前記第３及び第４のパ
   ルス幅延長回路の出力側に入力端子が接続され、前記第
   ３のスイッチング素子の制御信号入力側に出力端子が接
   続された第２のオア回路により形成されたものである、 ことを特徴とするＮＰＣインバータ装置。
3. 【請求項３】請求項１記載のＮＰＣインバータ装置にお
   いて、 前記第１のオン状態拘束回路は、前記第１のパルス幅延
   長回路及び前記制御信号出力回路の出力側に入力端子が
   接続され、前記第２のパルス幅延長回路の入力側に出力
   端子が接続された第１のオア回路により形成されたもの
   であり、 前記第２のオン状態拘束回路は、前記第４のパルス幅延
   長回路及び前記制御信号出力回路の出力側に入力端子が
   接続され、前記第３のパルス幅延長回路の入力側に出力
   端子が接続された第２のオア回路により形成されたもの
   である、 ことを特徴とするＮＰＣインバータ装置。
4. 【請求項４】請求項１記載のＮＰＣインバータ装置にお
   いて、 前記第１のオン状態拘束回路は、前記制御信号出力回路
   の出力側に入力端子が接続され、前記第１のパルス幅延
   長回路の入力側に出力端子が接続された第１のアンド回
   路により形成されたものであり、 前記第２のオン状態拘束回路は、前記制御信号出力回路
   の出力側に入力端子が接続され、前記第４のパルス幅延
   長回路の入力側に出力端子が接続された第２のアンド回
   路により形成されたものである、 ことを特徴とするＮＰＣインバータ装置。
5. 【請求項５】請求項１記載のＮＰＣインバータ装置にお
   いて、 前記第１のオン状態拘束回路は、前記制御信号出力回路
   及び前記第２のパルス幅延長回路の出力側に入力端子が
   接続され、前記第１のパルス幅延長回路の入力側に出力
   端子が接続された第１のアンド回路により形成されたも
   のであり、 前記第２のオン状態拘束回路は、前記制御信号出力回路
   及び前記第３のパルス幅延長回路の出力側に入力端子が
   接続され、前記第４のパルス幅延長回路の入力側に出力
   端子が接続された第２のアンド回路により形成されたも
   のである、 ことを特徴とするＮＰＣインバータ装置
6. 【請求項６】請求項１記載のＮＰＣインバータ装置にお
   いて、 前記第１のオン状態拘束回路は、前記制御信号出力回路
   の出力側に入力端子が接続され、前記第１のパルス幅延
   長回路の入力側に出力端子が接続された第１のアンド回
   路と、前記第１及び第２のパルス幅延長回路の出力側に
   入力端子が接続され、前記第２のスイッチング素子の制
   御信号入力側に出力端子が接続された第１のオア回路
   と、から形成されるものであり、 前記第２のオン状態拘束回路は、前記制御信号出力回路
   の出力側に入力端子が接続され、前記第４のパルス幅延
   長回路の入力側に出力端子が接続された第２のアンド回
   路と、前記第３及び第４のパルス幅延長回路の出力側に
   入力端子が接続され、前記第３のスイッチング素子の制
   御信号入力側に出力端子が接続された第２のオア回路
   と、から形成されるものである、 ことを特徴とするＮＰＣインバータ装置。
7. 【請求項７】請求項１記載のＮＰＣインバータ装置にお
   いて、 前記第１のオン状態拘束回路は、前記第１のパルス幅延
   長回路及び停止指令出力回路の出力側に入力端子が接続
   された第１のアンド回路と、前記第１のアンド回路の出
   力端子からの信号入力に基いて前記最小点弧時間以上の
   パルス幅を有する信号を発生させる第１のパルス発生回
   路と、前記第１のパルス発生回路及び前記第２のパルス
   幅延長回路の出力側に入力端子が接続され、前記第２の
   スイッチング素子の制御信号入力側に出力端子が接続さ
   れた第１のオア回路と、から形成されるものであり、 前記第２のオン状態拘束回路は、前記第４のパルス幅延
   長回路及び停止指令出力回路の出力側に入力端子が接続
   された第２のアンド回路と、前記第２のアンド回路の出
   力端子からの信号入力に基いて前記最小点弧時間以上の
   パルス幅を有する信号を発生させる第２のパルス発生回
   路と、前記第２のパルス発生回路及び前記第３のパルス
   幅延長回路の出力側に入力端子が接続され、前記第３の
   スイッチング素子の制御信号入力側に出力端子が接続さ
   れた第２のオア回路と、から形成されるものである、 ことを特徴とするＮＰＣインバータ装置。