JP3643434B2 - 画像形成装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、マルチビーム（複数のレーザビーム）を用いて画像の書き込みを行なう複写機，プリンタ，ファクシミリ装置等の画像形成装置に関し、特に２本のレーザビームによる感光体への画像書込みを、２個のラインメモリによって行なう画像形成装置に関する。
【０００２】
【従来の技術】
デジタル複写機やレーザプリンタ等の画像形成装置において、処理の高速化を計るにはビデオクロック周波数を高速にすることが必要になり、使用できるＩＣやレーザダイオード・ドライバがなくなるという問題があるので、マルチビームが使用される。
それによって、ｎ個のレーザダイオードにより発生する各レーザビームによって、１回にｎラインの同時書き込みを行なうようにすると、ビデオクロック周波数を１／ｎにすることができる。
【０００３】
複数のラインメモリにより書き込みを行なう方式は、例えば特開平４−２００６６号公報に見られるように公知である。しかし、このような従来技術では、２個のラインメモリのライトイネーブル信号を、トグルしてセレクトするようにしている。
【０００４】
【発明が解決しようとする課題】
そのため、画像有効領域の最初に第１のレーザビームがセレクトされる場合と、第２のレーザビームがセレクトされる場合とが同じ確率で存在する。したがって、第２のレーザビームから始まると、主走査の位相同期がずれて斜線のつながりが途切れるという不具合があった。
【０００５】
また、従来の方式では同じビデオデータが２個のレーザダイオードにそれぞれ入力されるが、レーザダイオードはものによりしきい値電流やスロープ効率が多少異なるので、光量特性にバラツキがあり、同じ濃度で形成されるべき画像に濃度ムラが発生するという問題があった。
【０００６】
この発明は、マルチビームによる画像書き込みを複数のラインメモリを使用して行なう画像形成装置において、上記のような記問題を解決するためのものであり、位相同期ずれによる斜線の途切れや、濃度ムラが発生しないようにすることを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、第１のレーザダイオードと第２のレーザダイオードによってそれぞれ発生され、主走査方向及び副走査方向にそれぞれ所定間隔を有する第１のレーザビームと第２のレーザビームによる感光体への画像書き込みを、それぞれ第１のラインメモリと第２のラインメモリによって行なう画像形成装置において、上記の目的を達成するため、次のように構成したものである。
上記第１のレーザビームと第２のレーザビームをそれぞれ上記感光体を走査する直前で検出して、主走査の１周期ごとに真の第１の同期検知信号とそれより所定時間だけ遅れた真の第２の同期検知信号とを発生する同期検知回路と、その第１の同期検知信号の発生周期の間におけるビデオクロックの設定カウント値でダミーの同期検知信号を発生する回路とを設ける。
さらに、上記第１のラインメモリのライトリセットを上記真の第１の同期検知信号で行ない、上記第２のラインメモリのライトリセットを上記真の第２の同期検知信号で行ない、上記第１のラインメモリと第２のラインメモリを交互に書き込み可能状態にする動作を上記真の第１の同期検知信号とダミーの同期検知信号とにより行ない、画像有効領域が始まる時、上記第１のラインメモリのライトイネーブルを真の第１の同期検知信号でセレクトするリード・ライト制御回路を設けたものである。
【０００８】
さらに、上記第１の同期検知信号により、上記第１のレーザビームを発生する上記第１のレーザダイオードに対するビデオクロックの位相同期と上記第１のラインメモリのリードリセットを行ない、上記真の第２の同期検知信号により、上記第２のレーザビームを発生する上記第２のレーザダイオードに対するビデオクロックの位相同期と上記第２のラインメモリのリードリセットを行なう回路を設けるとよい。
【０００９】
このような画像形成装置において、前記第１のレーザダイオード（ＬＤ１）と前記第２のレーザダイオード（ＬＤ２）の発光量特性の違いを補正する手段を設けることにより、濃度ムラの少ない画像を得ることができる。
【００１０】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて具体的に説明する。
図２にレーザビームによる走査光学系の構成例を示す。この実施の形態における説明は２個のレーザダイオードを使用する場合の例で説明する。なお、使用するレーザダイオードの数が３ヶ以上になっても、この発明を応用することは可能である。
【００１１】
レーザダイオード・ユニット１には、図４に示すように２つのレーザダイオード、すなわち第１のレーザダイオードＬＤ１と第２のレーザダイオードＬＤ２が、水平距離ａ，垂直距離ｂだけ離れた位置に配置されている。その各レーザダイオードＬＤ１，ＬＤ２によって発生されるレーザ光は、図２及び図５に示すコリメートレンズ２で平行光にされ、ビームコンプレッサ３で集光され、第１のレーザビームＬＢ１と第２のレーザビームＬＢ２（図３，図５）となる。
その各レーザビームは、正六角形の回転他面鏡によるポリゴンスキャナ４の矢示Ａ方向への回転によって走査され、ｆθレンズ５，６を通って感光体７に達する。
【００１２】
また、このレーザビームによる感光体７の主走査方向（図２の矢示Ｓ方向）において、感光体７より手前の所定位置に同期検知器８が配設されている。その同期検知器８の垂直方向の配置は図５に示すようになっている。そして、各レーザダイオードＬＤ１，ＬＤ２によって発生されたレーザビームＬＢ１，ＬＢ２は、感光体７を走査する直前に同期検知器８に入光する。
【００１３】
そして、図３に示すように垂直方向（副走査方向）に間隔をＣを有する２本のレーザビームＬＢ１，ＬＢ２が、同期検知器８によって検知された後、感光体７を照射して図２に示したように主走査する。この間隔Ｃは第１，第２のレーザダイオードＬＤ１，ＬＤ２の垂直方向の間隔ｂよりずっと小さい値になっている。ビームコンプレッサ３は、この２本のレーザビームＬＢ１，ＬＢ２の垂直方向（副走査方向）を集光する。
【００１４】
この同期検知器８による同期検知回路の例を図６に示す。これは同期検知器８の受光素子としてフォトダイオードＰＤを使用する例を示したが、他の受光素子を使用してもよい。フォトダイオードＰＤがレーザビームを受光すると、直列に接続した抵抗Ｒに電流Ｉが流れ、その抵抗Ｒに発生する電圧Ｖ１(Ｖ１＝Ｉ・Ｒ)をコンパレータ９に入力させ、それが基準電圧Ｖｒを越えると、コンパレータ９が正のパルスの同期検知信号ＤＥＴＰを発生する。
【００１５】
この同期検知信号ＤＥＴＰは真の同期検知信号であり、第１のレーザビームＬＢ１による真の第１の同期検知信号ＤＥＰＴ１と、それに続く第２のレーザビームＬＢ２による真の第２の同期検知信号ＤＥＴＰ２となる。
【００１６】
次に、この発明による画像形成装置における画像データ処理系の構成例を図７に示す。この図７において、１０は原稿の画像を読み取る読取素子であるＣＣＤ、１１は画像処理ゲートアレー（ＩＰＵ）、１２はビデオ処理ゲートアレー（ＧＡＶＤ）である。
【００１７】
１３はこの発明を実施するための中心となるゲートアレーであるＡＳＩＣで、レーザダイオード制御部１４，１５を駆動するための回路である。１６〜１９はファイフォメモリ（以下「ＦＩＦＯ」という）であり、そのうちＦＩＦＯ１６，１７は、読み取りと書き込みの画素周波数が違うので、そのタイミング調整用である。ＦＩＦＯ１８，１９は第１，第２のラインメモリとして使用される。
【００１８】
図８はＡＳＩＣ１３の概略構成図であり、ＦＩＦＯ１６，１７のライト及びリードをコントロールするための位相同期回路及び分周回路を備え、ビデオ処理ゲートアレー（ＧＡＶＤ）１２から入力する１ビームデータＶＤＡＴＡを２ビームデータＶＤＡＴＡ１，ＶＤＡＴＡ２に変換する処理と、ダミーの同期検知信号の発生、および信号ＬＣＬＲの発生等を行なう。
【００１９】
このＡＳＩＣ１３の具体的な回路構成を図１を主として、図９，図１１，及び図１２にもその一部を示す。また、各信号の波形および発生タイミングを図１４に示す。
まず、図１１の説明を行なう。ダミーの同期検知信号ＤＥＴＰ１Ｄと、真の第１の同期検知信号ＤＥＴＰ１とのオアをＯＲ回路３８でとった信号が図１４の一番上に示すＤＥＴＰ１Ａである。そのダミーの同期検知信号ＤＥＴＰ１Ｄは、真の第１の同期検知信号ＤＥＴＰ１の発生周期の間において、図１１のカウンタ３５によるビデオクロックＶＣＬＫのカウント値が設定値に等しくなった時、コンパレータ３６の出力によりワンショット発生回路３７で定まったパルス幅のパルスを発生させた信号である。したがって、カウンタ３５は真の第１の同期検知信号ＤＥＴＰ１によってクリアされる。
【００２０】
図１４の上から二番目に示す信号ＬＣＬＲは、図１２に示すように、信号ＤＥＴＰ１Ａを入力データとしてビデオクロックＶＣＬＫをカウントする３段のカウンタ３９，４０，４１を設け、その１段目のカウンタ３９の出力と３段目のカウンタ４１の出力をインバータ４２で反転させた信号とを、ＡＮＤ回路４３でアンドを取った信号である。
それによって、この信号ＬＣＬＲは図１３に示すように、前述の信号ＤＥＴＰ１Ａが“Ｈ”の期間中に、２クロック期間だけ“Ｈ”になる信号である。
【００２１】
さて、図１の回路におけるＦＩＦＯ１８，１９は第１，第２のラインメモリであり、それぞれ真の第１，第２の同期検知信号ＤＥＴＰ１，ＤＥＴＰ２によりライトリセット（ライトアドレスリセット）される。これらのＦＩＦＯ１８，１９のライトクロックはビデオクロックＶＣＬＫであり、ライトデータはビデオ処理ゲートアレー（ＧＡＶＤ）１３からのビデオデータＶＤＡＴＡである。
【００２２】
フリップフロップ回路（ＦＦ）２５は、図１２の回路によって発生される信号ＬＣＬＲによって出力がトグルし、ＡＮＤ回路２６からのＦゲート信号ＦＧＡＴＥと真の第１の同期検知信号ＤＥＴＰ１とのアンド出力によってリセットされる。このＦＦ２５の出力／Ｑ（Ｑの反転を意味する）が“Ｈ”の時は、ＦＩＦＯ１８のライトイネーブルが“Ｈ”になり、ＦＦ２５の出力／Ｑが“Ｌ”の時はＦＩＦＯ１８のライトがデイスエーブルになり、ＦＩＦＯ１９のライトがイネーブルになる。２７はインバータである。
【００２３】
信号ＬＣＬＲは図１３及び図１４に示したように、真の第１の同期検知信号ＤＥＴＰ１とダミーの同期検知信号ＤＥＴＰ１Ｄによる同期検知信号ＤＥＴＰ１Ａの発生時に、２クロック期間だけ“Ｈ”になる信号である。Ｆゲート信号ＦＧＡＴＥは、副走査画像領域の有効範囲を示す。
位相同期回路２１において、ビデオクロックＶＣＬＫを真の第１の同期検知信号ＤＥＴＰ１で位相同期をとったクロックがビデオクロックＶＣＬＫＡである。また、位相同期回路２２において、ビデオクロックＶＣＬＫを真の第２の同期検知信号ＤＥＴＰ２で位相同期をとったクロックがビデオクロックＶＣＬＫＢである。
【００２４】
真の第１，第２の同期検知信号ＤＥＴＰ１，ＤＥＴＰ２は、図１７に示すように、主走査の１周期ごとに時間ｔだけずれたタイミングで発生する。このずれ時間ｔは図４に示した第１，第２のレーザダイオードＬＤ１とＬＤ２の水平距離ａに応じた時間である。
すなわち第１のレーザビームＬＢ１による真の第１の同期検知信号ＤＥＴＰ１に対して、第２のレーザビームＬＢ２による真の第２の同期検知信号ＤＥＴＰ２は時間ｔだけデイレーする。
【００２５】
第１，第２のラインメモリであるＦＩＦＯ１８，１９のリード及びライトのタイミングチャートを図１４に示す。この図に示されるように、ＦＩＦＯ１８のライトリセット(Ｗ ＲＥＳ）とリードリセット(Ｒ ＲＥＳ）は真の第１の同期検知信号ＤＥＴＰ１で、ＦＩＦＯ１９のライトリセット ( Ｗ ＲＥＳ）とリードリセット ( Ｒ ＲＥＳ）は、真の第２の同期 検知信号ＤＥＴＰ２でそれぞれ行ない、ＦＩＦＯ１８，１９を書き込み可能状態にするライトネーブル（ＷＥ）のトグル動作を、真の第１の同期検知信号ＤＥＴＰ１とダミーの同期検知信号ＤＥＴＰ１Ｄで行なう。
【００２６】
図１のＦＦ２５はＦＩＦＯ１８，１９のライトイネーブルをトグルするためのフリップフロップであり、信号ＬＣＬＲにより出力がトグルし、ＡＮＤ回路２６によってＦゲート信号ＦＧＡＴＥと第１の同期検知信号ＤＥＴＰ１のアンドをとった信号でリセットされる。したがって、画像有効領域が始まった最初の真の第１の同期検知信号でＦＦ２５がリセットされるので、ＦＩＦＯ１８のライトイネーブル（ＷＥ）が“Ｈ”になる。
【００２７】
このＦＩＦＯ１８が第１のレーザビーム用の第１のラインメモリである。
次のＬＣＬＲ信号（ダミーの同期検知信号ＤＥＴＯ１Ｄの立上りで発生する）で、ＦＦ２５の出力が反転し、ＦＦ２５の出力／Ｑが“Ｌ”になる。それによってＦＩＦＯ１８のライトイネーブル（ＷＥ）がノンアクティブになり、ＦＩＦＯ１９のライトイネーブル（ＷＥ）がアクティブになる。このＦＩＦＯ１９が第２のレーザビーム用の第２のラインメモリである。
【００２８】
上述のような方式になっているので、Ｆゲート信号ＦＧＡＴＥが“Ｈ”になって、画像有効領域が始まる時、真の第１の同期検知信号でＤＥＴＰ１で、第１のレーザビーム用の第１のラインメモリであるＦＩＦＯ１８のライトイネーブルがセレクトされる。
よってＦＩＦＯのリードデータも第１のレーザビームから始まるので、画像有効領域が始まる時、第１のレーザビームを出力する第１のレーザダイオードが発光するので、位相ズレの少ない画像が得られる。
【００２９】
ビデオクロックＶＣＬＫを第１の同期検知信号ＤＥＴＰ１で位相同期をとったクロックがＶＣＬＫＡであり、ＶＣＬＫを第２の同期検知信号ＤＥＴＰ２で位相同期をとったクロックがＶＣＬＫＢであると説明したが、位相同期をとる方法にはいろいろいな方法がある。
【００３０】
その一つの方法を実施した回路例を図１５に、タイミングチャートを図１６に示す。１／８（ｔ１）から８／８（ｔ８）まで位相が入力クロックより遅れた８ヶのクロックｔ１〜ｔ８を遅延素子５１，５２により作成し、正反転信号形成回路５３，５４と、ＮＡＮＤ回路群５５，５６とＯＲ回路による論理回路によって、同期検知信号ＤＥＴＰと一番位相の近いクロック（図１６の例ではクロックｔ２）を、同期クロック出力として出力する。この場合の位相同期精度は１／８ドットとなる。
【００３１】
図１に示したように、ビデオクロックＶＣＬＫを位相同期回路２１により第１の同期検知信号ＤＥＴＰ１で位相同期をとり、分周回路２３によって分周したクロックが、第１のレーザダイオードＬＤ１のビデオクロックＶＣＬＫ１となる。
ビデオクロックＶＣＬＫを位相同期回路２２により第２の同期検知信号ＤＥＴＰ２で位相同期をとり、分周回路２４によって分周したクロックが、第２のレーザダイオードＬＤ２のビデオクロックＶＣＬＫ２となる。
【００３２】
図７に示したビデオ処理ゲートアレイ（ＧＡＶＤ）１２からのビデオデータＶＤＡＴＡをＦＩＦＯ１８，１９を利用して２ライン化し、２ビーム同時に書き込むので、ビデオクロック周波数はＶＣＬＫの１／２でよい。すなわちビデオクロックＶＣＬＫ１，ＶＣＬＫ２はビデオクロックＶＣＬＫを１／２分周すればよい。
ＦＩＦＯ１８は、第１の同期検知信号ＤＥＴＰ１でリードリセット（リードアドレスクリア）され、ＦＩＦＯ１８は第２の同期検知信号ＤＥＴＰ２でリードリセットされる。
【００３３】
図９の回路に示すように、ビデオクロックＶＣＬＫ１をカウンタ３１でカウントし、そのカウントカウント値が設定値１に等しくなると、コンパレータ３３の出力であるＦＩＦＯ１８のリードイネーブルＲＥ１が“Ｈ”になる。一方、図１０に示すように、ビデオクロックＶＣＬＫ２をカウンタ３２でカウントし、そのカウント値が設定値２に等しくなると、コンパレータ３４の出力であるＦＩＦＯ１９のリードイネーブルＲＥ２が“Ｈ”になる。このＦＩＦＯ１８のリードイネーブルＲＥ１とＦＩＦＯ１９のリードイネーブルＲＥ２の波形が、図１４の下から二番目と一番下に示されている。
【００３４】
図１８，図１９に、図７におけるレーザダイオード制御部１４，１５の構成図を示す。ＬＵＴ６１，６２は、入力ビデオデータＶＤＡＴＡ１，ＶＤＡＴＡ２をそれぞれデータ変換するルックアップテーブルである。
【００３５】
レーザダイオードは個々にしきい値電流やスロープ効率が若干相違する。そのため、レーザダイオードＬＤ１とＬＤ２の光量特性の違いを補正するために、図２０に示すようなルックアップテーブル６１，６２によりビデオデータを補正し、同じビデオデータで同じ濃度の画像が得られるようにする。
６３，６４は、それぞれレーザダイオードＬＤ１，ＬＤ２を駆動するＬＤドライバ、レーザダイオードＬＤ１，ＬＤ２は、いずれもレーザダイオードＬＤとその発光量検出用のフォトダイオードＰＤとが同一ケース内に設けられている。
【００３６】
上述の実施形態によれば、各ラインメモリのライトリセットを、各レーザビームによる主走査開始位置の手前の所定位置で該各レーザビームをそれぞれ検知した時に発生する各真の同期検知信号で行ない、第１のレーザビームによる真の第１の同期検知信号で第１のレーザビーム用の第１のラインメモリのライトイネーブルをセレクトするので、画像有効領域が始まる時、第１のレーザビームを発生するためのレーザダイオードが発光し、位相ずれの少ない画像が得られる。
【００３７】
また、第１のレーザビームによる真の第１の同期検知信号により、第１のレーザビームを発生する第１のレーザダイオードに対するビデオクロックの位相同期と第１のラインメモリのリードリセットを行ない、第２のレーザビームによる真の第２の同期検知信号により、第２のレーザビームを発生する第２のレーザダイオードに対するビデオクロックの位相同期と第２のラインメモリのリードリセットを行なうので、シンプルな構成で第１のレーザビームと第２のレーザビームの主走査位置のずれが少ない画像を得ることができる。
さらに、第１，第２のレーザビームを発生させる第１，第２のレーザダイオードの発光量特性の違いを補正することができるので、濃度ムラの少ない画像を得ることができる。
【００３８】
【発明の効果】
以上説明してきたように、この発明によれば、２本のレーザビームによる画像書き込みを２個のラインメモリを使用して行なう画像形成装置において、位相同期ずれによる斜線の途切れや濃度ムラの発生を防ぎ、画質の向上を図ることができる。
【図面の簡単な説明】
【図１】 図７におけるＡＳＩＣ１３の主要な構成を示すブロック図である。
【図２】 この発明による画像形成装置のレーザビームによる走査光学系の構成例を示す平面図である。
【図３】 同じくその簡略化した正面図である。
【図４】 図２におけるレーザダイオード・ユニットの拡大正面図である。
【図５】 図２におけるレーザダイオード・ユニット１から同期検知器８までのレーザビームの光路を側方から見た図である。
【図６】 図５に示した同期検知器１による同期検知回路の例を示す回路図である。
【図７】 この発明による画像形成装置における画像データ処理系の構成例を示すブロック図である。
【図８】 図７におけるＡＳＩＣ１３の概略を示す構成図である。
【図９】 ビデオクロックＶＣＬＫ１からリードイネーブルＲＥ１を生成する回路のブロック図である。
【図１０】 ビデオクロックＶＣＬＫ２からリードイネーブルＲＥ２を生成する回路のブロック図である。
【図１１】 ビデオクロックＶＣＬＫからダミーの同期検知信号及び信号ＤＥＴＰ１Ａを生成する回路のブロック図である。
【図１２】 図１１の回路によって生成された信号ＤＥＴＰ１Ａから信号ＬＣＬＲを生成する回路のブロック図である。
【図１３】 信号ＤＥＴＰ１Ａと信号ＬＣＬＲとの関係を示す波形図である。
【図１４】 図７に示したＦＩＦＯ１８，１９のリード及びライトのタイミングチャートである。
【図１５】 ビデオクロックＶＣＬＫを同期検知信号で位相同期をとるための回路例を示す回路図である。
【図１６】 同じくその作用を示すタイミングチャートである。
【図１７】 真の第１の同期検知信号ＤＥＴＰ１と真の第２の同期検知信号ＤＥＴＰ２との関係を示す波形図である。
【図１８】 図７に示したＬＤ制御部１４の構成例を示すブロック図である。
【図１９】 図７に示したＬＤ制御部１５の構成例を示すブロック図である。
【図２０】 図１８におけるルックアップ・テーブル６１と図１９におけるルックアップ・テーブル６２の特性例を示す線図である。
【符号の説明】
１：レーザダイオード・ユニット
２：コリメートレンズ ３：ビームコンプレッサ
４：ポリゴンスキャナ ５，６：ｆθレンズ
７：感光体 ８：同期検知器
ＬＤ１，ＬＤ２：第１，第２のレーザダイオード
ＬＢ１，ＬＢ２：第１，第２のレーザビーム
１０：ＣＣＤ １１：画像処理ゲートアレイ
１２：ビデオ処理ゲートアレイ １３：ＡＳＩＣ
１４，１５：ＬＤ制御部
１６，１７：ファイフォメモリ（ＦＩＦＯ）
１８，１９：ＦＩＦＯ（第１，第２のラインメモリ）
２１，２２：位相制御回路 ２３，２４：分周回路
２５：フリップフロップ回路（ＦＦ）
３１，３２，３５：カウンタ
３３，３４，３６：コンパレータ
３７：ワンショット発生回路
６１，６２：ルックアップ・テーブル
６３，６４：ＬＤドライバ

Claims (3)

1. 第１のレーザダイオード（ＬＤ１）と第２のレーザダイオード（ＬＤ２）によってそれぞれ発生され、主走査方向及び副走査方向にそれぞれ所定間隔を有する第１のレーザビーム（ＬＢ１）と第２のレーザビーム（ＬＢ２）による感光体（７）への画像書き込みを、それぞれ第１のラインメモリ（１８）と第２のラインメモリ（１９）によって行なう画像形成装置において、
   前記第１のレーザビーム（ＬＢ１）と前記第２のレーザビーム（ＬＢ２）をそれぞれ前記感光体（７）を走査する直前で検出して、主走査の１周期ごとに真の第１の同期検知信号（ＤＥＴＰ１）とそれより所定時間（ｔ）だけ遅れた真の第２の同期検知信号（ＤＥＴＰ２）とを発生する同期検知回路と、
   前記真の第１の同期検知信号（ＤＥＴＰ１）の発生周期の間におけるビデオクロック（ＶＣＬＫ）の設定カウント値でダミーの同期検知信号（ＤＥＴＰ１Ｄ）を発生する回路と、
   前記第１のラインメモリ（１８）のライトリセットを前記真の第１の同期検知信号（ＤＥＴＰ１）で行ない、前記第２のラインメモリ（１９）のライトリセットを前記真の第２の同期検知信号（ＤＥＴＰ２）で行ない、前記第１のラインメモリ（１８）と第２のラインメモリ（１９）を交互に書き込み可能状態にする動作を前記真の第１の同期検知信号と前記ダミーの同期検知信号（ＤＥＴＰ１Ｄ）とにより行ない、画像有効領域が始まる時、前記第１のラインメモリ（１８）のライトイネーブルを前記真の第１の同期検知信号（ＤＥＴＰ１）でセレクトするリード・ライト制御回路とを設けたことを特徴とする画像形成装置。
2. 請求項１記載の画像形成装置において、前記真の第１の同期検知信号（ＤＥＴＰ１）により、前記第１のレーザビーム（ＬＢ１）を発生する前記第１のレーザダイオード（ＬＤ１）に対するビデオクロックの位相同期と前記第１のラインメモリ（１８）のリードリセットを行ない、前記真の第２の同期検知信号（ＤＥＴＰ２）により、前記第２のレーザビーム（ＬＢ２）を発生する前記第２のレーザダイオード（ＬＤ２）に対するビデオクロックの位相同期と前記第２のラインメモリ（１９）のリードリセットを行なう回路を設けたことを特徴とする画像形成装置。
3. 請求項１又は２記載の画像形成装置において、前記第１のレーザダイオード（ＬＤ１）と前記第２のレーザダイオード（ＬＤ２）の発光量特性の違いを補正する手段を設けたことを特徴とする画像形成装置。

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