JP3609305B2 - フェージングシミュレータ - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、送信部と受信部との間に生じるマルチパスフェージングを擬似的に発生させるフェージングシミュレータに関する。
【０００２】
【従来の技術】
一般に、移動通信では、移動通信局が建物等の電波伝搬上の障害物に囲まれた環境を移動しながら通信するため、信号送信部から受信部までの伝搬路は複数存在し、受信部には各伝搬路を経由した多重波が到達することになる。このため、それぞれの多重波が干渉を起こし、受信特性の劣化の要因となる。これは、マルチパスフェージングと呼ばれている。
【０００３】
従って、移動通信機は、マルチパスフェージングに対してどの程度影響を受けるかを評価する必要があり、従来より、フェージングシミュレータが用いられている。フェージングシミュレータは、送信部と受信部との間に介置され、擬似的にマルチパスフェージングを発生するための装置であり、従来例として例えば、特開平４−３５１０２４号公報（以下、従来例という）に記載されたものが知られている。
【０００４】
該従来例に記載されたフェージングシミュレータは、ディジタル回路で構成される複数チャンネルを具備しており、各チャンネル毎に、入力信号に対してそれぞれ異なる遅延量を与えることにより、マルチパスフェージングを擬似的に発生させている。
【０００５】
図３は、従来例に記載された、フェージングシミュレータに搭載される各チャンネル毎のＤＳＰ（ディジタルシグナルプロセッサ）１０１の構成を示す回路図であり、同図に示すように、該ＤＳＰ１０１は、２つのＲＡＭ１０２，１０３、乗算器１０４、ＡＬＵ１０５、アキュムレータ１０６を具備している。そして、ＲＡＭ１０２，１０３に記憶されているデータをシフトさせることにより、遅延量を変更することができるので、各チャンネル毎に任意の遅延量を設定することができ、自由度の高いフェージングのシミュレーションが可能となる。
【０００６】
ところが、上記した従来におけるフェージングシミュレータにおいては、ＤＳＰ１０１で任意の遅延量を得ることができるものの、この遅延量はディジタル信号のサンプリング周期を単位として遅延量が決定されることになるので、サンプリング周期以下の遅延量を得ることができず、より緻密なフェージング現象をシミュレートすることができないという欠点があった。
【０００７】
【発明が解決しようとする課題】
上記したように、従来におけるフェージングシミュレータにおいては、ＤＳＰ１０１を使用することにより、容易に各チャンネル毎の遅延量を設定することができるものの、ディジタル信号のサンプリング周期よりも短い時間を遅延させることができず、緻密なフェージング現象を再現することができないという問題があった。
【０００８】
この発明はこのような従来の課題を解決するためになされたものであり、その目的とするところは、ディジタル信号のサンプリング周期以下の短い時間を遅延させることのできるフェージングシミュレータを提供することにある。
【０００９】
【課題を解決するための手段】
本発明のフェージングシミュレータは、送信部と受信部との間に介置し、当該送信部と受信部との間に擬似的にマルチパスフェージングを発生させるフェージングシミュレータにおいて、ローカル周波数信号を発生する局部発振器と、前記送信部から送信されるＲＦ信号に前記ローカル周波数信号を乗じて中間周波数信号を得る第１のミキサと、前記中間周波数信号を所定のサンプリング周期でディジタル化するＡ／Ｄ変換手段と、前記ディジタル化された信号に対して任意のフェージングパスを擬似的に設定する複数系列の信号処理手段と、前記各信号処理手段の出力信号を加算する加算手段と、前記加算された信号に前記局部発振器よりのローカル周波数を乗じてＲＦ信号に変換する第２のミキサと、を有し、前記各信号処理手段は、入力される信号を前記サンプリング周期に対応する時間の整数倍となる時間を遅延させる第１の遅延手段と、タップ係数の操作により、前記第１の遅延手段から出力された信号に対し、前記サンプリング周期よりも短い時間だけ遅延させた出力信号を得るＦＩＲフィルタを有する第２の遅延手段と、前記第２の遅延手段より出力される信号に、任意の位相を与える位相器と、前記位相器より出力される信号をアナログ化するＤ／Ａ変換手段と、を具備し、さらに前記第２の遅延手段は、前記ＦＩＲフィルタのタップ係数を操作することにより遅延処理を行う遅延器で構成され、前記位相器は、該遅延器における位相ズレを補正する処理を行うことを特徴とする。
【００１１】
また、前記Ｄ／Ａ変換手段の前段にディジタル減衰器を設置し、且つ、該Ｄ／Ａ変換手段の後段にアナログ減衰器を設置してもよい。
【００１２】
上述の如く構成された本発明によれば、送信部より与えられるＲＦ信号にローカル周波数信号を乗じることにより中間周波数信号に変換し、該中間周波数信号を所定のサンプリング周期でディジタル化する。ディジタル化された信号は、複数系列の信号処理手段に与えられる。
【００１３】
各信号処理手段は、第１の遅延手段、第２の遅延手段を具備し、このうち第１の遅延手段では、入力される信号をサンプリング周期に対応する時間の整数倍となる時間だけ遅延させることができる。また、第２の遅延手段では、サンプリング周期よりも短い時間分遅延させることができる。従って、きめの細かい遅延量の設定が可能となる。
【００１４】
また、ディジタル減衰器及びアナログ減衰器を設置することにより、入力信号を減衰する処理を行う際に、ダイナミックレンジがサンプリングビット以下に減少することを防止することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明が適用されたフェージングシミュレータ１の一実施形態の構成を示すブロック図である。同図に示すように、該フェージングシミュレータ１は、送信機側から伝送されるＲＦ信号から所望の周波数帯域の信号を取り出す第１のＢＰＦ（バンドパスフィルタ）２と、ローカル周波数信号を出力する局部発振器３と、第１のＢＰＦ２で取り出されたＲＦ信号に局部発振器３より出力されるローカル周波数信号を乗じてＩＦ信号（中間周波数信号）を得る第１のミキサ４と、第１のミキサ４を介して得られるＩＦ信号を所望のサンプリング周波数でディジタル化するＡ／Ｄ変換器５と、該Ａ／Ｄ変換器５の出力側に設置される複数系列の信号処理手段６−１〜６−ｎ（ｎはマルチパスフェージングのパス数であり、例えばｎ＝１２）と、を有している。
【００１６】
更に、各信号処理手段６−１〜６−ｎより出力される信号（アナログ信号）を加算する加算器（加算手段）７と、加算器７の出力信号（ＩＦ信号）に、局部発振器３より出力されるローカル周波数信号を乗じることにより、ＲＦ信号を出力する第２のミキサ８と、第２のミキサ８より出力されるＲＦ信号から所望の周波数信号を取り出す第２のＢＰＦ９と、を具備している。
【００１７】
各信号処理手段６（６−１〜６−ｎ）は、それぞれ同一の構成を有しており、Ａ／Ｄ変換器５の出力側に接続される遅延メモリ（第１の遅延手段）１１と、遅延器（第２の遅延手段）１２と、位相器１３と、ディジタル減衰器１４と、Ｄ／Ａ変換器１５と、アナログ減衰器１６と、補間フィルタ１７と、から構成されている。
【００１８】
遅延メモリ１１は、各サンプリング周期で得られるデータをメモり内に記憶しておき、記憶したデータを遅延させて出力させるものであり、これにより、Ａ／Ｄ変換器５のサンプリング周期の整数倍となる時間だけ、入力信号に対して出力信号を遅延させることができる。
【００１９】
遅延器１２は、例えば、図２に示す如くのＦＩＲ型フィルタで構成されており、該ＦＩＲフィルタに搭載される係数器Ｃ０〜Ｃｍの計数を適宜変更することにより、入力信号に対してサンプリング周期よりも短い時間だけ遅延させた出力信号を得ることができる。位相器１３は、遅延器１２より出力された信号に任意の位相を与えると共に、遅延器１２で発生する位相ズレを補正するためのものである。
【００２０】
ディジタル減衰器１４は、遅延メモリ１１、遅延器１２、及び位相器１３で遅延された信号（ディジタル信号）を所望のレベルまで減衰させるためのものである。アナログ減衰器１６は、Ｄ／Ａ変換器１５によりアナログ化された信号を所望のレベルまで減衰させるものである。
【００２１】
そして、遅延メモリ１１、遅延器１２、位相器１３、ディジタル減衰器１４、及びアナログ減衰器１６は、それぞれレートコンバータ１８を介して状態入力部１９に接続されており、該状態入力部１９にて設定入力操作することにより、レートコンバータ１８の制御下で各パラメータが設定されるようになっている。
【００２２】
次に、上記のように構成された本実施形態の作用について説明する。図１に示したフェージングシミュレータ１は、送信機と移動受信機との間に設置して使用される。まず、送信機側からＲＦ信号が出力されると、このＲＦ信号は第１のＢＰＦ２により、所望の周波数帯域成分が取り出され、第１のミキサ４に供給される。
【００２３】
第１のミキサ４には、局部発振器３より出力されるローカル周波数信号が与えられるので、ＲＦ信号にローカル周波数信号が乗じられ、第１のミキサ４からは、ＩＦ信号（中間周波数信号）が出力される。
ＩＦ信号は、Ａ／Ｄ変換器５によりディジタル化された後、複数系列の信号処理手段６（６−１〜６−ｎ）の遅延メモリ１１に供給される。
【００２４】
遅延メモリ１１では、レートコンバータ１８の制御下で予め遅延量が設定されているので、この遅延量だけ出力信号を遅延させて出力する。即ち、該遅延メモリ１１では、Ａ／Ｄ変換器５のサンプリング周期で入力される信号を記憶保存し、出力するタイミングを遅延させることにより、入力信号に対して出力信号を、サンプリング周期の整数倍となる時間だけ遅延させることができる。
【００２５】
次いで、遅延器１２では、図２に示すＦＩＲフィルタの係数器Ｃ０〜Ｃｍの計数を適宜設定することにより、サンプリング周期よりも短い時間分遅延させる。また、この遅延器１２の出力信号は、位相器１３により任意の位相が与えられると共に、遅延器１２の処理で発生する位相ズレを補正する処理を行う。
【００２６】
その後、ディジタル減衰器１４及び、アナログ減衰器１６により、位相器１３より出力された信号を減衰させる処理を行う。つまり、通常マルチパスフェージングでは、障害物等に反射して得られる信号は、正規のパスを介して得られる信号に対して減衰しているので、これをシミュレートするために、信号を減衰させる処理を行う。ここで、全ての減衰処理をディジタル減衰器１４で行うと、信号系のダイナミックレンジがサンプリングビット以下に減少してしまうので、一定のレベルまでディジタル減衰器１４にて減衰させ、それ以上の減衰処理は、Ｄ／Ａ変換器１５でアナログ化した後、アナログ減衰器１６により減衰させている。そして、減衰処理された信号は、補間フィルタ１７により補間処理され、その後、加算器７に供給されて各信号処理手段６（６−１〜６−ｎ）より出力された信号が加算処理される。
【００２７】
次いで、加算器７より出力される信号（ＩＦ信号）は、第２のミキサ８にてローカル周波数信号が乗じられ、ＲＦ信号（搬送波）に変換される。このＲＦ信号は、第２のＢＰＦ９を介して出力され、受信機（図示せず）へ与えられる。これにより、受信機側では、送信機より出力された信号があたかも複数のパス（ｎ系列のパス）を経由して到達した如くの信号、即ち、マルチパスフェージングが発生している如くの信号を得ることができるのである。
【００２８】
このようにして、本実施形態に係るフェージングシミュレータにおいては、複数の信号処理手段６（６−１〜６−ｎ）を有し、各信号処理手段６毎にぞれぞれ異なる遅延量及び減衰量を設定することができるので、実際のフェージング減少に則したシュミレーションが可能となる。
【００２９】
また、各信号処理手段６は、遅延メモリ１１及び遅延器１２を具備しており、このうち遅延メモリ１１では、Ａ／Ｄ変換器５のサンプリング周期を一単位とした遅延量の設定が可能であり、更に、遅延器１２では、これよりも細かい時間（即ち、サンプリング周期よりも短い時間）を遅延させることができるので、きわめて自由度が高く、汎用性に富んだ遅延量の設定が可能となる。
【００３０】
更に、Ｄ／Ａ変換器１５の前段側にディジタル減衰器１４を設置し、後段側にアナログ減衰器１６を設置し、これらを用いて信号を減衰する処理を行っているので、ダイナミックレンジがサンプリングビット以下に減少することなく、信号を減衰させることができる。
【００３１】
また、各信号処理手段６（６−１〜６−ｎ）のうち、基準となる信号（送信機側から受信機側へ直接伝送される信号のパスに対応する信号）を与える信号処理手段の遅延メモリ１１を、予め複数ステップ遅延させておき、且つ、その他の信号処理手段のうちのいくつかを、これよりも少ない遅延量に設定することにより、基準信号よりも時間的に速く到達するマルチパスフェージング信号をシミュレートすることが可能となる。
【００３２】
【発明の効果】
以上説明したように、本発明によるフェージングシミュレータでは、複数系列設置された各信号処理手段が、第１の遅延手段、及び第２の遅延手段を具備しているので、入力信号に対してきめの細かい遅延量を与えることができ、より現実に則したフェージング現象をシミュレートすることができる。
【００３３】
また、各信号処理手段では、Ｄ／Ａ変換手段の前段側にディジタル減衰器が設置され、後段側にアナログ減衰器が設置されるので、ダイナミックレンジがサンプリングビット以下に減少することがなく。円滑な減衰処理が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフェージングシミュレータの構成を示す回路図である。
【図２】遅延器として用いられるＦＩＲフィルタの構成を示す回路図である。
【図３】従来におけるフェージングシミュレータに搭載されるＤＳＰの構成を示す説明図である。
【符号の説明】
１ フェージングシミュレータ
２ 第１のＢＰＦ（バンドパスフィルタ）
３ 局部発振器
４ 第１のミキサ
５ Ａ／Ｄ変換器（Ａ／Ｄ変換手段）
６（６−１〜６−ｎ） 信号処理手段
７ 加算器（加算手段）
８ 第２のミキサ
９ 第２のＢＰＦ
１１ 遅延メモリ（第１の遅延手段）
１２ 遅延器（第２の遅延手段）
１３ 位相器
１４ ディジタル減衰器
１５ Ｄ／Ａ変換器
１６ アナログ減衰器
１７ 補間フィルタ
１８ レートコンバータ
１９ 状態入力部
１０１ ＤＳＰ
１０２，１０３ ＲＡＭ
１０４ 乗算器
１０５ ＡＬＵ
１０６ アキュムレータ
【発明の属する技術分野】
本発明は、送信部と受信部との間に生じるマルチパスフェージングを擬似的に発生させるフェージングシミュレータに関する。
【０００２】
【従来の技術】
一般に、移動通信では、移動通信局が建物等の電波伝搬上の障害物に囲まれた環境を移動しながら通信するため、信号送信部から受信部までの伝搬路は複数存在し、受信部には各伝搬路を経由した多重波が到達することになる。このため、それぞれの多重波が干渉を起こし、受信特性の劣化の要因となる。これは、マルチパスフェージングと呼ばれている。
【０００３】
従って、移動通信機は、マルチパスフェージングに対してどの程度影響を受けるかを評価する必要があり、従来より、フェージングシミュレータが用いられている。フェージングシミュレータは、送信部と受信部との間に介置され、擬似的にマルチパスフェージングを発生するための装置であり、従来例として例えば、特開平４−３５１０２４号公報（以下、従来例という）に記載されたものが知られている。
【０００４】
該従来例に記載されたフェージングシミュレータは、ディジタル回路で構成される複数チャンネルを具備しており、各チャンネル毎に、入力信号に対してそれぞれ異なる遅延量を与えることにより、マルチパスフェージングを擬似的に発生させている。
【０００５】
図３は、従来例に記載された、フェージングシミュレータに搭載される各チャンネル毎のＤＳＰ（ディジタルシグナルプロセッサ）１０１の構成を示す回路図であり、同図に示すように、該ＤＳＰ１０１は、２つのＲＡＭ１０２，１０３、乗算器１０４、ＡＬＵ１０５、アキュムレータ１０６を具備している。そして、ＲＡＭ１０２，１０３に記憶されているデータをシフトさせることにより、遅延量を変更することができるので、各チャンネル毎に任意の遅延量を設定することができ、自由度の高いフェージングのシミュレーションが可能となる。
【０００６】
ところが、上記した従来におけるフェージングシミュレータにおいては、ＤＳＰ１０１で任意の遅延量を得ることができるものの、この遅延量はディジタル信号のサンプリング周期を単位として遅延量が決定されることになるので、サンプリング周期以下の遅延量を得ることができず、より緻密なフェージング現象をシミュレートすることができないという欠点があった。
【０００７】
【発明が解決しようとする課題】
上記したように、従来におけるフェージングシミュレータにおいては、ＤＳＰ１０１を使用することにより、容易に各チャンネル毎の遅延量を設定することができるものの、ディジタル信号のサンプリング周期よりも短い時間を遅延させることができず、緻密なフェージング現象を再現することができないという問題があった。
【０００８】
この発明はこのような従来の課題を解決するためになされたものであり、その目的とするところは、ディジタル信号のサンプリング周期以下の短い時間を遅延させることのできるフェージングシミュレータを提供することにある。
【０００９】
【課題を解決するための手段】
本発明のフェージングシミュレータは、送信部と受信部との間に介置し、当該送信部と受信部との間に擬似的にマルチパスフェージングを発生させるフェージングシミュレータにおいて、ローカル周波数信号を発生する局部発振器と、前記送信部から送信されるＲＦ信号に前記ローカル周波数信号を乗じて中間周波数信号を得る第１のミキサと、前記中間周波数信号を所定のサンプリング周期でディジタル化するＡ／Ｄ変換手段と、前記ディジタル化された信号に対して任意のフェージングパスを擬似的に設定する複数系列の信号処理手段と、前記各信号処理手段の出力信号を加算する加算手段と、前記加算された信号に前記局部発振器よりのローカル周波数を乗じてＲＦ信号に変換する第２のミキサと、を有し、前記各信号処理手段は、入力される信号を前記サンプリング周期に対応する時間の整数倍となる時間を遅延させる第１の遅延手段と、タップ係数の操作により、前記第１の遅延手段から出力された信号に対し、前記サンプリング周期よりも短い時間だけ遅延させた出力信号を得るＦＩＲフィルタを有する第２の遅延手段と、前記第２の遅延手段より出力される信号に、任意の位相を与える位相器と、前記位相器より出力される信号をアナログ化するＤ／Ａ変換手段と、を具備し、さらに前記第２の遅延手段は、前記ＦＩＲフィルタのタップ係数を操作することにより遅延処理を行う遅延器で構成され、前記位相器は、該遅延器における位相ズレを補正する処理を行うことを特徴とする。
【００１１】
また、前記Ｄ／Ａ変換手段の前段にディジタル減衰器を設置し、且つ、該Ｄ／Ａ変換手段の後段にアナログ減衰器を設置してもよい。
【００１２】
上述の如く構成された本発明によれば、送信部より与えられるＲＦ信号にローカル周波数信号を乗じることにより中間周波数信号に変換し、該中間周波数信号を所定のサンプリング周期でディジタル化する。ディジタル化された信号は、複数系列の信号処理手段に与えられる。
【００１３】
各信号処理手段は、第１の遅延手段、第２の遅延手段を具備し、このうち第１の遅延手段では、入力される信号をサンプリング周期に対応する時間の整数倍となる時間だけ遅延させることができる。また、第２の遅延手段では、サンプリング周期よりも短い時間分遅延させることができる。従って、きめの細かい遅延量の設定が可能となる。
【００１４】
また、ディジタル減衰器及びアナログ減衰器を設置することにより、入力信号を減衰する処理を行う際に、ダイナミックレンジがサンプリングビット以下に減少することを防止することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明が適用されたフェージングシミュレータ１の一実施形態の構成を示すブロック図である。同図に示すように、該フェージングシミュレータ１は、送信機側から伝送されるＲＦ信号から所望の周波数帯域の信号を取り出す第１のＢＰＦ（バンドパスフィルタ）２と、ローカル周波数信号を出力する局部発振器３と、第１のＢＰＦ２で取り出されたＲＦ信号に局部発振器３より出力されるローカル周波数信号を乗じてＩＦ信号（中間周波数信号）を得る第１のミキサ４と、第１のミキサ４を介して得られるＩＦ信号を所望のサンプリング周波数でディジタル化するＡ／Ｄ変換器５と、該Ａ／Ｄ変換器５の出力側に設置される複数系列の信号処理手段６−１〜６−ｎ（ｎはマルチパスフェージングのパス数であり、例えばｎ＝１２）と、を有している。
【００１６】
更に、各信号処理手段６−１〜６−ｎより出力される信号（アナログ信号）を加算する加算器（加算手段）７と、加算器７の出力信号（ＩＦ信号）に、局部発振器３より出力されるローカル周波数信号を乗じることにより、ＲＦ信号を出力する第２のミキサ８と、第２のミキサ８より出力されるＲＦ信号から所望の周波数信号を取り出す第２のＢＰＦ９と、を具備している。
【００１７】
各信号処理手段６（６−１〜６−ｎ）は、それぞれ同一の構成を有しており、Ａ／Ｄ変換器５の出力側に接続される遅延メモリ（第１の遅延手段）１１と、遅延器（第２の遅延手段）１２と、位相器１３と、ディジタル減衰器１４と、Ｄ／Ａ変換器１５と、アナログ減衰器１６と、補間フィルタ１７と、から構成されている。
【００１８】
遅延メモリ１１は、各サンプリング周期で得られるデータをメモり内に記憶しておき、記憶したデータを遅延させて出力させるものであり、これにより、Ａ／Ｄ変換器５のサンプリング周期の整数倍となる時間だけ、入力信号に対して出力信号を遅延させることができる。
【００１９】
遅延器１２は、例えば、図２に示す如くのＦＩＲ型フィルタで構成されており、該ＦＩＲフィルタに搭載される係数器Ｃ０〜Ｃｍの計数を適宜変更することにより、入力信号に対してサンプリング周期よりも短い時間だけ遅延させた出力信号を得ることができる。位相器１３は、遅延器１２より出力された信号に任意の位相を与えると共に、遅延器１２で発生する位相ズレを補正するためのものである。
【００２０】
ディジタル減衰器１４は、遅延メモリ１１、遅延器１２、及び位相器１３で遅延された信号（ディジタル信号）を所望のレベルまで減衰させるためのものである。アナログ減衰器１６は、Ｄ／Ａ変換器１５によりアナログ化された信号を所望のレベルまで減衰させるものである。
【００２１】
そして、遅延メモリ１１、遅延器１２、位相器１３、ディジタル減衰器１４、及びアナログ減衰器１６は、それぞれレートコンバータ１８を介して状態入力部１９に接続されており、該状態入力部１９にて設定入力操作することにより、レートコンバータ１８の制御下で各パラメータが設定されるようになっている。
【００２２】
次に、上記のように構成された本実施形態の作用について説明する。図１に示したフェージングシミュレータ１は、送信機と移動受信機との間に設置して使用される。まず、送信機側からＲＦ信号が出力されると、このＲＦ信号は第１のＢＰＦ２により、所望の周波数帯域成分が取り出され、第１のミキサ４に供給される。
【００２３】
第１のミキサ４には、局部発振器３より出力されるローカル周波数信号が与えられるので、ＲＦ信号にローカル周波数信号が乗じられ、第１のミキサ４からは、ＩＦ信号（中間周波数信号）が出力される。
ＩＦ信号は、Ａ／Ｄ変換器５によりディジタル化された後、複数系列の信号処理手段６（６−１〜６−ｎ）の遅延メモリ１１に供給される。
【００２４】
遅延メモリ１１では、レートコンバータ１８の制御下で予め遅延量が設定されているので、この遅延量だけ出力信号を遅延させて出力する。即ち、該遅延メモリ１１では、Ａ／Ｄ変換器５のサンプリング周期で入力される信号を記憶保存し、出力するタイミングを遅延させることにより、入力信号に対して出力信号を、サンプリング周期の整数倍となる時間だけ遅延させることができる。
【００２５】
次いで、遅延器１２では、図２に示すＦＩＲフィルタの係数器Ｃ０〜Ｃｍの計数を適宜設定することにより、サンプリング周期よりも短い時間分遅延させる。また、この遅延器１２の出力信号は、位相器１３により任意の位相が与えられると共に、遅延器１２の処理で発生する位相ズレを補正する処理を行う。
【００２６】
その後、ディジタル減衰器１４及び、アナログ減衰器１６により、位相器１３より出力された信号を減衰させる処理を行う。つまり、通常マルチパスフェージングでは、障害物等に反射して得られる信号は、正規のパスを介して得られる信号に対して減衰しているので、これをシミュレートするために、信号を減衰させる処理を行う。ここで、全ての減衰処理をディジタル減衰器１４で行うと、信号系のダイナミックレンジがサンプリングビット以下に減少してしまうので、一定のレベルまでディジタル減衰器１４にて減衰させ、それ以上の減衰処理は、Ｄ／Ａ変換器１５でアナログ化した後、アナログ減衰器１６により減衰させている。そして、減衰処理された信号は、補間フィルタ１７により補間処理され、その後、加算器７に供給されて各信号処理手段６（６−１〜６−ｎ）より出力された信号が加算処理される。
【００２７】
次いで、加算器７より出力される信号（ＩＦ信号）は、第２のミキサ８にてローカル周波数信号が乗じられ、ＲＦ信号（搬送波）に変換される。このＲＦ信号は、第２のＢＰＦ９を介して出力され、受信機（図示せず）へ与えられる。これにより、受信機側では、送信機より出力された信号があたかも複数のパス（ｎ系列のパス）を経由して到達した如くの信号、即ち、マルチパスフェージングが発生している如くの信号を得ることができるのである。
【００２８】
このようにして、本実施形態に係るフェージングシミュレータにおいては、複数の信号処理手段６（６−１〜６−ｎ）を有し、各信号処理手段６毎にぞれぞれ異なる遅延量及び減衰量を設定することができるので、実際のフェージング減少に則したシュミレーションが可能となる。
【００２９】
また、各信号処理手段６は、遅延メモリ１１及び遅延器１２を具備しており、このうち遅延メモリ１１では、Ａ／Ｄ変換器５のサンプリング周期を一単位とした遅延量の設定が可能であり、更に、遅延器１２では、これよりも細かい時間（即ち、サンプリング周期よりも短い時間）を遅延させることができるので、きわめて自由度が高く、汎用性に富んだ遅延量の設定が可能となる。
【００３０】
更に、Ｄ／Ａ変換器１５の前段側にディジタル減衰器１４を設置し、後段側にアナログ減衰器１６を設置し、これらを用いて信号を減衰する処理を行っているので、ダイナミックレンジがサンプリングビット以下に減少することなく、信号を減衰させることができる。
【００３１】
また、各信号処理手段６（６−１〜６−ｎ）のうち、基準となる信号（送信機側から受信機側へ直接伝送される信号のパスに対応する信号）を与える信号処理手段の遅延メモリ１１を、予め複数ステップ遅延させておき、且つ、その他の信号処理手段のうちのいくつかを、これよりも少ない遅延量に設定することにより、基準信号よりも時間的に速く到達するマルチパスフェージング信号をシミュレートすることが可能となる。
【００３２】
【発明の効果】
以上説明したように、本発明によるフェージングシミュレータでは、複数系列設置された各信号処理手段が、第１の遅延手段、及び第２の遅延手段を具備しているので、入力信号に対してきめの細かい遅延量を与えることができ、より現実に則したフェージング現象をシミュレートすることができる。
【００３３】
また、各信号処理手段では、Ｄ／Ａ変換手段の前段側にディジタル減衰器が設置され、後段側にアナログ減衰器が設置されるので、ダイナミックレンジがサンプリングビット以下に減少することがなく。円滑な減衰処理が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフェージングシミュレータの構成を示す回路図である。
【図２】遅延器として用いられるＦＩＲフィルタの構成を示す回路図である。
【図３】従来におけるフェージングシミュレータに搭載されるＤＳＰの構成を示す説明図である。
【符号の説明】
１ フェージングシミュレータ
２ 第１のＢＰＦ（バンドパスフィルタ）
３ 局部発振器
４ 第１のミキサ
５ Ａ／Ｄ変換器（Ａ／Ｄ変換手段）
６（６−１〜６−ｎ） 信号処理手段
７ 加算器（加算手段）
８ 第２のミキサ
９ 第２のＢＰＦ
１１ 遅延メモリ（第１の遅延手段）
１２ 遅延器（第２の遅延手段）
１３ 位相器
１４ ディジタル減衰器
１５ Ｄ／Ａ変換器
１６ アナログ減衰器
１７ 補間フィルタ
１８ レートコンバータ
１９ 状態入力部
１０１ ＤＳＰ
１０２，１０３ ＲＡＭ
１０４ 乗算器
１０５ ＡＬＵ
１０６ アキュムレータ
Claims (2)
- 送信部と受信部との間に介置し、当該送信部と受信部との間に擬似的にマルチパスフェージングを発生させるフェージングシミュレータにおいて、
ローカル周波数信号を発生する局部発振器と、
前記送信部から送信されるＲＦ信号に前記ローカル周波数信号を乗じて中間周波数信号を得る第１のミキサと、
前記中間周波数信号を所定のサンプリング周期でディジタル化するＡ／Ｄ変換手段と、
前記ディジタル化された信号に対して任意のフェージングパスを擬似的に設定する複数系列の信号処理手段と、
前記各信号処理手段の出力信号を加算する加算手段と、
前記加算された信号に前記局部発振器よりのローカル周波数を乗じてＲＦ信号に変換する第２のミキサと、を有し、
前記各信号処理手段は、
入力される信号を前記サンプリング周期に対応する時間の整数倍となる時間を遅延させる第１の遅延手段と、
タップ係数の操作により、前記第１の遅延手段から出力された信号に対し、前記サンプリング周期よりも短い時間だけ遅延させた出力信号を得るＦＩＲフィルタを有する第２の遅延手段と、
前記第２の遅延手段より出力される信号に、任意の位相を与える位相器と、
前記位相器より出力される信号をアナログ化するＤ／Ａ変換手段と、を具備し、
さらに前記第２の遅延手段は、前記ＦＩＲフィルタのタップ係数を操作することにより遅延処理を行う遅延器で構成され、前記位相器は、該遅延器における位相ズレを補正する処理を行う
ことを特徴とするフェージングシミュレータ。 - 前記Ｄ／Ａ変換手段の前段にディジタル減衰器を設置し、且つ、該Ｄ／Ａ変換手段の後段にアナログ減衰器を設置したことを特徴とする請求項１に記載のフェージングシミュレータ。
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