JPH04351024A - マルチパスフェージングシミュレータ - Google Patents
マルチパスフェージングシミュレータInfo
- Publication number
- JPH04351024A JPH04351024A JP3123999A JP12399991A JPH04351024A JP H04351024 A JPH04351024 A JP H04351024A JP 3123999 A JP3123999 A JP 3123999A JP 12399991 A JP12399991 A JP 12399991A JP H04351024 A JPH04351024 A JP H04351024A
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- JP
- Japan
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- signal
- converter
- mixer
- digital signal
- pass filter
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- Pending
Links
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- 239000002131 composite material Substances 0.000 claims description 2
- 238000004088 simulation Methods 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
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Landscapes
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は移動通信（特に、デジタ
ルマイクロ波無線器を用いた通信）におけるマルチパス
フェージングの評価を行うためのマルチパスフェージン
グシミュレータに関する。
ルマイクロ波無線器を用いた通信）におけるマルチパス
フェージングの評価を行うためのマルチパスフェージン
グシミュレータに関する。
【０００２】
【従来の技術】移動通信では、移動無線機が受信する電
波は、例えば、図６に示すように送信アンテナから複数
の経路を通って、遅延時間の異なる電波の合成波として
受信される。このため、受信電界が移動体の移動速度に
よって変動し、いわゆるマルチパスフェージングが生じ
、振幅，位相の短期的変動や遅延時間分散により、復調
波形の歪みが生じやすい。特に、デジタルマイクロ波通
信は伝送速度が向上しているため、従来の狭帯域アナロ
グＦＭ方式に比べ、この遅延時間分散による波形歪みの
伝送品質に与える影響が大きく、フェージングに対する
無線器の耐久性を評価することが重要となる。
波は、例えば、図６に示すように送信アンテナから複数
の経路を通って、遅延時間の異なる電波の合成波として
受信される。このため、受信電界が移動体の移動速度に
よって変動し、いわゆるマルチパスフェージングが生じ
、振幅，位相の短期的変動や遅延時間分散により、復調
波形の歪みが生じやすい。特に、デジタルマイクロ波通
信は伝送速度が向上しているため、従来の狭帯域アナロ
グＦＭ方式に比べ、この遅延時間分散による波形歪みの
伝送品質に与える影響が大きく、フェージングに対する
無線器の耐久性を評価することが重要となる。
【０００３】図７に示すように、マルチパスフェージン
グシミュレータ３００は、その入力端子に送信機１００
を接続して送信波を与え、その出力を受信機２００
のアンテナ端子に接続するだけで、上述した遅延時間分
散や波形歪み等の試験を行えるものである。
グシミュレータ３００は、その入力端子に送信機１００
を接続して送信波を与え、その出力を受信機２００
のアンテナ端子に接続するだけで、上述した遅延時間分
散や波形歪み等の試験を行えるものである。
【０００４】従来のマルチパスフェージングシミュレー
タは、図５に示すように、アナログ回路により構成され
ている。本従来例は６波伝搬路モデルを形成しており、
ローカル信号発生器３１からのローカル信号を用いた周
波数変換部（３３，３４，４０，４１）と、信号分配器
（３５，３９）と、遅延器３６ａ 〜３６ｅ ，減衰器
３７ａ 〜３７ｆ ，変調器３８ａ 〜３８ｆ とを有
している。遅延路，減衰路，変調器からなるアナログ回
路のセットは、伝搬路モデルのパス数に対応して用意さ
れる。
タは、図５に示すように、アナログ回路により構成され
ている。本従来例は６波伝搬路モデルを形成しており、
ローカル信号発生器３１からのローカル信号を用いた周
波数変換部（３３，３４，４０，４１）と、信号分配器
（３５，３９）と、遅延器３６ａ 〜３６ｅ ，減衰器
３７ａ 〜３７ｆ ，変調器３８ａ 〜３８ｆ とを有
している。遅延路，減衰路，変調器からなるアナログ回
路のセットは、伝搬路モデルのパス数に対応して用意さ
れる。
【０００５】
【発明が解決しようとする課題】上述した従来のフェー
ジングシミュレータは、伝搬路モデルのパス数に対応し
て、遅延路，減衰路，変調器からなるアナログ回路のセ
ットを用意しなければならないため、パス数が多くなれ
ばなるほど回路が複雑化する。また、パス毎にアナログ
回路を構成しなければならないために制限が多く、マル
チパスフェージングのシミュレーションの自由度が制限
される。
ジングシミュレータは、伝搬路モデルのパス数に対応し
て、遅延路，減衰路，変調器からなるアナログ回路のセ
ットを用意しなければならないため、パス数が多くなれ
ばなるほど回路が複雑化する。また、パス毎にアナログ
回路を構成しなければならないために制限が多く、マル
チパスフェージングのシミュレーションの自由度が制限
される。
【０００６】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、多様なマルチパスフェー
ジングシミュレーションを正確に、かつ、容易に実現す
ることにある。
れたものであり、その目的は、多様なマルチパスフェー
ジングシミュレーションを正確に、かつ、容易に実現す
ることにある。
【０００７】
【課題を解決するための手段】本発明は、Ａ／Ｄ変換器
と、デジタル信号処理部と、Ｄ／Ａ変換器とを備え、マ
ルチパスフェージング現象をデジタル信号処理にて解析
するようにしたことを特徴とする。
と、デジタル信号処理部と、Ｄ／Ａ変換器とを備え、マ
ルチパスフェージング現象をデジタル信号処理にて解析
するようにしたことを特徴とする。
【０００８】デジタル信号処理部は、例えば、ＤＳＰ（
デジタルシグナルプロセッサ）により構成される。
デジタルシグナルプロセッサ）により構成される。
【０００９】
【作用】ＤＳＰは基本的に演算手段を持つ計算機であり
、ＲＡＭからの設定により種々の自由な設定が可能であ
る。よって、一つのＤＳＰで、種々のマルチパス条件を
実現できる。このため、アナログ回路のようにパス数に
対応して処理回路を設ける必要がなく、デジタル処理を
共用して、不要な制限を排してシミュレーションを実行
できるようになる。すなわち、遅延量，周波数特性，変
調機能，パス数等を自由に設定できるようになる。また
、設定条件の変更のみにより対処できるため、回路構成
を簡素化することができる。また、アナログ処理に比べ
てノイズにも強く、正確なシミュレーションが可能とな
る。
、ＲＡＭからの設定により種々の自由な設定が可能であ
る。よって、一つのＤＳＰで、種々のマルチパス条件を
実現できる。このため、アナログ回路のようにパス数に
対応して処理回路を設ける必要がなく、デジタル処理を
共用して、不要な制限を排してシミュレーションを実行
できるようになる。すなわち、遅延量，周波数特性，変
調機能，パス数等を自由に設定できるようになる。また
、設定条件の変更のみにより対処できるため、回路構成
を簡素化することができる。また、アナログ処理に比べ
てノイズにも強く、正確なシミュレーションが可能とな
る。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の構成を示す図で
ある。
て説明する。図１は本発明の一実施例の構成を示す図で
ある。
【００１１】本実施例は、１本のチャネル（パス）は、
ミキサ３，ローパスフィルタ４，Ａ／Ｄコンバータ５，
ＤＳＰ（デジタルシグナルプロセッサ）６，Ｄ／Ａ変換
器７，ローパスフィルタ８，ミキサ９，バンドパスフィ
ルタ１０により構成される。チャネルは必要に応じて複
数本、設けられ、これらの特性はコントローラ２により
統括的に制御される。コントローラ２には、条件設定器
１１よりシミュレーション条件が与えられる。
ミキサ３，ローパスフィルタ４，Ａ／Ｄコンバータ５，
ＤＳＰ（デジタルシグナルプロセッサ）６，Ｄ／Ａ変換
器７，ローパスフィルタ８，ミキサ９，バンドパスフィ
ルタ１０により構成される。チャネルは必要に応じて複
数本、設けられ、これらの特性はコントローラ２により
統括的に制御される。コントローラ２には、条件設定器
１１よりシミュレーション条件が与えられる。
【００１２】また、ローカル信号発生器１から出力され
るローカル信号はミキサ３，９により処理信号と混合さ
れ、周波数変換が行われる。ミキサ３では、信号はＡ／
Ｄ変換器５の帯域内のＩＦ（中間周波）信号に変換され
、ミキサ９では、逆に、もとのＲＦ信号に復元される。
るローカル信号はミキサ３，９により処理信号と混合さ
れ、周波数変換が行われる。ミキサ３では、信号はＡ／
Ｄ変換器５の帯域内のＩＦ（中間周波）信号に変換され
、ミキサ９では、逆に、もとのＲＦ信号に復元される。
【００１３】ＤＳＰ６は、図２に示すように、乗算器を
内蔵する１チップマイクロコンピュータであり、デジタ
ル信号処理（ほとんどは積和演算の繰返しによるフィル
タリング処理）を高速に実行するために独特のアキテク
チャーを採用している。すなわち、２つのデータが乗算
器２２に同時に入力できるように２つのデータＲＡＭ２
０，２１ を有しており、さらに、乗算結果をすぐに加
算演算に使えるように乗算器２２の出力をＡＬＵ２３の
入力端に接続している。また、図示されないが、命令メ
モリはデータメモリと分離し、命令フェッチとデータア
クセスを並列に動作させ高速化し、さらに、水平マイク
ロコードを用いて内部機能の並列化を促進している。
内蔵する１チップマイクロコンピュータであり、デジタ
ル信号処理（ほとんどは積和演算の繰返しによるフィル
タリング処理）を高速に実行するために独特のアキテク
チャーを採用している。すなわち、２つのデータが乗算
器２２に同時に入力できるように２つのデータＲＡＭ２
０，２１ を有しており、さらに、乗算結果をすぐに加
算演算に使えるように乗算器２２の出力をＡＬＵ２３の
入力端に接続している。また、図示されないが、命令メ
モリはデータメモリと分離し、命令フェッチとデータア
クセスを並列に動作させ高速化し、さらに、水平マイク
ロコードを用いて内部機能の並列化を促進している。
【００１４】例えば、信号の遅延はＤＳＰ内の信号デー
タ格納位置をシフトすれば仮想的に実現できる。図３（
ａ）のようなトランスバーサルフィルタの場合、信号は
遅延時間おきに次のタップに移行し、このような遅延は
、プログラム上は、図３（ｂ）に示すように信号データ
の格納位置をシフトさせることにより実現される。コン
トローラ２はシミュレーション条件に応じた命令セット
を複数具備しており、条件設定器１１からの指示を解読
して、ＤＳＰ６に必要な情報を与えることにより、ＤＳ
Ｐ６内で、上述したような種々の演算を行わせる。
タ格納位置をシフトすれば仮想的に実現できる。図３（
ａ）のようなトランスバーサルフィルタの場合、信号は
遅延時間おきに次のタップに移行し、このような遅延は
、プログラム上は、図３（ｂ）に示すように信号データ
の格納位置をシフトさせることにより実現される。コン
トローラ２はシミュレーション条件に応じた命令セット
を複数具備しており、条件設定器１１からの指示を解読
して、ＤＳＰ６に必要な情報を与えることにより、ＤＳ
Ｐ６内で、上述したような種々の演算を行わせる。
【００１５】マルチパスフェージングの他に、空間ダイ
バシティも考慮したシミュレーションを実行する場合に
は、図４のように、マルチパスフェージングシミュレー
タ３３を例えば、２チャンネル化して用いる。
バシティも考慮したシミュレーションを実行する場合に
は、図４のように、マルチパスフェージングシミュレー
タ３３を例えば、２チャンネル化して用いる。
【００１６】
【発明の効果】以上説明したように本発明は、アナログ
回路ではなく、シミュレータをＤＳＰ化し、マルチパス
フェージング現象をデジタル信号処理により行うことに
より、自由度が高く、正確なシミュレーションを容易に
行うことができる効果がある。
回路ではなく、シミュレータをＤＳＰ化し、マルチパス
フェージング現象をデジタル信号処理により行うことに
より、自由度が高く、正確なシミュレーションを容易に
行うことができる効果がある。
【図１】本発明の一実施例の構成を示す図である。
【図２】ＤＳＰ６の構成例を示す図である。
【図３】（ａ）はトランスバーサルフィルタにおける信
号の移行（遅延時間おきの次のタップへの移行）状態を
示す図、（ｂ）は、（ａ）の構成のプログラムによる実
現方法の一例（信号データの格納位置をシフトさせる方
法）を示す図である。
号の移行（遅延時間おきの次のタップへの移行）状態を
示す図、（ｂ）は、（ａ）の構成のプログラムによる実
現方法の一例（信号データの格納位置をシフトさせる方
法）を示す図である。
【図４】空間ダイバシティも考慮したシミュレーション
を行う場合のシステム構成例を示す図である。
を行う場合のシステム構成例を示す図である。
【図５】従来例の構成を示す図である。
【図６】マルチパスフェージング現象を説明するための
図である。
図である。
【図７】マルチパスフェージングシミュレータの基本的
な使用形態を示す図である。
な使用形態を示す図である。
１ ローカル信号発生器
２ コントローラ
３ ミキサ
４ ローパスフィルタ
５ Ａ／Ｄ変換器
６ ＤＳＰ
７ Ｄ／Ａ変換器
８ ローパスフィルタ
９ ミキサ
１０ バンドパスフィルタ
２０，２１ データＲＡＭ
２２ 乗算器
２３ ＡＬＵ
２４ アキュムレータ
３０ 送信器
３１ 送信アンテナ
３２ 受信アンテナ
３３ マルチパスフェージングシミュレータ３４
受信器
受信器
Claims (1)
- 【請求項１】 マルチパスフェージング現象をシミュ
レートするためのマルチパスフェージングシミュレータ
であって、入力信号の周波数を変換する入力周波数変換
器と、この入力周波数変換器を介した信号をデジタル信
号に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器によっ
てＡ／Ｄ変換された信号ついてデジタル信号処理を施し
、遅延時間が異なる電波の合成波に相当する信号を形成
するデジタル信号処理部と、このデジタル信号処理部か
らの信号をアナログ信号に変換するＤ／Ａ変換器と、こ
のＤ／Ａ変換器からの信号の周波数を変換する出力周波
数変換器とを有し、前記入力信号として送信波が供給さ
れ、前記出力周波数変換器の出力が受信機のアンテナ端
子に供給されるようになっていることを特徴とするマル
チパスフェージングシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123999A JPH04351024A (ja) | 1991-05-28 | 1991-05-28 | マルチパスフェージングシミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123999A JPH04351024A (ja) | 1991-05-28 | 1991-05-28 | マルチパスフェージングシミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351024A true JPH04351024A (ja) | 1992-12-04 |
Family
ID=14874537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123999A Pending JPH04351024A (ja) | 1991-05-28 | 1991-05-28 | マルチパスフェージングシミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04351024A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001160789A (ja) * | 1999-12-02 | 2001-06-12 | Eiden Kk | フェージングシミュレータ |
| US7650261B2 (en) | 2003-02-21 | 2010-01-19 | Ntt Docomo, Inc. | Multi-path generating apparatus, a multi-path fading simulator, and a multi-path generating method |
| JP2010098650A (ja) * | 2008-10-20 | 2010-04-30 | Anritsu Corp | フェージングシミュレータおよび無線通信機器試験システム |
-
1991
- 1991-05-28 JP JP3123999A patent/JPH04351024A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001160789A (ja) * | 1999-12-02 | 2001-06-12 | Eiden Kk | フェージングシミュレータ |
| US7650261B2 (en) | 2003-02-21 | 2010-01-19 | Ntt Docomo, Inc. | Multi-path generating apparatus, a multi-path fading simulator, and a multi-path generating method |
| JP2010098650A (ja) * | 2008-10-20 | 2010-04-30 | Anritsu Corp | フェージングシミュレータおよび無線通信機器試験システム |
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