JP3608016B2 - アブソリュートエンコーダ - Google Patents
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Description
【発明の属する技術分野】
この発明はアブソリュートエンコーダに関する。
【0002】
【従来の技術】
図3は従来のアブソリュートエンコーダのブロック構成図である。
【0003】
アブソリュートエンコーダ100は、符号板110と、アブソリュートセンサ113と、インクリメンタル検出部114と、双方向シフトレジスタ121と、方向判別回路122と、EXOR回路115とを備える。なお、双方向シフトレジスタ121と方向判別回路122とでパターン発生回路120が構成されている。
【0004】
符号板110は、1トラックのアブソリュートパターン(図ではa,b,c…i,j,kを最小読取単位とした、7ビットのM系列パターン)が形成されたアブソリュートトラック112と、アブソリュートパターンの最小読取単位の1/2ピッチで形成されたインクリメンタルパターンが形成されたインクリメンタルトラック111とを備える。
【0005】
アブソリュートセンサ113は、アブソリュートパターンの最小読取単位を検出する7つの検出素子を有し、符号板110に対して相対移動可能に配置されている。
【0006】
インクリメンタル検出部114は、符号板110に対して相対移動可能に配置され、インクリメンタルパターンを検出し、符号板110の移動に応じて互いに90°の位相差を有するA相とB相からなる2相のインクリメンタル信号114aを出力する。
【0007】
EXOR回路115は、アブソリュートセンサ113で検出した左から4ビット目の検出信号113aと双方向シフトレジスタ121から出力される左から4ビット目のパターン信号121aとを入力信号とし、両入力信号が同一でないとき、Hレベルの信号115aを出力する論理回路である。
【0008】
方向判別回路122は、インクリメンタル信号114aのA相信号の位相がB相信号の位相より進んだとき、符号板110が右方向へ移動したことを示すLレベルの方向判別信号122aを出力し、A相信号の位相がB相信号の位相より遅れたとき、符号板110が左方向へ移動したことを示すHレベルの方向判別信号122aを出力する。そして、この方向判別回路122は、1ビットのインクリメンタル信号114aが入力したとき、クロック信号122bと方向判別信号122aとを双方向シフトレジスタ121に出力する。
【0009】
双方向シフトレジスタ121は、符号板110が右方向へ移動したとき、左から6桁目と7桁目のパターン信号121aをEXOR回路116へ出力し、そのEXOR回路116の出力信号121bを1桁目に格納し、符号板110が左方向へ移動したとき、左から1桁目と7桁目のパターン信号121aをEXOR回路117へ出力し、そのEXOR回路117の出力信号121cを7桁目に格納する。
【0010】
なお、出力信号121bと1ビット目の検出信号113aとは、コントローラ118からの制御信号118aに基づいて切換回路119で切り換えられる。
【0011】
上記アブソリュートエンコーダ100の動作を説明する。
【0012】
双方向シフトレジスタ121は、電源投入時又は絶対位置要求信号入力時、アブソリュートセンサ113で検出したアブソリュートトラック112の絶対位置を示す検出信号113aを、コントローラ118からの制御信号118aに基づいてクロック信号118bが入力される毎にhから順次下位ビット(桁)の方向へシフトさせ、最終的に各ビットに左からb,c,d,e,f,g,hを格納する。
【0013】
すなわち、双方向シフトレジスタ121には、アブソリュートトラック112と同一のパターンがプリセットされることになる。
【0014】
符号板110が右方向へ移動したとき、方向判別回路122は、Lレベルの方向判別信号122a及びクロック信号122bを双方向シフトレジスタ121へ出力する。
【0015】
双方向シフトレジスタ121は、方向判別信号122aによって右方向へb,c,d,e,f,g,hをそれぞれ1ビットだけシフトし、左から1桁目にはEXOR回路116を介してgとhの排他的論理和が新しい信号として入力する。このgとhの排他的論理和はaであるので、双方向シフトレジスタ121は、a,b,c,d,e,f,gとなり、アブソリュートセンサ113と同じパターンとなる。
【0016】
一方、符号板110が左方向へ移動したとき、方向判別回路122は、Hレベルの方向判別信号122a及びクロック信号122bを双方向シフトレジスタ121へ出力する。
【0017】
双方向121シフトレジスタは、方向判別信号122aによって設定された左方向へb,c,d,e,f,g,hをそれぞれ1ビットだけシフトし、左から7桁目にはEXOR回路117を介してbとhの排他的論理和が新しい信号として入力する。このbとhの排他的論理和はiであるので、双方向シフトレジスタ121は、c,d,e,f,g,h,iとなり、アブソリュートセンサ113と同じパターンとなる。
【0018】
上記符号板の移動中には、検出信号113aとパターン信号121aとが比較される。EXOR回路115は、検出信号113aとパターン信号121aとが異なるとき、異常(エラー)があることを示すHレベルの出力信号115aを出力する。
【0019】
【発明が解決しようとする課題】
しかし、例えばアブソリュートセンサ113からの検出信号113aを出力する信号線にノイズ等の外乱が混入した場合、EXOR回路115は、実際にはアブソリュートセンサ113の4ビット目と双方向レジスタ121の4ビット目とが一致しているにもかかわらず、エラーがある(一致していない)ことを示す出力信号115aを出力してしまい、その度にエンコーダ100を停止させなければならず、稼働効率が悪いという問題があった。
【0020】
この発明はこのような事情に鑑みてなされたもので、その課題はエラー検出の信頼度を高め、稼働効率を向上させることができるアブソリュートエンコーダを提供することである。
【0021】
【課題を解決するための手段】
この課題を解決するため請求項1記載の発明のアブソリュートエンコーダは、1トラックのアブソリュートパターンと、前記アブソリュートパターンの最小読取単位のピッチで形成されたインクリメンタルパターンとが形成された符号板と、前記アブソリュートパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なアブソリュート検出素子群と、前記インクリメンタルパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なインクリメンタル検出素子群と、電源投入時又は絶対位置要求信号入力時に前記アブソリュート検出素子群で前記アブソリュートパターンの最小読取単位を検出し、その後、前記インクリメンタル検出素子群からのインクリメンタル信号に基づいて前記アブソリュート検出素子群で検出する前記アブソリュートパターンと同一のパターン信号を発生させるパターン発生回路と、前記アブソリュート検出素子群で検出した検出信号と前記パターン発生回路から出力されるパターン信号とを比較する比較手段とを備えるアブソリュートエンコーダにおいて、前記比較手段の比較結果を示す出力信号に基づいて、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号との位相ずれを検出するずれ検出手段と、前記検出手段で位相ずれを検出したときには異常があることを示す信号を出力する異常検出手段とを設けたことを特徴とする。
【0022】
アブソリュート検出素子群で検出された検出信号とパターン発生回路で発生させたパターン信号との位相ずれを検出したときだけを異常とするので、位相がずれたとき以外に発生する異常を排除することができ、不要なエンコーダの停止を避けることができる。
【0023】
請求項2記載の発明のアブソリュートエンコーダは、前記アブソリュートパターンは所定の規則性をもって形成され、前記ずれ検出手段は、前記比較手段の比較結果を示す出力信号を順次格納するシフトレジスタと、このシフトレジスタの複数の出力信号に基づいて前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があるか否かを判断する第1の判断回路を備え、前記異常検出手段は前記第1の判断回路で前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があると判断したとき、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号とに位相ずれがあると判定し、異常を示す信号を出力することを特徴とする。
【0024】
比較結果にアブソリュートパターンと同様の規則性がないときには、アブソリュート検出素子群とパターン発生回路の信号に違いがあってもエラーとされないので、外乱等に起因するエラーと区別することができる。
【0025】
請求項3記載の発明のアブソリュートエンコーダは、前記シフトレジスタの全桁の出力信号が全て同じ信号であるか否か判断する第2の判断回路を備え、前記第2の判断回路が前記シフトレジスタの全桁の出力信号が全て同じ信号であると判断したときには、前記異常検出手段は異常を示す信号を出力しないことを特徴とする。
【0026】
第2の判断回路でアブソリュート検出素子群で検出した検出信号とパターン発生回路から出力されるパターン信号とが同じであるときには、異常を示す信号を出力させないので、検出信号とパターン信号とに位相のずれを確実に検出できる。
【0027】
【発明の実施の形態】
以下この発明の実施の形態を図面に基づいて説明する。
【0028】
図1はこの発明の一実施形態に係るアブソリュートエンコーダのブロック構成図である。図3のアブソリュートエンコーダと共通する部分には同一符号を付し、その説明を省略する。
【0029】
アブソリュートエンコーダ100は、EXOR回路115(比較手段)の比較結果を示す出力信号115aに基づいて、アブソリュートセンサ113で検出された検出信号113aと双方向シフトレジスタ121で発生させたパターン信号121aとの位相ずれを検出するずれ検出回路(ずれ検出手段)10と、ずれ検出回路10で位相ずれを検出したときには異常があることを示すエラー信号50aを出力する異常検出回路(異常検出手段)50とを備えている。
【0030】
ずれ検出回路10は、前記出力信号115aを順次格納する7桁のシフトレジスタ20と、このシフトレジスタ20の複数の桁の出力信号20aに基づいて出力信号115aにアブソリュートトラック112に形成された7ビットのM系列パターンと同様の規則性があるか否かを判断するEXOR回路31〜34及びNOT回路35,36からなる第1の判断回路30と、シフトレジスタ20の全桁の出力信号20aに基づいて出力信号115aに誤りがあるか否かを判断するOR回路40(第2の判断回路)とからなる。
【0031】
EXOR回路31の入力端子には、シフトレジスタ20の1桁目と2桁目が接続され、EXOR回路32の入力端子には、EXOR回路31の出力端子とシフトレジスタ20の7桁目とが接続され、EXOR回路32の出力端子には、NOT回路35が接続されている。
【0032】
また、EXOR回路33の入力端子には、シフトレジスタ20の6桁目と7桁目が接続され、EXOR回路34の入力端子には、EXOR回路33の出力端子とシフトレジスタ20の1桁目とが接続され、EXOR回路34の出力端子には、NOT回路36が接続されている。
【0033】
OR回路40は、シフトレジスタ20の全桁が接続され、全桁の出力信号20aが全てLレベルのときだけLレベルの信号40aを出力する。
【0034】
異常検出回路50は、NOT回路51、OR回路52及びAND回路53〜55で構成されている。
【0035】
AND回路54の一方の入力端子には、NOT回路35の出力端子が接続され、他方の入力端子には、NOT回路51を介して方向判別回路122が接続されれている。
【0036】
AND回路53の一方の入力端子には、NOT回路36の出力端子が接続され、他方の入力端子には、方向判別回路122が接続されている。
【0037】
OR回路52の各入力端子には、AND回路54及びAND回路53の出力端子が接続され、このOR回路52の出力端子がAND回路55の一方の入力端子に接続されている。なお、AND回路55の他方の入力端子には、OR回路40の出力端子が接続されている。
【0038】
なお、方向判別回路122は、符号板110が連続して同じ方向へ8ビット以上移動したとき、HレベルのVALID信号122cを出力する。
【0039】
図2はアブソリュートセンサの検出信号、双方向シフトレジスタのパターン信号及びEXOR回路の出力信号の関係を示す図である。
【0040】
何等かの原因によってアブソリュートセンサ113の検出信号113aと双方向シフトレジスタ121のパターン信号121aとの位相に2ビットのずれが生じたとき、EXOR回路115は図2に示すような出力信号115aを出力する。
【0041】
すなわち、アブソリュートトラック112に7ビットのM系列パターンが形成されているときには、アブソリュートセンサ113の検出信号113aとEXOR回路115の出力信号115aとが共にM系列パターンとなる(図2の矢印A及び矢印Bより右側を参照)ことがわかる。
【0042】
そこで、この規則性を利用してアブソリュートセンサ113の検出信号113aと双方向シフトレジスタ121のパターン信号121aとの位相のずれを検出するようにした。
【0043】
次に、このM系列パターンであることを利用してアブソリュートセンサ113の検出信号113aと双方向シフトレジスタ121のパターン信号121aとの位相ずれを検出する動作を図1及び図2を参照して説明する。
【0044】
符号板110が右方向へ連続して7ビット以上移動(図示しない検知回路によってVALID信号122cがHレベルとなることを検知)することに伴って、EXOR回路115の出力信号115aがクロック信号122bに基づいて下位ビット方向へ順次シフトし、双方向シフトレジスタ121の各ビットに、左からc,d,e,f,g,h,iが格納されているときにおいて説明する。
【0045】
符号板110が右へシフトしてアブソリュートセンサ113がb,c,d,e,f,g,hとなると、シフトレジスタ20には、左からe+f,f+g,g+h,h+i,i+j,j+k,k+lが格納される。
【0046】
ところで、M系列パターンは、e+f+k=0となる規則性を有する。
【0047】
したがって、アブソリュートセンサ113の検出信号113aと双方向シフトレジスタ121のパターン信号121aとに位相のずれが生じたときでも、シフトレジスタ20に格納された信号e+f,f+g,g+h,h+i,i+j,j+k,k+lは、(e+f)+(f+g)+(k+l)=0の関係を有すれば、M系列パターンであると判断することができる。
【0048】
このとき、EXOR回路32の出力信号はLレベルとなるので、NOT回路35の出力はHレベルになり、またEXOR回路34の出力信号はHレベルとなるので、NOT回路36の出力はLレベルになり、これらの信号がそれぞれ異常検出回路50のAND回路54及びAND回路53へ出力される。
【0049】
方向判断回路122はLレベルの方向判別信号122aを出力しているので、AND回路54はHレベル、AND回路53はLレベルの信号をそれぞれ出力する。そのため、OR回路52はHレベルの信号52aを出力する。
【0050】
すなわち、OR回路52がHレベルの信号を出力したとき、シフトレジスタ20はM系列パターンとなっていることがわかるので、アブソリュートセンサ113の検知信号113aと双方向シフトレジスタ121のパターン信号121aとは位相がずれていると判断される。
【0051】
ところで、アブソリュートセンサ113の検出信号113aと双方向シフトレジスタ121のパターン信号121aとが全て一致するとき、すなわち誤りが全くないときは、EXOR回路115の出力信号115aはLレベルであるから、シフトレジスタ20の全ての桁には0が格納され、この場合にもOR回路52の出力信号52aがHレベルとなる。
【0052】
しかし、シフトレジスタ20の出力信号が全て0であるときには、OR回路40の出力はLレベルとなるので、AND回路55の他方の端子にはLレベルの信号が入力されるため、一方の端子に前記Hレベルの出力信号が入力していても、AND回路55の出力信号はLレベルとなり、エラーがあることを示す信号は出力されない。
【0053】
符号板110が左方向へ移動したときには、EXOR回路115の出力信号115aをクロック信号122bに基づいてシフトし、シフトレジスタ20には、左からe+f,d+e,c+d,b+c,a+b,z+a,y+zが格納される。
【0054】
ところで、符号板110が左方向へ移動したとき、M系列パターンは、e+z+y=0となる規則性を有する。
【0055】
したがって、アブソリュートセンサ113の検出信号113aと双方向シフトレジスタ121のパターン信号121aとに位相のずれが生じたときでも、シフトレジスタ20に格納された信号e+f,d+e,c+d,b+c,a+b,z+a,y+zは、(e+f)+(z+a)+(y+z)=0の関係を有していれば、M系列パターンであると判断される。
【0056】
このとき、EXOR回路34の出力信号はLレベルとなるので、NOT回路36の出力はHレベルになり、またEXOR回路32の出力信号はHレベルとなるので、NOT回路35の出力はLレベルになり、これらの信号がそれぞれ異常検出回路50のAND回路53及びAND回路54へ出力される。
【0057】
このとき、方向判断回路122はHレベルの方向判別信号122aを出力しているので、AND回路54はLレベル、AND回路53はHレベルの信号をそれぞれ出力する。そのため、OR回路52はHレベルの信号52aを出力する。
【0058】
すなわち、OR回路52がHレベルの信号を出力したとき、シフトレジスタ20はM系列パターンとなっていることがわかるので、アブソリュートセンサ113の検知信号113aと双方向シフトレジスタ121のパターン信号121aとは位相がずれていると判断される。
【0059】
なお、アブソリュートセンサ113の検知信号113aと双方向シフトレジスタ121のパターン信号121aとが一致するとき、すなわち誤りが全くないときは、上記と同様にAND回路55の出力はLレベルとなるため、エラーがあることを示す信号は出力されない。
【0060】
上記実施形態によれば、位相のずれたM系列パターンのときだけエラーであることを示すHレベルのエラー信号50aを出力させるので、位相ずれに起因するエラーを確実に検出することができる。
【0061】
なお、VALID信号122cとエラー信号50aとを入力とするAND回路を設け、VALID信号122cとエラー信号50aとが共にHレベルのときに、Hレベルの信号を出力させてエラーを検出するようにしてもよい。
【0062】
【発明の効果】
以上説明したように請求項1に記載の発明のアブソリュートエンコーダによれば、混入した外乱によってアブソリュートセンサと双方向レジスタとの位相がずれたときだけをアブソリュートパターンの規則性からエラーとして確実に判定できるので、信頼度の高いエラー検出を行うことができ、稼働効率を向上させることができる。
【0063】
請求項2及び3に記載の発明のアブソリュートエンコーダによれば、比較結果にアブソリュートパターンと同様の規則性がないときには、アブソリュート検出素子群とパターン発生回路の信号とに違いがあってもエラーとされないため、検出信号とパターン信号との位相のずれを確実に検出できる。
【図面の簡単な説明】
【図1】図1はこの発明の一実施形態に係るアブソリュートエンコーダのブロック構成図である。
【図2】図2はアブソリュートセンサの検知信号、双方向シフトレジスタの出力信号及びEXOR回路の出力信号の関係を示す図である。
【図3】図3は従来のアブソリュートエンコーダのブロック構成図である。
【符号の説明】
10 ずれ検出回路
20 シフトレジスタ
30 第1の判断回路
40 OR回路(第2の判断回路)
50 異常検出回路
110 符号板
113 アブソリュートセンサ
114 インクリメンタル検出部
115 EXOR回路(比較手段)
120 パターン発生回路
Claims (3)
- 1トラックのアブソリュートパターンと、前記アブソリュートパターンの最小読取単位のピッチで形成されたインクリメンタルパターンとが形成された符号板と、
前記アブソリュートパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なアブソリュート検出素子群と、
前記インクリメンタルパターンの最小読取単位を検出する複数の検出素子を有し、前記符号板に対して相対移動可能なインクリメンタル検出素子群と、
電源投入時又は絶対位置要求信号入力時に前記アブソリュート検出素子群で前記アブソリュートパターンの最小読取単位を検出し、その後、前記インクリメンタル検出素子群からのインクリメンタル信号に基づいて前記アブソリュート検出素子群で検出する前記アブソリュートパターンと同一のパターン信号を発生させるパターン発生回路と、
前記アブソリュート検出素子群で検出した検出信号と前記パターン発生回路から出力されるパターン信号とを比較する比較手段とを備えるアブソリュートエンコーダにおいて、
前記比較手段の比較結果を示す出力信号に基づいて、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号との位相ずれを検出するずれ検出手段と、前記検出手段で位相ずれを検出したときには異常があることを示す信号を出力する異常検出手段とを設けたことを特徴とするアブソリュートエンコーダ。 - 前記アブソリュートパターンは所定の規則性をもって形成され、前記ずれ検出手段は、前記比較手段の比較結果を示す出力信号を順次格納するシフトレジスタと、このシフトレジスタの複数の出力信号に基づいて前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があるか否かを判断する第1の判断回路を備え、前記異常検出手段は前記第1の判断回路で前記比較結果を示す出力信号にアブソリュートパターンと同様の規則性があると判断したとき、前記アブソリュート検出素子群で検出された検出信号と前記パターン発生回路で発生させたパターン信号とに位相ずれがあると判定し、異常を示す信号を出力することを特徴とする請求項1に記載のアブソリュートエンコーダ。
- 前記シフトレジスタの全桁の出力信号が全て同じ信号であるか否か判断する第2の判断回路を備え、前記第2の判断回路が前記シフトレジスタの全桁の出力信号が全て同じ信号であると判断したときには、前記異常検出手段は異常を示す信号を出力しないことを特徴とする請求項2に記載のアブソリュートエンコーダ。
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