JP3607028B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3607028B2
JP3607028B2 JP35827096A JP35827096A JP3607028B2 JP 3607028 B2 JP3607028 B2 JP 3607028B2 JP 35827096 A JP35827096 A JP 35827096A JP 35827096 A JP35827096 A JP 35827096A JP 3607028 B2 JP3607028 B2 JP 3607028B2
Authority
JP
Japan
Prior art keywords
polyimide film
region
manufacturing
implantation
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP35827096A
Other languages
English (en)
Other versions
JPH10189476A (ja
Inventor
正典 宿谷
重來 山賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP35827096A priority Critical patent/JP3607028B2/ja
Publication of JPH10189476A publication Critical patent/JPH10189476A/ja
Application granted granted Critical
Publication of JP3607028B2 publication Critical patent/JP3607028B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Junction Field-Effect Transistors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、イオン注入法により半導体基板表面に注入領域を形成する半導体装置の製造方法に関し、特に、1回のイオン注入により、注入深さと不純物濃度が変化する注入領域を形成する半導体装置の製造方法に関する。
【0002】
【従来の技術】
以下、ガリウム砒素ショットキー接合ゲート型電界効果トランジスタ(以下、MESFETという)の製造方法を例に取り説明する。MESFETの素子特性向上のために有効な手段として、ソース、ゲート間直列抵抗(Rs)の低減があげられる。
【0003】
Rsの低減のためには、ソース、ゲート間隔を短縮する方法やソース、ゲート間に低抵抗層を導入する方法が効果的である。しかし、これらの方法は、ゲート、ソース間耐圧が低下するなど、素子特性の劣化を招くことにもつながる。これらを勘案し、以下のような製造方法が提案されている。
【0004】
まず、半絶縁性ガリウム砒素基板1全面に、シリコンイオンを注入し、チャネル領域となる第1のN型領域2を形成する。全面に、ガリウム砒素とショットキー接触を形成するゲート金属を形成し、通常のホトリソグラフ法等により、ゲート電極3をパターニングする(図7)。
【0005】
次に、全面に二酸化シリコン等の絶縁膜を形成し、異方性エッチングを行うことにより、ゲート電極3側面にサイドウォール4を形成する。このサイドウォール4とゲート電極3をマスクに、露出する半絶縁性ガリウム砒素基板1表面にシリコンイオンを注入し、先に形成した第1のN型領域2より深くまで達し、不純物濃度の高い第2のN型領域5を形成する(図8)。
【0006】
サイドウオール4を除去し、ゲート電極3をマスクに、第1のN型領域2より不純物濃度が高く、第2のN型領域5より不純物濃度が低い、第3のN型領域6を形成する。その後、不純物濃度の高い第2のN型領域5にオーミック接触するソース、ドレイン電極7、8を形成し、MESFETを完成する(図9)。このように自己整合的に形成された第3のN型領域6を有するMESFETは、ソース、ドレイン間の間隔を縮小することによるRsの低減を図るとともに、耐圧の低下を防ぐことができる。
【0007】
【発明が解決しようとする課題】
しかし、従来の製造方法では、ゲート電極3側面に形成するサイドウォール4の横方向の寸法の制御が難しく、同一基板内で第3のN型領域6の寸法がばらつくという問題があった。また、第2、第3のN型領域を形成するため、イオン注入工程が少なくとも2回必要である。更に、第2、第3のN型領域の間で、不純物濃度が段階的に変化するため、その界面で結晶欠陥が誘発され、異常な電界集中が起こり、耐圧が低下するという問題があった。本発明は、上記問題点を解消し、1回のイオン注入により、素子特性の優れた半導体装置を形成することができる製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明は、上記目的を達成するため、半導体基板表面にイオン注入用マスクを形成し、不純物の注入領域を形成する半導体装置の製造方法において、前記イオン注入用マスクは、傾斜した側面を有する感光性ポリイミド膜からなり、該感光性ポリイミド膜を露光する際、フォーカス位置を該感光性ポリイミド膜内に調整することにより、前記傾斜した側面を形成し、該傾斜した側面を透過させ不純物を注入し、該側面の厚さに対応した深さの注入領域を形成することを特徴とするものである。また、前記注入領域の少なくとも一部は、前記感光性ポリイミド膜の傾斜した側面の厚さに対応した不純物濃度を有することを特徴とするものである。
【0009】
特に、前記光性ポリイミド膜を露光する際、フォーカス位置を該感光性ポリイミド膜内に調整することにより、簡便に前記傾斜した側面を形成することが可能となる。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。まず図1に示すように、半絶縁性ガリウム砒素基板1上に、イオン注入用マスクとして、ポリイミド膜9をパターン形成する。このとき、ポリイミド膜の側面は、傾斜部を有する構造とする。
【0011】
ポリイミド膜9をマスクに、半絶縁性ガリウム砒素基板1表面にシリコンイオンをイオン注入する。このとき、ポリイミド膜の傾斜した側面は、シリコンイオンが注入される方向に対して厚さの薄い部分があるため、シリコンイオンが透過して、ポリイミド膜下にも注入領域が形成される。
【0012】
一例として、ポリイミド(商品名RN−901、日産化学)を半絶縁性ガリウム砒素基板1表面に回転塗布し、空気雰囲気、80℃、30分間および350℃、30分間のポストベークを行った後、ポリイミド膜を透過させて、シリコンイオンを加速エネルギー100KeV、ドーズ量一定で注入したとき形成される注入領域の不純物濃度のピーク位置の深さをシュミレーションした結果を図2に示す。図に示すように、ポリイミド膜が0ミクロン、即ちイオン注入用マスクが形成されていない場合には、表面から0.13ミクロンの深さに不純物濃度のピーク値が位置し、ポリイミド膜0.448ミクロンの厚さでは、深さが0ミクロン、即ち表面が最も不純物濃度が高くなることを示している。従って、ポリイミド膜が0.448ミクロンより薄い場合は、不純物濃度のピーク値は変わらず、その厚さが厚くなるに従いピーク値の位置する深さが浅くなることがわかる。また、ポリイミド膜が0.448ミクロンより厚くなると、不純物濃度のピーク位置がポリイミド膜中に存在することになるので、注入深さが浅くなると同時に、注入領域の不純物濃度が低くなることがわかる。
【0013】
従って、傾斜した側面を有するポリイミド膜をイオン注入用マスクとして使用すれば、その側面を透過した不純物イオンにより形成される注入領域は、その厚さに応じた深さと不純物濃度のピーク値を有するように形成することができる。
【0014】
尚、ポリイミド膜の種類、形成条件、不純物イオンの注入条件によって、注入深さや不純物濃度のピーク値は変化するので、適宜注入条件、ポリイミド膜の形成条件等を設定すればよい。また、ポリイミド膜の厚さや側面の傾斜角度を適宜設定することで、不純物イオンが傾斜した側面の一部を透過するように構成したり、逆にポリイミド膜全体を不純物イオンが透過する厚さに設定することも可能である。この場合、ポリイミド膜の少なくとも傾斜した側面部分を透過した不純物イオンが形成する注入領域は、その傾斜部分の厚さに対応した注入深さ、あるいは不純物濃度を有するように構成すればよい。
【0015】
ポリイミド膜の傾斜した側面の厚さ、即ち傾斜角度は、通常の非感光性ポリイミド膜のプリベーク温度を調節したり、ホトレジストをマスクにエッチングして形成する際のエッチング条件を設定することで調節可能である。しかし、更に簡便な方法として、感光性ポリイミド膜を使用し、感光性ポリイミド膜を露光する際、フォーカス位置を変えることで制御する方法を採用することができる。具体的には、露光された部分がエッチング液に溶解しやすくなるポジ型の感光性ポリイミド膜に密着しないホトマスクを使用し、ポリイミド膜表面から所定の深さの位置にホトマスクのパターンを結像させるようにフォーカス位置を変える。図3に、プリベーク後の厚さが1.1ミクロンのポリイミド膜を露光する際、所定の露光量で、ホトマスクの像が結像するフォーカス位置をポリイミド膜表面より深くして露光した後、通常の方法でエッチング(現像)したポリイミド膜の開口部の側面の傾斜角度を示している。傾斜角度は、基板と接するポリイミド膜の角度を走査型電子顕微鏡により観察し、測定した。
【0016】
図に示すように、フォーカス位置を深くすることにより、傾斜角度がなだらかになることがわかる。特に、フォーカス位置を5ミクロン以上の深さとすると、傾斜角度が45度となり、再現性良く、傾斜した側面を有するポリイミド膜を形成することが可能となる。
【0017】
次に、上記説明した方法により、MESFETを形成する場合について説明する。まず、半絶縁性ガリウム砒素基板1全面に、シリコンイオンを注入し、チャネル領域となるN型領域2を形成する。次に、ゲート電極の形成予定領域上に、イオン注入用マスクとなるポリイミド膜9を形成する。このポリイミド膜の側面は、図に示すような傾斜を有する構造とする(図4)。
【0018】
その後、ポリイミド膜9をマスクに、露出する半絶縁性ガリウム砒素基板1表面にシリコンイオンを注入し、先に形成したN型領域2より深くまで達するN型領域10を形成する(図5)。このとき、N型領域10は、イオン注入用マスクの傾斜した側面の注入方向に対する厚さに応じて、注入深さ及び不純物濃度が変化する。具体的には、ポリイミド膜の厚さが薄い部分は厚い部分に較べて、注入深さが深くなるとともに、不純物濃度のピーク値が大きくなり、一定の厚さより薄くなると、注入深さ、ピーク値が変化しなくなる。
【0019】
ポリイミド膜9を除去した後、注入した不純物イオンの活性化のため加熱処理を行う。そして、全面に、ガリウム砒素とショットキー接触を形成するゲート電極3、N型領域10とオーミック接触するソース電極、ドレイン電極7、8を形成し、MESFETを完成する(図6)。
【0020】
本発明の製造方法は、ゲート電極3とN型領域10が自己整合的に形成されることはないが、1回のイオン注入工程により、拡散深さがゲート電極近傍に向かって徐々に浅くなると同時に、不純物濃度も徐々に小さくなるような注入領域を形成することができる。特に、ドレイン領域を上記構造にすると、ゲート、ドレイン間耐圧の高いMESFETを形成することができる。また、ソース領域を上記構造にすることで、ソース、ゲート間耐圧を保ちながら、ゲート、ソース間直列抵抗の増大を防ぐことができ、低雑音のMESFETを形成することができる。
【0021】
本発明は、ガリウム砒素MESFETのソース、ドレイン領域の形成に限定されることはなく、他の化合物半導体やシリコンで形成される半導体素子において、拡散深さや不純物濃度を徐々に変化させる必要がある場合、有効な方法である。また、ポリイミド膜は、完全にイミド化させてもよいし、完全にイミド化させるとイオン注入後の除去が困難となる不都合が生じる場合には、加熱条件を変えて、除去が容易な膜を使用すればよい。従って、加熱条件によっては完全にイミド化していない前駆体を含む膜を含む場合もある。
【0022】
【発明の効果】
以上説明したように本発明によれば、注入深さと不純物濃度が徐々に変化する注入領域を簡便に形成することができる。特に、感光性ポリイミド膜を露光する際、フォーカス位置を調節することで、傾斜した側面を有する形状を簡便に、再現性良く形成することができる。ポリイミド膜は、他の有機膜(例えばホトレジスト)と比較して、厚い膜を形成することが可能であるとともに、側面の傾斜角度を制御しやすく、適用範囲が広い点でも有利である。
【0023】
本発明により形成した注入領域をMESFETのソース、ドレイン領域とした場合、ソース、ゲート間直列抵抗を低減するとともに、耐圧を十分大きく保つことができ、低雑音素子を形成することが可能となる。本発明により形成した拡散領域は、急峻な不純物濃度の不連続面を有していないため、耐圧が低下する要因を除去することができた。
【図面の簡単な説明】
【図1】本発明の実施の形態の説明図である。
【図2】本発明の実施の形態の説明図である。
【図3】本発明の実施の形態の説明図である。
【図4】本発明によるMESFETの製造方法を説明する断面図である。
【図5】本発明によるMESFETの製造方法を説明する断面図である。
【図6】従来のMESFETの製造方法を説明する断面図である。
【図7】従来のMESFETの製造方法を説明する断面図である。
【図8】従来のMESFETの製造方法を説明する断面図である。
【図9】従来のMESFETの製造方法を説明する断面図である。
【符号の説明】
1 半絶縁性ガリウム砒素基板
2 第1のN型領域
3 ゲート電極
4 サイドウォール
5 第2のN型領域
6 第3のN型領域
7 ソース電極
8 ドレイン電極
9 ポリイミド膜
10 N型領域

Claims (2)

  1. 半導体基板表面にイオン注入用マスクを形成し、不純物の注入領域を形成する半導体装置の製造方法において、
    前記イオン注入用マスクは、傾斜した側面を有する感光性ポリイミド膜からなり、該感光性ポリイミド膜を露光する際、フォーカス位置を該感光性ポリイミド膜内に調整することにより、前記傾斜した側面を形成し、
    該傾斜した側面を透過させ不純物を注入し、該側面の厚さに対応した深さの注入領域を形成することを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、前記注入領域の少なくとも一部は、前記感光性ポリイミド膜の傾斜した側面の厚さに対応した不純物濃度を有することを特徴とする半導体装置の製造方法。
JP35827096A 1996-12-27 1996-12-27 半導体装置の製造方法 Expired - Fee Related JP3607028B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP35827096A JP3607028B2 (ja) 1996-12-27 1996-12-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35827096A JP3607028B2 (ja) 1996-12-27 1996-12-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10189476A JPH10189476A (ja) 1998-07-21
JP3607028B2 true JP3607028B2 (ja) 2005-01-05

Family

ID=18458424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35827096A Expired - Fee Related JP3607028B2 (ja) 1996-12-27 1996-12-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3607028B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102306630A (zh) * 2011-09-01 2012-01-04 上海宏力半导体制造有限公司 晶体管pn结的形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110095941B (zh) 2011-12-26 2023-02-17 东丽株式会社 感光性树脂组合物和半导体元件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102306630A (zh) * 2011-09-01 2012-01-04 上海宏力半导体制造有限公司 晶体管pn结的形成方法
CN102306630B (zh) * 2011-09-01 2016-07-27 上海华虹宏力半导体制造有限公司 晶体管pn结的形成方法

Also Published As

Publication number Publication date
JPH10189476A (ja) 1998-07-21

Similar Documents

Publication Publication Date Title
JP3521246B2 (ja) 電界効果トランジスタおよびその製造方法
US5654215A (en) Method for fabrication of a non-symmetrical transistor
JP2905680B2 (ja) 薄膜トランジスターの製造方法
KR100305877B1 (ko) 반도체박막트랜지스터(tft)제조방법
US5970344A (en) Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers
KR20070007046A (ko) 트랜지스터 제조
JP3607028B2 (ja) 半導体装置の製造方法
JP3528422B2 (ja) 薄膜トランジスタの製造方法
JP3141656B2 (ja) 薄膜半導体装置の製造方法
KR100670039B1 (ko) 엘디디 영역을 가지는 다결정 규소 박막 트랜지스터의 제조 방법
TWI301669B (en) Method of forming lightly doped drains
JP3394562B2 (ja) Mosfet製造方法
KR0141780B1 (ko) 반도체소자 제조방법
KR0166043B1 (ko) 모스 전계 효과 트랜지스터의 제조방법
JPS5834934B2 (ja) 微小構造の形成方法
JP3032458B2 (ja) 電界効果トランジスタの製造方法
KR100206556B1 (ko) 문턱 전압 조절 모스 게이트 전력 소자의 제조 방법
KR0125296B1 (ko) 모스펫(mosfet) 제조방법
JP3293050B2 (ja) 薄膜トランジスタの製造方法
KR0144246B1 (ko) 트랜지스터 제조방법
JP2789998B2 (ja) 半導体装置
JP3221777B2 (ja) 薄膜トランジスタの製法
KR0170513B1 (ko) 모스 트랜지스터 및 그의 제조방법
KR100470126B1 (ko) 반도체 소자의 게이트 형성 방법
KR100587379B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040524

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040914

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041006

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees