JP3590167B2 - 低電圧差動増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、差動増幅回路に関し、特に低電源電圧駆動が可能で同相入力信号除去特性が良好な低電圧差動増幅回路に関する。
【０００２】
【従来の技術】
従来、差動増幅回路としては、図４に示すような抵抗バイアスのエミッタ結合方式のものが知られている（「アナログ集積回路設計技術」グレイ／メイヤー共著、永田穣監訳、１９９０年１１月３０日培風館発行、上巻Ｐ１９４ 参照）。この差動増幅回路のように、ＮＰＮトランジスタＱ４１，Ｑ４２の共通エミッタ端子に接続されるバイアス電流源が抵抗の場合、同相入力信号除去比（ＣＭＲＲ）は、おおよそ次式（１）で表される。
ＣＭＲＲ≒ＩＥＥ×ＲＥＥ／ＶＴ ・・・・・・・・・・（１）
ここで、ＩＥＥはバイアス電流、ＲＥＥはバイアス源抵抗、ＶＴ は熱電圧で約２６ｍＶである。この（１）式から抵抗による電流源では、ＩＥＥ×ＲＥＥをＶＴ に対してかなり大きく設定しなければ、ＣＭＲＲが良くならないことがわかる。なお、図４において、Ｒ４２，Ｒ４３は負荷抵抗、ＶＩＮは入力信号源を示している。
【０００３】
これに対し、図５に示すように、ＮＰＮトランジスタＱ５１，Ｑ５２から構成される差動増幅回路の共通エミッタ端子に、定電流源となるＮＰＮトランジスタＱ５３のコレクタ端子を接続して、差動増幅回路のバイアス電流源として構成したもの（前記文献のＰ２５２ 参照）は、バイアス電流源のインピーダンスγ０ （上記（１）式のＲＥＥに相当し、おおよそ数百ＫΩ以上）が高いため、バイアス電流はほぼ一定に保たれ、ＣＭＲＲは次式（２）で表され、差動増幅回路の同相入力信号除去能力が良くなるものである。
ＣＭＲＲ≒ＩＣＱ５３×γ０ ／ＶＴ ・・・・・・・・・（２）
ここで、ＩＣＱ５３は定電流源となるＮＰＮトランジスタＱ５３のコレクタ電流である。なお、図５において、Ｑ５４は定電流源を構成するＮＰＮトランジスタ、Ｒ５１，Ｒ５２は負荷抵抗、ＩＲＥＦ は電流源、ＶＩＮは入力信号源を示している。
【０００４】
【発明が解決しようとする課題】
ところで、図４及び図５に示した差動増幅回路においては、同相入力信号除去能力改善における低電源電圧動作という観点については考慮がなされていない。特に図５に示した差動増幅回路において、低電源電圧で動作させるためには、全てのトランジスタのＶＢＥが約０．７５Ｖ，またＶＣＥｓａｔ （トランジスタのコレクタ、エミッタ間最低動作電圧）が約０．４ Ｖと考えると、Ｑ５１，Ｑ５２のＶＢＥとそのエミッタに接続するトランジスタＱ５３（電流源）のＶＣＥｓａｔ により、電源電圧が約１．１５Ｖ以下では、この差動増幅回路は動作しない。また図４に示した差動増幅回路においても、ＣＭＲＲを良くしようと考えた場合、ＩＥＥ×ＲＥＥを大きくしなければならなく、低電圧動作に不向きである。
【０００５】
本発明は、従来の差動増幅回路の上記問題点を解消するためになされたもので、低電源電圧（電源電圧約１．１５Ｖ以下）でも動作可能で従来と同等以上の同相入力信号除去能力のある差動増幅回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、差動増幅器と、該差動増幅器の正転入力端子及び反転入力端子のそれぞれにベースが接続され、エミッタ及びコレクタがそれぞれ共通に接続された第１及び第２のトランジスタと、前記第１及び第２のトランジスタの共通エミッタと第１の電源間に接続された第１の抵抗と、前記第１及び第２のトランジスタの共通コレクタと第２の電源間に接続された定電流源と、入力端子は前記第１及び第２のトランジスタの共通コレクタに、出力端子は前記差動増幅器のバイアス電流源抵抗端子に接続されたカレントミラー回路とで、低電圧差動増幅回路を構成するものである。
【０００７】
このように構成した低電圧差動増幅回路においては、差動増幅器のバイアス電流源により発生する電流は、第１及び第２のトランジスタと第１の抵抗により発生する電流によって打ち消され、差動増幅回路のバイアス電流は入力電圧に依存しない定電流源による定電流となり、同相入力信号除去能力が改善され、また差動増幅回路のバイアス電流源としてトランジスタによる定電流源を用いなくてもよいので、低電源電圧動作が可能となる。
【０００８】
【発明の実施の形態】
次に、実施の形態について説明する。図１は本発明に係る低電圧差動増幅回路の第１の実施の形態を示す図である。図１において、Ｑ１１，Ｑ１２はＮＰＮトランジスタで、該ＮＰＮトランジスタＱ１１，Ｑ１２の各エミッタに共通に接続したバイアス電流源抵抗Ｒ１１と負荷１とで差動増幅器が構成されている。そして、該差動増幅器のバイアス電流ＩＢＩＡＳ１ と等しい電流を作るため、差動増幅器の入力端子であるＮＰＮトランジスタＱ１１，Ｑ１２の各ベース端子に、ＮＰＮトランジスタＱ１３，Ｑ１４のベース端子をそれぞれ接続し、ＮＰＮトランジスタＱ１３，Ｑ１４のエミッタ端子と第１の電源端子２との間に、抵抗Ｒ１１と値が同等の抵抗Ｒ１２を接続して、バイアス電流ＩＢＩＡＳ２ を流す。このバイアス電流ＩＢＩＡＳ２ の出力端子であるＮＰＮトランジスタＱ１３，Ｑ１４のコレクタ端子には、定電流ＩＲＥＦ を流す定電流源３とカレントミラー部４の入力端を接続し、バイアス電流ＩＢＩＡＳ２ と定電流ＩＲＥＦ との差電流をカレントミラー部４により折り返し、その出力端に接続した差動増幅器のバイアス電流源抵抗Ｒ１１に流すように構成する。なお、図１において、５は入力信号源、６は第２の電源端子を示している。
【０００９】
このように構成した差動増幅回路において、ＮＰＮトランジスタＱ１１，Ｑ１２及び抵抗Ｒ１１によって生じるバイアス電流ＩＢＩＡＳ１ と、ＮＰＮトランジスタＱ１３，Ｑ１４及び抵抗Ｒ１２によって生じるバイアス電流ＩＢＩＡＳ２ は、抵抗Ｒ１１とＲ１２が等しいことにより、次式（３）が成立する。
ＩＢＩＡＳ１ ＝ＩＢＩＡＳ２ ・・・・・・・・・・・・・・（３）
また、カレントミラー部４の出力電流ＩＯＵＴ は、次式（４）で表される。
ＩＯＵＴ ＝ＩＢＩＡＳ２ −ＩＲＥＦ ・・・・・・・・・・・（４）
ここで、ＩＢＩＡＳ１ ＝ＩＢＩＡＳ２ ＞ＩＲＥＦ と設定すれば、差動増幅回路のバイアス電流ＩＢＩＡＳは、次式（５）で表される。
ＩＢＩＡＳ＝ＩＢＩＡＳ１ −（ＩＢＩＡＳ２ −ＩＲＥＦ ）＝ＩＲＥＦ ・・・（５）
【００１０】
したがって、この実施の形態による差動増幅回路は、図５に示した従来例のように、トランジスタによる定電流を差動増幅回路のエミッタ端子にバイアス電流源として使用していないため、低電源電圧動作が可能となり、更に差動増幅回路のバイアス電流は入力電圧に依存しない定電流（ＩＲＥＦ ）となるため、同相入力信号除去能力も良好となる。
【００１１】
次に、第２の実施の形態を図２に示した回路構成図に基づいて説明する。この実施の形態は、第１の実施の形態における差動増幅器の負荷１及びカレントミラー部４をトランジスタで構成した具体例であり、該カレントミラー部はＰＮＰトランジスタＱ２５，Ｑ２６とで構成されており、また差動増幅器の負荷は、ＮＰＮトランジスタＱ２１，Ｑ２２のコレクタに接続したＰＮＰトランジスタＱ２７，Ｑ２８からなる能動負荷で構成されている。そして、その他の構成は第１の実施の形態と同じであり、トランジスタ及び抵抗には２０番代の符号を付して示している。この実施の形態の作用効果は第１の実施の形態と同様である。
【００１２】
次に、第３の実施の形態を図３に示す。この実施の形態は、第２の実施の形態におけるトランジスタの極性を逆にしたもので、すなわちＰＮＰトランジスタをＮＰＮトランジスタに、ＮＰＮトランジスタをＰＮＰトランジスタに置き換えて構成したものであり、各トランジスタ及び抵抗は、３０番代の符号を付して示している。この実施の形態でも、第１及び第２の実施の形態と同一の作用効果が得られる。
【００１３】
【発明の効果】
以上詳細に説明したように、本発明によれば、トランジスタによる定電流源を差動増幅回路のバイアス電流源として使用していないため、低電源電圧動作が可能となり、また差動増幅回路のバイアス電流は入力電圧に依存しない定電流となるため、同相入力信号除去能力も良好な低電圧差動増幅回路が得られる。
【図面の簡単な説明】
【図１】本発明に係る低電圧差動増幅回路の第１の実施の形態を示す図である。
【図２】本発明の第２の実施の形態を示す回路構成図である。
【図３】本発明の第３の実施の形態を示す回路構成図である。
【図４】従来の差動増幅回路の構成例を示す回路構成図である。
【図５】従来の差動増幅回路の他の構成例を示す回路構成図である。
【符号の説明】
１ 負荷
２ 第１の電源端子
３ 定電流源
４ カレントミラー部
５ 入力信号源
６ 第２の電源端子
【発明の属する技術分野】
この発明は、差動増幅回路に関し、特に低電源電圧駆動が可能で同相入力信号除去特性が良好な低電圧差動増幅回路に関する。
【０００２】
【従来の技術】
従来、差動増幅回路としては、図４に示すような抵抗バイアスのエミッタ結合方式のものが知られている（「アナログ集積回路設計技術」グレイ／メイヤー共著、永田穣監訳、１９９０年１１月３０日培風館発行、上巻Ｐ１９４ 参照）。この差動増幅回路のように、ＮＰＮトランジスタＱ４１，Ｑ４２の共通エミッタ端子に接続されるバイアス電流源が抵抗の場合、同相入力信号除去比（ＣＭＲＲ）は、おおよそ次式（１）で表される。
ＣＭＲＲ≒ＩＥＥ×ＲＥＥ／ＶＴ ・・・・・・・・・・（１）
ここで、ＩＥＥはバイアス電流、ＲＥＥはバイアス源抵抗、ＶＴ は熱電圧で約２６ｍＶである。この（１）式から抵抗による電流源では、ＩＥＥ×ＲＥＥをＶＴ に対してかなり大きく設定しなければ、ＣＭＲＲが良くならないことがわかる。なお、図４において、Ｒ４２，Ｒ４３は負荷抵抗、ＶＩＮは入力信号源を示している。
【０００３】
これに対し、図５に示すように、ＮＰＮトランジスタＱ５１，Ｑ５２から構成される差動増幅回路の共通エミッタ端子に、定電流源となるＮＰＮトランジスタＱ５３のコレクタ端子を接続して、差動増幅回路のバイアス電流源として構成したもの（前記文献のＰ２５２ 参照）は、バイアス電流源のインピーダンスγ０ （上記（１）式のＲＥＥに相当し、おおよそ数百ＫΩ以上）が高いため、バイアス電流はほぼ一定に保たれ、ＣＭＲＲは次式（２）で表され、差動増幅回路の同相入力信号除去能力が良くなるものである。
ＣＭＲＲ≒ＩＣＱ５３×γ０ ／ＶＴ ・・・・・・・・・（２）
ここで、ＩＣＱ５３は定電流源となるＮＰＮトランジスタＱ５３のコレクタ電流である。なお、図５において、Ｑ５４は定電流源を構成するＮＰＮトランジスタ、Ｒ５１，Ｒ５２は負荷抵抗、ＩＲＥＦ は電流源、ＶＩＮは入力信号源を示している。
【０００４】
【発明が解決しようとする課題】
ところで、図４及び図５に示した差動増幅回路においては、同相入力信号除去能力改善における低電源電圧動作という観点については考慮がなされていない。特に図５に示した差動増幅回路において、低電源電圧で動作させるためには、全てのトランジスタのＶＢＥが約０．７５Ｖ，またＶＣＥｓａｔ （トランジスタのコレクタ、エミッタ間最低動作電圧）が約０．４ Ｖと考えると、Ｑ５１，Ｑ５２のＶＢＥとそのエミッタに接続するトランジスタＱ５３（電流源）のＶＣＥｓａｔ により、電源電圧が約１．１５Ｖ以下では、この差動増幅回路は動作しない。また図４に示した差動増幅回路においても、ＣＭＲＲを良くしようと考えた場合、ＩＥＥ×ＲＥＥを大きくしなければならなく、低電圧動作に不向きである。
【０００５】
本発明は、従来の差動増幅回路の上記問題点を解消するためになされたもので、低電源電圧（電源電圧約１．１５Ｖ以下）でも動作可能で従来と同等以上の同相入力信号除去能力のある差動増幅回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、差動増幅器と、該差動増幅器の正転入力端子及び反転入力端子のそれぞれにベースが接続され、エミッタ及びコレクタがそれぞれ共通に接続された第１及び第２のトランジスタと、前記第１及び第２のトランジスタの共通エミッタと第１の電源間に接続された第１の抵抗と、前記第１及び第２のトランジスタの共通コレクタと第２の電源間に接続された定電流源と、入力端子は前記第１及び第２のトランジスタの共通コレクタに、出力端子は前記差動増幅器のバイアス電流源抵抗端子に接続されたカレントミラー回路とで、低電圧差動増幅回路を構成するものである。
【０００７】
このように構成した低電圧差動増幅回路においては、差動増幅器のバイアス電流源により発生する電流は、第１及び第２のトランジスタと第１の抵抗により発生する電流によって打ち消され、差動増幅回路のバイアス電流は入力電圧に依存しない定電流源による定電流となり、同相入力信号除去能力が改善され、また差動増幅回路のバイアス電流源としてトランジスタによる定電流源を用いなくてもよいので、低電源電圧動作が可能となる。
【０００８】
【発明の実施の形態】
次に、実施の形態について説明する。図１は本発明に係る低電圧差動増幅回路の第１の実施の形態を示す図である。図１において、Ｑ１１，Ｑ１２はＮＰＮトランジスタで、該ＮＰＮトランジスタＱ１１，Ｑ１２の各エミッタに共通に接続したバイアス電流源抵抗Ｒ１１と負荷１とで差動増幅器が構成されている。そして、該差動増幅器のバイアス電流ＩＢＩＡＳ１ と等しい電流を作るため、差動増幅器の入力端子であるＮＰＮトランジスタＱ１１，Ｑ１２の各ベース端子に、ＮＰＮトランジスタＱ１３，Ｑ１４のベース端子をそれぞれ接続し、ＮＰＮトランジスタＱ１３，Ｑ１４のエミッタ端子と第１の電源端子２との間に、抵抗Ｒ１１と値が同等の抵抗Ｒ１２を接続して、バイアス電流ＩＢＩＡＳ２ を流す。このバイアス電流ＩＢＩＡＳ２ の出力端子であるＮＰＮトランジスタＱ１３，Ｑ１４のコレクタ端子には、定電流ＩＲＥＦ を流す定電流源３とカレントミラー部４の入力端を接続し、バイアス電流ＩＢＩＡＳ２ と定電流ＩＲＥＦ との差電流をカレントミラー部４により折り返し、その出力端に接続した差動増幅器のバイアス電流源抵抗Ｒ１１に流すように構成する。なお、図１において、５は入力信号源、６は第２の電源端子を示している。
【０００９】
このように構成した差動増幅回路において、ＮＰＮトランジスタＱ１１，Ｑ１２及び抵抗Ｒ１１によって生じるバイアス電流ＩＢＩＡＳ１ と、ＮＰＮトランジスタＱ１３，Ｑ１４及び抵抗Ｒ１２によって生じるバイアス電流ＩＢＩＡＳ２ は、抵抗Ｒ１１とＲ１２が等しいことにより、次式（３）が成立する。
ＩＢＩＡＳ１ ＝ＩＢＩＡＳ２ ・・・・・・・・・・・・・・（３）
また、カレントミラー部４の出力電流ＩＯＵＴ は、次式（４）で表される。
ＩＯＵＴ ＝ＩＢＩＡＳ２ −ＩＲＥＦ ・・・・・・・・・・・（４）
ここで、ＩＢＩＡＳ１ ＝ＩＢＩＡＳ２ ＞ＩＲＥＦ と設定すれば、差動増幅回路のバイアス電流ＩＢＩＡＳは、次式（５）で表される。
ＩＢＩＡＳ＝ＩＢＩＡＳ１ −（ＩＢＩＡＳ２ −ＩＲＥＦ ）＝ＩＲＥＦ ・・・（５）
【００１０】
したがって、この実施の形態による差動増幅回路は、図５に示した従来例のように、トランジスタによる定電流を差動増幅回路のエミッタ端子にバイアス電流源として使用していないため、低電源電圧動作が可能となり、更に差動増幅回路のバイアス電流は入力電圧に依存しない定電流（ＩＲＥＦ ）となるため、同相入力信号除去能力も良好となる。
【００１１】
次に、第２の実施の形態を図２に示した回路構成図に基づいて説明する。この実施の形態は、第１の実施の形態における差動増幅器の負荷１及びカレントミラー部４をトランジスタで構成した具体例であり、該カレントミラー部はＰＮＰトランジスタＱ２５，Ｑ２６とで構成されており、また差動増幅器の負荷は、ＮＰＮトランジスタＱ２１，Ｑ２２のコレクタに接続したＰＮＰトランジスタＱ２７，Ｑ２８からなる能動負荷で構成されている。そして、その他の構成は第１の実施の形態と同じであり、トランジスタ及び抵抗には２０番代の符号を付して示している。この実施の形態の作用効果は第１の実施の形態と同様である。
【００１２】
次に、第３の実施の形態を図３に示す。この実施の形態は、第２の実施の形態におけるトランジスタの極性を逆にしたもので、すなわちＰＮＰトランジスタをＮＰＮトランジスタに、ＮＰＮトランジスタをＰＮＰトランジスタに置き換えて構成したものであり、各トランジスタ及び抵抗は、３０番代の符号を付して示している。この実施の形態でも、第１及び第２の実施の形態と同一の作用効果が得られる。
【００１３】
【発明の効果】
以上詳細に説明したように、本発明によれば、トランジスタによる定電流源を差動増幅回路のバイアス電流源として使用していないため、低電源電圧動作が可能となり、また差動増幅回路のバイアス電流は入力電圧に依存しない定電流となるため、同相入力信号除去能力も良好な低電圧差動増幅回路が得られる。
【図面の簡単な説明】
【図１】本発明に係る低電圧差動増幅回路の第１の実施の形態を示す図である。
【図２】本発明の第２の実施の形態を示す回路構成図である。
【図３】本発明の第３の実施の形態を示す回路構成図である。
【図４】従来の差動増幅回路の構成例を示す回路構成図である。
【図５】従来の差動増幅回路の他の構成例を示す回路構成図である。
【符号の説明】
１ 負荷
２ 第１の電源端子
３ 定電流源
４ カレントミラー部
５ 入力信号源
６ 第２の電源端子
Claims (1)
- 差動増幅器と、該差動増幅器の正転入力端子及び反転入力端子のそれぞれにベースが接続され、エミッタ及びコレクタがそれぞれ共通に接続された第１及び第２のトランジスタと、前記第１及び第２のトランジスタの共通エミッタと第１の電源間に接続された第１の抵抗と、前記第１及び第２のトランジスタの共通コレクタと第２の電源間に接続された定電流源と、入力端子は前記第１及び第２のトランジスタの共通コレクタに、出力端子は前記差動増幅器のバイアス電流源抵抗端子に接続されたカレントミラー回路とからなることを特徴とする低電圧差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30227495A JP3590167B2 (ja) | 1995-10-27 | 1995-10-27 | 低電圧差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30227495A JP3590167B2 (ja) | 1995-10-27 | 1995-10-27 | 低電圧差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130167A JPH09130167A (ja) | 1997-05-16 |
| JP3590167B2 true JP3590167B2 (ja) | 2004-11-17 |
Family
ID=17907040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30227495A Expired - Fee Related JP3590167B2 (ja) | 1995-10-27 | 1995-10-27 | 低電圧差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3590167B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6606177B1 (en) | 1999-02-15 | 2003-08-12 | Hitachi, Ltd. | Driver circuit and optical-transmission module |
| JP4920219B2 (ja) * | 2005-08-30 | 2012-04-18 | 株式会社東芝 | 演算増幅器 |
-
1995
- 1995-10-27 JP JP30227495A patent/JP3590167B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09130167A (ja) | 1997-05-16 |
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