JP3583336B2 - 遊技機 - Google Patents
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Description
【発明の属する技術分野】
本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。
【0002】
【従来の技術】
遊技機として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。
【0003】
なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることことである。
【0004】
パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個(例えば10個)の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数(例えば16ラウンド)に固定されている。なお、各開放について開放時間(例えば29.5秒)が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件(例えば、大入賞口内に設けられているVゾーンへの入賞)が成立していない場合には、大当り遊技状態は終了する。
【0005】
また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。
【0006】
そして、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、賞球制御基板に送信される。なお、以下、遊技制御手段およびその他の制御手段を、それぞれ電気部品制御手段と呼ぶことがある。
【0007】
【発明が解決しようとする課題】
以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータで構成され、停電が発生した後、初期状態からの復帰となるため、遊技者が獲得したはずの利益を受けることができない等の問題が発生し得る。この様な問題の解決手段の一つとして、停電等による遊技機の電圧値の低下に伴なって発せられる所定の信号に応じて遊技制御を中断して電源断処理を開始し電源断状態として、記憶内容をバックアップ電源により保護させて、電源の復帰を待機させる方法がある。
【0008】
このような方法を用いた場合、停電等からの復旧時における遊技機の電圧値の上昇途中であっても、マイクロコンピュータが所定の信号のレベルに応じて誤って電源断処理を開始してしまい、再び電源断状態とされる可能性がある。
【0009】
そこで、本発明は、停電後の電源復旧時などの電源投入時において、遊技機の立ち上げ途中に誤って電源断処理が実行されることを防止することを目的とする。
【0010】
【課題を解決するための手段】
本発明による遊技機は、遊技者が所定の遊技を行うことが可能な遊技機であって、遊技機に設けられる電気部品を制御するための処理を行う電気部品制御手段と、遊技機で使用される所定電位電源の電圧を監視し、所定条件が成立したときに検出信号を出力する電源監視手段とを備え、電気部品制御手段は、電源監視手段からの検出信号により所定の電力供給停止時処理を実行し、電気部品制御手段の電力供給開始時では、電力供給停止時処理を実行しない様にするための電力供給停止時処理制限手段を備えたことを特徴とする。なお、電気部品制御手段の例として、遊技進行を制御する遊技制御手段や、遊技媒体の払出制御を行う払出制御手段がある。
【0011】
電力供給停止時処理制限手段は、電気部品制御手段のシステムリセットを解除するタイミングを遅延させる遅延手段を含み、遅延手段により電源監視手段の検出信号の入力に応じた電力供給停止時処理の実行が可能な状態となるタイミングを遅延させるように構成されていてもよい。
【0012】
電力供給停止時処理制限手段は、電力の供給が開始されてから、電源監視手段からの検出信号が電力供給停止時処理の実行を示す状態となっている期間よりも長く、電気部品制御手段のシステムリセット状態を保持させるように構成されていてもよい。
【0013】
電気部品制御手段は、システムリセットの解除に応じて所定の起動時処理を行い、所定条件は、所定電位電源の電圧が所定の値に満たない場合に成立し、所定の値は、起動時処理終了時の所定電位電源の電圧の値よりも小さい値に設定される構成であってもよい。
【0014】
電源監視手段は、電力供給停止時に、電気部品制御手段が動作不能となる前の段階で、電気部品制御手段に検出信号を出力するように構成されていてもよい。
【0015】
検出信号は、マスク不能割込信号として電気部品制御手段に入力されるように構成されていてもよい。
【0016】
電気部品制御手段は、電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段に保持されている保持データにもとづいて制御を再開させることが可能である構成であってもよい。
【0017】
電気部品制御手段は、電力供給停止時処理においてRAMアクセス禁止処理を実行するように構成されていてもよい。
【0018】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図1はパチンコ遊技機1を正面からみた正面図、図2はパチンコ遊技機1の内部構造を示す全体背面図、図3はパチンコ遊技機1の遊技盤を背面からみた背面図である。なお、以下の実施の形態では、パチンコ遊技機を例に説明を行うが、本発明による遊技機はパチンコ遊技機に限られず、例えばコイン遊技機等であってもよい。また、画像式の遊技機やスロット機に適用することもできる。
【0019】
図1に示すように、パチンコ遊技機1は、額縁状に形成されたガラス扉枠2を有する。ガラス扉枠2の下部表面には打球供給皿3がある。打球供給皿3の下部には、打球供給皿3からあふれた景品玉を貯留する余剰玉受皿4と打球を発射する打球操作ハンドル(操作ノブ)5が設けられている。ガラス扉枠2の後方には、遊技盤6が着脱可能に取り付けられている。また、遊技盤6の前面には遊技領域7が設けられている。
【0020】
遊技領域7の中央付近には、複数種類の図柄を可変表示するための可変表示部9と7セグメントLEDによる可変表示器10とを含む可変表示装置8が設けられている。この実施の形態では、可変表示部9には、「左」、「中」、「右」の3つの図柄表示エリアがある。可変表示装置8の側部には、打球を導く通過ゲート11が設けられている。通過ゲート11を通過した打球は、玉出口13を経て始動入賞口14の方に導かれる。通過ゲート11と玉出口13との間の通路には、通過ゲート11を通過した打球を検出するゲートスイッチ12がある。また、始動入賞口14に入った入賞球は、遊技盤6の背面に導かれ、始動口スイッチ17によって検出される。また、始動入賞口14の下部には開閉動作を行う可変入賞球装置15が設けられている。可変入賞球装置15は、ソレノイド16によって開状態とされる。
【0021】
可変入賞球装置15の下部には、特定遊技状態(大当り状態)においてソレノイド21によって開状態とされる開閉板20が設けられている。この実施の形態では、開閉板20が大入賞口を開閉する手段となる。開閉板20から遊技盤6の背面に導かれた入賞球のうち一方(Vゾーン)に入った入賞球はVカウントスイッチ22で検出される。また、開閉板20からの入賞球はカウントスイッチ23で検出される。可変表示装置8の下部には、始動入賞口14に入った入賞球数を表示する4個の表示部を有する始動入賞記憶表示器18が設けられている。この例では、4個を上限として、始動入賞がある毎に、始動入賞記憶表示器18は点灯している表示部を1つずつ増やす。そして、可変表示部9の可変表示が開始される毎に、点灯している表示部を1つ減らす。
【0022】
遊技盤6には、複数の入賞口19,24が設けられ、遊技球の入賞口19,24への入賞は入賞口スイッチ19a,24aによって検出される。遊技領域7の左右周辺には、遊技中に点滅表示される装飾ランプ25が設けられ、下部には、入賞しなかった打球を吸収するアウト口26がある。また、遊技領域7の外側の左右上部には、効果音を発する2つのスピーカ27が設けられている。遊技領域7の外周には、遊技効果LED28aおよび遊技効果ランプ28b,28cが設けられている。
【0023】
そして、この例では、一方のスピーカ27の近傍に、景品玉払出時に点灯する賞球ランプ51が設けられ、他方のスピーカ27の近傍に、補給玉が切れたときに点灯する玉切れランプ52が設けられている。さらに、図1には、パチンコ遊技台1に隣接して設置され、プリペイドカードが挿入されることによって玉貸しを可能にするカードユニット50も示されている。
【0024】
カードユニット50には、使用可能状態であるか否かを示す使用可表示ランプ151、カード内に記録された残額情報に端数(100円未満の数)が存在する場合にその端数を打球供給皿3の近傍に設けられる度数表示LEDに表示させるための端数表示スイッチ152、カードユニット50がいずれの側のパチンコ遊技機1に対応しているのかを示す連結台方向表示器153、カードユニット50内にカードが投入されていることを示すカード投入表示ランプ154、記録媒体としてのカードが挿入されるカード挿入口155、およびカード挿入口155の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット50を解放するためのカードユニット錠156が設けられている。
【0025】
打球発射装置から発射された打球は、打球レールを通って遊技領域7に入り、その後、遊技領域7を下りてくる。打球が通過ゲート11を通ってゲートスイッチ12で検出されると、可変表示器10の表示数字が連続的に変化する状態になる。また、打球が始動入賞口14に入り始動口スイッチ17で検出されると、図柄の変動を開始できる状態であれば、可変表示部9内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を1増やす。
【0026】
可変表示部9内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板20が、一定時間経過するまで、または、所定個数(例えば10個)の打球が入賞するまで開放する。そして、開閉板20の開放中に打球が特定入賞領域に入賞しVカウントスイッチ22で検出されると、継続権が発生し開閉板20の開放が再度行われる。継続権の発生は、所定回数(例えば15ラウンド)許容される。
【0027】
停止時の可変表示部9内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器10における停止図柄が所定の図柄(当り図柄)である場合に、可変入賞球装置15が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器10における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置15の開放時間と開放回数が高められる。
【0028】
次に、パチンコ遊技機1の裏面の構造について図2を参照して説明する。
可変表示装置8の背面では、図2に示すように、機構板36の上部に景品玉タンク38が設けられ、パチンコ遊技機1が遊技機設置島に設置された状態でその上方から景品玉が景品玉タンク38に供給される。景品玉タンク38内の景品玉は、誘導樋39を通って玉払出装置に至る。
【0029】
機構板36には、中継基板30を介して可変表示部9を制御する可変表示制御ユニット29、基板ケース32に覆われ遊技制御用マイクロコンピュータ等が搭載された遊技制御基板(主基板)31、可変表示制御ユニット29と遊技制御基板31との間の信号を中継するための中継基板33、および景品玉の払出制御を行う賞球制御用マイクロコンピュータ等が搭載された賞球制御基板37が設置されている。さらに、機構板36の下部には、モータの回転力を利用して打球を遊技領域7に発射する打球発射装置34と、遊技効果ランプ・LED28a,28b,28c、賞球ランプ51および玉切れランプ52に信号を送るためのランプ制御基板35が設置されている。
【0030】
また、図3はパチンコ遊技機1の機構板を背面からみた背面図である。誘導樋39を通った玉は、図3に示されるように、玉切れ検出器187a,187bを通過して玉供給樋186a,186bを経て玉払出装置97に至る。玉払出装置97から払い出された景品玉は、連絡口45を通ってパチンコ遊技機1の前面に設けられている打球供給皿3に供給される。連絡口45の側方には、パチンコ遊技機1の前面に設けられている余剰玉受皿4に連通する余剰玉通路46が形成されている。入賞にもとづく景品玉が多数払い出されて打球供給皿3が満杯になり、ついには景品玉が連絡口45に到達した後さらに景品玉が払い出されると景品玉は、余剰玉通路46を経て余剰玉受皿4に導かれる。さらに景品玉が払い出されると、感知レバー47が満タンスイッチ48を押圧して満タンスイッチ48がオンする。その状態では、玉払出装置97内のステッピングモータの回転が停止して玉払出装置97の動作が停止するとともに、必要に応じて打球発射装置34の駆動も停止する。なお、この実施の形態では、電気的駆動源の駆動によって遊技球を払い出す玉払出装置として、ステッピングモータの回転によって遊技球が払い出される玉払出装置97を例示するが、その他の駆動源によって遊技球を送り出す構造の玉払出装置を用いてもよいし、電気的駆動源の駆動によってストッパを外し遊技球の自重によって払い出しがなされる構造の玉払出装置を用いてもよい。
【0031】
賞球払出制御を行うために、入賞口スイッチ19a,24a、始動口スイッチ17およびVカウントスイッチ22からの信号が、主基板31に送られる。主基板31のCPU56は、始動口スイッチ17がオンすると6個の賞球払出に対応した入賞が発生したことを知る。また、カウントスイッチ23がオンすると15個の賞球払出に対応した入賞が発生したことを知る。そして、入賞口スイッチがオンすると10個の賞球払出に対応した入賞が発生したことを知る。なお、この実施の形態では、例えば、入賞口24に入賞した遊技球は、入賞口24からの入賞球流路に設けられている入賞口スイッチ24aで検出され、入賞口19に入賞した遊技球は、入賞口19からの入賞球流路に設けられている入賞口スイッチ19aで検出される。
【0032】
図4は、主基板31における回路構成の一例を示すブロック図である。なお、図4には、賞球制御基板37、ランプ制御基板35、音制御基板70、発射制御基板91および表示制御基板80も示されている。主基板31には、プログラムに従ってパチンコ遊技機1を制御する基本回路53と、ゲートスイッチ12、始動口スイッチ17、Vカウントスイッチ22、カウントスイッチ23および入賞口スイッチ19a,24aからの信号を基本回路53に与えるスイッチ回路58と、可変入賞球装置15を開閉するソレノイド16および開閉板20を開閉するソレノイド21を基本回路53からの指令に従って駆動するソレノイド回路59と、始動記憶表示器18の点灯および滅灯を行うとともに7セグメントLEDによる可変表示器10と装飾ランプ25とを駆動するランプ・LED回路60とが搭載されている。
【0033】
また、基本回路53から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部9の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路64を含む。
【0034】
基本回路53は、ゲーム制御用のプログラム等を記憶するROM54、ワークメモリとして使用される記憶手段の一例であるRAM55、制御用のプログラムに従って制御動作を行うCPU56およびI/Oポート部57を含む。この実施の形態では、ROM54,RAM55はCPU56に内蔵されている。すなわち、CPU56は、1チップマイクロコンピュータである。なお、1チップマイクロコンピュータは、少なくともRAM55が内蔵されていればよく、ROM54およびI/Oポート部57は外付けであっても内蔵されていてもよい。また、I/Oポート部57は、マイクロコンピュータにおける情報入出力可能な端子である。
【0035】
さらに、主基板31には、電源投入時に基本回路53をリセットするための初期リセット回路65と、基本回路53から与えられるアドレス信号をデコードしてI/Oポート部57のうちのいずれかのI/Oポートを選択するための信号を出力するアドレスデコード回路67とが設けられている。なお、玉払出装置97から主基板31に入力されるスイッチ情報もあるが、図4ではそれらは省略されている。
【0036】
遊技球を打撃して発射する打球発射装置は発射制御基板91上の回路によって制御される駆動モータ94で駆動される。そして、駆動モータ94の駆動力は、操作ノブ5の操作量に従って調整される。すなわち、発射制御基板91上の回路によって、操作ノブ5の操作量に応じた速度で打球が発射されるように制御される。
【0037】
図5は、賞球制御基板37および玉払出装置97の構成要素などの賞球に関連する構成要素を示すブロック図である。図5に示すように、満タンスイッチ48からの検出信号は、中継基板71を介して主基板31のI/Oポート57に入力される。満タンスイッチ48は、余剰玉受皿4の満タンを検出するスイッチである。
【0038】
玉切れ検出スイッチ167および玉切れスイッチ187(187a,187b)からの検出信号は、中継基板72および中継基板71を介して主基板31のI/Oポート57に入力される。玉切れ検出スイッチ167は景品玉タンク38内の補給玉の不足を検出するスイッチであり、玉切れスイッチ187は、景品玉通路内の景品玉の有無を検出するスイッチである。
【0039】
主基板31のCPU56は、玉切れ検出スイッチ167または玉切れスイッチ187からの検出信号が玉切れ状態を示しているか、または、満タンスイッチ48からの検出信号が満タン状態を示していると、玉貸し禁止を指示する賞球制御コマンドを送出する。玉貸し禁止を指示する賞球制御コマンドを受信すると、賞球制御基板37の賞球制御用CPU371は、玉貸し処理を停止する。
【0040】
さらに、賞球カウントスイッチ301Aおよび玉貸しカウントスイッチ301Bからの検出信号も、中継基板72および中継基板71を介して主基板31のI/Oポート57に入力される。また、賞球カウントスイッチ301Aおよび玉貸しカウントスイッチ301Bは、玉払出装置97の賞球機構部分に設けられ、実際に払い出された賞球を検出する。
【0041】
入賞があると、賞球制御基板37には、主基板31の出力ポート(ポートG,H)577,578から賞球個数を示す賞球制御コマンドが入力される。出力ポート577は8ビットのデータを出力し、出力ポート578は1ビットのストローブ信号(INT信号)を出力する。賞球個数を示す賞球制御コマンドは、入力バッファ回路373を介してI/Oポート372aに入力される。賞球制御用CPU371は、I/Oポート372aを介して賞球制御コマンドを入力し、賞球制御コマンドに応じて玉払出装置97を駆動して賞球払出を行う。
なお、この実施の形態では、賞球制御用CPU371は、1チップマイクロコンピュータであり、少なくともRAMが内蔵されている。
【0042】
賞球制御用CPU371は、出力ポート372gを介して、貸し玉数を示す玉貸し個数信号をターミナル基板160に出力し、ブザー駆動信号をブザー基板75に出力する。ブザー基板75にはブザーが搭載されている。さらに、出力ポート372eを介して、エラー表示用LED374にエラー信号を出力する。
【0043】
さらに、賞球制御基板37の入力ポート372bには、中継基板72を介して、賞球カウントスイッチ301Aからの検出信号が入力される。賞球制御基板37からの払出モータ289への駆動信号は、出力ポート372cおよび中継基板72を介して玉払出装置97の賞球機構部分における払出モータ289に伝えられる。
【0044】
カードユニット50には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット50には、端数表示スイッチ152、連結台方向表示器153、カード投入表示ランプ154およびカード挿入口155が設けられている(図1参照)。残高表示基板74には、打球供給皿3の近傍に設けられている度数表示LED、玉貸しスイッチおよび返却スイッチが接続される。
【0045】
残高表示基板74からカードユニット50には、遊技者の操作に応じて、玉貸しスイッチ信号および返却スイッチ信号が賞球制御基板37を介して与えられる。また、カードユニット50から残高表示基板74には、プリペイドカードの残高を示すカード残高表示信号および玉貸し可表示信号が賞球制御基板37を介して与えられる。カードユニット50と賞球制御基板37の間では、ユニット操作信号(BRDY信号)、玉貸し要求信号(BRQ信号)、玉貸し完了信号(EXS信号)およびパチンコ機動作信号(PRDY信号)がI/Oポート372fを介してやりとりされる。
【0046】
パチンコ遊技機1の電源が投入されると、賞球制御基板37の賞球制御用CPU371は、カードユニット50にPRDY信号を出力する。カードユニット50においてカードが受け付けられ、玉貸しスイッチが操作され玉貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、賞球制御基板37にBRDY信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、賞球制御基板37にBRQ信号を出力する。そして、賞球制御基板37の賞球制御用CPU371は、カードユニット50に対するEXS信号を立ち上げ、カードユニット50からのBRQ信号の立ち下がりを検出すると、払出モータ289を駆動し、所定個の貸し玉を遊技者に払い出す。このとき、振分用ソレノイド310の駆動を停止している。すなわち、球振分部材311を玉貸し側に向ける。そして、払出が完了したら、賞球制御用CPU371は、カードユニット50に対するEXS信号を立ち下げる。その後、カードユニット50からのBRDY信号がオン状態でなければ、賞球払出制御を実行する。
【0047】
以上のように、カードユニット50からの信号は全て賞球制御基板37に入力される構成になっている。従って、玉貸し制御に関して、カードユニット50から主基板31に信号が入力されることはなく、主基板31の基本回路53にカードユニット50の側から不正に信号が入力される余地はない。なお、主基板31および賞球制御基板37には、ソレノイドおよびモータやランプを駆動するためのドライバ回路が搭載されているが、図5では、それらの回路は省略されている。
【0048】
なお、この実施の形態ではカードユニット50が設けられている場合を例にするが、コイン投入に応じてその金額に応じた遊技球を貸し出す場合にも本発明を適用できる。
【0049】
図6は、電源監視および電源バックアップのためのCPU56周りの一構成例を示すブロック図である。図6に示すように、電源基板に搭載されている電源監視回路(電源監視手段)からの電圧変化信号(NMI割込信号)が、CPU56のマスク不能割込端子(NMI端子)に接続されている。電源監視回路は、遊技機1が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧の変化(低下や上昇)を検出する回路である。従って、CPU56は、割込処理によって電源断や電源復旧の発生を確認することができる。
【0050】
主基板31において、電源監視回路からのNMI割込信号は、入力バッファ回路900を介してCPU56側に入力されている。ここでは、入力バッファ回路900として74HC244を例示するが、入力バッファ機能を有する回路であればどのような回路を用いてもよい。また、入力バッファ回路900は、電源基板側から主基板31の内部側への方向にのみ信号を通過させる不可逆性素子である。
【0051】
この例では、電源監視回路は、+30V電源電圧(VSL)を監視して例えば停電などにより電圧値が所定値以下になると電圧変化信号をローレベルにする。電圧変化信号がローレベルになると、CPU56にNMI(マスク不能割込)がかかる。CPU56は、NMIに応じて電源断時処理を実行する。また、電源監視回路からの電圧変化信号のレベルは、電源投入後しばらくの間ローレベルであり、VSL電源電圧の電圧値が所定値以上になるとハイレベルとなる。なお、電源監視回路の検出電圧(NMI割込信号を出力することになる電圧)を、この実施の形態では+22Vとする。
よって、この例では、電源監視回路が検出信号を出力することになる検出条件は+30V電源電圧が+22Vにまで低下あるいは電源復旧後+22Vにまで上昇したことである。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【0052】
また、主基板31には、システムリセット回路65が設けられている。この例では、システムリセット回路65は、電源監視回路と同じVSL電源電圧を監視して、VSL電源電圧の電圧値が所定値以下であると出力をローレベルにする。ローレベル出力はシステムリセット信号となる。また、システムリセット回路65の出力は、VSL電源電圧が所定値以上になるとハイレベルとなる。なお、システムリセット回路65の検出電圧を例えば+9Vとする。従って、システムリセット回路65がローレベルのシステムリセット信号を出力することになる検出条件は、VSL電源電圧が+9Vにまで低下したことになる。また、システムリセット回路65がシステムリセットを解除することになる検出条件は、VSL電源電圧が+9Vにまで上昇したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。この+9Vは,CPUが正常に動作できる状態での電圧としている。この様な電圧でシステムリセットをかけることで、正常にCPUの処理を終了させることができる。
【0053】
この実施の形態では、システムリセット回路65は、遅延手段を含む。リセットIC651には、コンデンサが外付けされ、コンデンサの容量に応じて出力がハイレベルとなるタイミングが決まる。従って、コンデンサの容量を所定の遅延時間を生成するような値に選定すれば、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力がローレベルとなり、所定時間が経過すると出力がハイレベルとなる。また、リセットIC651は、電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。なお、図6に示すように、この電圧変化信号はリセット信号と同じ出力信号である。CPU56は、システムリセット回路65からのシステムリセット信号がローレベルを呈しているときにリセット状態(非動作状態)になり、システムリセット回路65からのシステムリセット信号がハイレベルを呈するようになることによりセット状態(動作状態)になる。
【0054】
なお、CPU56等の駆動電源である+5V電源から電力が供給されていない間、RAMの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧して、VSL電源電圧が所定値(本例では+9V)以上になると、システムリセット回路65からシステムリセット信号が発せられるので、CPU56はセキュリティチェックなどの所定の起動時処理を行ったあと通常の動作状態に復帰する。
【0055】
このように、本実施の形態では、システムリセット回路に遅延手段を備えるようにしたため、システムリセット信号がハイレベルに立ち上がるタイミングを遅らせて、電源監視回路からの電圧変化信号(NMI割込信号)がハイレベルに立ち上がった後にシステムリセット信号をハイレベルに立ち上げるようにすることができ、システムリセットがハイレベルに立ち上がる前にNMI割込信号がハイレベルに立ち上がってしまって電源断処理が実行されてしまうことを防止することができる。
【0056】
図7は、遊技機の電源基板910の一構成例を示すブロック図である。電源基板910は、主基板31、表示制御基板80、音制御基板70、ランプ制御基板35および賞球制御基板37等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、AC24V、DC+30V、DC+21V、DC+12VおよびDC+5Vを生成する。また、バックアップ電源となるコンデンサ916は、DC+5Vすなわち各基板上のIC等を駆動する電源のラインから充電される。
【0057】
トランス911は、交流電源からの交流電圧を24Vに変換する。AC24V電圧は、コネクタ915に出力される。また、整流回路912は、AC24Vから+30Vの直流電圧を生成し、DC−DCコンバータ913およびコネクタ915に出力する。DC−DCコンバータ913は、+21V、+12Vおよび+5Vを生成してコネクタ915に出力する。コネクタ915は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。なお、トランス911の入力側には、遊技機に対する電源供給を停止したり開始させたりするための電源スイッチが設置されている。
【0058】
DC−DCコンバータ913からの+5Vラインは分岐してバックアップ+5Vラインを形成する。バックアップ+5Vラインとグラウンドレベルとの間には大容量のコンデンサ916が接続されている。コンデンサ916は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップRAM(電源バックアップされているRAMすなわち記憶内容保持状態となりうる記憶手段)に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、+5Vラインとバックアップ+5Vラインとの間に、逆流防止用のダイオード917が挿入される。
【0059】
なお、バックアップ電源として、+5V電源から充電可能な電池を用いてもよい。電池を用いる場合には、+5V電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【0060】
また、電源基板910には、上述した電源監視回路を構成する電源監視用IC902が搭載されている。電源監視用IC902は、VSL電源電圧を導入し、VSL電源電圧を監視することによって電源断または電源復旧の発生を検出する。具体的には、VSL電源電圧が所定値(この例では+22V)以下になったら、電源断が生ずるとして電圧変化信号を出力する。上述したように電圧変化信号はNMI割込信号であり、NMI割込信号がローレベルになるとCPUにNMIがかかる。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧(この例では+5V)よりも高い電圧であることが好ましい。この例では、VSLは、交流から直流に変換された直後の電圧である+30Vが用いられている。電源監視用IC902からの電圧変化信号は、主基板31や賞球制御基板37等に供給される。
【0061】
電源監視用IC902が電源断または電源復旧を検知するための所定値は、遊技機全体が正常に動作する電圧より低いが、各電気部品制御基板上のCPUが暫くの間動作可能であり、且つ、入賞球を検出するスイッチが正常に検出を行うことが可能な程度の電圧である。また、電源監視用IC902が、CPU等の回路素子を駆動するための電圧(この例では+5V)よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、CPUが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【0062】
また、電源監視用IC902は、電気部品制御基板とは別個の電源基板910に搭載されているので、電源監視回路から複数の電気部品制御基板に電圧変化信号を供給することができる。電圧変化信号を必要とする電気部品制御基板が幾つあっても電源監視手段は1つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する電源復帰制御を行っても、遊技機のコストはさほど上昇しない。また、複数の機種で共通に使用可能であるため、機種変更をする際の部品変換点数を減らすことが可能である。
【0063】
なお、図7に示された構成では、電源監視用IC902の検出出力(電圧変化信号)は、バッファ回路918,919を介してそれぞれの電気部品制御基板に伝達されるが、例えば、1つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。
【0064】
図8は、この実施の形態における電源復旧時のシステムリセット信号とNMI割込信号(電源監視回路からの電圧変化信号)との関係の一例を示すタイミング図である。遊技機に電源が投入され、VSL電源電圧が上昇して所定値(本例では+9V)に到達すると、システムリセット回路65は、ハイレベルに立ち上がるタイミングが所定時間遅延されたシステムリセット信号を出力する。システムリセット信号が立ち上がるとCPUは動作を開始する。この所定時間は、VSL電源電圧が、NMI割込信号がハイレベルに立ち上がることとなる電圧値(本例では+22V)に到達した後に、システムリセット信号が立ち上がるように予め定められた時間とされる。すなわち、本例では、この所定時間遅延されるように、外付けのコンデンサの容量を定める。VSL電源電圧がさらに上昇し、所定値(本例では+22V)に到達すると、電源監視回路からのNMI割込信号はハイレベルになる。
【0065】
このように、この実施の形態では、システムリセット回路65に遅延手段を設ける構成としたことで、システムリセット回路65の発するシステムリセット信号がハイレベルになるタイミングを所定時間遅らせることができ、NMI割込信号がハイレベル(NMIを発生させないレベル)に立ち上がった後にシステムリセット信号を立ち上げるようにすることができるため、システムリセット信号が立ち上がってリセット解除された後でもNMI割込信号がローレベルとなっている状況は発生しない。すなわち、CPUが動作開始する時点ではNMI割込信号は必ずハイレベルになっているので、電源断処理が実行されてしまうことを確実に防止することができる。なお、遅延手段は、例えば、システムリセット回路の後段に遅延回路を設けるなどの手段であってもよい。
【0066】
なお、この実施の形態では、遅延手段を設ける構成としているが、リセット解除後制御プログラムが実行される前にセキュリティチェックプログラムなどの起動時処理を実行するように構成されているCPUを用いる場合には、遅延手段を設けることなく、システムリセット信号が立ち上がってセキュリティチェックなどの起動時処理が終了する前にNMI割込信号が立ち上がるようにしてもよい。この場合、例えば、起動時処理に要する時間を考慮して、起動時処理実行中にNMI割込信号が立ち上がるタイミングとなるように、電源監視回路がNMI割込信号を立ち上げる電源電圧の電圧値が定められる。
【0067】
図9は、起動時処理が終了する前にNMI割込信号がハイレベルになるようにした場合における電源復旧時のシステムリセット信号とNMI割込信号とのタイミング図である。遊技機に電源が投入されると、VSL電源電圧が上昇し、所定値(本例では+9V)に到達したときにシステムリセット回路65の出力(システムリセット信号)がハイレベルになる。すると、CPU56により、自動的に起動時処理が行われ、起動時処理を終えると制御プログラムの実行が行われる。この起動時処理の実行中にVSL電源電圧が所定値(本例では+22V)に到達するため、電源監視回路からのNMI割込信号がハイレベルになる。そして、CPU56が起動時処理を終えて制御プログラムの実行処理に移行する時点では、すでにNMI割込信号がハイレベルになっているのでNMIは発生しない。なお、通常、CPUが起動時処理を行っているときには、NMI割込信号がローレベルになってもNMIは発生しない。
【0068】
この例によると、システムリセット信号が立ち上がってCPUが動作開始したあとセキュリティチェックなどの起動時処理が終了する前にNMI割込信号がハイレベルに立ち上がる構成としたことで、割込有効状態となる前にNMI割込信号をNMIを発生させないレベルにすることができる。その結果、システムリセット信号が立ち上がってからNMI割込信号が立ち上がるまでの間に電源断処理が実行されてしまうことを確実に防止することができる。
【0069】
また、遅延手段を設けてシステムリセット信号が立ち上がるタイミングを所定時間遅延させ、システムリセット信号がハイレベルとされたあとセキュリティチェックなどの起動時処理が終了する前にNMI割込信号がハイレベルに立ち上がるようにしてもよい。この場合、例えば、起動時処理に要する時間を考慮して、起動時処理実行中にNMI割込信号が立ち上がるように、システムリセット信号を遅延させる所定の時間(本例では、所定の時間となるようなコンデンサの容量)や、各信号を出力するための電圧値が定められる。
【0070】
図10は、遅延手段によりシステムリセット信号の立ち上がりタイミングを所定時間遅延させ、起動時処理が終了する前にNMI割込信号が立ち上がるようにした場合における電源投入時のシステムリセット信号とNMI割込信号との関係を示すタイミング図である。遊技機に電源が投入され、VSL電源電圧が上昇して所定値(本例では+9V)に到達すると、システムリセット回路65は、立ち上がりタイミングが所定時間遅延されたシステムリセット信号を出力する。この遅延時間は、システムリセットが遅延されて解除されたあとの起動時処理の実行中にVSL電源電圧が所定値(本例では+22V)に到達するように予め定められた時間とされる。CPU56は、システムリセットが解除されると、自動的に起動時処理を行う。この起動時処理の実行中にVSL電源電圧がさらに上昇して所定値(本例では+22V)に到達し、電源監視回路からのNMI割込信号が立ち上がる。そして、CPU56が起動時処理を終えて制御プログラムの実行処理に移行する前に、NMI割込信号がハイレベルに立ち上がる。
【0071】
この例によると、遅延手段によりシステムリセット信号の立ち上がりタイミングを所定時間遅延させ、セキュリティチェックなどの起動時処理が終了する前にNMI割込信号が立ち上がる構成としたことで、割込有効状態となる前にNMI割込信号をNMIを生じさせないハイレベルとすることができ、CPU56が起動時処理を終えて制御プログラムの実行処理に移行したときにNMI割込信号ががハイレベルとなっていることを保障することができるため、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【0072】
次に遊技機の動作について説明する。
図11は、主基板31におけるCPU56が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されると、メイン処理において、CPU56は、まず、停電からの復旧時であったか否か確認する(ステップS1)。停電からの復旧時であったか否かは、例えば、電源断時にバックアップRAM領域に設定される電源断フラグによって確認される。
【0073】
停電からの復旧時であった場合には、バックアップRAM領域のデータチェック(この例ではパリティチェック)を行う(ステップS3)。不測の電源断が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する(ステップS4,S2)。
【0074】
チェック結果が正常であれば、CPU56は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行うとともに(ステップS5)、電源断フラグをクリアする(ステップS6)。
【0075】
停電からの復旧時でない場合には、CPU56は、通常の初期化処理を実行する(ステップS1,S2)。その後、メイン処理では、タイマ割込フラグの監視(ステップS6)の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理(ステップS7)も実行される。
【0076】
なお、ここでは、ステップS1で停電からの復旧か否かを確認し、停電からの復旧時であればパリティチェックを行ったが、最初に、パリティチェックを実行し、チェック結果が正常でなければ停電からの復旧ではないと判断してステップS2の初期化処理を実行し、チェック結果が正常であれば遊技状態復帰処理を行ってもよい。すなわち、パリティチェックの結果をもって停電からの復旧であるか否かを判断してもよい。
【0077】
また、停電復旧処理を実行するか否か判断する場合に、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたRAMデータにおける特別プロセスフラグ等や始動入賞記憶数データによって、遊技機が遊技待機状態(図柄変動中でなく、大当り遊技中でなく、確変中でなく、また、始動入賞記憶がない状態)であることが確認されたら、遊技状態復旧処理を行わずに初期化処理を実行するようにしてもよい。
【0078】
通常の初期化処理では、図12に示すように、レジスタおよびRAMのクリア処理(ステップS2a)と、必要な初期値設定処理(ステップS2b)が行われた後に、2ms毎に定期的にタイマ割込がかかるようにCPU56に設けられているタイマレジスタの初期設定(タイムアウトが2msであることと繰り返しタイマが動作する設定)が行われる(ステップS2c)。すなわち、ステップS2cで、タイマ割込を能動化する処理と、タイマ割込インタバルを設定する処理とが実行される。
【0079】
従って、この実施の形態では、CPU56の内部タイマが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は2msに設定される。そして、図13に示すように、タイマ割込が発生すると、CPU56は、タイマ割込フラグをセットする(ステップS11)。
【0080】
CPU56は、ステップS8において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに(ステップS9)、遊技制御処理を実行する(ステップS10)。以上の制御によって、この実施の形態では、遊技制御処理は2ms毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。
【0081】
図14は、ステップS10の遊技制御処理を示すフローチャートである。遊技制御処理において、CPU56は、まず、表示制御基板80に送出される表示制御コマンドをRAM55の所定の領域に設定する処理を行った後に(表示制御データ設定処理:ステップS21)、表示制御コマンドを出力する処理を行う(表示制御データ出力処理:ステップS22)。
【0082】
次いで、各種出力データの格納領域の内容を各出力ポートに出力する処理を行う(データ出力処理:ステップS23)。また、ホール管理用コンピュータに出力される大当り情報、始動情報、確率変動情報などの出力データを格納領域に設定する出力データ設定処理を行う(ステップS24)。さらに、パチンコ遊技機1の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる(エラー処理:ステップS25)。
【0083】
次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う(ステップS26)。
【0084】
さらに、CPU56は、特別図柄プロセス処理を行う(ステップS27)。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機1を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う(ステップS28)。普通図柄プロセス処理では、7セグメントLEDによる可変表示器10を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【0085】
さらに、CPU56は、スイッチ回路58を介して、ゲートセンサ12、始動口センサ17、カウントセンサ23および入賞口スイッチ19a,24aの状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する(スイッチ処理:ステップS29)。CPU56は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う(ステップS30)。
【0086】
また、CPU56は、各入賞口17,23,19a,24aの検出に基づく賞球数の設定などを行う(ステップS31)。すなわち、所定の条件が成立すると賞球制御基板37に賞球制御コマンドを出力する。賞球制御基板37に搭載されている賞球制御用CPUは、賞球制御コマンドに応じて玉払出装置97を駆動する。
【0087】
以上のように、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、CPU56の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセットされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。
【0088】
従来の一般的な遊技制御処理は、定期的に発生する外部割込によって、強制的に最初の状態に戻されていた。図14に示された例に則して説明すると、例えば、ステップS31の処理中であっても、強制的にステップS21の処理に戻されていた。つまり、遊技制御処理中の全ての各処理が実行完了する前に、次回の遊技制御処理が開始されてしまう可能性があった。
【0089】
なお、ここでは、主基板31のCPU56が実行する遊技制御処理は、CPU56の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に(例えば2ms毎)信号を発生するハードウェア回路を設け、その回路からの信号をCPU56の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。
【0090】
そのように構成した場合にも、遊技制御処理の全てが実行されるまでは、フラグの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することが保証される。
【0091】
図15は、電源基板910の電源監視回路からの電圧変化信号にもとづくNMIに応じて実行される停電発生NMI処理の一例を示すフローチャートである。停電発生NMI処理において、CPU56は、まず、割込禁止に設定する(ステップS41)。停電発生NMI処理ではRAM内容の保存を確実にするためにチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちにCPUが動作し得ない電圧にまで低下してしまうことがことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生NMI処理におけるステップS43〜S49は、電力供給停止時処理の一例である。
【0092】
なお、割込処理中では他の割込がかからないような仕様のCPUを用いている場合には、ステップS41の処理は不要である。
【0093】
次いで、CPU56は、電源断フラグが既にセットされているか否か確認する(ステップS42)。電源断フラグが既にセットされていれば、以後の処理を行わない。電源断フラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップS43からステップS49の処理を実行する。
【0094】
まず、全ての出力ポートをオフ状態にする(ステップS43)。そして、必要ならば各レジスタの内容をバックアップRAM領域に格納する(ステップS44)。さらに、バックアップRAM領域のバックアップチェックデータ領域に適当な初期値を設定し(ステップS45)、初期値およびバックアップRAM領域のデータについて順次排他的論理和をとって(ステップS46)、最終的な演算値をバックアップパリティデータ領域に設定する(ステップS47)。その後、電源断フラグをセットする(ステップS48)。また、RAMアクセス禁止状態にする(ステップS49)。電源電圧が低下していくときには、各種信号線のレベルが不安定になってRAM内容が化ける可能性があるが、このようにRAMアクセス禁止状態にしておけば、バックアップRAM内のデータが化けることはない。
【0095】
次いで、CPU56は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、図6に示されたリセットIC651からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にCPU56は動作停止する。その結果、上述したRAMアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するRAMの内容破壊等を確実に防止することができる。
【0096】
なお、この実施の形態では、停電発生NMI処理では最終部でプログラムをループ状態にしたが、ホールト(HALT)命令を発行するように構成してもよい。
【0097】
また、RAMアクセス禁止にする前にセットされる電源断フラグは、上述したように、電源投入時において停電からの復旧か否かを判断する際に使用される。また、ステップS41からS49の処理は、CPU56がシステムリセット回路65からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路65からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。
【0098】
この実施の形態では、電力供給停止時処理開始時に、電源断フラグの確認が行われる。そして、電源断フラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、電源断フラグは、電力供給停止時処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度NMIが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。
【0099】
ただし、割込処理中では他の割込がかからないような仕様のCPUを用いている場合には、ステップS42の判断は不要である。
【0100】
図16は、バックアップパリティデータ作成方法を説明するための説明図である。ただし、図16に示す例では、簡単のために、バックアップデータRAM領域のデータのサイズを3バイトとする。電源電圧低下にもとづく停電発生処理において、図16(A)に示すように、バックアップチェックデータ領域に、初期データ(この例では00H)が設定される。次に、「00H」と「F0H」の排他的論理和がとられ、その結果と「16H」の排他的論理和がとられる。さらに、その結果と「DFH」の排他的論理和がとられる。そして、その結果(この例では「39H」)がバックアップパリティデータ領域に設定される。
【0101】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行われるが、図16(B)はパリティ診断の例を示す説明図である。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図16(A)に示すようなデータがバックアップ領域に設定されている。
【0102】
ステップS51の処理において、CPU56は、バックアップRAM領域のバックアップパリティデータ領域に設定されていたデータ(この例では「39H」)を初期データとして、バックアップデータ領域の各データについて順次排他的論理和をとる処理を行う。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「00H」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップRAM領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「00H」にならない。
【0103】
よって、CPU56は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。
【0104】
以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段(この例ではバックアップRAM)が設けられ、電源投入時に、CPU56(具体的にはCPU56が実行するプログラム)は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて遊技状態を回復させる遊技状態復旧処理(ステップS5)を行うように構成される。
【0105】
この実施の形態では、図7に示されたように電源基板910に電源監視回路が搭載され、図6に示されたように主基板31にシステムリセット回路65が搭載されている。そして、電源電圧が低下していくときに、システムリセット回路65がローレベルのシステムリセット信号を発生する時期は、電源監視回路(この例では電源監視用IC902)がローレベルのNMI割込信号を発生する時期よりも遅くなるように設定されている。さらに、システムリセット回路65からのローレベルのシステムリセット信号は、CPU56のリセット端子に入力されている。
【0106】
すると、CPU56は、電源電圧低下による電源監視手段(電源監視用IC902)からの電圧変化信号にもとづいて停電発生処理(電力供給停止時処理)を実行した後にループ状態に入るのであるが、ループ状態において、リセット状態に入ることになる。すなわち、CPU56の動作が完全に停止する。+5V電源電圧値以下においては、CPU56の正常な動作が担保できない(即ち、動作の管理ができない状態が発生する)が、CPU56は正常に動作できる電源が供給されている状態でリセット状態になるので、不定データにもとづいて異常動作してしまうことは防止される。
【0107】
このように、この実施の形態では、CPU56が、電源監視回路からの検出出力の入力に応じてループ状態に入るとともに、システムリセット回路65からの検出出力の入力に応じてシステムリセットされるように構成されている。従って、電源断時に確実なデータ保存が行われ、遊技者に不利益がもたらされることが防止される。
【0108】
なお、この実施の形態では、電源監視用IC902と、システムリセット回路65は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。例えば、電源基板910の電源監視回路が+30V電源電圧を監視し、システムリセット回路65が+5V電源電圧を監視してもよい。そして、システムリセット回路65がローレベルのシステムリセット信号を発生するタイミングは電源監視回路がNMI割込信号を発生するタイミングに対して遅くなるように、システムリセット回路65のしきい値レベル(システムリセット信号を発生する電圧レベル)が設定される。例えば、しきい値は4.25Vである。4.25Vは、通常時の電圧より低いが、CPU56が暫くの間動作しうる程度の電圧である。なお、システムリセット回路65に設けられた遅延手段の遅延時間(本例では、コンデンサの容量)を調整して、システムリセット回路65がローレベルのシステムリセット信号を発生するタイミングを電源監視回路がNMI割込信号を発生するタイミングに対して遅らせるようにしてもよい。
【0109】
また、上記の実施の形態では、CPU56は、マスク不能割込端子(NMI端子)を介して電源基板からのNMI割込信号(電源監視手段からのNMI割込信号)を検知したが、NMI割込信号をマスク可能割込割込端子(IRQ端子)に導入してもよい。その場合には、割込処理(IRQ処理)で電力供給停止時処理が実行される。また、入力ポートを介して電源基板からのNMI割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行われる。
【0110】
また、NMI割込信号に変えて、IRQ端子を介して電源基板からの割込信号を検知する場合に、メイン処理のステップS10における遊技制御処理の開始時にIRQ割込マスクをセットし、遊技制御処理の終了時にIRQ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が中途で中断されることはない。従って、賞球制御コマンドを賞球制御基板37に送出しているときなどにコマンド送出が中断されてしまうようなことはない。よって、停電が発生するようなときでも、賞球制御コマンド等は確実に送出完了する。
【0111】
以下、遊技状態復旧処理について説明する。まず、この実施の形態において、主基板31のCPU56が、表示制御基板80、音制御基板70およびランプ制御基板35に送出する表示制御コマンド、音制御コマンドおよびランプ制御コマンドについて説明する。各制御コマンドは、図14に示された遊技制御処理における特別図柄プロセス処理(ステップS27)で遊技進行に応じて送出することが決定され、表示制御データ設定処理(ステップS21)で具体的なデータが設定され、表示制御データ出力処理(ステップS22)で出力ポートから出力されることによって送出される。
【0112】
図17(A)は、可変表示部9における図柄変動に関する各制御コマンドの送出タイミング例を示す説明図である。この実施の形態では、主基板31のCPU56は、図柄変動を開始させるときに、表示制御基板80、音制御基板70およびランプ制御基板35のそれぞれに対して変動開始コマンドを送出する。表示制御基板80に対しては、さらに、左右中図柄の確定図柄を示す図柄指定コマンドを送出する。
【0113】
そして、図柄変動を確定させるときに、表示制御基板80、音制御基板70およびランプ制御基板35のそれぞれに対して変動停止コマンドを送出する。表示制御基板80、音制御基板70およびランプ制御基板35に搭載されている各CPUは、変動開始コマンドで指定された変動態様に応じた表示制御、音発生制御およびランプ点灯制御を行う。なお、変動開始コマンドには変動時間を示す情報が含まれている。
【0114】
図17(B)は、可変表示部9の表示結果が所定の大当り図柄であった場合に実行される大当り遊技に関する各制御コマンドの送出タイミング例を示す説明図である。この実施の形態では、主基板31のCPU56は、大当り遊技開始時に、表示制御基板80、音制御基板70およびランプ制御基板35のそれぞれに対して大当り開始コマンドを送出する。また、所定時間経過後に、1ラウンド(1R)指定コマンドを送出する。表示制御基板80、音制御基板70およびランプ制御基板35に搭載されている各CPUは、大当り開始コマンドを受信すると、大当り開始時の表示制御、音発生制御およびランプ点灯制御を行う。また、1ラウンド指定コマンドを受信すると、大当り中の表示制御、音発生制御およびランプ点灯制御を行う。ただし、表示制御基板80のCPUは、1ラウンド目の表示を行う。
【0115】
その後、主基板31のCPU56は、表示制御基板80に対して各ラウンドを示すコマンド等を順次送出する。表示制御基板80のCPUは、それらのコマンドに応じて対応する表示制御を行う。
【0116】
また、大当り遊技終了時に、主基板31のCPU56は、表示制御基板80、音制御基板70およびランプ制御基板35のそれぞれに対して大当り終了コマンドを送出する。そして、所定時間経過後に、通常画面表示コマンドを送出する。各電気部品制御手段は、通常画面表示コマンドを受信すると、制御状態を遊技待ちの状態にする。
【0117】
図18は、図15に示された停電復旧処理で行われる遊技状態復旧処理の一例を示すフローチャートである。この例では、CPU56は、レジスタ内容を復元する必要があれば、バックアップRAMに保存されていた値をレジスタに復元する(ステップS61)。そして、バックアップRAMに保存されていたデータにもとづいて停電時の遊技状態を確認する。例えば、特別図柄プロセス処理の進行状況に対応した特別図柄プロセスフラグの値によって遊技状態を確認することができる。
【0118】
遊技状態が図柄変動中であった場合には(ステップS62)、変動開始コマンドを表示制御基板80、音制御基板70およびランプ制御基板35に送出する制御を行う(ステップS63)。また、遊技状態が大当り遊技中であった場合には(ステップS64)、停電前に最後の送出された制御コマンドを表示制御基板80、音制御基板70およびランプ制御基板35に送出する制御を行う(ステップS65)。そして、それ以外の遊技状態であった場合には、例えば、通常画面表示コマンドを制御コマンドを表示制御基板80、音制御基板70およびランプ制御基板35に送出する制御を行う(ステップS66)。また、例えば、大当り中であった場合の可変入賞球装置15の状態復帰は、RAMのデータが保存されているため、後の遊技制御処理内で自動的に行われる。
【0119】
なお、ここでは、遊技状態復旧処理が終了するとメイン処理にリターンするように遊技状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア(バックアップRAM領域にある)に記憶されているアドレス(電源断時のNMI割込発生時に実行されていたアドレス)に戻るようにしてもよい。
【0120】
図19は、停電が発生した後に復旧した場合の制御状態の一例を示す説明図である。図19において、可変表示の状態は表示制御基板80のCPU(表示制御手段)によって実現され、音の状態は音制御基板70のCPU(音制御手段)によって実現され、ランプの状態はランプ制御基板35のCPU(ランプ制御手段)によって実現される。
【0121】
図19(A)は、図柄変動中に停電が生じた後に復旧した場合の例を示す。この場合には、電源復旧時に、主基板31から変動開始コマンドが送出される(図18におけるステップS63)。変動開始コマンドは、図柄変動開始時に送出されるコマンドであるから、可変表示制御、音制御およびランプ制御の状態は、変動開始時の状態に戻る。この実施の形態では、変動開始コマンドには変動時間を指定する情報を含まれ、主基板31のCPU56は変動開始コマンド送出後では変動終了時の確定コマンド(変動停止コマンド)まで何も送出しない(図柄指定コマンドを除く)。従って、図柄変動中に停電が生じた場合には、変動途中の状態から変動を再開することはできないが、変動開始コマンドを再送出することによって、表示制御、音制御およびランプ制御は同期した状態に戻る。
【0122】
なお、主基板31において、変動開始時に使用した各種パラメータはバックアップRAMに保存されている。従って、電源復旧後の変動における表示結果(確定図柄)等は、停電によって中断した変動においてなされるはずであった表示結果等と同じである。従って、遊技者に不利益が与えられるということはない。
【0123】
図19(B)は、大当り遊技中に停電が生じた後に復旧した場合の例を示す。この場合には、電源復旧時に、主基板31から停電前の最後に表示制御基板80、音制御基板70およびランプ制御基板35に送出されたコマンドが再送出される(図18におけるステップS65)。従って、音制御およびランプ制御は、大当り遊技中の制御状態に戻る。また、表示制御も、停電時に行われていた状態に戻る。
【0124】
なお、主基板31において、大当り遊技中の各種パラメータ(大入賞口開放回数、大入賞口入賞球数等)はバックアップRAMに保存されている。従って、遊技者にとっての遊技状態も停電前の状態に戻るので、遊技者に不利益が与えられるということはない。
【0125】
なお、上記の実施の形態では、遊技制御手段において、データ保存処理および復旧処理が行われる場合について説明したが、賞球制御手段、音声制御手段、ランプ制御手段および表示制御手段におけるRAMの一部も電源バックアップされ、賞球制御手段、表示制御手段、音制御手段およびランプ制御手段も、上述したような処理を行ってもよい。ただし、賞球制御手段、表示制御手段、音制御手段およびランプ制御手段は、復旧時にコマンド送出処理を行う必要はない。
【0126】
この実施の形態では、停電発生処理(電力供給停止時処理)において、電力供給停止時処理が既に実行されたことを示す電源断時フラグがセットされている場合には電力供給停止時処理を実行しないように構成されている。電源が断する過程では、再度NMIが発生する可能性がある。すると、停電発生処理において電源断時フラグの確認を行わない場合には、再度発生したNMIによって再度電力供給停止時処理が実行される。
【0127】
最初に実行された正規の電力供給停止時処理では、例えばレジスタの内容をバックアップRAMに格納する処理が行われる(図15におけるステップS44参照)。最初に実行された正規の電力供給停止時処理後のリセット待ちの状態では電源電圧は徐々に低下していくので、レジスタの内容が破壊される可能性もある。すなわち、レジスタ値は、電源断が検出されたときの状態(最初にNMIが発生したとき)から変化している可能性がある。そのような状態で再度電力供給停止時処理が実行されると、電源断が検出されたときの状態のレジスタ値とは異なる値がバックアップRAMに格納されてしまう。すると、電源復旧時に実行される停電復旧処理において、電源断が検出されたときの状態のレジスタ値とは異なる値がレジスタに復旧されてしまう。その結果、電源断時の遊技状態とは異なる遊技状態が再現されてしまう可能性が生ずる。
【0128】
次に、賞球制御手段の停電発生時の動作について説明する。
図20は、電源監視および電源バックアップのための賞球制御用CPU371周りの一構成例を示すブロック図である。図20に示すように、電源基板910に搭載されている電源監視回路(電源監視手段)からのNMI割込信号が、賞球制御用CPU371のマスク不能割込端子(NMI端子)に入力されている。従って、賞球制御用CPU371は、NMI処理によって電源断の発生や電源投入を確認することができる。
【0129】
賞球制御用CPU371等の駆動電源である+5V電源から電力が供給されていない間、賞球制御用CPU371の内蔵RAMの少なくとも一部は、電源基板910から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧して+30V電源の電圧値が所定値(本例では+9V)に到達すると、システムリセット回路933の出力がハイレベルになってシステムリセットが解除されるので、賞球制御用CPU371は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の状態から払出制御を再開することができる。
【0130】
賞球制御基板37において、電源監視手段からのNMI割込信号は、入力バッファ回路930を介して賞球制御CPU371側に入力されている。ここでは、入力バッファ回路930として74HC244を例示するが、入力バッファ機能を有する回路であればどのような回路を用いてもよい。また、入力バッファ回路930は、電源基板側から賞球制御基板37の内部側への方向にのみ信号を通過させる不可逆性素子である。
【0131】
図20に示す構成では、賞球制御基板37にはシステムリセット回路933が搭載されている。システムリセット回路933は、電源基板910の電源監視回路が監視する電源電圧と等しい電圧である+30V電源電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。また、システムリセット回路933は、+30V電源の電圧を監視して例えば電源復旧時に電圧値が所定値以上になるとシステムリセット信号をハイレベルに立ち上げる。システムリセット回路933の検出電圧(システムリセット信号を出力することになる電圧、または、システムリセット信号をハイレベルに立ち上げることになる電圧)を、電源基板910に搭載されている電源監視回路の検出電圧よりも低くする。
【0132】
この実施の形態では、システムリセット回路933は、遅延手段を含む。リセットIC934には、コンデンサが外付けされ、コンデンサの容量に応じて出力がハイレベルとなるタイミングが決まる。従って、コンデンサの容量を所定の遅延時間を生成するような値に設定すれば、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力がローレベルとなり、所定時間が経過すると出力がハイレベルとなる。また、リセットIC934は、電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。CPU371は、システムリセット回路933からのシステムリセット信号がローレベルを呈しているときにリセット状態(非動作状態)になり、システムリセット回路933からのシステムリセット信号がハイレベルを呈するようになったあとにセット状態(動作状態)になる。
【0133】
このように、本実施の形態では、システムリセット回路933に遅延手段を備えるようにしたため、システムリセット信号がハイレベルに立ち上がるタイミングを遅らせて、電源監視回路からの電圧変化信号(NMI割込信号)がハイレベルに立ち上がった後にシステムリセット信号をハイレベルに立ち上げるようにすることができ、システムリセット信号がハイレベルに立ち上がる前にNMI割込信号がハイレベルに立ち上がってしまって電源断処理が実行されてしまうことを防止することができる。
【0134】
図21は、主基板31から賞球制御基板37に送信される賞球制御コマンドのビット構成の一例を示す説明図である。図21に示すように、1バイト中の上位4ビットが制御指定部として使用され、下位4ビットが賞球数を示す領域として用いられる。
【0135】
図22に示すように、制御指定部において、ビット7,6,5,4が「0,1,0,0」であれば払出個数指定コマンドであることを示し、「0,1,0,1」であれば払出指定コマンドであることを示す。払出個数指定コマンドは、主基板31のCPU56が入賞を検出すると直ちに賞球制御基板37に送出される。
【0136】
ビット7,6,5,4が「1,0,0,0」である玉切れ指定コマンドは、補給玉がなくなったことが検出されたときに主基板31から送信される。また、ビット7,6,5,4が「1,0,0,1」である発射停止指定コマンドは、余剰玉受皿4が満タンになって満タンスイッチ48がオンしたとき(満タン状態フラグがオンしたとき)に主基板31から送信される。
【0137】
賞球制御コマンドは、主基板31から賞球制御基板37に、1バイト(8ビット:賞球制御コマンドD7〜D0)のデータとして出力される。賞球制御コマンドD7〜D0は正論理で出力される。また、賞球制御コマンドD7〜D0が出力されたときには、負論理の賞球制御INT信号が出力される。
【0138】
この実施の形態では、図23に示すように、主基板31から賞球制御コマンドD7〜D0が出力されるときに、賞球制御INT信号が5μs以上ローレベルになる。賞球制御INT信号は、賞球制御基板37において、賞球制御用CPU371の割込端子に接続されている。よって、賞球制御用CPU371は、割り込みがあると、賞球制御コマンドD7〜D0が主基板31から送出されたことを認識でき、割込処理において賞球制御コマンド受信処理を行う。
【0139】
なお、図21に示されたコマンド構成は一例であって、他の構成にしてもよい。例えば、1バイト中の上位下位を、図21に示された構成とは逆にしてもよい。また、賞球制御コマンドを2バイト構成にしてもよい。その場合、1バイト目で払出制御のモード(払出個数指定や払出可/不可指定)を指定し、2バイト目でモードに対する情報(払出個数や払出可/不可の指示)を指定してもよい。さらに、8ビット中に1バイト目であるのか2バイト目であるのかを示す情報を含めてもよい。例えば、1バイト目が「F0H」であれば払出個数指定を示すことにして、2バイト目で具体的個数を示す(例えば2バイト目の少なくともビット7は「0」)。また、1バイト目が「FFH」であれば払出モードを示すことにして、2バイト目が「00H」であれば払出可を示し、「01H」であれば払出不可を示す。
【0140】
図24は、賞球制御用CPU371のメイン処理を示すフローチャートである。メイン処理では、賞球制御用CPU371は、まず、RAM領域をクリアする等の初期値設定処理を行う(ステップS701)。なお、内蔵RAMの電源バックアップされたRAM領域(バックアップRAM領域)にデータが設定されている場合には、それらの領域のクリア処理はなされない。その後、この実施の形態では、賞球制御用CPU371は、タイマ割込フラグの監視(ステップS702)の確認を行うループ処理に移行する。
【0141】
ステップS701の初期化処理では、後述する総合個数記憶の値が0でない場合には、非バックアップRAM領域をクリアする。そして、賞球再開のための設定を行う。例えば、賞球中処理中フラグのセット等を行う。なお、バックアップRAM領域であっても、賞球個数に関わらない領域であるならば、それらのアドレスを指定してクリアするようにしてもよい。さらに、それら処理の他に、2ms毎に定期的にタイマ割込がかかるように賞球制御用CPU371に設けられているタイマレジスタの初期設定(タイムアウトが2msであることと繰り返しタイマが動作する設定)が行われる。すなわち、タイマ割込を能動化する処理と、タイマ割込インタバルを設定する処理とが実行される。
【0142】
従って、この実施の形態では、賞球制御用CPU371の内部タイマが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は2msに設定される。そして、図25に示すように、タイマ割込が発生すると、賞球制御用CPU371は、タイマ割込フラグをセットする(ステップS711)。
【0143】
賞球制御用CPU371は、ステップS702において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに(ステップS703)、賞球制御処理および玉貸し制御処理を実行する(ステップS705,S706)。以上の制御によって、この実施の形態では、賞球制御処理および玉貸し制御処理は2ms毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、賞球制御処理等はメイン処理において実行されるが、タイマ割込処理で賞球制御処理等を実行してもよい。
【0144】
図26は、賞球制御用CPU371が内蔵するRAMの使用例を示す説明図である。この例では、バックアップRAM領域に総合個数記憶(例えば2バイト)および貸し玉個数記憶が形成されている。総合個数記憶は、主基板31の側から指示された払出個数の総数を記憶するものである。貸し玉個数記憶は、未払出の玉貸し個数を記憶するものである。
【0145】
図27は、割込処理による賞球制御コマンド受信処理を示すフローチャートである。主基板31からの賞球制御INT信号は賞球制御用CPU371の割込端子に入力されている。よって、主基板31からの賞球制御INT信号がオン状態になると、賞球制御用CPU371に割込がかかり、図27に示す賞球制御コマンドの受信処理が開始される。
【0146】
賞球制御コマンドの受信処理において、賞球制御用CPU371は、まず、賞球制御コマンドデータの入力に割り当てられている入力ポートから1バイトのデータを読み込む(ステップS852)。読み込んだデータが払出個数指示コマンドであれば(ステップS853)、払出個数指示コマンドで指示された個数を総合個数記憶に加算する(ステップS855)。そうでなければ、通信終了フラグをセットする(ステップS854)。なお、通信終了フラグは、この例では、払出個数指示コマンド以外のコマンドを受信したことを示すフラグである。
【0147】
以上のように、賞球制御基板37に搭載された賞球制御用CPU371は、主基板31のCPU56から送られた払出個数指示コマンドに含まれる賞球数をバックアップRAM領域(総合個数記憶)に記憶する。
【0148】
図28は、賞球制御処理(ステップS711)を示すフローチャートである。賞球制御処理において、賞球制御用CPU371は、総合個数記憶が0でないか否かの確認を行う(ステップS511)。総合個数記憶が0でなければ、賞球制御用CPU371は、賞球払出処理を行う(ステップS512)。賞球払出処理では、払出モータ289がオンしていなければオンするとともに、賞球カウントスイッチ301Aの検出出力によって遊技球の払出がなされたか否かの確認を行う。そして、1個の払出が行われたことを確認したら(ステップS513)、総合個数記憶の値を−1する(ステップS514)。また、総合個数記憶の値が0になったら(ステップS515)、払出モータ289をオフする(ステップS516)。
【0149】
総合個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板910のバックアップ電源によって保存される。従って、所定期間中に電源が回復すると、賞球制御用CPU371は、総合個数記憶の内容にもとづいて賞球払出処理を継続することができる。
【0150】
賞球制御用CPU371は、電源投入時に、バックアップRAM領域のデータを確認するだけで、通常の初期設定処理を行うのか賞球中の状態を復元するのか決定できる。すなわち、簡単な判断によって、未払出賞球について賞球処理再開を行うことができる。
【0151】
なお、賞球制御用CPU371は、主基板31から指示された賞球個数を総合個数記憶で総数として管理したが、賞球数毎(例えば15個、10個、6個)に管理してもよい。例えば、賞球数毎に対応した個数カウンタを設け、払出個数指定コマンドを受信すると、そのコマンドで指定された個数に対応する個数カウンタを+1する。そして、賞球数毎の賞球払出が終了すると、対応する個数カウンタを−1する。その場合にも、各個数カウンタはバックアップRAM領域に形成される。よって、遊技機の電源が断しても、所定期間中に電源が回復すれば、賞球制御用CPU371は、各個数カウンタの内容にもとづいて賞球払出処理を継続することができる。
【0152】
図29は、玉貸し制御処理(ステップS706)を示すフローチャートである。玉貸し制御処理において、賞球制御用CPU371は、賞球払出中であるか否かかチェックする(ステップS531)。賞球払出中でなければ、貸し玉個数記憶が0でないか否かの確認を行う(ステップS532)。貸し玉個数記憶が0でなければ、賞球制御用CPU371は、玉貸し処理を行う(ステップS533)。玉貸し処理では、払出モータ289がオンしていなければオンするとともに、玉貸しカウントスイッチ301Bの検出出力によって遊技球の払出がなされたか否かの確認を行う。そして、1個の払出が行われたことを確認したら(ステップS534)、貸し玉個数記憶の値を−1する(ステップS535)。また、貸し玉個数記憶の値が0になったら(ステップS536)、払出モータ289をオフする(ステップS537)。なお、この実施の形態では、賞球も玉貸しも同じ払出装置で行われる。
【0153】
次に、カードユニット50から玉貸し要求があったか否かを確認し(ステップS538)、要求があれば要求単位数に応じた個数を貸し玉個数記憶の値に加算する(ステップS539)。
【0154】
貸し玉個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板910のバックアップ電源によって保存される。従って、所定期間中に電源が回復すると、賞球制御用CPU371は、貸し玉個数記憶の内容にもとづいて玉貸し処理を継続することができる。
【0155】
なお、賞球制御用CPU371は、カードユニット50から単位数(例えば100円単位)で要求された玉貸し個数を貸し玉個数記憶で総数として管理したが、単位数で管理してもよい。例えば、玉貸し回数カウンタを設け、玉貸し要求があると、玉貸し回数カウンタを+1する。そして、単位数の払出が終了すると、玉貸し回数カウンタを−1する。その場合にも、玉貸し回数カウンタはバックアップRAM領域に形成される。よって、遊技機の電源が断しても、所定期間中に電源が回復すれば、賞球制御用CPU371は、玉貸し回数カウンタの内容にもとづいて玉貸し処理を継続することができる。
【0156】
図30は、賞球制御用CPU371が電源監視回路からの割込に応じて実行される停電発生割込処理を示すフローチャートである。電源基板910の電源監視用IC902が電源電圧の低下を検出すると電圧変化信号が電圧低下を示す状態となり、停電発生割込処理が開始される。停電発生割込処理において、賞球制御用CPU371は、割込禁止に設定し(ステップS801)、RAMアクセス禁止状態に設定して(ステップS802)、ループ処理に入る。すなわち、何らの処理もしない状態になる。
【0157】
従って、図20に示された電源監視用IC934からのシステムリセット信号によって外部から動作禁止状態(システムリセット)にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に賞球制御用CPU371は動作停止する。
【0158】
なお、この実施の形態では、停電発生NMI処理では最終部でプログラムをループ状態にしたが、ホールト(HALT)命令を発行するように構成してもよい。また、割込処理中には他の割込がかからないような仕様のCPUを用いた場合にはステップS801の処理は不要である。
【0159】
図31は、賞球制御用CPU371が電源投入時に実行する初期化処理(ステップS701)の一部を示すフローチャートである。電源が投入され、または、電源が復旧したときには、賞球制御用CPU371は、まず、バックアップRAM領域に形成されている総合個数記憶または貸し玉個数記憶の値が0でないかどうか確認する(ステップS901)。0である場合には、前回の電源オフ時に未払出賞球はなかったことになるので、通常の初期設定処理を行う。すなわち、レジスタおよび全RAM領域をクリアして(ステップS903)、スタックポインタの初期設定を行う(ステップS904)。
【0160】
総合個数記憶または貸し玉個数記憶の値が0でない場合には、アドレスを指定してレジスタと非バックアップRAM領域をクリアする(ステップS905)。そして、賞球再開のための設定を行う。例えば、賞球中処理中フラグのセット等を行う(ステップS906)。なお、バックアップRAM領域であっても、賞球個数に関わらない領域であるならば、それらのアドレスを指定してクリアするようにしてもよい。
【0161】
このように、賞球制御用CPU371は、電源投入時に、バックアップRAM領域のデータを確認するだけで、通常の初期設定処理を行うのか賞球中の状態を復元するのか決定できる。すなわち、簡単な判断によって、未払出賞球について賞球処理再開を行うことができる。
【0162】
なお、賞球制御用CPU371も、主基板31のCPU56と同様に、電源断フラグによって初期化処理を行うか否か決定してもよい。また、主基板31のCPU56と同様に、パリティチェックコードによって記憶内容保存の確実化を図ってもよい。
【0163】
また、この実施の形態では、賞球制御用CPU371は、マスク不能外部割込端子(NMI端子)を介して電源基板からのNMI割込信号(電源監視手段からのNMI割込信号)を検知したが、NMI割込信号をマスク可能割込割込端子(IRQ端子)に導入してもよい。その場合には、IRQ処理によって図30に示された停電発生割込処理が実行される。また、入力ポートを介してNMI割込信号を検知してもよい。その場合には、賞球制御用CPU371が実行するメイン処理において、入力ポートの監視が行われる。
【0164】
上記の実施の形態では、電源監視回路は電源基板910に設けられたが、電源監視回路は主基板31や賞球制御基板37などの電気部品制御基板に設けられていてもよい。なお、電源回路が搭載された電気部品制御基板が構成される場合には、電源基板には、電源監視回路は搭載されない。
【0165】
図32は、電源監視および電源バックアップのためのCPU56周りの他の構成例を示すブロック図である。図32に示すように、電源監視回路(電源監視手段)からの電圧変化信号が、バッファ回路900を介してCPU56のマスク不能割込端子(NMI端子)に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧変化を検出する回路である。この実施の形態では、VSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。また、VSLの電源電圧を監視して電圧値が所定値以上になるとハイレベルの電圧変化信号を発生する。VSLは、遊技機で使用される直流電圧のうちで最も高い電圧であり、この例では+30Vである。従って、CPU56は、割込処理によって電源断の発生や電源復旧を確認することができる。
【0166】
電気部品制御基板には、初期リセット回路65も示されているが、この実施の形態では、初期リセット回路65は、本例では電源基板に設けられている電源監視回路とは異なる他の電源監視回路(他の電源監視手段)も兼ねている。すなわち、リセットIC651は、電源投入時に、外付けのコンデンサ(遅延手段)の容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットIC651は、電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。なお、図32に示すように、この電圧変化信号はリセット信号と同じ出力信号である。
【0167】
図32に示すように、リセットIC651からのリセット信号は、NAND回路947に入力されるとともに、反転回路(NOT回路)944を介してカウンタIC941のクリア端子に入力される。カウンタIC941は、クリア端子への入力がローレベルになると、発振器943からのクロック信号をカウントする。そして、カウンタIC941のQ5出力がNOT回路945,946を介してNAND回路947に入力される。また、カウンタIC941のQ6出力は、フリップフロップ(FF)942のクロック端子に入力される。フリップフロップ942のD入力はハイレベルに固定され、Q出力は論理和回路(OR回路)949に入力される。OR回路949の他方の入力には、NAND回路947の出力がNOT回路948を介して導入される。そして、OR回路949の出力がCPU56のリセット端子に接続されている。
【0168】
そして、例えば、電源監視回路の検出電圧(電圧変化信号を出力することになる電圧)を+22Vとし、他の電源監視回路の検出電圧を+9Vとする。そのように構成した場合には、電源監視回路と他の電源監視回路とは、同一の電源VSLの電圧を監視するので、電圧監視回路が電圧変化信号を出力するタイミングと他の電圧監視回路が電圧変化信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視回路からの電圧変化信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【0169】
この例では、電源監視手段が検出信号を出力することになる検出条件は+30V電源電圧が+22Vにまで低下したことであり、他の電源監視手段が検出信号を出力することになる検出条件は+30V電源電圧が+9Vにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【0170】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として+5V電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定される。
【0171】
CPU56等の駆動電源である+5V電源から電力が供給されていない間、RAMの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧すると、システムリセット回路65からのシステムリセット信号がハイレベルとされシステムリセットが解除されるので、CPU56は、その後通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【0172】
図33は、図32に示されたシステムリセット回路65のリセットIC651とその周辺のICの出力信号の様子を示すタイミング図である。図33に示すように、リセットIC651の出力は、電源電圧のレベルが所定値(CPU56の正常な動作を担保することが可能なレベル、この例ではCPU56は+5Vで動作可能なので例えば+9V)を越えるとハイレベルになる。リセットIC651の出力がハイレベルになると、カウンタIC941のクリア状態が解除されるので、カウンタIC941は発振器943の出力クロック信号のカウントを開始する。発振器943の発振周波数は例えば11.776MHzである。なお、発振器943の出力クロック信号は、CPU56の外部クロック端子にも供給されている。
【0173】
カウンタIC941が16クロックをカウントするとQ5出力が立ち上がる。また、32クロックをカウントするとQ6出力がハイレベルに立ち上がる。カウンタIC941のQ6出力が立ち上がると、FF942の出力がハイレベルになる。IC947は、カウンタIC941のQ6出力とリセットIC651の出力との論理積を反転して、図33に示すような信号を出力する。OR回路949は、IC947の出力を反転するIC948の出力とFF942の出力との論理和をとって、図33に示すような信号を出力する。
【0174】
従って、遊技機の電源オン時には、CPU56のリセット端子に対して、一旦リセット解除状態(ハイレベル)になってから、再度リセット状態(ローレベル)になるような信号が供給される。すなわち、電源オン時には、CPU56をリセット状態とするようなローレベル信号が2回発生することになる。また、リセット解除を示すハイレベルが2回発生しているということもできる。その結果、CPU56は、最初のリセット解除を示すローレベルからハイレベルへの変化によって起動しなかったとしても、2回目のローレベルからハイレベルへの変化によって確実に起動することができる。よって、遊技機の電源投入時に、確実に遊技制御が開始される。
【0175】
なお、IC949が出力するハイレベルパルス(リセット解除状態に相当)およびローレベルパルス(リセット状態に相当)の幅は、カウンタIC941の出力端子を変更するによって任意に設定することができる。ただし、IC949が出力するハイレベルパルスの幅は、CPU56にも供給されている発振器943の出力クロックの数クロック分(例えば4クロック)以上であることが好ましいが、この例では、16クロック分となっている。また、IC949が出力するローレベルパルスの幅は、発振器943の出力クロックの数クロック分(例えば4クロック)以上であることが好ましいが、この例では、16クロック分となっている。電源監視回路からの電圧変化信号を、IC949の1回目のハイレベル期間を調整することによって、IC949の出力が2回目に立ち上がった時点ではハイレベルにしておくことができる。従って、図32に示された形態によっても、CPU56が制御プログラムの実行を開始する時点で、NMI割込信号が立ち上がっていることを保障できる。
【0176】
CPU56は、リセット状態が解除されて動作を開始すると、本来の制御処理を開始する前に、セキュリティチェックなどの所定の起動時処理を行うように構成されている場合がある。すると、IC949が出力するハイレベルパルスの終了時点(立ち下がり時点)は、所定の起動時処理の完了前(本来の制御処理開始前)であることが望ましい。さもないと、IC949の出力が立ち上がって所定の起動時処理が行われ、さらに本来の制御処理が開始されてからIC949の出力がローレベルになることになり、本来の処理開始後に、再度CPU56がリセットされる状況になるからである。IC949が出力するハイレベルパルスの終了時点(立ち下がり時点)は、例えば立ち上がり時点から100ms以内であることが好ましいが、図32に示された回路構成では、100ms以内になっている。
【0177】
また、電源断時には、リセットIC651に入力されているVSL(この例では+30V電源電圧)の電位が所定値(この例では+9V)を下回ると、リセットIC651の出力がローレベルになる。すると、FF942のクリア端子(CLR)にローレベルが入力されFF942のQ出力はローレベルになる。よって、OR回路949の出力はローレベルになり、CPU56のリセット端子にリセット状態を示すレベルが供給される。すなわち、図32に示された回路構成では、リセットIC651の出力がローレベルになると、直ちにCPU56のリセット端子の入力状態がローレベルに固定される。換言すれば、電源断時には、2回のリセットパルスがCPU56に与えられるようなことはない。
【0178】
なお、この実施の形態では、図33に示されたリセット信号のような信号状態を作成するために図32に示されたような回路構成を用いたが、そのような信号状態を作成するために他の回路構成を用いてもよい。
【0179】
図34は、遊技機の電源断時の電源低下やNMI割込信号(ここでは、電源断信号)の様子を示すタイミング図である。遊技機に対する電力供給が断たれると、最も高い直流電源電圧であるVSLの電圧値は徐々に低下する。そして、この例では、+22Vにまで低下すると、電源基板910に搭載されている電源監視用IC902から電源断信号(電圧変化信号)が出力される(ローレベルになる)。
【0180】
電源断信号は、電気部品制御基板(図34に示す例では主基板31および賞球制御基板37)に導入され、CPU56および賞球制御用CPU371のNMI端子に入力される。CPU56および賞球制御用CPU371は、上述したNMI処理によって、所定の電力供給停止時処理を実行する。
【0181】
VSLの電圧値がさらに低下して所定値(この例では+9V)にまで低下すると、主基板31や賞球制御基板37に搭載されているリセットIC651の出力がローレベルになり、CPU56および賞球制御用CPU371がシステムリセット状態になる。なお、CPU56および賞球制御用CPU371は、システムリセット状態とされる前に、電力供給停止時処理を完了している。
【0182】
VSLの電圧値がさらに低下してVcc(各種回路を駆動するための+5V)を生成することが可能な電圧を下回ると、各基板において各回路が動作できない状態となる。しかし、少なくとも主基板31や賞球制御基板37では、電力供給停止時処理が実行され、CPU56および賞球制御用CPU371がシステムリセット状態とされている。
【0183】
図35は、電源監視および電源バックアップのための賞球制御用CPU371周りの他の構成例を示すブロック図である。図35に示すように、電源監視回路(電源監視手段)からの電圧変化信号が、バッファ回路960を介して賞球制御用CPU371のマスク不能割込端子(NMI端子)に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧変化を検出する回路である。この実施の形態では、VSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。また、VSLの電源電圧を監視して電圧値が所定値以上になるとハイレベルの電圧変化信号を発生する。VSLは、遊技機で使用される直流電圧のうちで最も高い電圧であり、この例では+30Vである。従って、賞球制御用CPU371は、割込処理によって電源断の発生や電源復旧を確認することができる。
【0184】
電気部品制御基板には、初期リセット回路975も示されているが、この実施の形態では、初期リセット回路975は、本例では電源基板に設けられている電源監視回路とは異なる他の電源監視回路(他の電源監視手段)も兼ねている。すなわち、リセットIC976は、電源投入時に、外付けのコンデンサ(遅延手段)の容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットIC976は、電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。なお、図35に示すように、この電圧変化信号はシステムリセット信号と同じ出力信号である。
【0185】
図35に示すように、リセットIC976からのリセット信号は、NAND回路987に入力されるとともに、反転回路(NOT回路)984を介してカウンタIC981のクリア端子に入力される。カウンタIC981は、クリア端子への入力がローレベルになると、発振器983からのクロック信号をカウントする。そして、カウンタIC981のQ5出力がNOT回路985,986を介してNAND回路987に入力される。また、カウンタIC981のQ6出力は、フリップフロップ(FF)982のクロック端子に入力される。フリップフロップ982のD入力はハイレベルに固定され、Q出力は論理和回路(OR回路)989に入力される。OR回路989の他方の入力には、NAND回路987の出力がNOT回路988を介して導入される。そして、OR回路989の出力が賞球制御用CPU371のリセット端子に接続されている。
【0186】
そして、例えば、電源監視回路の検出電圧(電圧変化信号を出力することになる電圧)を+22Vとし、他の電源監視回路の検出電圧を+9Vとする。そのように構成した場合には、電源監視回路と他の電源監視回路とは、同一の電源VSLの電圧を監視するので、電圧監視回路が電圧変化信号を出力するタイミングと他の電圧監視回路が電圧変化信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視回路からの電圧変化信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【0187】
この例では、電源監視手段が検出信号を出力することになる検出条件は+30V電源電圧が+22Vにまで低下したことであり、他の電源監視手段が検出信号を出力することになる検出条件は+30V電源電圧が+9Vにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【0188】
リセットIC976が電源断を検知するための所定値は、通常時の電圧より低いが、賞球制御用CPU371が暫くの間動作し得る程度の電圧である。また、リセットIC976が、賞球制御用CPU371が必要とする電圧(この例では+5V)よりも高い電圧を監視するように構成されているので、賞球制御用CPU371が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【0189】
賞球制御用CPU371等の駆動電源である+5V電源から電力が供給されていない間、RAMの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧すると、システムリセット回路975からのシステムリセット信号がハイレベルに立ち上げられてシステムリセットが解除されるので、賞球制御用CPU371は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【0190】
このように、本実施の形態では、電気部品制御手段のシステムリセット回路に遅延手段を備えるようにしたため、OR回路出力の1回目のハイレベル期間を調整することにより2回目の立ち上がり時を遅延させることができ、システムリセット信号の立ち上がりを所定時間遅らせて、NMI割込信号がハイレベルに立ち上がった後にシステムリセット信号がハイレベルに立ち上がるようにすることができ、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【0191】
また、本実施の形態においても、起動時処理実行中の割込禁止期間を利用して、図9や図10に示したような処理を行うようにすることができる。
【0192】
また、この実施の形態では、電源基板910に搭載されている電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧変化信号(電源断検出信号)を発生する。図34に示すように、電源断検出信号が出力されるタイミングでは、IC駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、IC駆動電圧で動作する賞球制御基板37の賞球制御用CPU371が所定の電力供給停止時処理を行うための動作時間が確保されている。
【0193】
なお、ここでも、電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、IC駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源VSLの電圧でなくてもよい。すなわち、少なくともIC駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【0194】
この場合、上述したように、監視対象電圧は、賞球カウントスイッチ301A等の遊技機の各種スイッチに供給される電圧が+12Vであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧(スイッチ電圧)である+12V電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。
【0195】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として+5V電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定される。
【0196】
以上説明したように、本発明では、電気部品制御手段が通常の動作状態となる前にMNI割込信号をハイレベルに立ち上げる構成としたため、電源投入時に誤って電源断処理が実行されてしまうことを防止することができる。
【0197】
また、上述したように、本発明では、遅延手段を設けてシステムリセット回路から出力されるシステムリセット信号の立ち上がりタイミングを所定時間遅らせる構成としたため、NMI割込信号がハイレベルに立ち上がった後にシステムリセットが解除されるようにすることができ、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【0198】
また、上述したように、本発明では、遅延手段を設けてシステムリセット回路より出力されるシステムリセット信号の立ち上がりタイミングを所定時間遅らせる構成としたため、遅延手段により遅延される所定の時間をNMI割込信号がハイレベルに立ち上がる前にシステムリセット信号がハイレベルに立ち上がるような時間とした場合であっても、システムリセット信号がハイレベルとされてからMNI割込信号がハイレベルに立ち上げられるまでの間を短くすることができるため、電源投入時に電源断処理が実行されてしまうことを抑制することができる。
【0199】
また、上述したように、本発明では、システムリセットが解除されたあとセキュリティチェックなどの起動時処理が終了する前にNMI割込信号がハイレベルに立ち上がる構成としたことで、割込有効状態となる前にはNMI割込信号をNMIを発生させないレベルにすることができる。その結果、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【0200】
さらに、上述したように、本発明では、遅延手段によりシステムリセット信号の立ち上がりタイミングを所定時間遅らせると共に、システムリセットが解除されたあとセキュリティチェックなどの起動時処理が終了する前にNMI割込信号がハイレベルに立ち上がる構成としたことで、割込有効状態となる前にはNMI割込信号をNMIを発生させないレベルにすることができる。その結果、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【0201】
なお、上記の各実施の形態では、電源監視手段は、電源基板および電気部品制御基板のいずれかに設置されたが、どこに設置されていてもよく、遊技機の構造上の都合等に応じて任意の位置に設置することができる。
【0202】
なお、上述した各実施の形態では、システムリセット回路に遅延手段を設ける構成などとしていたが、電源監視回路からの電圧変化信号とは別の信号を利用してシステムリセット信号がハイレベルに立ち上げられる前にNMI割込信号をハイレベルに立ち上がらせるようにしてもよい。
【0203】
図36は、別信号を用いるこの実施の形態における、電源監視および電源バックアップのためのCPU56周りの一構成例を示すブロック図である。図36に示すように、電源基板に搭載されている電源監視回路(電源監視手段)からの電圧変化信号と、電源基板に搭載されているタイマ920からのNMI割込強制信号とが、AND回路950を介してCPU56のマスク不能割込端子(NMI端子)に接続されている。電源監視回路は、遊技機1が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧の変化(低下や上昇)を検出する回路である。また、タイマ920は、遊技機1の電源投入後の所定時間信号出力をするものである。従って、CPU56は、割込処理によって電源断や電源復旧の発生を確認することができる。
【0204】
主基板31において、電源監視回路からの電圧変化信号は、入力バッファ回路900を介してAND回路950の一方の入力端子に入力されている。また、タイマ920からのNMI割込強制信号は、AND回路の他方の入力端子に入力されている。ここでは、入力バッファ回路900として74HC244を例示するが、入力バッファ機能を有する回路であるならばどのような回路を用いてもよい。また、入力バッファ回路900は、電源基板側から主基板31の内部側への方向にのみ信号を通過させる不可逆性素子である。
【0205】
この例では、電源監視回路は、+30V電源電圧(VSL)を監視して例えば停電などにより電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。電源監視回路によりローレベルの電圧変化信号が発せられると、タイマ920からの信号は電源投入後所定時間経過後(電圧変化信号が発せられたあと)に立ち下げられているので、AND回路950よりローレベルのNMI割込信号が発せられ、電源断時処理が実行される。また、タイマ920は、+5V電源電圧を監視して、電源が投入されるとNMI割込強制信号を所定時間ハイレベルに立ち上げる。タイマ920によりNMI割込強制信号がハイレベルに立ち上げられると、AND回路950より出力されるNMI割込信号がハイレベルに立ち上げられる。なお、電源監視回路は、VSL電源電圧を監視して例えば停電後電源が復旧して電圧値が所定値以上になると電圧変化信号をハイレベルに立ち上げる。なお、電源監視回路の検出電圧(NMI割込信号を出力することになる電圧)を、この実施の形態では+22Vとする。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【0206】
また、主基板31には、システムリセット回路65が設けられている。この例では、システムリセット回路65は、電源監視回路と同じVSL電源電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。また、システムリセット回路65は、VSL電源電圧が所定値以上になるとシステムリセット信号をハイレベルに立ち上げる。なお、システムリセット回路65の検出電圧を例えば+9Vとする。従って、システムリセット回路65がローレベルのシステムリセット信号を出力することになる検出条件は、VSL電源電圧が+9Vにまで低下したことになる。また、システムリセット回路65がシステムリセット信号をハイレベルに立ち上げてシステムリセットを解除することになる検出条件は、VSL電源電圧が+9Vにまで上昇したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【0207】
なお、CPU56等の駆動電源である+5V電源から電力が供給されていない間、RAMの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧して、VSL電源電圧が所定値(本例では+9V)以上になると、システムリセット回路65によりシステムリセット信号がハイレベルに立ち上げられるので、CPU56はセキュリティチェックなどの所定の起動時処理を行ったあと通常の動作状態に復帰する。
【0208】
図37は、別信号を用いるこの実施の形態における遊技機の電源基板910の一構成例を示すブロック図である。電源基板910は、主基板31、表示制御基板80、音制御基板70、ランプ制御基板35および賞球制御基板37等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、AC24V、DC+30V、DC+21V、DC+12VおよびDC+5Vを生成する。また、バックアップ電源となるコンデンサ916は、DC+5Vすなわち各基板上のIC等を駆動する電源のラインから充電される。
【0209】
また、電源基板910には、上述したタイマ920が搭載されている。タイマ920には、DC−DCコンバータ913からの+5Vラインが分岐されて入力される。このタイマ920は、電源が投入され+5V電源電圧が入力されると、所定時間(本例では、少なくとも電源監視回路からの電圧変化信号が出力されるまでの時間)+5V電圧を通過させる。タイマ920からの+5V電圧の信号は、主基板31や賞球制御基板37等に供給される。この図37に示される他の構成は、上述した図7に示す構成と同様である。なお、タイマ920には、他の電源電圧などが入力されるようにしてもよいが、電気部品制御手段の検出条件とされている電圧値よりも低くするのが好ましい。
【0210】
図38は、別信号を用いるこの実施の形態における電源監視および電源バックアップのための賞球制御用CPU371周りの一構成例を示すブロック図である。図38に示すように、電源基板に搭載されている電源監視回路(電源監視手段)からの電圧変化信号と、電源基板に搭載されているタイマ920からのNMI割込強制信号とが、AND回路965を介して賞球制御用CPU371のマスク不能割込端子(NMI端子)に入力されている。従って、賞球制御用CPU371は、NMI処理によって電源断の発生や電源投入を確認することができる。
【0211】
賞球制御基板37において、電源監視回路からの電圧変化信号は、入力バッファ回路930を介してAND回路965の一方の入力端子に入力されている。ここでは、入力バッファ回路930として74HC244を例示するが、入力バッファ機能を有する回路であればどのような回路を用いてもよい。また、入力バッファ回路930は、電源基板側から賞球制御基板37の内部側への方向にのみ信号を通過させる不可逆性素子である。
【0212】
図38に示す構成では、賞球制御基板37にはシステムリセット回路933が搭載されている。システムリセット回路933は、電源基板910の電源監視回路が監視する電源電圧と等しい電圧であるVSL電源電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。また、システムリセット回路933は、VSL電源電圧を監視して電源投入時に電圧値が所定値以上になるとシステムリセット信号をハイレベルに立ち上げる。システムリセット回路933の検出電圧は、電源基板910に搭載されている電源監視回路の検出電圧よりも低くする。
【0213】
この実施の形態では、システムリセット回路933の出力が賞球制御用CPU371のリセット端子に入力される。従って、賞球制御用CPU371は、システムリセット回路935からのシステムリセット信号を受けるとリセット状態(非動作状態)となり、システムリセット信号がハイレベルに立ち上げられるとリセット解除状態(セット状態:動作状態)になる。
【0214】
図39は、この実施の形態における電源投入時および停電時のシステムリセット信号とNMI割込信号の様子を示すタイミング図である。遊技機に電源が投入されると、タイマ920に+5V電源電圧が入力され、タイマ920からのNMI割込強制信号が所定時間立ち上げられ、NMI割込信号がハイレベルに立ち上げられる。そして、VSL電源電圧が上昇し、所定値(本例では+9V)に到達したときにシステムリセット回路65よりシステムリセット信号がハイレベルに立ち上げられる。VSL電源電圧がさらに上昇し、所定値(本例では+22V)に到達すると、電源監視回路からハイレベルの電圧変化信号が出力される。
【0215】
また、停電発生時には、図39に示すように、電圧監視回路が所定の値(本例では+22V)までVSL電源電圧の電圧値低下を検出し、ローレベルの電圧変化信号が発せられると、NMI割込強制信号がローレベルを呈しているためローレベルのNMI割込信号が発せられる。そして、電力供給停止時処理(電源断処理)が行われる。
【0216】
このように、この実施の形態では、電源監視回路からの電圧変化信号とは別の信号を用いてNMI割込信号がシステムリセット信号よりも前のタイミングで立ち上げられるようにしたことにより、NMI割込信号の立ち上げ後にシステムリセット信号を立ち上げることができ、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【0217】
なお、この実施の形態では、タイマ920を電源基板に設けるようにしていたが、主基板31などの電気部品制御手段に設けるようにしてもよい。
【0218】
そして、上記の各実施の形態では、記憶手段としてRAMを用いた場合を示したが、記憶手段として、電気的に書き換えが可能な記憶手段であればRAM以外のものを用いてもよい。
【0219】
さらに、ここでは、遊技制御手段以外の他の電気部品制御手段として賞球制御手段を例示したが、表示制御手段、音制御手段およびランプ制御手段についても、上述した制御を行うように構成してもよい。
【0220】
上記の各実施の形態のパチンコ遊技機1は、始動入賞にもとづいて可変表示部9に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第1種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第2種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第3種パチンコ遊技機であっても、本発明を適用できる。
【0221】
さらに、パチンコ遊技機に限られず、スロット機等においても、停電等による電源断時に、電源断直前のデータをバックアップRAM等に保存し、電源復旧時に保存データにもとづく制御再開処理を行うように構成されている場合などには本発明を適用することができる。
【0222】
【発明の効果】
以上のように、本発明によれば、遊技機を、遊技機に設けられる電気部品を制御するための処理を行う電気部品制御手段と、遊技機で使用される所定電位電源の電圧を監視し、所定条件が成立したときに検出信号を出力する電源監視手段とを備え、電気部品制御手段は、電源監視手段からの検出信号により所定の電力供給停止時処理を実行し、電気部品制御手段の電力供給開始時では、電力供給停止時処理を実行しない様にするための電力供給停止時処理制限手段を備えたので、電源の立ち上がり時に電力供給停止時処理(電源断処理)が誤って実行されてしまうことを防止できるという効果がある。
【0223】
電力供給停止時処理制限手段は、電気部品制御手段のシステムリセットを解除するタイミングを遅延させる遅延手段を含み、遅延手段により電源監視手段の検出信号の入力に応じた電力供給停止時処理の実行が可能な状態となるタイミングを遅延させるように構成されている場合には、電源投入後の電源監視手段の検出信号に対応した処理がされない期間を、電源監視手段の検出信号が有効とされる前の所定の期間に入るまで延長することができるので、電源の立ち上がり時に電力供給停止時処理が誤って実行されてしまうことを防止できる。特に、電源監視手段の検出信号のレベルに応じて電気部品制御手段が電力供給停止時処理を実行するように構成されている場合に、システムリセット解除のタイミングを電源監視手段からの検出信号が電力供給停止時処理の非実行を示すレベルとなった後まで遅延することによって、電力供給停止時処理の誤実行が確実に防止される。
【0224】
電力供給停止時処理制限手段は、電力の供給が開始されてから、電源監視手段からの検出信号が電力供給停止時処理の実行を示す状態となっている期間よりも長く、電気部品制御手段のシステムリセット状態を保持させるように構成されている場合には、電源投入後の電源監視手段の検出信号に対応した処理ができない期間を、電源監視手段の検出信号が電力供給停止時処理の実行を示さなくなるまで延長することができるので、電源の立ち上がり時に電力供給停止時処理が誤って実行されてしまうことを防止できる。
【0225】
電気部品制御手段は、システムリセットの解除に応じて所定の起動時処理を行い、所定条件は、所定電位電源の電圧が所定の値に満たない場合に成立し、所定の値は、起動時処理終了時の所定電位電源の電圧の値よりも小さい値に設定される構成とした場合には、割込が有効とされる前の期間中である起動時処理実行中に電源監視手段の検出信号が出力されるようになるため、電源の立ち上がり時に電力供給停止時処理が誤って実行されてしまうことを防止できる。
【0226】
電源監視手段は、電力供給停止時に、電気部品制御手段が動作不能となる前の段階で、電気部品制御手段に検出信号を出力するように構成した場合には、入力した検出信号にもとづいて、電気部品制御手段が電力供給停止前に種々の処理を行うことができるため、適切な電力供給停止処理を実行することができる。
【0227】
検出信号は、マスク不能割込信号として電気部品制御手段に入力されるように構成した場合には、マスク不能割込処理により電力供給停止処理を優先的に行うことができる。
【0228】
電気部品制御手段は、電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段に保持されている保持データにもとづいて制御を再開させることが可能であるとした場合には、停電などにより電力供給が停止されたときであっても、電源復旧後に電力供給停止前の状態に戻すことができるため、遊技者の不利益を解消することができる。
【0229】
電気部品制御手段は、電力供給停止時処理においてRAMアクセス禁止処理を実行するように構成した場合には、RAMに記憶された情報の保護を行うことができる。
【図面の簡単な説明】
【図1】パチンコ遊技機を正面からみた正面図である。
【図2】パチンコ遊技機の遊技盤を正面からみた正面図である。
【図3】パチンコ遊技機の機構板を背面からみた背面図である。
【図4】遊技制御基板(主基板)の回路構成例を示すブロック図である。
【図5】賞球制御基板の回路構成例を示すブロック図である。
【図6】電源監視および電源バックアップのためのCPU周りの一構成例を示すブロック図である。
【図7】電源基板の一構成例を示すブロック図である。
【図8】システムリセット信号とNMI割込信号の出力の様子の例を示すタイミング図である。
【図9】システムリセット信号とNMI割込信号の出力の様子の例を示すタイミング図である。
【図10】システムリセット信号とNMI割込信号の出力の様子の例を示すタイミング図である。
【図11】主基板におけるCPUが実行するメイン処理の例を示すフローチャートである。
【図12】初期化処理の例を示すフローチャートである。
【図13】2msタイマ割込処理の例を示すフローチャートである。
【図14】遊技制御処理の例を示すフローチャートである。
【図15】停電発生NMI処理の例を示すフローチャートである。
【図16】バックアップパリティデータ作成方法の例を説明するための説明図である。
【図17】主基板からの各制御コマンドの送出タイミング例を示す説明図である。
【図18】遊技状態復旧処理の一例を示すフローチャートである。
【図19】停電が発生した後に復旧した場合の制御状態の一例を示す説明図である。
【図20】電源監視および電源バックアップのための賞球制御用CPU周りの一構成例を示すブロック図である。
【図21】賞球制御コマンドの構成例を示す説明図である。
【図22】賞球制御コマンドのビット構成の例を示す説明図である。
【図23】賞球制御コマンドデータの出力の様子の例を示すタイミング図である。
【図24】賞球制御用CPUが実行するメイン処理の例を示すフローチャートである。
【図25】賞球制御用CPUのタイマ割込処理の例を示すフローチャートである。
【図26】賞球制御手段におけるRAMの一構成例を示す説明図である。
【図27】賞球制御用CPUのコマンド受信処理の例を示すフローチャートである。
【図28】賞球制御処理の例を示すフローチャートである。
【図29】玉貸し制御処理を示すフローチャートである。
【図30】賞球制御用CPUが実行する停電発生処理の例を示すフローチャートである。
【図31】賞球制御用CPUの初期化処理の一例を示すフローチャートである。
【図32】電源監視および電源バックアップのためのCPU周りの他の構成例を示すブロック図である。
【図33】電源投入時のリセット信号の様子の例を示すタイミング図である。
【図34】遊技機の電源断時の電源低下やNMI信号の様子の例を示すタイミング図である。
【図35】電源監視および電源バックアップのための賞球制御用CPU周りの他の構成例を示すブロック図である。
【図36】電源監視および電源バックアップのためのCPU周りのさらに他の構成例を示すブロック図である。
【図37】電源基板の他の構成例を示すブロック図である。
【図38】電源監視および電源バックアップのための賞球制御用CPU周りのさらに他の構成例を示すブロック図である。
【図39】システムリセット信号とNMI割込信号の出力の様子の例を示すタイミング図である。
【符号の説明】
1 パチンコ遊技機
31 主基板
37 賞球制御基板
53 基本回路
56 CPU
371 賞球制御用CPU
651,934,976 リセットIC
902,904 電源監視用IC
910 電源基板
Claims (6)
- 遊技領域に設けられている入賞領域に遊技球が入賞すると賞球を払い出す遊技機であって、
遊技機に設けられる電気部品を制御するための処理を行う電気部品制御マイクロコンピュータを搭載した電気部品制御基板と、
前記電気部品制御基板とは別個に設けられ前記電気部品制御基板で使用される各電圧を生成する電源基板とを備え、
前記電気部品制御基板は、前記電気部品制御マイクロコンピュータとして遊技の進行を制御する遊技制御用マイクロコンピュータが搭載された遊技制御基板と、前記電気部品制御マイクロコンピュータとして入賞に応じて前記遊技制御用マイクロコンピュータから出力される賞球制御コマンドにもとづいて賞球払出処理を行う賞球制御用マイクロコンピュータが搭載された賞球制御基板とを含み、
前記遊技制御用マイクロコンピュータは、バックアップ電源により遊技機に対する電力供給が停止してもデータが保持されるRAMを有し、電力供給開始時にRAMの保持データにもとづいて遊技状態を復帰させる遊技状態復帰制御を行うことが可能であり、
前記賞球制御用マイクロコンピュータは、バックアップ電源により遊技機に対する電力供給が停止してもデータが保持されるRAMを有し、電力供給開始時にRAMの保持データにもとづいて電力供給停止時の賞球払出処理を再開することが可能であり、
前記電源基板に、遊技機で使用される所定電位電源の電圧を監視し、該所定電位電源の電圧が所定値以下になると検出信号を出力する電源監視手段が設けられ、
前記電源監視手段は前記遊技制御基板の前記遊技制御用マイクロコンピュータと前記賞球制御基板の前記賞球制御用マイクロコンピュータとに接続され、単一の前記電源監視手段から前記遊技制御用マイクロコンピュータと前記賞球制御用マイクロコンピュータとに検出信号が出力され、
前記遊技制御用マイクロコンピュータは、前記電源監視手段からの検出信号により、電力供給が停止してもデータが保持される前記RAMにレジスタ値を格納した後前記RAMへのアクセスを禁止するRAMアクセス禁止処理を行う電力供給停止時処理を実行し、
前記賞球制御用マイクロコンピュータは、前記電源監視手段からの検出信号により、電力供給が停止してもデータが保持される前記RAMへのアクセスを禁止するRAMアクセス禁止処理を行う電力供給停止時処理を実行し、
遊技機に対する電源供給が開始され前記遊技制御用マイクロコンピュータおよび前記賞球制御用マイクロコンピュータが動作開始したときに前記電力供給停止時処理を実行しない様にするための電力供給停止時処理制限手段を備え、
前記電力供給停止時処理制限手段は、電力の供給が開始されてから、前記電源監視手段からの検出信号が出力されている期間よりも長く、電気部品制御マイクロコンピュータをシステムリセットされた状態に保持させることにより、前記電気部品制御マイクロコンピュータのシステムリセットを解除するタイミングを、前記電源監視手段からの検出信号が出力されなくなった後のタイミングに遅延させる遅延手段を含む
ことを特徴とする遊技機。 - 電源監視手段が監視する所定電位電源と同一の電位電源を監視して、該電位電源の電圧が、前記電源監視手段が検出信号を出力するときの電圧よりも低い所定の値以下になったときに検出信号を出力する第2の電源監視手段を備え、
遊技制御用マイクロコンピュータと賞球制御用マイクロコンピュータとは、ともに、前記第2の電源監視手段からの検出信号の入力に応じてシステムリセットされ、
前記遊技制御用マイクロコンピュータは、電力供給停止時処理において、割込禁止状態に設定した後にRAMにレジスタ値を格納し、
第2の電源監視手段は、所定電位電源の電圧が、電源監視手段による検出信号の出力から該第2の電源監視手段による検出信号の出力までの期間に前記遊技制御用マイクロコンピュータが電力供給停止時処理を完了するように設定された所定値以下になったときに検出信号を出力する
請求項1記載の遊技機。 - 電源監視手段は、電力供給停止時に、電気部品制御マイクロコンピュータが動作不能となる前の段階で、前記電気部品制御マイクロコンピュータに検出信号を出力する
請求項2記載の遊技機。 - 電気部品制御マイクロコンピュータのシステムリセットを解除するタイミングを遅延させるコンデンサにより電力供給停止時処理制限手段が実現される
請求項1から請求項3のうちのいずれかに記載の遊技機。 - 電気部品制御マイクロコンピュータは、システムリセットの解除に応じて所定の起動時処理を行い、
所定条件は、所定電位電源の電圧が所定の値に満たない場合に成立し、前記所定の値は、前記起動時処理終了時の所定電位電源の電圧の値よりも小さい値に設定される
請求項1から請求項3のうちのいずれかに記載の遊技機。 - 電源監視手段からの検出信号は、マスク不能割込信号として電気部品制御マイクロコンピュータに入力される
請求項1から請求項5のうちのいずれかに記載の遊技機。
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