JP5253527B2

JP5253527B2 - 遊技機

Info

Publication number: JP5253527B2
Application number: JP2011010192A
Authority: JP
Inventors: 譲矢次; 内山　　保
Original assignee: 株式会社藤商事
Priority date: 2011-01-20
Filing date: 2011-01-20
Publication date: 2013-07-31
Anticipated expiration: 2031-01-20
Also published as: JP2012148004A

Description

この発明は、パチンコ機やパチスロ機などの遊技機に関する。

パチンコ機などの遊技機には、ＣＰＵやＲＡＭ、ＲＯＭを含むマイクロコンピュータを実装した主制御基板が内蔵されている。従来から、電源が遮断された場合にＲＡＭの記憶内容を保持し続けるバックアップ機能を備えた遊技機が提案されている。そして、このようなバックアップ機能を搭載した遊技機では、ＲＡＭクリアスイッチの操作により、ＲＡＭの記憶内容を初期化（ＲＡＭクリア）することができるようになっている。

主制御基板における抽選（たとえばパチンコ機における大当たり抽選）では、所定時間毎に更新されるカウンタ変数が使用され、遊技球の入賞時に取得されたカウンタ変数の値と当選値との比較結果により当選（たとえば大当たり）か否かが決定される。この前述の当選値やカウンタ変数の更新規則は、遊技機（この場合パチンコ機）を入手して制御プログラムを解析すれば判明する。したがって、ＲＡＭクリア直後の一巡目の循環動作であれば、不正器具を用いることで当選状態（大当たり状態）を意図的に発生させることが比較的容易である。そのため、適宜に電源を遮断させてＲＡＭクリアを繰り返し発生させることにより、多数回の当選状態が不正に発生されるおそれがある。

このような不正行為を抑制するために、従来の遊技機では、ＲＡＭクリアされた場合に、そのことを液晶ユニットや、ランプ、スピーカを用いて報知している（たとえば特許文献１）。このＲＡＭクリア報知として、予め定める報知期間（たとえば３０秒間）が設定されている。

特開２００３−３３５３２号公報

ところで、主制御部（主制御基板）ではＲＡＭクリア報知の実行中に、ＲＡＭクリア報知の非実行時と同様、主制御部による種々の制御処理が実行される。この制御処理として、たとえば、大当たりの判定処理や入賞検出処理などの各種処理を例示することができる。ＲＡＭクリアは開店前など遊技店の非営業時に行われることが多く、そのため、ＲＡＭクリア報知中に、その遊技機が遊技者による遊技中である可能性は極めて低い。したがって、ＲＡＭクリア報知中に主制御部が実行する種々の制御処理は無駄な処理になっている。

以下、より具体的に説明する。すなわち、ＲＡＭクリア報知実行中であっても、ＲＡＭクリア報知の非実行時と同様に、各種制御部（主制御部や音声、発光、表示図柄などを制御する演出制御部など）における制御上の処理が進行する場合、ＲＡＭクリア報知中に遊技動作を進行させるような事象などにより、誤動作を引き起こしたり遊技機の動作に関与可能な者に対して誤認を引き起こしたりすることはないかなどの検証が必要となる。通常、ＲＡＭクリアは開店前など遊技店の非営業時に行われることが多いため、ＲＡＭクリア報知中に、その遊技機が遊技者により遊技中である可能性は極めて低い。したがって、ＲＡＭクリア報知中に遊技動作が進行する可能性も極めて低くなるため、このような状況下についても制御上の種々の検証作業を行うことは、開発工数の増加の要因となってしまう。また、ＲＡＭクリア報知中に遊技動作の進行に関連する処理を行う場合、各種制御部の一部又は全部においてＲＡＭクリア報知中に実行すべき処理、制限する処理などを設ける必要があり制御上の処理も煩雑となる。

そこで、この発明の目的は、ＲＡＭクリア報知中の制御処理を制限して、制御上の処理負担を軽減させることができる遊技機を提供することである。

請求項１記載の発明は、遊技機（１）であって、前記遊技機における遊技を統括して制御するための主制御部（３０）と、前記主制御部からの制御コマンドに従った演出動作を実行する演出制御部（３１）と、前記演出制御部によって制御される報知手段（１５，２５，２７，２８）と、前記主制御部に対する電源の遮断時に、前記主制御部に含まれるＲＡＭ（７２）にデータを保持させ続けるためのバックアップ手段（６１）と、前記主制御部へのＲＡＭクリア信号の入力に基づいて、前記ＲＡＭの記憶内容を初期化するＲＡＭクリア実行手段とを含み、前記演出制御部は、前記ＲＡＭの初期化および前記ＲＡＭクリア信号の受信の一方から予め定める第１期間の間、所定のＲＡＭクリア報知態様を実行するように前記報知手段を制御するＲＡＭクリア報知制御手段（３１）を含み、前記主制御部は、各種スイッチのオン／オフ信号を前記主制御部に入力するための入力処理を実行する入力処理実行手段（３０）と、前記ＲＡＭの初期化および前記ＲＡＭクリア信号の受信の前記一方からの経過時間を計時する計時手段（７７）と、前記計時手段の計時開始から前記第１期間と同等かあるいは当該第１期間よりも長い期間である、予め定める第２期間が経過するまでの間、前記入力処理実行手段における前記入力処理の実行を遅延することにより前記遊技機の遊技処理を進行させず、前記第２期間の経過後に、前記入力処理実行手段における前記入力処理の実行を開始させることにより前記遊技処理を進行させる遊技処理非進行／進行手段（３０）とを含む、遊技機である。

なお、括弧内の数字は、後述の実施形態における対応構成要素等を表すが、特許請求の範囲を実施形態に限定する趣旨ではない。
この構成によれば、ＲＡＭの記憶内容の初期化（つまりＲＡＭクリア）に関連して、ＲＡＭクリア報知（ＲＡＭクリアの実行に関する報知）が実行される。また、第２期間中は、主制御部による遊技処理の進行が停止される。したがって、少なくともＲＡＭクリア報知中は、遊技処理の進行が停止される。これにより、制御上の処理負担を軽減させることができる。そして、ＲＡＭクリア報知中に遊技者による遊技が行われる可能性は極めて低いので、ＲＡＭクリア報知中の制御処理を制限しても、遊技者による遊技の実行に悪影響を及ぼすことはほとんど考えられない。これにより、遊技者による遊技の実行に悪影響を及ぼすことなく、ＲＡＭクリア報知中における制御上の処理負担を軽減させることができる。

また、前記遊技処理進行／停止手段は、前記遊技処理の進行を停止するべく、電源の投入に基づいて起動するシステムリセット処理の終了を遅延させるシステムリセット遅延手段を含んでいてもよい。

また、前記遊技処理進行／停止手段は、前記遊技処理の進行を停止するべく、所定時間ごとに起動されるべき定期割込処理の進行を停止する定期割込進行停止手段を含んでいてもよい。
また、前記主制御部は、前記ＲＡＭの記憶内容の初期化に関連して、ＲＡＭクリア関連コマンドを前記演出制御部に送信する手段（３０）をさらに含み、前記計時手段は、ＲＡＭクリア関連コマンドを前記演出制御部に送信してからの時間を計時する手段（７７）をさらに含み、前記ＲＡＭクリア報知制御手段は、前記ＲＡＭクリア信号の受信に応じて、前記ＲＡＭの初期化を報知するための報知動作を実行するものであり、前記遊技処理停止／進行手段は、前記計時手段による計時の開始から前記計時手段により前記第２期間が経過したと計時されるまでの間、前記遊技処理の進行を停止するようにしてもよい。

この場合、ＲＡＭクリア実行手段によるＲＡＭクリア後にＲＡＭクリア関連コマンドが演出制御部に送信されてもよいし、ＲＡＭクリア実行手段によるＲＡＭクリアに先立って、ＲＡＭクリア関連コマンドが演出制御部に送信されてもよい。前者の場合にはＲＡＭクリアの実行後に計時手段による計時が実行され、また、前者の場合にはＲＡＭクリアの実行に先立って計時手段による計時が実行される。

本発明の第１実施形態に係る遊技機が適用されたパチンコ機の斜視図である。図１に示す遊技盤の正面図である。図１に示すパチンコ機の電気的構成を示すブロック図である。図３に示す主制御基板の電気的構成を示すブロック図である。主制御基板におけるシステムリセット処理の内容を示すフローチャートである（その１）。主制御基板におけるシステムリセット処理の内容を示すフローチャートである（その２）。主制御基板におけるシステムリセット処理の内容を示すフローチャートである（その３）。主制御基板における定期割込処理の内容を示すフローチャートである。本発明の第２実施形態に係るパチンコ機におけるシステムリセット処理の内容を示すフローチャートである。本発明の第３実施形態に係るパチンコ機におけるシステムリセット処理の内容を示すフローチャートである。本発明の第３実施形態に係るパチンコ機における定期割込処理の内容を示すフローチャートである。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る遊技機が適用されたパチンコ機１の斜視図である。このパチンコ機１は、遊技店内に配列された遊技島への取付け（設置）のための略四角枠状の外枠２と、この外枠２に対し片開き可能に取り付けられた内枠３とを備えている。外枠２の左右一方、たとえば左側のヒンジ４によって、内枠３はヒンジ４の回動軸まわりに回動可能に保持されている。

内枠３の上部分には、遊技盤５（図２参照）が収容保持されている。内枠３の下部分には、発射手段（図示しない）が収容保持されている。内枠３の手前側には、前扉６が開閉可能に設けられている。また、内枠３の手前側には、前扉６の下方に、下部開閉板７が開閉可能に設けられている。前扉６には、遊技盤５に対向する位置に略円形の開口８が形成されている。この開口８には、ガラス板などの透明板９が嵌められていて、前扉６を閉じた状態で、その透明板９を介して、透明板９の奥側の遊技盤５（図２参照）を視認することができるようになっている。前扉６の上部には、左右一対のスピーカ（報知手段）２８が配設されている。また、前扉６の下部には、遊技の雰囲気を盛り上げるための左右一対のランプユニット（報知手段）２７が配設されている。

下部開閉板７には、遊技に使用する遊技球を貯留しておくための上皿１０と、上皿１０からオーバーフロー路（図示しない）を通して溢れた遊技球を受け止める下皿１２とが上下に並んで設けられている。また、下皿１２の右側には、遊技球を遊技盤５に打ち出す際に操作されるハンドル１３が配設されている。遊技者が、ハンドル１３を把持して回転操作することにより、発射装置から遊技盤５に向けて遊技球を発射することができ、また、ハンドル１３の回転角度を調整することにより、遊技盤５に向けて発射される遊技球の勢いを調節することができる。

図２は、遊技盤５の正面図である。遊技盤５の盤面には、発射装置から発射された遊技球を、遊技盤５の上方（左側上部）に導くための略円弧状のガイドレール１４が配設されている。遊技盤５の盤面には、多数本の障害釘１６（図１には、一部の障害釘１６のみを図示）が配設されており、遊技盤５の左側上部からガイドレール１４に沿って右斜め上方に向けて放たれた遊技球は、遊技盤５の盤面に沿って多数本の障害釘１６の間を通って流下していく。

遊技盤５の中央部には、液晶表示ユニット（報知手段）１５が配設されている。液晶表示ユニット１５は、パチンコ機１の遊技中に、演出図柄や所定のメッセージなどを表示するためのものである。
遊技盤５の下部には、特図始動口１８が配設されている。特図始動口１８は、遊技盤５の盤面に沿って流下する遊技球が入球可能に設けられている。

遊技盤５には、特図始動口１８に関連して、１対の羽根を含む電動チューリップ役物（普通電動役物）１９が配設されている。電動チューリップ役物１９は、通常、各羽根の先端部が互いに接近した状態に窄められている。そして、電動チューリップ役物１９が拡開された状態では、電動チューリップ役物１９が接近した状態にあるときよりも、特図始動口１８への遊技球の入球頻度が高い。

特図始動口１８に遊技球が入ると、予め定める個数（たとえば３球）の賞球が、後述する賞球払出装置５０（図３参照）から払い出される。また、特図始動口１８への遊技球の入球に伴って、特別利益状態を実行するか否かを決定するための大当たり抽選が実行される。
図２に示すように、特図始動口１８の下方には、たとえば、左右に長い長方形状をなす大入賞口２０が配設されている。大入賞口２０は、左右方向に関して、複数個（たとえば３〜４個）の遊技球が同時に入球可能なサイズに形成されている。大入賞口２０に関連して、大入賞口２０を開閉可能な大入賞口開閉板（特別電動役物）２１が設けられている。大入賞口開閉板２１は、遊技盤５の盤面に沿った状態で大入賞口２０を閉塞して、大入賞口２０に遊技球が入るのを阻止することができる一方、この状態から大入賞口２０の下端縁に沿って配置された回動軸（図示しない）を中心に手前側に傾倒することにより、大入賞口２０を開放して、大入賞口２０上に流下してくる遊技球を大入賞口２０内に導き入れることができる。大入賞口２０に遊技球が入球すると、予め定める個数（たとえば１０球）の賞球が、賞球払出装置５０（図３参照）から払い出される。

遊技盤５の右部（遊技盤５の盤面における液晶表示ユニット１５の右側）には、遊技盤５の盤面に沿って流下する遊技球が通過可能な普図ゲート１７が配設されている。普図ゲート１７を遊技球が通過すると、電動チューリップ役物１９を拡開状態にするか否か（普通利益状態を実行するか否か）を決定するための普通図柄抽選が実行される。
遊技盤５の右上部におけるガイドレール１４の外側領域には、特図表示手段２２、および普図表示手段２３が配設されている。特図表示手段２２は、特別図柄を変動表示させることにより、特図始動口１８への遊技球の入球に対して実行される大当たり抽選の結果を表示するためのものである。普図表示手段２３は、普通図柄を変動表示させることにより、普図ゲート１７に対する遊技球の通過に対して実行される普通図柄抽選の結果を表示するためのものである。特図表示手段２２および普図表示手段２３は、たとえば７セグメント表示器によって構成されている。

大当たり抽選の結果は、特図表示手段２２に表示されるが、特図表示手段２２だけでなく、液晶表示ユニット１５にも表示される。特別利益状態中は、大入賞口開閉板２１が揺動されることにより大入賞口２０が開放される。特別利益状態では、所定時間（たとえば３０秒間）が経過するまで、または大入賞口２０に予め定める最大入賞口数（たとえば１０球）の遊技球が入球するまで、大入賞口２０を開放するといった大入賞口開閉板２１の動作を１ラウンドとして、このような動作が、所定時間（たとえば１．０秒間）のインターバルを挟んで多数のラウンド（たとえば１５ラウンド）だけ行われる。１回の第１特別利益状態における遊技者が獲得可能な賞球は、たとえば約１５００個（１０（個／球）×１０（球／ラウンド）×１５（ラウンド））である。

また、遊技盤５の盤面には、遊技の雰囲気を盛り上げるための遊技ランプ（報知手段）２５が配置されている。図２では、液晶表示ユニット１５に関連して設けられた（液晶表示ユニット１５の周囲に２つ配置された）遊技ランプ２５を例に挙げているが、遊技ランプ２５の形状、個数および配置位置は、適宜設定することができる。
また、たとえば、遊技ランプを、特図始動口１８や大入賞口２０に関連して設けることもできる。

また、遊技盤５の盤面に普通入賞口が設けられている場合には、遊技ランプを、その普通入賞口に関連して設けることもできる。
遊技盤５の盤面に沿って流下する遊技球のうち、特図始動口１８および大入賞口２０のいずれにも入球しなかった遊技球（アウト球）は、遊技盤５の下部に形成されたアウト口２４から機内に回収される。

図３は、パチンコ機１の電気的構成を示すブロック図である。パチンコ機１は、ＡＣ２４Ｖの交流電圧を受けて各種の直流電圧やシステムリセット信号ＳＹＳなどを出力する電源基板６１と、遊技の動作制御（遊技制御）を司る主制御基板（主制御部）３０と、演出制御を司る演出制御基板３１と、液晶表示ユニット１５を駆動するための液晶制御基板６３と、賞球払出装置５０を駆動して遊技球を払い出すための払出制御基板３２と、遊技者のハンドル（図示しない）の回転操作に基づいて、発射装置（図示しない）を駆動して遊技球を発射させるための発射制御基板６４とを備えている。各制御基板３０，３１，３２，６３，６４には、たとえばＣＰＵ、ＲＡＭおよびＲＯＭを含む構成のマイクロコンピュータが実装されている。

主制御基板３０には、主基板中継基板６２を介して電源基板（バックアップ手段）６１および払出制御基板３２にそれぞれ接続されている。主制御基板３０は、コマンド中継基板６６および演出インターフェイス基板６７を介して、演出制御基板３１および液晶制御基板６３がそれぞれ接続されている。また、演出制御基板３１と液晶制御基板６３とは、演出インターフェイス基板６７を介して接続されている。また、演出インターフェイス基板６７には、電源中継基板６５を介して電源基板６１が接続されている。

主制御基板３０は、遊技盤中継基板３４を介して遊技盤５の各種遊技部品に接続されている。そして、遊技盤中継基板３４は、遊技盤５上の各種入賞口（たとえば大入賞口２０）への遊技球の入球を検出する入賞検出スイッチ（たとえば大入賞口入賞検出スイッチ）のスイッチ信号を受ける一方、電動チューリップ役物１９や大入賞口開閉板２１の駆動機構（たとえばソレノイド類を含む。）を駆動している。なお、特図始動口１８に内蔵された検出スイッチのスイッチ信号については、遊技盤中継基板３４を経由することなく、主制御基板３０に直接入力される。

演出インターフェイス基板６７には、第１枠中継基板６９および第２枠中継基板７０を介して、スピーカ２８および遊技ランプ２５がそれぞれ接続されている。さらに、演出インターフェイス基板６７には、ランプユニット２７を駆動するためのランプ基板６８が接続されている。液晶制御基板６３およびランプ基板６８には、それぞれ、電源基板６１からのシステムリセット信号ＳＹＳおよび電源電圧が、演出インターフェイス基板６７を経由して入力される。

また、払出制御基板３２には、パチンコ機１の外部に信号を出力するための外部端子基板３３が接続されている。外部端子基板３３は、たとえば遊技店のホールコンに通信可能に接続されている。
図３に示す基板のうち、払出制御基板３２、発射制御基板６４、電源基板６１、第２枠中継基板７０および外部端子基板３３が、いわゆる内枠３に設けられた枠側部材（図３において一点鎖線で囲んで表示）である。

一方、主制御基板３０、演出制御基板３１、液晶制御基板６３、演出インターフェイス基板６７、ランプ基板６８、主基板中継基板６２、コマンド中継基板６６、電源中継基板６５、第１枠中継基板６９および遊技盤中継基板３４は、遊技盤５の背面に取り付けられた盤側部材である。
主制御基板３０は、演出制御基板３１に向けて制御コマンドＣＭＤを出力する。主制御基板３０からの制御コマンドＣＭＤは、コマンド中継基板６６および演出インターフェイス基板６７を介して演出制御基板３１に与えられる。

演出制御基板３１は、主制御基板３０からの制御コマンドＣＭＤに基づいて、第１枠中継基板６９および第２枠中継基板７０を介して、遊技ランプ２５の点灯（点滅）／消灯およびスピーカ２８の音声出力をそれぞれ制御する。さらに、演出制御基板３１は、主制御基板３０からの制御コマンドＣＭＤに基づいて液晶表示ユニット１５の具体的な演出内容を決定し、その演出内容が記された制御コマンドＣＭＤ´を液晶制御基板６３に送信する。演出制御基板３１から出力される制御コマンドＣＭＤ´は、演出インターフェイス基板６７を介して液晶制御基板６３に与えられる。液晶制御基板６３は、演出制御基板３１から送出される制御コマンドＣＭＤ´（この場合、液晶制御用のコマンド）に基づいて液晶表示ユニット１５の表示を制御する。

払出制御基板３２は、主基板中継基板６２に接続されており、この主基板中継基板６２を介して主制御基板３０に接続されている。払出制御基板３２には電源基板６１が直接接続されており、電源基板６１は、システムリセット信号ＳＹＳ、電圧降下信号ＤＷＮ、電源電圧、およびバックアップ用電源電圧ＢＵを、払出制御基板３２に与えている。また、主制御基板３０は、払出制御基板３２に向けて制御コマンドＣＭＤ´´を出力する。主制御基板３０から出力される制御コマンドＣＭＤ´´は、主基板中継基板６２を介して払出制御基板３２に与えられる。払出制御基板３２は、主制御基板３０からの制御コマンドＣＭＤ´´に基づいて、賞球払出装置５０の払出し動作を制御する。

電源基板６１は、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号ＤＷＮ、ＤＣ１２ＶおよびＤＣ３２Ｖの電圧、ならびにバックアップ用電源電圧ＢＵを、主基板中継基板６２を介して主制御基板３０に与えている。電源基板６１は、また、システムリセット信号ＳＹＳ、ならびに交流および直流の電源電圧を、電源中継基板６５を介して演出インターフェイス基板６７に与えている。演出インターフェイス基板６７は、電源基板６１からの電源電圧およびシステムリセット信号ＳＹＳを、演出制御基板３１に与えている。

システムリセット信号ＳＹＳは、電源基板６１に交流電源２４Ｖが投入（供給）されたことを示す信号である。
ＲＡＭクリア信号ＤＥＬは、主制御基板３０および払出制御基板３２のマイクロコンピュータのＲＡＭの記憶内容をそれぞれ初期化するか否かを決定する信号である。
主制御基板３０および払出制御基板３２のマイクロコンピュータには、電源基板６１から、直流５Ｖのバックアップ電源ＢＵがそれぞれ供給されている。したがって、営業終了や停電により交流電源２４Ｖが遮断された後も、各マイクロコンピュータ内のＲＡＭのデータは保持される。本実施形態では、少なくとも数日は、ＲＡＭの記憶内容が保持されるように設計されている。

バックアップ用電源電圧ＢＵは、営業終了や停電により電源基板６１への交流電源２４Ｖからの電圧供給が遮断された後も、主制御基板３０のＲＡＭ７２（図４参照）および払出制御基板３２のＲＡＭのデータを保持するためのＤＣ５Ｖの直流電圧である。
また、電源基板６１は、交流電源２４Ｖの遮断時に、主制御基板３０および払出制御基板３２に、それぞれ電圧降下信号ＤＷＮを出力するよう構成されている。電圧降下信号ＤＷＮは、交流電源２４Ｖが降下し始めたことを示す信号であり、各マイクロコンピュータの入力ポートに供給されるようになっている。電圧降下信号ＤＷＮの入力に基づき、主制御基板３０および払出制御基板３２では、それぞれ、バックアップ処理によって必要なデータがＲＡＭに退避される。

主制御基板３０および払出制御基板３２は、電圧降下信号ＤＷＮの受信に応答して、停電や営業終了に先立って必要な終了処理を開始する。これにより、前述のバックアップ電源ＢＵによる給電による作用と相俟って、主制御基板３０および払出制御基板３２は、営業開始時や停電からの復旧後速やかに電源遮断前の遊技状態（または動作）に復帰できる。しかしながら、演出制御基板３１や液晶制御基板６３などの他の制御基板にはバックアップ電源ＢＵが供給されていない。そのため、これらの制御基板では、営業開始時や停電からの復旧時には、電源遮断前の動作や状態とは無関係に、初期状態の動作が開始される。なお、これらの制御基板においても、このようなバックアップ機能が設けられていてもよい。

電源基板６１には、ＲＡＭのデータをゼロクリア（ＲＡＭの記憶内容を初期化）するためのＲＡＭクリアスイッチ（図示しない）が配設されている。作業者（たとえば遊技店の従業員）がＲＡＭクリアスイッチを手で押してオン操作すると、ＲＡＭクリア信号ＤＥＬがＬレベルとなる。ＲＡＭクリアスイッチから手を離すと、ＲＡＭクリア信号ＤＥＬがＨレベルに復帰する。なお、ＲＡＭクリアスイッチは主制御基板３０上に設けるようにしてもよい。この場合、ＲＡＭクリア信号ＤＥＬを払出制御基板３２に送信するように構成してもよい。

ＲＡＭクリア信号ＤＥＬがＬレベルにある状態で（すなわちＲＡＭクリアスイッチが操作されつつ）電源基板６１に配設された電源投入スイッチ（図示しない）がオン操作されて電源が投入されると、主制御基板３０のＲＡＭ７２（図４参照）に記憶されているデータおよび払出制御基板３２のＲＡＭに記憶されているデータがゼロクリアされる。一方、ＲＡＭクリア信号ＤＥＬがＨレベルにある状態で（すなわちＲＡＭクリアスイッチが操作されないまま）電源投入スイッチがオン操作されて電源投入されると、主制御基板３０のＲＡＭ７２（図４参照）に記憶されているデータおよび払出制御基板３２のＲＡＭに記憶されているデータはともにゼロクリアされない。

図４は、主制御基板３０の電気的構成を示すブロック図である。具体的には、主制御基板３０には前述のようにマイクロコンピュータが実装されている。このマイクロコンピュータは、ＣＰＵ７１、ＲＡＭ７２、ＲＯＭ７３、ウォッチドッグタイマ（ＷＤＴ）回路７４、ＣＴＣ７５、ＲＡＭクリアフラグ７６および監視タイマ（計時手段）７７を備えている。

主制御基板３０のＣＰＵ７１として、たとえばＺ８０ＣＰＵ（Ｚｉｌｏｇ社製）が採用されている。
ウォッチドッグタイマ回路７４は、ＣＰＵ７１の暴走時には、ＣＰＵ７１を強制的にリセットして遊技制御を再開するものである。
ＲＡＭ７２のワーク領域には乱数格納領域（図示しない）が設けられている。この乱数格納領域には、特図始動口１８への遊技球入球に対して実行される大当たり抽選の実行に関する種々の乱数（たとえば、大当たり判定用乱数、大当たり図柄決定用乱数、はずれ図柄決定用乱数および／または変動パターン判定用乱数）が格納される。

ＲＡＭ７２には、前述のように、電源基板６１からのバックアップ用電源電圧ＢＵ（ＤＣ５Ｖの直流電源電圧）が供給されている。これにより、主制御基板３０に対する電源基板６１の電源遮断後、ＲＡＭ７２はバックアップ用データを保持する。具体的には、電源基板６１に付与されている交流電源２４Ｖが降下し始めたとき、電源基板６１から主制御基板３０にＤＷＮ信号が送信される。電圧降下信号ＤＷＮを受信すると、ＣＰＵ７１はバックアップ処理を実行する。電源遮断後は電源基板６１からバックアップ用電源電圧ＢＵがＲＡＭ７２に供給され、ＲＡＭ７２に記憶されているデータが保持される。また、ＣＰＵ７１は、ＲＡＭ７２に記憶されていたデータに基づいてチェックサム（ＲＡＭ７２のワーク領域を対象とする加算演算であるチェックサム演算の結果。データ誤り検出符号）を求め、求めたチェックサムを、ＲＡＭ７２のＳＵＭ記憶領域（図示しない）に格納する。

ＲＡＭクリアフラグ７６は、パチンコ機１がＲＡＭクリアされた状態か否かを表すものであり、ＲＡＭクリアの実行中は「５Ａ［Ｈ］」が格納されており、ＲＡＭクリアの実行後は「００［Ｈ］」が格納される（［Ｈ］は１６進数であることを意味する）。
また、ＣＰＵ７１は外部端子基板３３に向けて、ＲＡＭクリアが実行される旨の信号（以下、「ＲＡＭクリア実行信号」という。）を出力する。主制御基板３０から出力されたＲＡＭクリア実行信号は、外部端子基板３３を介して遊技店のホールコンに向けて出力される。

監視タイマ７７はたとえば減算型のタイマであり、任意の値に設定可能に設けられている。監視タイマ７７は設定された値が「０」になるまで減算（カウントダウン）し、値が「０」に達すると停止する。
次に、主制御基板３０のプログラムについて説明する。主制御基板３０の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるメイン処理であるシステムリセット処理（次に述べる。図５〜図７参照）と、所定時間毎（４ｍｓｅｃ）に起動されるマスク可能な定期割込処理（後述する。図８参照）とを含んでいる。

図５〜図７は、主制御基板３０におけるシステムリセット処理の内容を示すフローチャートである。
システムリセット処理の実行は、主制御基板３０に対する前述のシステムリセット信号ＳＹＳの入力に基づいて開始される。このシステムリセット処理の実行が開始される場合として、停電状態からの復旧時のようにＲＡＭクリアされずに電源が通電状態になる場合や、遊技店の開店時のように、ＲＡＭクリアが実行されつつ電源が通電状態になる場合がある。その他、システムリセット処理の実行が開始される場合として、ＣＰＵ７１の暴走に伴い、ウォッチドッグタイマ回路７４によってＣＰＵ７１が強制的にリセットされる場合も考えられる。

これらいずれの場合であっても、ＣＰＵ７１は、最初に自らを、割込み禁止状態に設定するとともに（ステップＳ１）、割込みモード２を設定する（ステップＳ２）。その後、ＣＰＵ７１の内部のスタックポインタの値を、スタック領域の最終アドレス（たとえば８０００Ｈ）に設定するとともに（ステップＳ３）、ＣＰＵ７１に内蔵されている各レジスタの値を初期設定する（ステップＳ４）。その後、主制御基板３０が電源基板６１からのＲＡＭクリア信号ＤＥＬを受信している場合には、ＲＡＭクリア信号ＤＥＬを読み込み、そのＲＡＭクリア信号ＤＥＬのレベルをチェックする（ステップＳ５）。

次いで、ＣＰＵ７１は、周辺の基板（たとえば、払出制御基板３２や演出制御基板３１などの基板）の初期設定が完了するまで、ウォッチドッグタイマ回路７４をクリアしながらウエイトする（ステップＳ６，Ｓ７）。周辺の基板における初期設定の完了後も、電圧降下信号ＤＷＮが電源遮断状態を示す電圧レベル（たとえばオフ状態）となっている間はウエイトする（ステップＳ８）。これは、電源遮断時にバックアップ処理を終えた後ＣＰＵ７１がシャットダウンするまでの間に、ウォッチドックタイマ回路７４がタイムアップし、強制的にシステムリセット処理が開始される。ＲＡＭ７２をライト許可する前のタイミングで処理の進行を停止させないとＲＡＭ領域のデータが変更されてしまう可能性もあり正常な復帰を行えなくなる可能性があるため、このウエイト処理（Ｓ８）が設けられている。通常、電源投入に伴い電圧降下信号ＤＷＮは電源投入状態を示す電圧レベル（たとえばオン状態）を主制御基板３０に入力するようになる。

電圧降下信号ＤＷＮが電源投入状態を示す電圧レベルであれば、ＣＰＵ７１はＲＡＭ７２をライト許可にするとともに（Ｓ９：ＲＡＭライト許可）、待機画面表示コマンドを演出制御基板３１に向けて送出する（ステップＳ１０）。その後、ＣＰＵ７１は、払出制御基板３２からの電源投入時コマンドを受信するか否かを監視する（ステップＳ１１）。この電源投入時コマンドは払出制御基板３２が立ち上がったことを示すコマンドであり、払出制御基板３２に通電され、正常に立ち上がったときに、払出制御基板３２から主制御基板３０に対して送られるコマンドである。

電源投入時コマンドを受信したとき（ステップＳ１１でＹＥＳ）、ＣＰＵ７１は、次いで、ステップＳ５でリードした情報に基づき、電源基板６１からＬレベルのＲＡＭクリア信号を受信したか否か、すなわち電源基板６１から受信したＲＡＭクリア信号がＬレベルであるか否かを判断する（ステップＳ１２）。電源投入時にＲＡＭクリア操作が行われていた場合、具体的には、ＲＡＭクリアスイッチが押されながら電源が投入された場合（ステップＳ１２でＹＥＳ）、主制御基板３０は、電源基板６１からＬレベルのＲＡＭクリア信号を受信する。一方、電源投入されたがラムクリア操作が行われていなかった場合、具体的には、ＲＡＭクリアスイッチが押されずに電源が投入された場合（ステップＳ１２でＮＯ）、主制御基板３０は、電源基板６１からＨレベルのＲＡＭクリア信号を受信する。

主制御基板３０が受信したＲＡＭクリア信号がＬレベルである場合は（ステップＳ１２でＹＥＳ）、ＲＡＭ７２の全領域（ワーク領域も、ＲＡＭクリアフラグ領域（ＲＡＭクリアフラグ７６）も、ＳＵＭ記憶領域も含む全領域）がゼロクリア（ＲＡＭ７２の記憶内容が初期化）される（Ｓ１３：ＲＡＭ初期化）。また、ＲＡＭクリアの実行に伴い、ＲＡＭクリアフラグ７６に「５Ａ［Ｈ］」が格納される（ステップＳ１４）。

そして、主制御基板３０は、周辺の基板（たとえば、払出制御基板３２や演出制御基板３１などの基板）に、ＲＡＭクリア報知のためのＲＡＭクリアコマンド（ＲＡＭクリア関連コマンド）を送信する（ステップＳ１５）。
主制御基板３０が出力したＲＡＭクリアコマンドは、コマンド中継基板６６を経由して演出制御基板３１に送信される。演出制御基板３１は、ＲＡＭクリアコマンドを受信すると、演出インターフェイス基板６７を経由して、液晶制御基板６３およびランプ基板６８に、ＲＡＭクリア報知のための制御コマンドを送信する。この制御コマンドを受信した液晶制御基板６３は、液晶表示ユニット１５に所定の第１期間（たとえば３０秒間）の間、所定のＲＡＭクリア画面（たとえば、「ＲＡＭクリア中です」などのメッセージ。ＲＡＭクリア報知態様）を表示する。また、この制御コマンドを受信したランプ基板６８は、第１期間の間、ランプユニット２７を所定のＲＡＭクリア報知態様で点灯させる。さらに、演出制御基板３１は、ＲＡＭクリアコマンドを受信すると、スピーカ２８の音声出力を制御してスピーカ２８から所定の警報音（ＲＡＭクリア報知態様）を第１期間の間出力させるとともに、遊技ランプ２５を第１期間の間、所定のＲＡＭクリア報知態様で点灯させる。このＲＡＭクリア報知態様では、パチンコ機１のランプ２５，２７が全て点灯するとともに、スピーカ２８から警報音が大音量で出力される。そのため、極めて派手な演出と言うことができる。なお、演出制御基板は独自のタイマにより、ＲＡＭクリア報知のための制御コマンドを受信してからの時間、すなわち、報知期間である第１期間を管理している。

また、ＣＰＵ７１は外部端子基板３３に向けてＲＡＭクリア実行信号を出力する（ステップＳ１６）。主制御基板３０から出力されたＲＡＭクリア実行信号は、外部端子基板３３を介して遊技店のホールコンに入力される。
また、主制御基板３０からのＲＡＭクリア実行信号出力のタイミングで、監視タイマ７７による計時が開始される（ステップＳ１７，Ｓ１８）。計時開始時には、所定の第２期間（たとえば３０秒間）に対応する値が監視タイマ７７に設定される（ステップＳ１７）。そして、監視タイマ７７の値が「０」になるまで監視タイマ７７を減算させる（ステップＳ１８，Ｓ１９）。そのため、監視タイマ７７の値が「０」よりも大きい場合は（ステップＳ１８でＮＯ）、ＲＡＭクリア実行信号の出力から第２期間（たとえば３０秒間）が未経過であることを意味する。

そして、監視タイマ７７の値が「０」に達すると（ステップＳ１８でＹＥＳ）、主制御基板３０の入出力ポート（図示しない）をクリアし（ステップＳ２０）かつ、ＲＡＭクリアフラグ７６をクリア（「５Ａ［Ｈ］」→「００［Ｈ］」）した後（ステップＳ２１）、次に述べる定期割込処理（図８参照）を起動するための割込み信号を出力するＣＴＣ７５を初期設定する（ステップＳ２５）。

なお、Ｓ１３のＲＡＭ初期化、ステップＳ１４のＲＡＭクリアフラグ格納（設定）、ステップＳ１５のＲＡＭクリアコマンド送信、およびステップＳ１６のＲＡＭクリア実行信号の出力はこの順で実行されるのであるが、これらの各ステップが実行される時間間隔は、第２期間に比べると十分に短い時間である。そのため、ステップＳ１３〜ステップＳ１６の各ステップはほぼ同じタイミングで実行されていると捉えることもできる。

また、ステップＳ１４〜Ｓ１６のステップの先後は、図６に示す順に限られず、たとえばステップＳ１５がステップＳ１４に先立って実行されていてもよいし、ステップＳ１６がステップＳ１４やステップＳ１５に先立って実行されていてもよい。
監視タイマ７７がその値が「０」になるまで減算された後にＣＴＣ７５の初期化が行われる。言い換えれば、システムリセット処理の終了が遅延され、ＲＡＭクリア実行信号の出力から第２期間が経過するまでの間、定期割込処理は実行されない。また、定期割込処理がスイッチ入力処理（Ｓ３３）を含むので、第２期間が経過するまでの間、主制御基板３０にスイッチ信号が入力されても、スイッチ入力処理が実行されないためスイッチ信号は無効化される。

そして、ＣＰＵ７１を割込み禁止状態にセットした状態で（ステップＳ２６）、各種のカウンタについて更新処理を実行し（ステップＳ２７）、更新処理の終了後、ＣＰＵ７１を割込み許可状態に戻して（ステップＳ２８）ステップＳ２６に戻る。
なお、ステップＳ２７で更新されるカウンタには、はずれ図柄決定用カウンタが含まれているが、このはずれ図柄決定用カウンタは、大当たり抽選（特別利益状態を実行するか否かを決定するための抽選）の結果がはずれ状態となった場合に、どのような態様のはずれゲームを演出するかを決定するためのカウンタである。なお、ステップＳ２７で更新されるカウンタには、その他、変動パターン決定用カウンタ、図柄決定用カウンタ、初期値更新用カウンタなどの各種カウンタが含まれる。

一方、主制御基板３０が受信したＲＡＭクリア信号がＨレベルである場合は（ステップＳ１２でＮＯ）、ＲＡＭ７２に記憶されていたデータ（バックアップデータ）が有効であるか否かが判別される（ステップＳ２２）。
バックアップデータが有効であるか否かは、具体的には、次のようにして判別される。ＣＰＵ７１は、その時点でＲＡＭ７２に記憶されているデータに基づいて算出したチェックサム（データ誤り検出符号）を、ＳＵＭ記憶領域に記憶されているバックアップ用のチェックサムと照合する。算出したチェックサムの値と、バックアップ用のチェックサムの値とは本来一致するはずである。しかしながら、電圧降下時にチェックサム演算が実行できなかった場合や、チェックサム演算が実行できても、ワーク領域におけるデータの破損などが生じている場合には、これら２つのチェックサムの値は一致しない。この場合、バックアップデータが無効であるとして（ステップＳ２２でＮＯ）、ステップＳ１３のＲＡＭクリア処理に移行させて、パチンコ機１の状態を初期状態に戻す。

一方、算出したチェックサムの値と、ＳＵＭ記憶領域に記憶されているチェックサムの値とが一致する場合（ステップＳ１２でＹＥＳ）は、次いで復帰コマンド処理（ステップＳ２３）および復帰時各種処理（ステップＳ２４）が実行される。ステップＳ２３の復帰コマンド処理では、周辺の基板（たとえば、払出制御基板３２や演出制御基板３１などの基板）に対し、電源復帰を行う旨を通知する復帰コマンドを送信する。ステップＳ２４の復帰時各種処理では、電源遮断時の遊技状態（確率状態および電動チューリップ役物１９（普通電動役物）の作動有無など）を特定するための状態コマンドを周辺の基板（たとえば、演出制御基板３１）に送信するための処理や、復帰時の図柄の動作状態がデモ状態である場合には、デモコマンドを送信するための処理、復帰時のエラー状態に応じたコマンドを送信するための処理など各種の処理が実行される。

ステップＳ２４の復帰時各種処理が終了すると、ＣＴＣ７５を初期設定し（ステップＳ２５）、その後、ＣＰＵ７１を割込み禁止状態にセットしつつ（ステップＳ２６）、各種のカウンタについて更新処理を実行する（ステップＳ２７）。カウンタの更新後は、ＣＰＵ７１を割込み許可状態に戻して（ステップＳ２８）ステップＳ２６に戻る。
次いで、ＣＰＵ７１の遊技処理進行停止中（ステップＳ１８でＮＯ）に電源断操作がされ、その後電源復帰した場合を考える。遊技処理進行停止の停止（ステップＳ１８，Ｓ１９）に先立ってＲＡＭクリアの実行（ステップＳ１３：ＲＡＭ初期化）が行われ、このＲＡＭクリアによりＳＵＭ記憶領域の内容もクリアされるので、遊技処理進行停止を実行開始する時点では、このチェックサムの値は「００［Ｈ］」である。また、遊技処理進行停止の停止（ステップＳ１８，Ｓ１９）に先立ってＲＡＭクリアフラグの設定（ステップＳ１４）が行われるので、遊技処理進行停止を実行開始する時点では、ＲＡＭクリアフラグの値は「５Ａ」である。

遊技処理の進行停止中に電源断操作が行われた場合には、主制御基板３０に対する電源供給が停止され、弾球遊技機１の全体動作が停止する。この場合、当然のことながら、ランプ２５，２７やスピーカ２８を用いたＲＡＭクリア報知も終了する。この電源断時には、電圧降下信号ＤＷＮは入力ポートに入力されるのであるが、制御上入力ポートを読み込むための処理を行わないため、電圧降下信号ＤＷＮの入力ポートへの入力は実質的に無効化されている。したがって、電源断時にバックアップ処理が正常に実行されない。そのため、ＲＡＭ７２のＳＵＭ記憶領域に記憶されているバックアップ用のチェックサムの値は「００［Ｈ］」のままである。

次いで、電源投入操作が行われて電源復帰すると、前述のシステムリセット処理の最初から処理が実行される。すなわち、前述のステップＳ１の処理から順に、図５〜図７に示す各処理が実行される。ステップＳ１〜Ｓ１０に示す各処理が実行された後、ＣＰＵ７１は、払出制御基板３２からの電源投入時コマンドを受信するか否かを監視する（ステップＳ１１）。そして、電源投入時コマンドを受信したとき（ステップＳ１１でＹＥＳ）、ＣＰＵ７１は、次いでＲＡＭクリア信号のレベルを参照し、電源投入時にＲＡＭクリアスイッチが押されていたか否かを調べる（ステップＳ１２）。電源投入時にＲＡＭクリア操作が行われていた場合（ステップＳ１２でＹＥＳ）、次いで、ＲＡＭ７２の全領域がゼロクリアされる（Ｓ１３：ＲＡＭ初期化）。

一方、ＲＡＭクリアスイッチが押されずに電源が投入された場合、ＲＡＭ７２に記憶されていたデータ（バックアップデータ）が有効であるか否か、すなわち、その時点でＲＡＭ７２に記憶されているデータに基づいて算出したチェックサムと、ＳＵＭ記憶領域に記憶されているバックアップ用のチェックサムと一致するか否かが判別される（ステップＳ２２）。

この場合、新たに作成されたチェックサムのデータは、前回ＲＡＭクリアされた後のデータ（クリアデータ）とＲＡＭクリアフラグの値「５Ａ［Ｈ］」とに基づいて作成された値となるため、比較対象であるＳＵＭ記憶領域のチェックサムデータとの比較において不一致を起こす（００［Ｈ]≠００［Ｈ]＋５Ａ［Ｈ]）。そして、バックアップデータが無効であるとして（ステップＳ２２でＮＯ）、ステップＳ１３のＲＡＭクリア処理に移行し、ＲＡＭ７２の全領域がゼロクリアされる。また、ＲＡＭクリアの実行に伴い、ＲＡＭクリアフラグ７６に「５Ａ［Ｈ］」が格納される（ステップＳ１４）。さらに、周辺の基板（たとえば、払出制御基板３２や演出制御基板３１などの基板）に、ＲＡＭクリア報知のためのＲＡＭクリアコマンドが送信される（ステップＳ１５）。その後、図５〜図７に示すステップＳ１６〜ステップＳ２８の各処理が実行される。ＲＡＭクリアコマンドが送信されるので、液晶表示ユニット１５、遊技ランプ２５、ランプユニット２７およびスピーカ２８を用いたＲＡＭクリア報知が実行される。具体的には、液晶表示ユニット１５で前述のようなＲＡＭクリア画面が表示されるとともに、ランプユニット２７が前述のＲＡＭクリア報知態様で点灯される。また、スピーカ２８から前述の警報音が出力されるとともに、遊技ランプ２５が前述のＲＡＭクリア報知態様で点灯される。したがって、電源復帰時にＲＡＭクリアスイッチが押下されていない場合であっても、電源復帰時に必ずＲＡＭクリアが実行され、また、ＲＡＭクリアの実行に応じてＲＡＭクリア報知が実行される。これにより、第１期間という、ＲＡＭクリア報知の所期の報知期間を担保することができる。

次に、メイン処理を中断させて、４ｍｓｅｃ毎に実行開始される定期割込処理のプログラムについて説明する。図８は主制御基板３０における定期割込処理の内容を示すフローチャートである。
定期割込処理が開始されると、ＣＰＵ７１のレジスタを保存することなく、速やかに電源異常チェック処理が実行される（ステップＳ３０）。この電源異常チェック処理の実行を必須としたのは、定期割込処理の起動タイミングが、ステップＳ２８の割込み許可の後に固定されていることに基づく。ステップＳ３０の電源異常チェック処理では前述のように、電源基板６１から主制御基板３０に供給されている電圧降下信号のレベルを判定する。

ステップＳ３０の電源異常チェック処理の終了後、次に述べる普通図柄判定処理（ステップＳ３６）で使用される普図当選用乱数カウンタ（図示しない）や、大当たり判定処理（ステップＳ３７）で使用される大当たり当選用乱数カウンタ（図示しない）の値などが更新される（Ｓ３１：乱数更新処理）。
ステップＳ３１の乱数更新処理の終了後、遊技動作の時間を管理している各タイマについて、タイマ減算処理が行なわれる（ステップＳ３２）。ここで減算されるタイマは、主として、電動チューリップ役物１９の拡開時間や大入賞口２０の開放時間やその他の遊技演出時間を管理するために使用されるものである。

次いで、特図始動口１８への遊技球の入球を検出する特図始動口入賞検出スイッチや大入賞口２０への遊技球の入球を検出する大入賞口入賞検出スイッチを含む各種スイッチ類のオン／オフ信号が入力され、ワーク領域にオン／オフ信号のレベルや、その立上り状態が記憶される（Ｓ３３：スイッチ入力処理）。なお、前述の乱数更新処理（Ｓ３１）は、このスイッチ入力処理（Ｓ３３）の後に実行されるようになっていてもよい。

スイッチ入力処理の終了後、エラー管理処理が行われる（ステップＳ３４）。エラー管理処理では、賞球払出装置５０に遊技球を供給するための球供給機構（図示しない）に対する遊技球の補給停止の有無や遊技球の詰まりの有無、およびパチンコ機１内部の異常発生の有無も判定している。
次いで、入賞口（特図始動口１８や大入賞口２０、普通入賞口）へ入賞した遊技球の払出数に対応した賞球払出装置５０への払出個数の指示を行うために入賞情報の確認及びコマンドデータの作成を行う賞球管理処理を実行した後（ステップＳ３５）、電動チューリップ役物１９を作動させるか否か（普通利益状態を実行するか否か）を判定する普通図柄判定処理（前述の普通図柄抽選と同等の処理）を実行する（ステップＳ３６）。より詳しくはステップＳ３１の乱数更新処理によって更新された普図当選用乱数カウンタの値を当たり当選値と対比する。普図当選用乱数カウンタの値が当たり当選値と一致すれば、普通図柄当選時の動作モードに変更する。この動作モードでは、電動チューリップ役物１９の拡開動作に向けた処理が実行される。

次いで、特別利益状態を実行（大入賞口２０の作動）するか否かを判定する大当たり判定処理を行う（ステップＳ３７）。そして、大当たり判定の結果が大当たりである場合、特別利益状態中の動作モードに変更する。また、特別利益状態中の動作モードでは、大入賞口２０の開放動作（大入賞口開閉板２１の開閉動作）に向けた処理が実行される。
大当たり判定処理の後、主制御基板３０で管理する所定のランプについてランプ点灯処理を実行するとともに（ステップＳ３８）、電動チューリップ役物１９の拡開動作や大入賞口開閉板２１の開閉動作などを実現する開閉役物駆動処理を実行した後（ステップＳ３９）、ＣＰＵ７１を割込み許可状態に戻してタイマ割込みを終える（ステップＳ４０）。その結果、定期割込処理のルーチンからメイン処理の無限ループ処理（図７参照）に戻り、ステップＳ２６の処理が実行される。

以上によりこの実施形態によれば、ＲＡＭクリア報知の開始から第２期間（たとえば３０秒間）が経過するまで、システムリセット処理が終了せず、そのため定期割込処理は実行されない。したがって、ＲＡＭクリア後第２期間が経過するまで、遊技処理の主制御基板３０による進行が停止される。これにより、ＲＡＭクリア報知中の主制御基板３０や演出制御基板３１の制御処理を制限することができ、制御上の処理負担を軽減させることができる。

また、ＲＡＭクリア後第１期間（たとえば３０秒間）の間その旨が報知される。この実施形態では第２期間は第１期間と同じ長さ（互いに重複する期間）であるので、少なくともＲＡＭクリア報知中は、遊技処理の進行が停止される。
ＲＡＭクリア報知中に遊技者による遊技が行われる可能性は極めて低いので、ＲＡＭクリア報知中の主制御基板３０や演出制御基板３１等の制御処理を制限しても、遊技者による遊技の実行に悪影響を及ぼすことはほとんど考えられない。これにより、遊技者による遊技の実行に悪影響を及ぼすことなく、ＲＡＭクリア報知中における制御上の処理負担を軽減させることができる。

ところで、ＲＡＭクリア報知は前述のように極めて派手な演出である。そのため、パチンコ機１を作業中の作業者（たとえば遊技店の店員）によっては不快に感じ、ＲＡＭクリア報知を中断させることが考えられる。ＲＡＭクリア報知の中断は、ＲＡＭクリア報知の開始後に電源断させた後に、電源復帰させることにより行われる。
しかしながら、ＲＡＭクリア報知中は遊技処理の進行が停止される。そして、前述のように遊技処理進行停止中に電源断された場合には、ＲＡＭクリアスイッチを押下せずに電源復帰させた場合であっても、電源復帰後に必ずＲＡＭクリアが実行され、このＲＡＭクリアの実行に応じてＲＡＭクリア報知が実行される。したがって、第１期間というＲＡＭクリア報知の所期の報知期間を、確実に担保することができる。

図９は、本発明の第２実施形態に係るパチンコ機におけるシステムリセット処理の内容を示すフローチャートである。第２実施形態におけるシステムリセット処理では、図５〜図７に示すフローチャートのうち、ステップＳ１２〜ステップＳ２４までの処理（すなわち図６に示す各処理）に代えて図９に示す各処理が実行される。図５および図９を参照して、ＣＰＵ７１の動作内容を説明する。

この第２実施形態に係るシステムリセット処理が、第１実施形態に係るシステムリセット処理と相違する点は、監視タイマ７７による第２期間の経過の監視を、ＲＡＭ７２の初期化の実行に先立って行う点である。また、これに関連して、周辺の基板へのＲＡＭクリアコマンドの送信や外部端子基板３３に対するＲＡＭクリア実行信号の出力も、ＲＡＭの初期化の実行に先立って実行される。以下、具体的に説明する。

システムリセット処理が開始されると、ＣＰＵ７１は、最初に自らを割込み禁止状態に設定するするとともに、割込みモード２を設定する（図５に示すステップＳ１，Ｓ２）。その後、ＣＰＵ７１の内部のスタックポインタの値を、スタック領域の最終アドレス（たとえば８０００Ｈ）に設定するとともに、各レジスタの値を初期設定する（図５に示すステップＳ３，Ｓ４）。その後、ＲＡＭクリア信号ＤＥＬのレベルをチェックする（図５に示すステップＳ５）。次いで、ＣＰＵ７１は、周辺の基板の初期設定が完了するまで、ウォッチドッグタイマ回路７４をクリアしながらウエイトし（図５に示すステップＳ６，Ｓ７）、周辺の基板における初期設定の完了後も、電圧降下信号ＤＷＮが電源遮断状態を示す電圧レベル（たとえばオフ状態）となっている間はウエイトする（図５に示すステップＳ８）。

電圧降下信号ＤＷＮが電源投入状態を示す電圧レベルであればＣＰＵ７１はＲＡＭ７２をライト許可にするとともに（Ｓ９：ＲＡＭライト許可）、待機画面表示コマンドを演出制御基板３１に向けて送出する（図５に示すステップＳ１０）。その後、ＣＰＵ７１は、払出制御基板３２からの電源投入時コマンドの受信を監視する（図５に示すステップＳ１１）。電源投入時コマンドを受信したとき（ステップＳ１１でＹＥＳ）、ＣＰＵ７１は、次いで、図９のステップＳ４２に移行する。

電源投入時コマンドを受信したＣＰＵ７１は、次いで、図５に示すステップＳ５でリードした情報に基づき、電源基板６１からＬレベルのＲＡＭクリア信号を受信したか否か、すなわち電源基板６１から受信したＲＡＭクリア信号がＬレベルであるか否かを判断する（ステップＳ４２）。電源投入時にＲＡＭクリア操作が行われていた場合、具体的には、ＲＡＭクリアスイッチを押されながら電源が投入された場合（ステップＳ４２でＹＥＳ）、主制御基板３０は、電源基板６１からＬレベルのＲＡＭクリア信号を受信する。一方、電源投入されたがラムクリア操作が行われていなかった場合、具体的には、ＲＡＭクリアスイッチが押されずに電源が投入された場合（ステップＳ４２でＮＯ）、主制御基板３０は、電源基板６１からＨレベルのＲＡＭクリア信号を受信する。

主制御基板３０が受信したＲＡＭクリア信号がＬレベルである場合は（ステップＳ４２でＹＥＳ）、ＲＡＭクリアフラグ７６に「５Ａ［Ｈ］」が格納される（ステップＳ４３）。そして、主制御基板３０は、周辺の基板（たとえば、払出制御基板３２や演出制御基板３１などの基板）に、ＲＡＭクリア報知のためのＲＡＭクリアコマンド（ＲＡＭクリア関連コマンド）を送信する（ステップＳ４４）。演出制御基板３１は、ＲＡＭクリアコマンドを受信すると、液晶制御基板６３およびランプ基板６８に、ＲＡＭクリア報知のための制御コマンドを送信する。この制御コマンドを受信した液晶制御基板６３は、液晶表示ユニット１５に第１期間の間、所定のＲＡＭクリア画面（たとえば、「ＲＡＭクリア中です」などのメッセージ。ＲＡＭクリア報知態様）を表示する。

また、この制御コマンドを受信したランプ基板６８は、第１期間の間、ランプユニット２７を所定のＲＡＭクリア報知態様で点灯させる。さらに、演出制御基板３１は、ＲＡＭクリアコマンドを受信すると、スピーカ２８の音声出力を制御してスピーカ２８から所定の警報音（ＲＡＭクリア報知態様）を第１期間の間出力させるとともに、遊技ランプ２５を第１期間の間、所定のＲＡＭクリア報知態様で点灯させる。このＲＡＭクリア報知態様では、パチンコ機１のランプ２５，２７が全て点灯するとともに、スピーカ２８から警報音が大音量で出力される。

また、ＣＰＵ７１は外部端子基板３３に向けてＲＡＭクリア実行信号を出力する（ステップＳ４５）。主制御基板３０から出力されたＲＡＭクリア実行信号は、外部端子基板３３を介して遊技店のホールコンに入力される。
なお、ステップＳ４３のＲＡＭクリアフラグ格納（設定）、ステップＳ４４のＲＡＭクリアコマンド送信、およびステップＳ４５のＲＡＭクリア実行信号の出力はこの順で実行されるのであるが、これらの各ステップが実行される時間間隔は、第２期間に比べると十分に短い時間である。そのため、ステップＳ４３〜ステップＳ４５の各ステップはほぼ同じタイミングで実行されていると捉えることもできる。

また、ステップＳ４３〜ステップＳ４５のステップの先後は、図９に示す順に限られず、たとえばステップＳ４４がステップＳ４３に先立って実行されていてもよいし、ステップＳ４５がステップＳ４３やステップＳ４４に先立って実行されていてもよい。
また、主制御基板３０からのＲＡＭクリア実行信号出力のタイミングで、監視タイマ７７による計時が開始される（ステップＳ４７，Ｓ４８）。計時の開始時には、所定の期間（たとえば３０秒間）に対応する値を監視タイマ７７に予め設定する（ステップＳ４６）。そして、監視タイマ７７の値が「０」になるまで監視タイマ７７を減算させる（ステップＳ４７，Ｓ４８）。そのため、監視タイマ７７の値が「０」よりも大きい場合は（ステップＳ４７でＮＯ）、ＲＡＭクリア実行信号の出力から第２期間が未経過であることを意味する。

監視タイマ７７がその値が「０」になるまで減算された後にＣＴＣ７５の初期化が行われる。言い換えれば、システムリセット処理の終了が遅延され、ＲＡＭクリア実行信号の出力から第２期間が経過するまでの間、定期割込処理は実行されない。
そして、監視タイマ７７の値が「０」に達すると（ステップＳ４８でＹＥＳ）、ＲＡＭ７２の全領域がゼロクリア（記憶内容が初期化）される（Ｓ４６：ＲＡＭ初期化）。その後、主制御基板３０の入出力ポート（図示しない）をクリアし（ステップＳ５０）かつ、ＲＡＭクリアフラグ７６をクリア（「５Ａ［Ｈ］」→「００［Ｈ］」）した後（ステップＳ５１）、ＣＴＣ７５を初期設定する（図７に示すステップＳ２５）。その後、ＣＰＵ７１を割込み禁止状態にセットしつつ（図７に示すステップＳ２６）、各種のカウンタについて更新処理を実行する（図７に示すステップＳ２７）。カウンタの更新後は、ＣＰＵ７１を割込み許可状態に戻して（図７に示すステップＳ２８）図７に示すステップＳ２６に戻る。

ステップＳ４３，Ｓ４４，Ｓ４５，Ｓ４６，Ｓ５０，Ｓ５１の処理は、それぞれ、図６に示すステップＳ１４，Ｓ１５，Ｓ１６，Ｓ１７，Ｓ２０，Ｓ２１の処理と同等の処理である。また、ステップＳ４９の処理は、図６に示すステップＳ１３の処理と同等の処理である。
一方、主制御基板３０が受信したＲＡＭクリア信号がＨレベルである場合は（ステップＳ４２でＮＯ）、ＲＡＭ７２に記憶されていたデータ（バックアップデータ）が有効であるか否かが判別される（ステップＳ５２）。バックアップデータが有効である場合は（ステップＳ５２でＹＥＳ）、次いで復帰コマンド処理（ステップＳ５３）および復帰時各種処理（ステップＳ５４）が実行される。ステップＳ５２，Ｓ５３，Ｓ５４の各処理は、図６に示すステップＳ２２，Ｓ２３，Ｓ２４と同等の処理である。

ステップＳ２４の復帰時各種処理が終了すると、ＣＴＣ７５を初期設定し（図７に示すステップＳ２５）、その後、ＣＰＵ７１を割込み禁止状態にセットしつつ（図７に示すステップＳ２６）、各種のカウンタについて更新処理を実行する（図７に示すステップＳ２７）。カウンタの更新後は、ＣＰＵ７１を割込み許可状態に戻して（図７に示すステップＳ２８）図７に示すステップＳ２６に戻る。また、第２実施形態では、図８に示すものと同様の定期割込処理が実行される。

次に、第３実施形態について説明する。この第３実施形態では、第１実施形態および第２実施形態と異なり、定期割込処理内で、監視タイマ７７による第２期間の経過の監視を行う。
図１０は、本発明の第３実施形態に係るパチンコ機におけるシステムリセット処理の内容を示すフローチャートである。第３実施形態におけるシステムリセット処理では、図５〜図７に示すフローチャートのうち、ステップＳ１２〜ステップＳ２４までの処理（すなわち図６に示す各処理）に代えて図１０に示す各処理が実行される。図５および図１０を参照して説明する。

システムリセット処理が開始されると、ＣＰＵ７１は、最初に自らを割込み禁止状態に設定するするとともに、割込みモード２を設定する（図５に示すステップＳ１，Ｓ２）。その後、ＣＰＵ７１の内部のスタックポインタの値を、スタック領域の最終アドレス（たとえば８０００Ｈ）に設定するとともに、各レジスタの値を初期設定する（図５に示すステップＳ３，Ｓ４）。その後、ＲＡＭクリア信号ＤＥＬのレベルをチェックする（図５に示すステップＳ５）。次いで、ＣＰＵ７１は、周辺の基板の初期設定が完了するまで、ウォッチドッグタイマ回路７４をクリアしながらウエイトし（図５に示すステップＳ６，Ｓ７）、その後、電源異常信号がオフになるまでウエイトする（図５に示すステップＳ８）。

そして、電源異常信号がオフになると、ＣＰＵ７１はＲＡＭ７２をライト許可にするとともに（Ｓ９：ＲＡＭライト許可）、待機画面表示コマンドを演出制御基板３１に向けて送出する（図５に示すステップＳ１０）。その後、ＣＰＵ７１は、払出制御基板３２からの電源投入時コマンドの受信を監視する（図５に示すステップＳ１１）。電源投入時コマンドを受信したとき（ステップＳ１１でＹＥＳ）、ＣＰＵ７１は、次いで、図１０のステップ６２に移行する。

電源投入時コマンドを受信したＣＰＵ７１は、次いで、電源基板６１からＬレベルのＲＡＭクリア信号を受信したか否か、すなわち電源基板６１から受信したＲＡＭクリア信号がＬレベルであるか否かを判断する（ステップＳ６２）。電源投入時にＲＡＭクリア操作が行われていた場合、具体的には、ＲＡＭクリアスイッチを押されながら電源が投入された場合（ステップＳ１１でＹＥＳかつステップＳ６２でＹＥＳ）、主制御基板３０は、電源基板６１からＬレベルのＲＡＭクリア信号を受信する。一方、電源投入されたがラムクリア操作が行われていない場合、具体的には、ＲＡＭクリアスイッチが押されずに電源が投入された場合（ステップＳ１１でＹＥＳかつステップＳ６２でＮＯ）、主制御基板３０は、電源基板６１からＨレベルのＲＡＭクリア信号を受信する。

主制御基板３０が受信したＲＡＭクリア信号がＬレベルである場合は（ステップＳ６２でＹＥＳ）、ＲＡＭ７２の全領域がゼロクリア（記憶内容が初期化）される（Ｓ６３：ＲＡＭ初期化）。また、主制御基板３０は、周辺の基板（たとえば演出制御基板３１など）に、ＲＡＭクリア報知のためのＲＡＭクリアコマンドを送信する（ステップＳ６５）。演出制御基板３１は、ＲＡＭクリアコマンドを受信すると、液晶制御基板６３およびランプ基板６８に、ＲＡＭクリア報知のための制御コマンドを送信する。この制御コマンドを受信した液晶制御基板６３は、液晶表示ユニット１５に第１期間（たとえば３０秒間）の間、所定のＲＡＭクリア画面（たとえば、「ＲＡＭクリア中です」などのメッセージ。ＲＡＭクリア報知態様）を表示する。

また、この制御コマンドを受信したランプ基板６８は、第１期間の間、ランプユニット２７を所定のＲＡＭクリア報知態様で点灯させる。さらに、演出制御基板３１は、ＲＡＭクリアコマンドを受信すると、スピーカ２８の音声出力を制御してスピーカ２８から所定の警報音（ＲＡＭクリア報知態様）を第１期間の間出力させるとともに、遊技ランプ２５を第１期間の間、所定のＲＡＭクリア報知態様で点灯させる。このＲＡＭクリア報知態様では、パチンコ機１のランプ２５，２７が全て点灯するとともに、スピーカ２８から警報音が大音量で出力されるこのとき、スピーカ２８から出力される警報音はたとえば大音量である。

また、ＣＰＵ７１は外部端子基板３３に向けてＲＡＭクリア実行信号を出力する（ステップＳ６６）。主制御基板３０から出力されたＲＡＭクリア実行信号は、外部端子基板３３を介して遊技店のホールコンに入力される。
ＲＡＭクリア実行信号の出力後、主制御基板３０の入出力ポート（図示しない）をクリア（ステップＳ７０）した後、ＣＴＣ７５を初期設定する（図７に示すステップＳ２５）。その後、ＣＰＵ７１を割込み禁止状態にセットしつつ（図７に示すステップＳ２６）、各種のカウンタについて更新処理を実行する（図７に示すステップＳ２７）。カウンタの更新後は、ＣＰＵ７１を割込み許可状態に戻してステップＳ２６に戻る。

ステップＳ６３，Ｓ６５，Ｓ６６，Ｓ７０の処理は、それぞれ、図６に示すステップＳ１３，Ｓ１５，Ｓ１６，Ｓ２０の処理と同等の処理である。
一方、主制御基板３０が受信したＲＡＭクリア信号がＨレベルである場合は（ステップＳ６２でＮＯ）、ＲＡＭ７２に記憶されていたデータ（バックアップデータ）が有効であるか否かが判別される（ステップＳ７２）。バックアップデータが有効である場合は（ステップＳ７２でＹＥＳ）、次いで復帰コマンド処理（ステップＳ５３）および復帰時各種処理（ステップＳ５４）が実行される。ステップＳ７２，Ｓ７３，Ｓ７４の各処理は、図６に示すステップＳ２２，Ｓ２３，Ｓ２４と同等の処理である。

ステップＳ２４の復帰時各種処理が終了すると、ＣＴＣ７５を初期設定し（図７に示すステップＳ２５）、その後、ＣＰＵ７１を割込み禁止状態にセットしつつ（図７に示すステップＳ２６）、各種のカウンタについて更新処理を実行する（図７に示すステップＳ２７）。カウンタの更新後は、ＣＰＵ７１を割込み許可状態に戻して（図７に示すステップＳ２８）図７に示すステップＳ２６に戻る。

次に、メイン処理を中断させて、４ｍｓｅｃ毎に実行開始される定期割込処理（定期割込処理）プログラムについて説明する。図１１は、本発明の第３実施形態に係るパチンコ機における定期割込処理の内容を示すフローチャートである。
定期割込処理が開始されると、ＣＰＵ７１のレジスタを保存することなく、速やかにその開始タイミングで、監視タイマ７７による計時が開始される（ステップＳ８１）。なお、監視タイマ７７（たとえば３０秒に相当するデータ）の設定は、システムリセット処理側におけるＲＡＭ初期化後の所定のタイミング（たとえばＳ６６の直後）で行う。そして、計時開始後は監視タイマ７７の値が「０」になるまで監視タイマ７７を減算させる（ステップＳ８１，Ｓ８４）。そのため、監視タイマ７７の値が「０」よりも大きい場合は（ステップＳ８１でＮＯ）、定期割込処理の開始から第２期間が未経過であることを意味する。

そして、監視タイマ７７の値が「０」に達すると（ステップＳ８１でＹＥＳ）、電源異常チェック処理が実行される（ステップＳ８２）。この電源異常チェック処理は、ステップＳ３０の電源異常チェック処理と同等の処理である。
ステップＳ８２の電源異常チェック処理の終了後、定期処理内各種処理が実行される（ステップＳ８３）。この定期処理内各種処理とは、定期割込内における種々の処理を意味し、たとえば図８に示すステップＳ３１〜Ｓ４０の各処理を含むものである。すなわち、定期処理内各種処理は、たとえば普図当選用乱数更新処理（図８に示すＳ３１）、タイマ減算処理（図８に示すＳ３２）、スイッチ入力処理（図８に示すＳ３３）、エラー管理処理（図８に示すＳ３４）、賞球管理処理（図８に示すＳ３５）、普通図柄判定処理（図８に示すＳ３６）、大当たり判定処理（図８に示すＳ３７）、ランプ点灯処理（図８に示すＳ３８）、開閉役物駆動処理（図８に示すＳ３９）を含んでおり、これらの処理が所定順に実行される。これら全ての処理の終了後、ＣＰＵ７１を割込み許可状態に戻してタイマ割込みを終える。

以上によりこの実施形態（第３実施形態）によれば、ＲＡＭクリア報知の開始から第２期間（たとえば３０秒間）が経過するまで、定期割込処理が進行せず中断する。したがって、ＲＡＭクリア後第２期間が経過するまで、遊技処理の主制御基板３０による進行が停止される。
また、ＲＡＭクリア後第１期間（たとえば３０秒間）の間その旨が報知される。この実施形態では第２期間は第１期間と同じ長さであるので、少なくともＲＡＭクリア報知中は、遊技処理の進行が停止される。これにより、ＲＡＭクリア報知中の主制御基板３０や演出制御基板３１の制御処理を制限することができ、制御上の処理負担を軽減させることができる。

ＲＡＭクリア報知中に遊技者による遊技が行われる可能性は極めて低いので、ＲＡＭクリア報知中の主制御基板３０や演出制御基板３１等の制御処理を制限しても、遊技者による遊技の実行に悪影響を及ぼすことはほとんど考えられない。これにより、遊技者による遊技の実行に悪影響を及ぼすことなく、ＲＡＭクリア報知中における制御上の処理負担を軽減させることができる。

以上、この発明の３つの実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、第３実施形態において図１１に二点鎖線で示すように、監視タイマ７７の減算中、すなわちタイマの値が「０」になる以前であっても、乱数更新処理を実行させるようにしてもよい（ステップＳ９１）。このステップＳ９１の乱数更新処理はステップＳ８３の定期割込内各種処理に含まれる乱数更新処理（Ｓ３１）と同等の処理である。

第２期間（たとえば３０秒間）が経過するまで乱数の更新が行われないとすると、この第２期間の満了のタイミング（監視タイマ７７の値が「０」になったタイミング）を基準に乱数更新が開始されることになる。この場合、第２期間の満了のタイミングが遊技者に把握されると、体感器などを用いたゴト行為が行われるおそれがある。
これに対し、監視タイマ７７の減算中も乱数更新処理を実行することにより、第２期間が経過する前であっても乱数の更新を行うことで、乱数の更新タイミングを遊技者にわかりづらくすることができる。

また、前述の各実施形態において、ＣＰＵ７１の遊技処理進行停止中に入力ポートに入力される電圧降下信号ＤＷＮの電圧レベルを監視しておくことにより、ＣＰＵ７１の遊技処理進行停止中に電源断があったことをＣＰＵ７１は把握することができる。そして、ＣＰＵ７１の遊技処理進行停止中の電源断があったときは、その電源復帰時におけるチェックサム演算の対象を、ＲＡＭ７２におけるワーク領域だけでなく、ＲＡＭクリアフラグ領域（ＲＡＭクリアフラグ７６）も含めた領域（電源復帰時サム値対象領域）とする。一方、バックアップ処理時におけるチェックサム演算の対象は前述のようにＲＡＭ７２におけるワーク領域（バックアップ処理時サム値対象領域）だけであるので、電源復帰時に新たに作成されたチェックサムのデータと、ＳＵＭ記憶領域のチェックサムデータとの間で不一致が生じる。そのため、ＣＰＵ７１の遊技処理進行停止中に電源断操作がされた場合に、電源復帰後確実にＲＡＭクリアを実行させることができる。そして、ＲＡＭクリアに伴ってＲＡＭクリア報知が実行されるから、第１期間というＲＡＭクリア報知の所期の報知期間を、確実に担保することができる。

また、前述の各実施形態において、電圧降下信号ＤＷＮを入力するものではなく、電圧降下信号ＤＷＮをＮＭＩ(Non Maskable Interrupt)端子に入力するように構成してもよい。この場合において、ＣＰＵ７１の遊技処理進行停止中に電源断操作がされ、その後ＲＡＭクリア操作が行われずに電源復帰された場合を考える。そして、ＣＰＵ７１の遊技処理進行停止中の電源断があったときは、その電源復帰時におけるチェックサム演算の対象を、ＲＡＭ７２におけるワーク領域だけでなく、ＲＡＭクリアフラグ領域（ＲＡＭクリアフラグ７６）も含めた領域（電源復帰時サム値対象領域）とする。一方、バックアップ処理時におけるチェックサム演算の対象は前述のようにＲＡＭ７２におけるワーク領域だけであるので、電源復帰時に新たに作成されたチェックサムのデータと、ＳＵＭ記憶領域のチェックサムデータとの間で不一致が生じる。そのため、ＣＰＵ７１の遊技処理進行停止中に電源断操作がされた場合に、電源復帰後に確実にＲＡＭクリアを実行させることができる。そして、ＲＡＭクリアに伴ってＲＡＭクリア報知が実行されるから、第１期間というＲＡＭクリア報知の所期の報知期間を、確実に担保することができる。

また、ＣＰＵ７１の遊技処理進行停止中に電源断操作がされた場合、電源復帰時にＣＰＵ７１がＲＡＭクリアフラグ（ＲＡＭクリアされたことを示す情報）を参照し、ＲＡＭクリフラグが設定されていれば、再度ＲＡＭクリアを行うための時間設定とコマンド送信を行うことにより、電源復帰後にＲＡＭクリアとＲＡＭクリア報知との実行を担保させるようにしてもよい。

さらに、ＣＰＵ７１の遊技処理進行停止中に電源断操作がされた場合、電源復帰時にＣＰＵ７１がＲＡＭクリア報知タイマ（ＲＡＭクリアされたことを示す情報）を参照して、少なくとも報知タイマが０でなければ、ＲＡＭクリアコマンドを送信することにより、電源復帰後にＲＡＭクリア報知の実行を担保させるようにしてもよい。この場合、残りの報知期間だけＲＡＭクリア報知を実行してもよいし、所期の報知期間ＲＡＭクリア報知を実行してもよい。

また、前述の各実施形態では、ＲＡＭクリア報知を行うための第１期間を３０秒間として説明したが、第１期間として、これ以外の期間を設けることができる。また、前述の各実施形態では、第２期間が第１期間と同じ長さである場合を例に挙げたが、第２期間を第１期間よりも長い期間に設定することもできる。
また、前述の各実施形態における液晶表示ユニット１５、ランプ２５，２７およびスピーカ２８のＲＡＭクリア報知態様はそれぞれ前述のものに限られず、他の態様を用いて、ＲＡＭクリア報知を実行することができる。

また、ＲＡＭクリア報知において遊技ランプ２５およびランプユニット２７の双方を駆動（点灯）させる例を説明したが、遊技ランプ２５およびランプユニット２７のうち一方のみを駆動（点灯）させるものであってもよい。
さらに、液晶表示ユニット１５、スピーカ２８およびランプ２５，２７の全てを用いて行うことに限られず、液晶表示ユニット１５、ランプ２５，２７およびスピーカ２８の少なくとも１つを用いて行うこともできる。

また、主制御基板３０に、ウォッチドッグタイマ回路７４を設けない構成とすることもできる。
また、主制御基板３０にＲＡＭ７２とは別にバックアップ用ＲＡＭを設け、主制御基板３０のバックアップ時には、主制御基板３０のＲＡＭ７２の記憶内容（データおよびチェックサム）をバックアップ用ＲＡＭに移し、電源断時にバックアップ用ＲＡＭに保持させ続けるものであってもよい。この場合、電源基板６１からのバックアップ用電源電圧ＢＵは、バックアップ用ＲＡＭだけに供給されている。

また、データの誤り検出符号としてたとえばチェックサムを例に挙げたが、データの誤り検出符号としてたとえばハッシュ関数を用いることもできる。
また、前述の各実施形態では、主制御基板３０および払出制御基板３２にバックアップ機能を設け場合を例に挙げたが、主制御基板３０のみにバックアップ機能を設けるようにしてもよい。

また、ＲＡＭクリア報知の報知終了タイミングを、演出制御基板３１ではなく、主制御基板３０で管理するようにしてもよい。そして、報知期間の満了時に、主制御基板３０から所定の終了コマンドを演出制御基板３１に送信させる構成としてもよい。
また、前記の実施形態では、遊技機の一例としてパチンコ機を例にとって説明したが、この発明は、パチンコ機に限らず、たとえばパチスロ機などの他の遊技機にも適用可能である。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１パチンコ機（遊技機）
１５液晶表示ユニット（報知手段）
２５遊技ランプ（報知手段）
２７ランプユニット（報知手段）
２８スピーカ（報知手段）
３０主制御基板（主制御部）
３１演出制御基板（ＲＡＭクリア報知制御手段）
６１電源基板（バックアップ手段）
７７監視タイマ（計時手段）

Claims

遊技機であって、
前記遊技機における遊技を統括して制御するための主制御部と、
前記主制御部からの制御コマンドに従った演出動作を実行する演出制御部と、
前記演出制御部によって制御される報知手段と、
前記主制御部に対する電源の遮断時に、前記主制御部に含まれるＲＡＭにデータを保持させ続けるためのバックアップ手段と、
前記主制御部へのＲＡＭクリア信号の入力に基づいて、前記ＲＡＭの記憶内容を初期化するＲＡＭクリア実行手段とを含み、
前記演出制御部は、前記ＲＡＭの初期化および前記ＲＡＭクリア信号の受信の一方から予め定める第１期間の間、所定のＲＡＭクリア報知態様を実行するように前記報知手段を制御するＲＡＭクリア報知制御手段を含み、
前記主制御部は、
各種スイッチのオン／オフ信号を前記主制御部に入力するための入力処理を実行する入力処理実行手段と、
前記ＲＡＭの初期化および前記ＲＡＭクリア信号の受信の前記一方からの経過時間を計時する計時手段と、
前記計時手段の計時開始から前記第１期間と同等かあるいは当該第１期間よりも長い期間である、予め定める第２期間が経過するまでの間、前記入力処理実行手段における前記入力処理の実行を遅延することにより前記遊技機の遊技処理を進行させず、前記第２期間の経過後に、前記入力処理実行手段における前記入力処理の実行を開始させることにより前記遊技処理を進行させる遊技処理非進行／進行手段とを含む、遊技機。