JP3568514B2 - 面内寸法差の均一性改善方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の製造における面内寸法差の均一性改善方法に関し、特に、ダブル露光とダブルエッチング工程により、面内寸法差（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）の均一性を改善する工程に関するものである。
【０００２】
【従来の技術】
従来、半導体の製造において、リソグラフィはステップバイステップ（ｓｔｅｐ−ｂｙ−ｓｔｅｐ）或いはスキャンバイスキャン（ｓｃａｎ−ｂｙ−ｓｃａｎ）の露光工程をウェハに対して施し、ウェハ全体の露出を完成させている。このとき、フォトレジスト厚さ（ｐｈｏｔｏ−ｒｅｓｉｓｔ ｃｏａｔｉｎｇ ｔｈｉｃｋｎｅｓｓ）、ヒーター／冷却温度（ｂａｋｉｎｇ／ｃｏｏｌｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ）及び時間、現像メカニズム（ｄｅｖｅｌｏｐｉｎｇ ｍｅｃｈａｎｉｓｍ）及び時間、照射線量（ｅｘｐｏｓｕｒｅ ｄｏｓｅ）、ベストフォーカスオフセット（ｂｅｓｔ ｆｏｃｕｓ ｏｆｆｓｅｔ）、開口数（ｎｕｍｅｒｉｃａｌ ａｐｅｒｔｕｒｅ、ＮＡ）等のリソグラフィパラメータは、露光の前に微調整され、最適化される。次に、エッチングが施され、フォトレジストパターンを下層に転移させる。このとき、ガス比（ｇａｓ ｒａｔｉｏ）、流速（ｆｌｏｗ ｒａｔｅ）、バイアス圧力（ｂｉａｓ ｐｒｅｓｓｕｒｅ ｐｏｗｅｒ）、温度、エッチング選択性、エッチング模式等のエッチングパラメータは、エッチングの前に調整される。このようにリソグラフィとエッチングパラメータを微調整することで、所望のクリティカルディメンション（ＣＤ）が達成される。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の従来の技術によれば、エッチング後の検査（ａｆｔｅｒ ｅｔｃｈｉｎｇ ｉｎｓｐｅｃｔｉｏｎ、ＡＥＩ）において、ウェハ中央とウェハエッジとの間にＣＤバイアスが存在するため、ウェハ受け入れテスト（ｗａｆｅｒ ａｃｃｅｐｔａｎｃｅ ｔｅｓｔ、ＷＡＴ）において、接触孔が“ＯＰＥＮ”等の欠陥が検出され、半導体装置の歩留まり率が低下するという問題点があった。特に、多層薄膜（ｍｕｌｔｉ−ｌａｙｅｒｅｄ ｆｉｌｍ）は、公知の単層膜よりも、更に高精度で複雑なコートとエッチング工程を必要とするので、エッチングの後、ウェハ中央とウェハエッジ間でＣＤバイアスの影響は深刻になる。
【０００４】
ところで、ウェハ中央とウェハエッジ間のＣＤバイアスは次の３つに起因する。一つは、スピンオンコート（ｓｐｉｎ ｏｎ ｃｏａｔ）により形成された多層薄膜の均一性が良くないことである。図１３に示すように、半導体基板１２上にコートされた多層薄膜は、抗反射層（ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ ｌａｙｅｒ）１４、スピンオンガラス（ＳＯＧ）層１６およびフォトレジスト層１８からなる。ここで、多層薄膜の中央部分１０とエッジ部分１１の形状は画一的ではなく、中央部分１０が薄く、エッジ部分１１が厚くなっている。二つ目は、ウェハ中央とウェハエッジへのエッチングが画一的ではないことである。三つ目は、むらがある半導体基板１２（図１３参照）はＣＤバイアスを生じることである。
【０００５】
リソグラフィ工程において、ウェハ中央とウェハエッジ間のＣＤバイアスはパラメータと露光ツールを変更することで調整することができる。例えば、露光用量の比を変更し露光することで調整することができる。しかし、前述したようにエッチング工程の後も、ウェハ中央とウェハエッジ間にＣＤバイアスが存在するため、装置に欠陥が生じるという不具合がある。
【０００６】
本発明は上記に鑑みてなされたものであって、ウェハ中央とウェハエッジとの間の面内寸法差のバイアス問題を解決し、半導体装置の歩留まり率の向上を図ることを目的とする。
【０００７】
また、本発明は上記に鑑みてなされたものであって、半導体集積回路に適用することで、クリティカルディメンション（ＣＤ）の均一性を改善することができる方法を提供し、リソグラフィとエッチング工程後、好ましいクリティカルディメンション（ＣＤ）をウェハの中央とエッジの両方で得ることができることをもう一つの目的とする。
【００１７】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に係る面内寸法差の均一性改善方法は、半導体集積回路の製造における面内寸法差の均一性改善方法であって、第一領域と第二領域とからなるウェハ上にコート層を形成するコート層形成工程と、前記コート層上に第一フォトレジスト層を形成する工程と、第一リソグラフィパラメータを用いて前記第一領域の前記第一フォトレジスト層にリソグラフィ工程を施す工程と、第一エッチングパラメータを用いて前記第一領域の前記コート層をエッチングする工程と、前記第一フォトレジスト層を除去する工程と、前記コート層上に第二フォトレジスト層を形成する工程と、第二リソグラフィパラメータを用いて前記パターンに従って前記第二領域の前記第二フォトレジスト層にリソグラフィ工程を施す工程と、第二エッチングパラメータを用いて前記第二領域の前記第二フォトレジスト層をエッチングする工程と、を含むことを特徴とする。
【００１８】
この発明によれば、集積回路に適用される面内寸法差の均一性を改善する工程は、以下のようである。コート層が第一領域と第二領域とからなるウェハに形成される。第一フォトレジスト層はコート層上に形成される。第一領域の第一フォトレジスト層は、第一リソグラフィパラメータによるパターンに従って、リソグラフィ工程が施される。第一領域のコート層は第一エッチングパラメータによりエッチングされる。第一フォトレジスト層は除去される。第二フォトレジスト層はコート層上に形成される。第二領域の第二フォトレジスト層は、第二リソグラフィパラメータによるパターンに従って、リソグラフィ工程が施される。第二領域の第二フォトレジスト層は第二エッチングパラメータによりエッチングされる。すなわち、この発明において、ウェハ中央とウェハエッジは異なる工程でパターン化される。この２つのパターンにより、ウェハ中央とウェハエッジ間のCDの均一性は、同一の工程により全体のウェハをパターン化する公知のシングルステージパターン工程よりも効果的に解決することが出来、半導体の歩留まり率も増加する。
【００１９】
また、請求項２に係る面内寸法差の均一性改善方法は、請求項１に記載の面内寸法差の均一性改善方法において、前記第一領域に適用される前記第一リソグラフィパラメータは、前記第二領域に適用される第二リソグラフィパラメータと異なることを特徴とする。
【００２０】
また、請求項３に係る面内寸法差の均一性改善方法は、請求項２に記載の面内寸法差の均一性改善方法において、前記第一領域に適用される前記第一エッチングパラメータは、前記第二領域に適用される第二エッチングパラメータと異なることを特徴とする。
【００２１】
また、請求項４に係る面内寸法差の均一性改善方法は、請求項２に記載の面内寸法差の均一性改善方法において、前記第一リソグラフィパラメータを用いて前記第一領域の前記第一フォトレジスト層にリソグラフィ工程を施す工程は、前記第一領域の前記第一フォトレジスト層を露光し現像する工程を含むことを特徴とする。
【００２２】
また、請求項５に係る面内寸法差の均一性改善方法は、請求項２に記載の面内寸法差の均一性改善方法において、前記第二リソグラフィパラメータを用いて前記第二領域の前記第二フォトレジスト層にリソグラフィを施す工程は、前記第二領域の前記第二フォトレジスト層を露光し現像する工程を含むことを特徴とする。
【００２３】
また、請求項６に係る面内寸法差の均一性改善方法は、請求項５に記載の面内寸法差の均一性改善方法において、前記第一領域はウェハの中央部分であり、前記第二領域はウェハのエッジ部分であることを特徴とする。
【００２４】
また、請求項７に係る面内寸法差の均一性改善方法は、請求項６に記載の面内寸法差の均一性改善方法において、前記中央部分と前記エッジ部分とはオーバーラップしないことを特徴とする。
【００２５】
また、請求項８に係る面内寸法差の均一性改善方法は、請求項１に記載の面内寸法差の均一性改善方法において、前記コート層はスピンコートにより形成された単層であることを特徴とする。
【００２６】
また、請求項９に係る面内寸法差の均一性改善方法は、請求項１に記載の面内寸法差の均一性改善方法において、前記コート層はスピンコートにより形成された複合層であることを特徴とする。
【００２７】
【発明の実施の形態】
上述した本発明の目的、特徴、及び長所をより一層明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照にしながらさらに詳しく説明する。
【００２８】
図１は本発明の具体例中で定義される第一領域２２と第二領域２４を示す図であり、図１（ａ）では第一領域２２を斜線で示し、図１（ｂ）では第二領域２４を斜線で示している。ここで、第一領域２２と第二領域２４とは、互いに重なり合わない（オーバーラップしない）ことが望ましい。なお、領域２１は露光領域を示し、ステップバイステップ或いはスキャンバイスキャンにより、同時に露光する。また、図２は本発明の具体例を示すフローチャートであり、図３は本発明の具体例によるウェハの第一領域ａａ’と第二領域ｂｂ’を示す断面図であり、図４〜図１２は図２のフローチャートの各工程（Ｓ３００〜Ｓ３８０）に対応するウェハの断面図である。
【００２９】
まず、工程Ｓ３００において、図４に示すように、ウェハ２０上にコート層４２を形成する。つぎに、工程Ｓ３１０で、図５に示すように、コート層４２上に第一フォトレジスト層４４を形成する。
【００３０】
続いて、工程Ｓ３２０において、図６に示すように、第一領域２２の第一フォトレジスト層４４はパターンに従って、第一リソグラフィパラメータが施される。第一リソグラフィ工程のリソグラフィパラメータは、第一領域２２の性質と好ましいＣＤ目標に従って設定される。第一リソグラフィ工程は、以下の工程からなる。第一領域２２の第一フォトレジスト層４４はマスクにより、放射体を露光する。その後、現像される。これにより、マスクのパターンは第一領域２２の第一フォトレジスト層４４に転送されてパターン４６を形成する。
【００３１】
次に、工程Ｓ３３０で、図７に示すように、コート層４２は第一領域２２の性質と好ましいＣＤ目標に従って、エッチングされる。その後、工程Ｓ３４０で、図８に示すように、第一フォトレジスト層４４が除去される。
【００３２】
続いて、工程Ｓ３５０において、図９に示すように第二フォトレジスト層４８がコート層４２上に形成される。次に、工程Ｓ３６０で、図１０に示すように、第二領域２４の第二フォトレジスト層４８は、第一リソグラフィ工程に用いられたパターンと同じパターンに従って、第二リソグラフィ工程が施される。第二リソグラフィ工程のリソグラフィパラメータは、第二領域２４の特性と好ましいＣＤ目標に従って設定される。第二領域２４に適用される第二リソグラフィパラメータは、第一領域２２に適用される第一リソグラフィパラメータと異なる。なお、第二リソグラフィ工程は、以下の工程からなる。第二領域２４の第二フォトレジスト層４８は、第一リソグラフィ工程に用いられる同じパターンに従って、第二リソグラフィ工程が施され、その後、現像される。これにより、マスクのパターンは第二領域２４の第二フォトレジスト層４８に転送してパターン４６を形成する。
【００３３】
続いて、工程Ｓ３７０において、図１１に示すように、コート層４２は第二領域２４の特性と好ましいＣＤ目標に従って、第二エッチングパラメータによりエッチングされる。第二領域２４に適用される第二リソグラフィパラメータは、第一領域２２に適用される第一リソグラフィパラメータと異なる。
【００３４】
最後に、工程Ｓ３８０で、図１２に示すように、第二フォトレジスト４８が除去される。
【００３５】
上述の第一領域２２は好ましくは、ウェハの中央部分で、第二領域２４は中央部分を囲んでいるウェハのエッジ部分である。コート層はスピンコートにより形成された単層又はスピンコートにより形成された複合層になる。
【００３６】
結論として、本発明は、ダブル露光とダブルエッチング工程を用いる。つまり、ウェハ中央とウェハエッジは、それぞれ異なる方法でパターンされる。２つのステージのパターンにより、ウェハ中央とウェハエッジ間のＣＤの均一性は、公知のシングルステージのパタ−ン工程を効果的に改善し、同一の方法により全体のウェハをパターンする。歩留まり率も増加する。
【００３７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【００４０】
【発明の効果】
以上説明したように、本発明の面内寸法差の均一性改善方法によれば、コート層が第一領域と第二領域とからなるウェハに形成され、第一フォトレジスト層がコート層上に形成され、第一領域の第一フォトレジスト層は第一リソグラフィパラメータによるパターンに従ってリソグラフィ工程が施され、第一領域のコート層は第一エッチングパラメータによりエッチングされ、その後、第一フォトレジスト層が除去され、次に、第二フォトレジスト層がコート層上に形成され、第二領域の第二フォトレジスト層は第二リソグラフィパラメータによるパターンに従ってリソグラフィ工程が施され、その後、第二領域の第二フォトレジスト層が第二エッチングパラメータによりエッチングされるため、ウェハ中央とウェハエッジは異なる工程でパターン化され、この２つのパターンにより、ウェハ中央とウェハエッジ間のCDの均一性は、同一の工程により全体のウェハをパターン化する公知のシングルステージパターン工程よりも効果的に解決することが出来、半導体の歩留まり率の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の具体例の定義された第一領域および第二領域を示す説明図である。
【図２】本発明の具体例のフローチャートである。
【図３】本発明の具体例によるウェハの第一領域ａａ’と第二領域ｂｂ’の位置を示す断面図である。
【図４】図２の工程３００に対応するウェハの断面図である。
【図５】図２の工程３１０に対応するウェハの断面図である。
【図６】図２の工程３２０に対応するウェハの断面図である。
【図７】図２の工程３３０に対応するウェハの断面図である。
【図８】図２の工程３４０に対応するウェハの断面図である。
【図９】図２の工程３５０に対応するウェハの断面図である。
【図１０】図２の工程３６０に対応するウェハの断面図である。
【図１１】図２の工程３７０に対応するウェハの断面図である。
【図１２】図２の工程３８０に対応するウェハの断面図である。
【図１３】スピンコートによりウェハ上に形成された複合被覆層の断面図である。
【符号の説明】
１０…中央部分、１１…エッジ部分、１２…半導体基板、１４…抗反射層、１６…スピンオンガラス層、１８…フォトレジスト層、２０…ウェハ、２１…露光領域、２２…第一領域、２４…第二領域、４２…コート層、４４…第一フォトレジスト層、４６…マスクにより形成されたパターン、４８…第二フォトレジスト層、ａａ’…第一領域、ｂｂ’…第二領域。

Claims (9)

  1. 半導体集積回路の製造における面内寸法差の均一性改善方法であって、
    第一領域と第二領域とからなるウェハ上にコート層を形成するコート層形成工程と、
    前記コート層上に第一フォトレジスト層を形成する工程と、
    第一リソグラフィパラメータを用いて前記第一領域の前記第一フォトレジスト層にリソグラフィ工程を施す工程と、
    第一エッチングパラメータを用いて前記第一領域の前記コート層をエッチングする工程と、
    前記第一フォトレジスト層を除去する工程と、
    前記コート層上に第二フォトレジスト層を形成する工程と、
    第二リソグラフィパラメータを用いて前記パターンに従って前記第二領域の前記第二フォトレジスト層にリソグラフィ工程を施す工程と、
    第二エッチングパラメータを用いて前記第二領域の前記第二フォトレジスト層をエッチングする工程と、
    を含むことを特徴とする面内寸法差の均一性改善方法。
  2. 前記第一領域に適用される前記第一リソグラフィパラメータは、前記第二領域に適用される第二リソグラフィパラメータと異なることを特徴とする請求項１に記載の面内寸法差の均一性改善方法。
  3. 前記第一領域に適用される前記第一エッチングパラメータは、前記第二領域に適用される第二エッチングパラメータと異なることを特徴とする請求項２に記載の面内寸法差の均一性改善方法。
  4. 前記第一リソグラフィパラメータを用いて前記第一領域の前記第一フォトレジスト層にリソグラフィ工程を施す工程は、前記第一領域の前記第一フォトレジスト層を露光し現像する工程を含むことを特徴とする請求項２に記載の面内寸法差の均一性改善方法。
  5. 前記第二リソグラフィパラメータを用いて前記第二領域の前記第二フォトレジスト層にリソグラフィを施す工程は、前記第二領域の前記第二フォトレジスト層を露光し現像する工程を含むことを特徴とする請求項２に記載の面内寸法差の均一性改善方法。
  6. 前記第一領域はウェハの中央部分であり、前記第二領域はウェハのエッジ部分であることを特徴とする請求項５に記載の面内寸法差の均一性改善方法。
  7. 前記中央部分と前記エッジ部分とはオーバーラップしないことを特徴とする請求項６に記載の面内寸法差の均一性改善方法。
  8. 前記コート層はスピンコートにより形成された単層であることを特徴とする請求項１に記載の面内寸法差の均一性改善方法。
  9. 前記コート層はスピンコートにより形成された複合層であることを特徴とする請求項１に記載の面内寸法差の均一性改善方法。
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