JP2003077826A - 面内寸法差の均一性改善方法 - Google Patents

面内寸法差の均一性改善方法

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Abstract

(57)【要約】 【課題】 ウェハ中央とウェハエッジとの間の面内寸法
差のバイアス問題を解決し、半導体装置の歩留まり率の
向上を図ること。 【解決手段】 ダブル露光とダブルエッチングを用い
て、面内寸法差の均一性を改善する。第一領域と第二領
域とからなるウェハ上にコート層を形成する。第一領域
と第二領域は異なる工程によりパターンされる。２つの
異なる工程により、ウェハ中央部とエッジ部のCD均一性
は効果的に公知のシングルステージパターン工程を改善
し、歩留まり率が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造における面内寸法差の均一性改善方法に関し、特
に、ダブル露光とダブルエッチング工程により、面内寸
法差（critical dimension）の均一性を改善する工程
に関するものである。
【０００２】
【従来の技術】従来、半導体の製造において、リソグラ
フィはステップバイステップ（step−by−step）或いは
スキャンバイスキャン（scan−by−scan）の露光工程を
ウェハに対して施し、ウェハ全体の露出を完成させてい
る。このとき、フォトレジスト厚さ（photo−resist c
oating thickness）、ヒーター／冷却温度（baking/co
oling temperature）及び時間、現像メカニズム（deve
loping mechanism）及び時間、照射線量（exposure do
se）、ベストフォーカスオフセット（best focus off
set）、開口数（numerical aperture、NA）等のリソグ
ラフィパラメータは、露光の前に微調整され、最適化さ
れる。次に、エッチングが施され、フォトレジストパタ
ーンを下層に転移させる。このとき、ガス比（gas rat
io）、流速（flow rate）、バイアス圧力（bias pres
sure power）、温度、エッチング選択性、エッチング
模式等のエッチングパラメータは、エッチングの前に調
整される。このようにリソグラフィとエッチングパラメ
ータを微調整することで、所望のクリティカルディメン
ション（CD）が達成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来の技術によれば、エッチング後の検査（after etc
hing inspection、AEI）において、ウェハ中央とウェ
ハエッジとの間にCDバイアスが存在するため、ウェハ受
け入れテスト（wafer acceptance test、WAT）におい
て、接触孔が“OPEN”等の欠陥が検出され、半導体装置
の歩留まり率が低下するという問題点があった。特に、
多層薄膜（multi−layered film）は、公知の単層膜よ
りも、更に高精度で複雑なコートとエッチング工程を必
要とするので、エッチングの後、ウェハ中央とウェハエ
ッジ間でCDバイアスの影響は深刻になる。
【０００４】ところで、ウェハ中央とウェハエッジ間の
CDバイアスは次の３つに起因する。一つは、スピンオン
コート（spin on coat）により形成された多層薄膜の
均一性が良くないことである。図１３に示すように、半
導体基板１２上にコートされた多層薄膜は、抗反射層
（anti−reflection layer）１４、スピンオンガラス
（SOG）層１６およびフォトレジスト層１８からなる。
ここで、多層薄膜の中央部分１０とエッジ部分１１の形
状は画一的ではなく、中央部分１０が薄く、エッジ部分
１１が厚くなっている。二つ目は、ウェハ中央とウェハ
エッジへのエッチングが画一的ではないことである。三
つ目は、むらがある半導体基板１２（図１３参照）はCD
バイアスを生じることである。
【０００５】リソグラフィ工程において、ウェハ中央と
ウェハエッジ間のCDバイアスはパラメータと露光ツール
を変更することで調整することができる。例えば、露光
用量の比を変更し露光することで調整することができ
る。しかし、前述したようにエッチング工程の後も、ウ
ェハ中央とウェハエッジ間にCDバイアスが存在するた
め、装置に欠陥が生じるという不具合がある。
【０００６】本発明は上記に鑑みてなされたものであっ
て、ウェハ中央とウェハエッジとの間の面内寸法差のバ
イアス問題を解決し、半導体装置の歩留まり率の向上を
図ることを目的とする。
【０００７】また、本発明は上記に鑑みてなされたもの
であって、半導体集積回路に適用することで、クリティ
カルディメンション（CD）の均一性を改善することがで
きる方法を提供し、リソグラフィとエッチング工程後、
好ましいクリティカルディメンション（CD）をウェハの
中央とエッジの両方で得ることができることをもう一つ
の目的とする。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
め、請求項１に係る面内寸法差の均一性改善方法は、半
導体集積回路の製造における面内寸法差の均一性改善方
法であって、第一領域と第二領域とからなるウェハ上に
コート層を形成するコート層形成工程と、前記第一領域
の前記コート層に第一工程によりパターン形成し、前記
第二領域の前記コート層に前記第一工程とは異なる第二
工程によりパターン形成するパターン工程と、を含むこ
とを特徴とする。
【０００９】この発明によれば、集積回路に適用される
面内寸法差の均一性を改善する工程は、以下のようであ
る。コート層が第一領域と第二領域とからなるウェハに
形成される。前記コート層の第一領域と第二領域はそれ
ぞれパターンされて、２つの領域は異なる工程でパター
ンされる。すなわち、この発明において、ウェハ中央と
ウェハエッジは異なる工程でパターン化される。この２
つのパターンにより、ウェハ中央とウェハエッジ間のCD
の均一性は、同一の工程により全体のウェハをパターン
化する公知のシングルステージパターン工程よりも効果
的に解決することが出来、半導体の歩留まり率も増加す
る。
【００１０】また、請求項２に係る面内寸法差の均一性
改善方法は、請求項１に記載の面内寸法差の均一性改善
方法において、前記パターン工程は、前記コート層上に
第一フォトレジスト層を形成する工程と、第一リソグラ
フィパラメータを用いて前記第一領域の前記第一フォト
レジスト層にリソグラフィ工程を施す工程と、第一エッ
チングパラメータを用いて前記第一領域の前記コート層
をエッチングする工程と、前記第一フォトレジスト層を
除去する工程と、前記コート層上に第二フォトレジスト
層を形成する工程と、第二リソグラフィパラメータを用
いて前記第二領域の前記第二フォトレジスト層にリソグ
ラフィ工程を施す工程と、第二エッチングパラメータを
用いて前記第二領域の前記コート層をエッチングする工
程と、前記第二フォトレジスト層を除去する工程と、を
含み、前記第一領域に適用される第一リソグラフィパラ
メータと前記第二領域に適用される第二リソグラフィパ
ラメータとが異なることを特徴とする。
【００１１】また、請求項３に係る面内寸法差の均一性
改善方法は、請求項２に記載の面内寸法差の均一性改善
方法において、前記第一領域に適用される前記第一エッ
チングパラメータと前記第二領域に適用される第二エッ
チングパラメータとが異なることを特徴とする。
【００１２】また、請求項４に係る面内寸法差の均一性
改善方法は、請求項２に記載の面内寸法差の均一性改善
方法において、前記第一リソグラフィパラメータを用い
て前記第一領域の前記第一フォトレジスト層にリソグラ
フィ工程を施す工程は、前記第一領域の前記第一フォト
レジスト層を露光し現像する工程を含み、前記第二リソ
グラフィパラメータを用いて前記第二領域の前記第二フ
ォトレジスト層にリソグラフィを施す工程は、前記第二
領域の前記第二フォトレジスト層を露光し現像する工程
を含むことを特徴とする。
【００１３】また、請求項５に係る面内寸法差の均一性
改善方法は、請求項４に記載の面内寸法差の均一性改善
方法において、前記第一領域はウェハの中央部分であ
り、前記第二領域はウェハのエッジ部分であることを特
徴とする。
【００１４】また、請求項６に係る面内寸法差の均一性
改善方法は、請求項５に記載の面内寸法差の均一性改善
方法において、前記中央部分と前記エッジ部分とはオー
バーラップしないことを特徴とする。
【００１５】また、請求項７に係る面内寸法差の均一性
改善方法は、請求項１に記載の面内寸法差の均一性改善
方法において、前記コート層はスピンコートにより形成
された単層であることを特徴とする。
【００１６】また、請求項８に係る面内寸法差の均一性
改善方法は、請求項１に記載の面内寸法差の均一性改善
方法において、前記コート層はスピンコートにより形成
された複合層であることを特徴とする。
【００１７】また、請求項９に係る面内寸法差の均一性
改善方法は、半導体集積回路の製造における面内寸法差
の均一性改善方法であって、第一領域と第二領域とから
なるウェハ上にコート層を形成するコート層形成工程
と、前記コート層上に第一フォトレジスト層を形成する
工程と、第一リソグラフィパラメータを用いて前記第一
領域の前記第一フォトレジスト層にリソグラフィ工程を
施す工程と、第一エッチングパラメータを用いて前記第
一領域の前記コート層をエッチングする工程と、前記第
一フォトレジスト層を除去する工程と、前記コート層上
に第二フォトレジスト層を形成する工程と、第二リソグ
ラフィパラメータを用いて前記パターンに従って前記第
二領域の前記第二フォトレジスト層にリソグラフィ工程
を施す工程と、第二エッチングパラメータを用いて前記
第二領域の前記第二フォトレジスト層をエッチングする
工程と、を含むことを特徴とする。
【００１８】この発明によれば、集積回路に適用される
面内寸法差の均一性を改善する工程は、以下のようであ
る。コート層が第一領域と第二領域とからなるウェハに
形成される。第一フォトレジスト層はコート層上に形成
される。第一領域の第一フォトレジスト層は、第一リソ
グラフィパラメータによるパターンに従って、リソグラ
フィ工程が施される。第一領域のコート層は第一エッチ
ングパラメータによりエッチングされる。第一フォトレ
ジスト層は除去される。第二フォトレジスト層はコート
層上に形成される。第二領域の第二フォトレジスト層
は、第二リソグラフィパラメータによるパターンに従っ
て、リソグラフィ工程が施される。第二領域の第二フォ
トレジスト層は第二エッチングパラメータによりエッチ
ングされる。すなわち、この発明において、ウェハ中央
とウェハエッジは異なる工程でパターン化される。この
２つのパターンにより、ウェハ中央とウェハエッジ間の
CDの均一性は、同一の工程により全体のウェハをパター
ン化する公知のシングルステージパターン工程よりも効
果的に解決することが出来、半導体の歩留まり率も増加
する。
【００１９】また、請求項１０に係る面内寸法差の均一
性改善方法は、請求項９に記載の面内寸法差の均一性改
善方法において、前記第一領域に適用される前記第一リ
ソグラフィパラメータは、前記第二領域に適用される第
二リソグラフィパラメータと異なることを特徴とする。
【００２０】また、請求項１１に係る面内寸法差の均一
性改善方法は、請求項１０に記載の面内寸法差の均一性
改善方法において、前記第一領域に適用される前記第一
エッチングパラメータは、前記第二領域に適用される第
二エッチングパラメータと異なることを特徴とする。
【００２１】また、請求項１２に係る面内寸法差の均一
性改善方法は、請求項１０に記載の面内寸法差の均一性
改善方法において、前記第一リソグラフィパラメータを
用いて前記第一領域の前記第一フォトレジスト層にリソ
グラフィ工程を施す工程は、前記第一領域の前記第一フ
ォトレジスト層を露光し現像する工程を含むことを特徴
とする。
【００２２】また、請求項１３に係る面内寸法差の均一
性改善方法は、請求項１０に記載の面内寸法差の均一性
改善方法において、前記第二リソグラフィパラメータを
用いて前記第二領域の前記第二フォトレジスト層にリソ
グラフィを施す工程は、前記第二領域の前記第二フォト
レジスト層を露光し現像する工程を含むことを特徴とす
る。
【００２３】また、請求項１４に係る面内寸法差の均一
性改善方法は、請求項１３に記載の面内寸法差の均一性
改善方法において、前記第一領域はウェハの中央部分で
あり、前記第二領域はウェハのエッジ部分であることを
特徴とする。
【００２４】また、請求項１５に係る面内寸法差の均一
性改善方法は、請求項１４に記載の面内寸法差の均一性
改善方法において、前記中央部分と前記エッジ部分とは
オーバーラップしないことを特徴とする。
【００２５】また、請求項１６に係る面内寸法差の均一
性改善方法は、請求項９に記載の面内寸法差の均一性改
善方法において、前記コート層はスピンコートにより形
成された単層であることを特徴とする。
【００２６】また、請求項１７に係る面内寸法差の均一
性改善方法は、請求項９に記載の面内寸法差の均一性改
善方法において、前記コート層はスピンコートにより形
成された複合層であることを特徴とする。
【００２７】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【００２８】図１は本発明の具体例中で定義される第一
領域２２と第二領域２４を示す図であり、図１（ａ）で
は第一領域２２を斜線で示し、図１（ｂ）では第二領域
２４を斜線で示している。ここで、第一領域２２と第二
領域２４とは、互いに重なり合わない（オーバーラップ
しない）ことが望ましい。なお、領域２１は露光領域を
示し、ステップバイステップ或いはスキャンバイスキャ
ンにより、同時に露光する。また、図２は本発明の具体
例を示すフローチャートであり、図３は本発明の具体例
によるウェハの第一領域ａａ’と第二領域ｂｂ’を示す
断面図であり、図４〜図１２は図２のフローチャートの
各工程（Ｓ３００〜Ｓ３８０）に対応するウェハの断面
図である。
【００２９】まず、工程Ｓ３００において、図４に示す
ように、ウェハ２０上にコート層４２を形成する。つぎ
に、工程Ｓ３１０で、図５に示すように、コート層４２
上に第一フォトレジスト層４４を形成する。
【００３０】続いて、工程Ｓ３２０において、図６に示
すように、第一領域２２の第一フォトレジスト層４４は
パターンに従って、第一リソグラフィパラメータが施さ
れる。第一リソグラフィ工程のリソグラフィパラメータ
は、第一領域２２の性質と好ましいCD目標に従って設定
される。第一リソグラフィ工程は、以下の工程からな
る。第一領域２２の第一フォトレジスト層４４はマスク
により、放射体を露光する。その後、現像される。これ
により、マスクのパターンは第一領域２２の第一フォト
レジスト層４４に転送されてパターン４６を形成する。
【００３１】次に、工程Ｓ３３０で、図７に示すよう
に、コート層４２は第一領域２２の性質と好ましいCD目
標に従って、エッチングされる。その後、工程Ｓ３４０
で、図８に示すように、第一フォトレジスト層４４が除
去される。
【００３２】続いて、工程Ｓ３５０において、図９に示
すように第二フォトレジスト層４８がコート層４２上に
形成される。次に、工程Ｓ３６０で、図１０に示すよう
に、第二領域２４の第二フォトレジスト層４８は、第一
リソグラフィ工程に用いられたパターンと同じパターン
に従って、第二リソグラフィ工程が施される。第二リソ
グラフィ工程のリソグラフィパラメータは、第二領域２
４の特性と好ましいCD目標に従って設定される。第二領
域２４に適用される第二リソグラフィパラメータは、第
一領域２２に適用される第一リソグラフィパラメータと
異なる。なお、第二リソグラフィ工程は、以下の工程か
らなる。第二領域２４の第二フォトレジスト層４８は、
第一リソグラフィ工程に用いられる同じパターンに従っ
て、第二リソグラフィ工程が施され、その後、現像され
る。これにより、マスクのパターンは第二領域２４の第
二フォトレジスト層４８に転送してパターン４６を形成
する。
【００３３】続いて、工程Ｓ３７０において、図１１に
示すように、コート層４２は第二領域２４の特性と好ま
しいCD目標に従って、第二エッチングパラメータにより
エッチングされる。第二領域２４に適用される第二リソ
グラフィパラメータは、第一領域２２に適用される第一
リソグラフィパラメータと異なる。
【００３４】最後に、工程Ｓ３８０で、図１２に示すよ
うに、第二フォトレジスト４８が除去される。
【００３５】上述の第一領域２２は好ましくは、ウェハ
の中央部分で、第二領域２４は中央部分を囲んでいるウ
ェハのエッジ部分である。コート層はスピンコートによ
り形成された単層又はスピンコートにより形成された複
合層になる。
【００３６】結論として、本発明は、ダブル露光とダブ
ルエッチング工程を用いる。つまり、ウェハ中央とウェ
ハエッジは、それぞれ異なる方法でパターンされる。２
つのステージのパターンにより、ウェハ中央とウェハエ
ッジ間のCDの均一性は、公知のシングルステージのパタ
−ン工程を効果的に改善し、同一の方法により全体のウ
ェハをパターンする。歩留まり率も増加する。
【００３７】本発明では好ましい実施例を前述の通り開
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
【００３８】
【発明の効果】以上説明したように、本発明の面内寸法
差の均一性改善方法によれば、コート層を第一領域と第
二領域とからなるウェハに形成し、このコート層の第一
領域と第二領域とをそれぞれ異なる工程でパターン化す
るため、換言すれば、ダブル露光とダブルエッチング工
程を用いて、ウェハ中央とウェハエッジとを異なる工程
でパターン化するので、この２つのパターンにより、ウ
ェハ中央とウェハエッジ間のCDの均一性は、同一の工程
により全体のウェハをパターン化する公知のシングルス
テージパターン工程よりも効果的に解決することが出
来、半導体の歩留まり率を向上させることができる。換
言すれば、ウェハ中央とウェハエッジとの間の面内寸法
差のバイアス問題を解決することができ、半導体装置の
歩留まり率の向上を図ることができる。
【００３９】また、半導体集積回路に適用することで、
クリティカルディメンション（CD）の均一性を改善する
ことができ、リソグラフィとエッチング工程後、好まし
いクリティカルディメンション（CD）をウェハの中央と
エッジの両方で得ることができる。
【００４０】また、本発明の面内寸法差の均一性改善方
法によれば、コート層が第一領域と第二領域とからなる
ウェハに形成され、第一フォトレジスト層がコート層上
に形成され、第一領域の第一フォトレジスト層は第一リ
ソグラフィパラメータによるパターンに従ってリソグラ
フィ工程が施され、第一領域のコート層は第一エッチン
グパラメータによりエッチングされ、その後、第一フォ
トレジスト層が除去され、次に、第二フォトレジスト層
がコート層上に形成され、第二領域の第二フォトレジス
ト層は第二リソグラフィパラメータによるパターンに従
ってリソグラフィ工程が施され、その後、第二領域の第
二フォトレジスト層が第二エッチングパラメータにより
エッチングされるため、ウェハ中央とウェハエッジは異
なる工程でパターン化され、この２つのパターンによ
り、ウェハ中央とウェハエッジ間のCDの均一性は、同一
の工程により全体のウェハをパターン化する公知のシン
グルステージパターン工程よりも効果的に解決すること
が出来、半導体の歩留まり率の向上を図ることができ
る。
【図面の簡単な説明】
【図１】本発明の具体例の定義された第一領域および第
二領域を示す説明図である。
【図２】本発明の具体例のフローチャートである。
【図３】本発明の具体例によるウェハの第一領域ａａ’
と第二領域ｂｂ’の位置を示す断面図である。
【図４】図２の工程３００に対応するウェハの断面図で
ある。
【図５】図２の工程３１０に対応するウェハの断面図で
ある。
【図６】図２の工程３２０に対応するウェハの断面図で
ある。
【図７】図２の工程３３０に対応するウェハの断面図で
ある。
【図８】図２の工程３４０に対応するウェハの断面図で
ある。
【図９】図２の工程３５０に対応するウェハの断面図で
ある。
【図１０】図２の工程３６０に対応するウェハの断面図
である。
【図１１】図２の工程３７０に対応するウェハの断面図
である。
【図１２】図２の工程３８０に対応するウェハの断面図
である。
【図１３】スピンコートによりウェハ上に形成された複
合被覆層の断面図である。
【符号の説明】
１０…中央部分、１１…エッジ部分、１２…半導体基
板、１４…抗反射層、１６…スピンオンガラス層、１８
…フォトレジスト層、２０…ウェハ、２１…露光領域、
２２…第一領域、２４…第二領域、４２…コート層、４
４…第一フォトレジスト層、４６…マスクにより形成さ
れたパターン、４８…第二フォトレジスト層、ａａ’…
第一領域、ｂｂ’…第二領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H096 AA25 EA12 HA11 HA23 JA04 LA01 5F004 AA01 EA28 5F046 AA12 BA04 BA05 DA07 DD03

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路の製造における面内寸法
    差の均一性改善方法であって、 第一領域と第二領域とからなるウェハ上にコート層を形
    成するコート層形成工程と、 前記第一領域の前記コート層に第一工程によりパターン
    形成し、前記第二領域の前記コート層に前記第一工程と
    は異なる第二工程によりパターン形成するパターン工程
    と、 を含むことを特徴とする面内寸法差の均一性改善方法。
  2. 【請求項２】 前記パターン工程は、 前記コート層上に第一フォトレジスト層を形成する工程
    と、 第一リソグラフィパラメータを用いて前記第一領域の前
    記第一フォトレジスト層にリソグラフィ工程を施す工程
    と、 第一エッチングパラメータを用いて前記第一領域の前記
    コート層をエッチングする工程と、 前記第一フォトレジスト層を除去する工程と、 前記コート層上に第二フォトレジスト層を形成する工程
    と、 第二リソグラフィパラメータを用いて前記第二領域の前
    記第二フォトレジスト層にリソグラフィ工程を施す工程
    と、 第二エッチングパラメータを用いて前記第二領域の前記
    コート層をエッチングする工程と、 前記第二フォトレジスト層を除去する工程と、 を含み、 前記第一領域に適用される第一リソグラフィパラメータ
    と前記第二領域に適用される第二リソグラフィパラメー
    タとが異なることを特徴とする請求項１に記載の面内寸
    法差の均一性改善方法。
  3. 【請求項３】 前記第一領域に適用される前記第一エッ
    チングパラメータと前記第二領域に適用される第二エッ
    チングパラメータとが異なることを特徴とする請求項２
    に記載の面内寸法差の均一性改善方法。
  4. 【請求項４】 前記第一リソグラフィパラメータを用い
    て前記第一領域の前記第一フォトレジスト層にリソグラ
    フィ工程を施す工程は、前記第一領域の前記第一フォト
    レジスト層を露光し現像する工程を含み、 前記第二リソグラフィパラメータを用いて前記第二領域
    の前記第二フォトレジスト層にリソグラフィを施す工程
    は、前記第二領域の前記第二フォトレジスト層を露光し
    現像する工程を含むことを特徴とする請求項２に記載の
    面内寸法差の均一性改善方法。
  5. 【請求項５】 前記第一領域はウェハの中央部分であ
    り、前記第二領域はウェハのエッジ部分であることを特
    徴とする請求項４に記載の面内寸法差の均一性改善方
    法。
  6. 【請求項６】 前記中央部分と前記エッジ部分とはオー
    バーラップしないことを特徴とする請求項５に記載の面
    内寸法差の均一性改善方法。
  7. 【請求項７】 前記コート層はスピンコートにより形成
    された単層であることを特徴とする請求項１に記載の面
    内寸法差の均一性改善方法。
  8. 【請求項８】 前記コート層はスピンコートにより形成
    された複合層であることを特徴とする請求項１に記載の
    面内寸法差の均一性改善方法。
  9. 【請求項９】 半導体集積回路の製造における面内寸法
    差の均一性改善方法であって、 第一領域と第二領域とからなるウェハ上にコート層を形
    成するコート層形成工程と、 前記コート層上に第一フォトレジスト層を形成する工程
    と、 第一リソグラフィパラメータを用いて前記第一領域の前
    記第一フォトレジスト層にリソグラフィ工程を施す工程
    と、 第一エッチングパラメータを用いて前記第一領域の前記
    コート層をエッチングする工程と、 前記第一フォトレジスト層を除去する工程と、 前記コート層上に第二フォトレジスト層を形成する工程
    と、 第二リソグラフィパラメータを用いて前記パターンに従
    って前記第二領域の前記第二フォトレジスト層にリソグ
    ラフィ工程を施す工程と、 第二エッチングパラメータを用いて前記第二領域の前記
    第二フォトレジスト層をエッチングする工程と、 を含むことを特徴とする面内寸法差の均一性改善方法。
  10. 【請求項１０】 前記第一領域に適用される前記第一リ
    ソグラフィパラメータは、前記第二領域に適用される第
    二リソグラフィパラメータと異なることを特徴とする請
    求項９に記載の面内寸法差の均一性改善方法。
  11. 【請求項１１】 前記第一領域に適用される前記第一エ
    ッチングパラメータは、前記第二領域に適用される第二
    エッチングパラメータと異なることを特徴とする請求項
    １０に記載の面内寸法差の均一性改善方法。
  12. 【請求項１２】 前記第一リソグラフィパラメータを用
    いて前記第一領域の前記第一フォトレジスト層にリソグ
    ラフィ工程を施す工程は、前記第一領域の前記第一フォ
    トレジスト層を露光し現像する工程を含むことを特徴と
    する請求項１０に記載の面内寸法差の均一性改善方法。
  13. 【請求項１３】 前記第二リソグラフィパラメータを用
    いて前記第二領域の前記第二フォトレジスト層にリソグ
    ラフィを施す工程は、前記第二領域の前記第二フォトレ
    ジスト層を露光し現像する工程を含むことを特徴とする
    請求項１０に記載の面内寸法差の均一性改善方法。
  14. 【請求項１４】 前記第一領域はウェハの中央部分であ
    り、前記第二領域はウェハのエッジ部分であることを特
    徴とする請求項１３に記載の面内寸法差の均一性改善方
    法。
  15. 【請求項１５】 前記中央部分と前記エッジ部分とはオ
    ーバーラップしないことを特徴とする請求項１４に記載
    の面内寸法差の均一性改善方法。
  16. 【請求項１６】 前記コート層はスピンコートにより形
    成された単層であることを特徴とする請求項９に記載の
    面内寸法差の均一性改善方法。
  17. 【請求項１７】 前記コート層はスピンコートにより形
    成された複合層であることを特徴とする請求項９に記載
    の面内寸法差の均一性改善方法。
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