JP3550194B2 - Ｌｓｉ試験装置用パターン発生器 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、被測定対象デバイスの消費電力量の測定時に必要な無限ループジャンプパターンの発生が容易に実現できる回路構成としたＬＳＩ試験装置用パターン発生器に関する。
【０００２】
【従来の技術】
図６は、ＬＳＩ試験装置用パターン発生器の従来技術における回路構成の概念を示すブロック図である。
（１）先ず、回路構成としては試験パターン発生の開始アドレスを格納するＮビットのレジスタＳＴＡ１と、試験パターンを格納するメモリＳＴＥＭｅｍｏｒｙ６と、そのアドレスを生成するためのインストラクションを格納するメモリＶＧＣＭｅｍｏｒｙ４と、その出力をデコードしてアドレス発生の制御信号を作成するデコーダＤＥＣ５と、その制御信号によってメモリのアドレスを生成するカウンタＡＰ３と、そのカウンタＡＰ３にロードするアドレス値をセレクトするＮビットのマルチプレクサＭＵＸ２とで構成されている。
【０００３】
（２）次に、動作であるが、ＶＧＣＭｅｍｏｒｙ４には、カウンタＡＰ３のＩＮＣ（インクリメント）、ＨＯＬＤ（ホールド）、ＪＵＭＰ（ジャンプ）を制御するための命令とＪＵＭＰ時の飛び先アドレスが格納されており、それらによって次のサイクルのアドレスを生成する。試験パターン発生スタート時には、レジスタＳＴＡ１がカウンタＡＰ３にロードされ、それによってアクセスされたアドレスの命令がデコードされ、次のサイクルでＩＮＣ、ＨＯＬＤ、ＪＵＭＰのいずれかが実行される。そして、このようにしてシーケンサであるＶＧＣＭｅｍｏｒｙ４によって、アドレスポインタであるカウンタＡＰ３を制御して、ＳＴＥＭｅｍｏｒｙ６からシーケンスに従って、被測定対象デバイスに試験パターンであるＶｅｃｔｏｒ１３を印加していくものである。
【０００４】
（３）以上、従来技術によるパターン発生の回路構成及び動作について記載したが、被測定対象デバイスの通常の試験では、その試験パターン発生として用いられるものが無限ループジャンプパターンであることはなく、必ずどこかのアドレスで終了してＰａｓｓ／Ｆａｉｌの判定をして完了する。
ところが、マイコン、ＡＳＩＣ、メモリ等の試験においてそれらが動作状態時に消費する電力量を測定したい場合には、試験パターン発生を無限ループジャンプ状態に設定することが必要となる。何故なら、消費電力量の測定には、即ち電源電流を測定するには、数１０ｍｓオーダーの時間が必要で、その間被測定対象デバイスを実動作と同じ状態に保っておく必要があるからである。
【０００５】
（４）従って、▲１▼従来技術のパターン発生回路の構成のままで無限ループジャンプパターンを発生させようとすれば、試験パターンのシーケンを格納するメモリＶＧＣＭｅｍｏｒｙ４の中のパターンプログラムを書き換えて消費電力測定用として別途用意する必要がある。▲２▼また、ジャンプ機能を実現するためには、ＶＧＣＭｅｍｏｒｙ４にＳＴＥＭｅｍｏｒｙ６の容量の深さ方向に対応するアドレスビット幅分のオペランドデータを持つ必要がある。▲３▼或いは、ハードウェアをメモリを内蔵するゲートアレー等で実現しようとしても、莫大なセル数を要し、かつ動作スピードの速いものとせねばならず、コストパフォーマンス上適正とはならない。
即ち、従来技術のまま無限ループジャンプパターンを発生させるのでは、被測定対象デバイスのテストベクターの容量が４Ｍ→８Ｍ→１６Ｍワードと次第に急速に大容量化したために、（イ）膨大なパターンデータを書き換えるために長時間を要する。（ロ）同じく、その長大なパターンを扱うために転送やコンパイルにも長時間を要してしまう。（ハ）また、シーケンサ、デコーダ、カウンタ、メモリ等を経由する回路系の遅延があるためパターン発生器の高速化が図れない、という欠点を有していた。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、ＬＳＩ試験装置を用いて被測定対象デバイスの実働匙における消費電力量を測定しようとする場合に必要とする無限ループジャンプパターンの発生が容易に実現できるパターン発生器の回路構成を得ることにある。
即ち、無限ループジャンプパターンを得るためには、▲１▼そのための専用のパターンに書き換えが不要で、▲２▼転送やコンパイルにも長時間を要することもなく、▲３▼高速に簡便にできるパターン発生器の回路構成を実現することを目的とした。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明のパターン発生器の回路構成においては、ＪＵＭＰ先のアドレスを格納するレジスタＬｐＳＴＡと、ＪＵＭＰ動作を実行するアドレスを格納するレジスタＬｐＥＮＤと、現在実行しているアドレスとレジスタＬｐＥＮＤとの一致を検出する一致検出回路と、その検出結果を有効か無効かを決定するレジスタＭｏｄｅｒｅｇとからなっている。
即ち、試験開始前に、無限ループジャンプを形成するためのレジスタＬｐＳＴＡのループスタートアドレスと、レジスタＬｐＥＮＤのループエンドアドレスと、レジスタＭｏｄｅｒｅｇの設定を行う。
そして、スタート時にはまず試験パターンを発生開始のアドレスを格納するＮビットのレジスタＳＴＡが、カウンタＡＰにロードしＣＬＫが印加されるごとに＋１される。次に、カウンタＡＰの値がレジスタＬｐＥＮＤの値と一致したときには、レジスタＬｐＳＴＡの値がカウンタＡＰにロードされる。この繰り返しの動作でレジスタＬｐＳＴＡとレジスタＬｐＥＮＤの間を無限に実行する。
【０００８】
【作用】
（１）レジスタＬｐＳＴＡとレジスタＬｐＥＮＤに対する設定値としては、ＬｐＳＴＡ≦ＬｐＥＮＤを満足する任意のアドレスを設定する。
（２）本発明の回路構成では、従来技術のようにシーケンサＶＧＣＭｅｍｏｒｙの出力信号で制御することで、ＳＴＥＭｅｍｏｒｙの中のパターンをシーケンスに従って出力していくのではなく、レジスタＬｐＳＴＡとレジスタＬｐＥＮＤとの間で無限ループジャンプパターン発生の開始と終わりを繰り返し実行させるので、シーケンサやメモリ回路系と分離して構成可能となり、最もやっかいなことであったパターンプログラム命令を書き換えることもなく、かつ、その回路系を全く使わないことで、遅延量の問題点からも逃れることができた。
【０００９】
【実施例】
図１は、本発明による実施例の概念を示すブロック図である。図２は、本発明の他の実施例の概念を示すブロック図である。図３は、同様にしてもう１つの他の実施例を示す。そして図４には、本発明の実施例のタイミングチャートを示し、図５は、ループパターンのプログラム例を示す。
【００１０】
（１）図１に示すように、被測定対象デバイスの動作状態時の消費電力量を測定するのに必要な無限ループジャンプパターンを発生させるために、本発明においては、ＪＵＭＰ先のアドレスを格納するレジスタＬｐＳＴＡ７と、ＪＵＭＰ動作を実行するアドレスを格納するレジスタＬｐＥＮＤ８と、実行中のアドレスとレジスタＬｐＥＮＤ８のアドレスとの一致を検出する一致検出回路９と、その検出結果が有効か無効かを決定するレジスタＭｏｄｅｒｅｇ１０並びにレジスタＬｐＳＴＡ７にフィードバックする信号を発するＡＮＤゲート１１からなる回路を追加した構成とした。
【００１１】
（２）上記記載の回路の動作としては、図４、及び図５に示すように、先ずレジスタＬｐＳＴＡ７にループスタートアドレスと、レジスタＬｐＥＮＤ８にループエンドアドレスを、更にレジスタＭｏｄｅｒｅｇ１０の設定をする。レジスタＬｐＳＴＡ７とレジスタＬｐＥＮＤ８の設定値はＬｐＳＴＡ７≦ＬｐＥＮＤ８を満足する任意のアドレスを設定する。そして、スタート時にはレジスタＳＴＡ１が、カウンタＡＰ３にロードされＣＬＫが印加されるごとに＋１される。カウンタＡＰ３の値がレジスタＬｐＥＮＤ８の値と一致したときには、レジスタＬｐＳＴＡ７の値がカウンタＡＰ３にロードされる。即ち、このような動作の繰り返しでレジスタＬｐＳＴＡ７とレジスタＬｐＥＮＤ８との間でループパターンの発生が無限に実行できるようになった。
【００１２】
（３）また、消費電力量の測定に関係のない従来からある通常の試験パターン発生機能はそのままにして、各レジスタを書き換え、かつ無限ループジャンプパターンを発生モードにＭｏｄｅｒｅｇ１０を設定しておくことによって、必要とする無限ループジャンプパターンを発生させる制御に切り換えられるので、被測定対象デバイスの動作状態時の消費電力量の測定が可能となった。
【００１３】
（４）また、図２に示すように、一致検出回路９で一致検出を行う要因として、アドレスではなく、実行したパターン数をカウントするパターンカウンタＰＣＮＴ１２を設け、そこからの任意の値によって行う回路構成とすることもできる。その場合は、一致検出時にパターンカウンタをクリアし再び任意の値になった時に、レジスタＬｐＳＴＡ７をロードするものである。
【００１４】
（５）更に、図３に示すものは、図１及び図２に示す実施例を複合したもので、先ず、レジスタＬｐＥＮＤ８にループ開始アドレスを設定する。設定値はレジスタＬｐＳＴＡ７と同一値とする。次に、モードレジスタＭｏｄｅｒｅｇ１０のＤ１をイネーブルにする。Ｄ０はディスイネーブルのままとする。そして、レジスタＬｐＥＮＤ２・１５にループを形成するパターン数を設定する。以上の設定でプログラムをスタートさせると、最初にレジスタＬｐＥＮＤ８とカウンタＡＰ３の一致検出が行われ、ＬｐＦＬＡＧ１４がセットされ、パターンカウンタＰＣＮＴ１２が動作を開始する。その後Ｎパターンを実行して、レジスタＬｐＥＮＤ２・１５の値とパターンカウンタＰＣＮＴ１２の値が一致すると、ＡＮＤゲート２・１６がイネーブルになっているためカウンタＡＰ３にはレジスタＬｐＳＴＡ７がロードされ、同時にパターンカウンタＰＣＮＴ１２がクリアされ、再び０からカウント動作を開始する。その後も、同様に一致検出回路９での一致検出が行われるまでプログラムを実行し、一致検出で再びレジスタＬｐＳＴＡ７にカウンタＡＰ３が戻ることで、プログラムの任意のアドレスからのＮパターン分のループを繰り返し実行するループを形成できる。
【００１５】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
即ち、ＬＳＩ試験装置を用いた被測定対象デバイスの実動作状態時の消費電力量を測定する場合に必要な無限ループジャンプパターンを発生するパターン発生器において、本発明の回路構成としたことで、
（１）通常の試験パターン及びパターンプログラム命令はそのままにしておけて、無限ループジャンプパターンを発生させるための専用のパターンに書き換える作業も不要となった。その結果、データの転送やプログラムのコンパイルに長時間をとられることもなくなった。
（２）また、メモリやシーケンサやデコーダの回路系を使わずレジスタやカウンタのみのシンプルな回路系で制御できるので、高速動作が可能となりかつ効率の良い測定作業が実現できた。
【図面の簡単な説明】
【図１】本発明の実施例の概念を示すブロック図である。
【図２】本発明の他の実施例の概念を示すブロック図である。
【図３】本発明の第三の実施例を示すブロック図である。
【図４】本発明の実施例のタイミングチャートを示す。
【図５】本発明の実施例のループパターンプログラム例を示す。
【図６】従来技術によるパターン発生器の概念を示すブロック図である。
【符号の説明】
１ レジスタＳＴＡ
２ マルチプレクサＭＵＸ
３ カウンタＡＰ
４ ＶＧＣＭｅｍｏｒｙ
５ デコーダＤＥＣ
６ ＳＴＥＭｅｍｏｒｙ
７ レジスタＬｐＳＴＡ
８ レジスタＬｐＥＮＤ
９ 一致検出回路
１０ モードレジスタＭｏｄｅｒｅｇ
１１ ＡＮＤゲート
１２ パターンカウンタＰＣＮＴ
１３ Ｖｅｃｔｏｒ
１４ ＬｐＦＬＡＧ
１５ レジスタＬｐＥＮＤ２
１６ ＡＮＤゲート２
【産業上の利用分野】
本発明は、被測定対象デバイスの消費電力量の測定時に必要な無限ループジャンプパターンの発生が容易に実現できる回路構成としたＬＳＩ試験装置用パターン発生器に関する。
【０００２】
【従来の技術】
図６は、ＬＳＩ試験装置用パターン発生器の従来技術における回路構成の概念を示すブロック図である。
（１）先ず、回路構成としては試験パターン発生の開始アドレスを格納するＮビットのレジスタＳＴＡ１と、試験パターンを格納するメモリＳＴＥＭｅｍｏｒｙ６と、そのアドレスを生成するためのインストラクションを格納するメモリＶＧＣＭｅｍｏｒｙ４と、その出力をデコードしてアドレス発生の制御信号を作成するデコーダＤＥＣ５と、その制御信号によってメモリのアドレスを生成するカウンタＡＰ３と、そのカウンタＡＰ３にロードするアドレス値をセレクトするＮビットのマルチプレクサＭＵＸ２とで構成されている。
【０００３】
（２）次に、動作であるが、ＶＧＣＭｅｍｏｒｙ４には、カウンタＡＰ３のＩＮＣ（インクリメント）、ＨＯＬＤ（ホールド）、ＪＵＭＰ（ジャンプ）を制御するための命令とＪＵＭＰ時の飛び先アドレスが格納されており、それらによって次のサイクルのアドレスを生成する。試験パターン発生スタート時には、レジスタＳＴＡ１がカウンタＡＰ３にロードされ、それによってアクセスされたアドレスの命令がデコードされ、次のサイクルでＩＮＣ、ＨＯＬＤ、ＪＵＭＰのいずれかが実行される。そして、このようにしてシーケンサであるＶＧＣＭｅｍｏｒｙ４によって、アドレスポインタであるカウンタＡＰ３を制御して、ＳＴＥＭｅｍｏｒｙ６からシーケンスに従って、被測定対象デバイスに試験パターンであるＶｅｃｔｏｒ１３を印加していくものである。
【０００４】
（３）以上、従来技術によるパターン発生の回路構成及び動作について記載したが、被測定対象デバイスの通常の試験では、その試験パターン発生として用いられるものが無限ループジャンプパターンであることはなく、必ずどこかのアドレスで終了してＰａｓｓ／Ｆａｉｌの判定をして完了する。
ところが、マイコン、ＡＳＩＣ、メモリ等の試験においてそれらが動作状態時に消費する電力量を測定したい場合には、試験パターン発生を無限ループジャンプ状態に設定することが必要となる。何故なら、消費電力量の測定には、即ち電源電流を測定するには、数１０ｍｓオーダーの時間が必要で、その間被測定対象デバイスを実動作と同じ状態に保っておく必要があるからである。
【０００５】
（４）従って、▲１▼従来技術のパターン発生回路の構成のままで無限ループジャンプパターンを発生させようとすれば、試験パターンのシーケンを格納するメモリＶＧＣＭｅｍｏｒｙ４の中のパターンプログラムを書き換えて消費電力測定用として別途用意する必要がある。▲２▼また、ジャンプ機能を実現するためには、ＶＧＣＭｅｍｏｒｙ４にＳＴＥＭｅｍｏｒｙ６の容量の深さ方向に対応するアドレスビット幅分のオペランドデータを持つ必要がある。▲３▼或いは、ハードウェアをメモリを内蔵するゲートアレー等で実現しようとしても、莫大なセル数を要し、かつ動作スピードの速いものとせねばならず、コストパフォーマンス上適正とはならない。
即ち、従来技術のまま無限ループジャンプパターンを発生させるのでは、被測定対象デバイスのテストベクターの容量が４Ｍ→８Ｍ→１６Ｍワードと次第に急速に大容量化したために、（イ）膨大なパターンデータを書き換えるために長時間を要する。（ロ）同じく、その長大なパターンを扱うために転送やコンパイルにも長時間を要してしまう。（ハ）また、シーケンサ、デコーダ、カウンタ、メモリ等を経由する回路系の遅延があるためパターン発生器の高速化が図れない、という欠点を有していた。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、ＬＳＩ試験装置を用いて被測定対象デバイスの実働匙における消費電力量を測定しようとする場合に必要とする無限ループジャンプパターンの発生が容易に実現できるパターン発生器の回路構成を得ることにある。
即ち、無限ループジャンプパターンを得るためには、▲１▼そのための専用のパターンに書き換えが不要で、▲２▼転送やコンパイルにも長時間を要することもなく、▲３▼高速に簡便にできるパターン発生器の回路構成を実現することを目的とした。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明のパターン発生器の回路構成においては、ＪＵＭＰ先のアドレスを格納するレジスタＬｐＳＴＡと、ＪＵＭＰ動作を実行するアドレスを格納するレジスタＬｐＥＮＤと、現在実行しているアドレスとレジスタＬｐＥＮＤとの一致を検出する一致検出回路と、その検出結果を有効か無効かを決定するレジスタＭｏｄｅｒｅｇとからなっている。
即ち、試験開始前に、無限ループジャンプを形成するためのレジスタＬｐＳＴＡのループスタートアドレスと、レジスタＬｐＥＮＤのループエンドアドレスと、レジスタＭｏｄｅｒｅｇの設定を行う。
そして、スタート時にはまず試験パターンを発生開始のアドレスを格納するＮビットのレジスタＳＴＡが、カウンタＡＰにロードしＣＬＫが印加されるごとに＋１される。次に、カウンタＡＰの値がレジスタＬｐＥＮＤの値と一致したときには、レジスタＬｐＳＴＡの値がカウンタＡＰにロードされる。この繰り返しの動作でレジスタＬｐＳＴＡとレジスタＬｐＥＮＤの間を無限に実行する。
【０００８】
【作用】
（１）レジスタＬｐＳＴＡとレジスタＬｐＥＮＤに対する設定値としては、ＬｐＳＴＡ≦ＬｐＥＮＤを満足する任意のアドレスを設定する。
（２）本発明の回路構成では、従来技術のようにシーケンサＶＧＣＭｅｍｏｒｙの出力信号で制御することで、ＳＴＥＭｅｍｏｒｙの中のパターンをシーケンスに従って出力していくのではなく、レジスタＬｐＳＴＡとレジスタＬｐＥＮＤとの間で無限ループジャンプパターン発生の開始と終わりを繰り返し実行させるので、シーケンサやメモリ回路系と分離して構成可能となり、最もやっかいなことであったパターンプログラム命令を書き換えることもなく、かつ、その回路系を全く使わないことで、遅延量の問題点からも逃れることができた。
【０００９】
【実施例】
図１は、本発明による実施例の概念を示すブロック図である。図２は、本発明の他の実施例の概念を示すブロック図である。図３は、同様にしてもう１つの他の実施例を示す。そして図４には、本発明の実施例のタイミングチャートを示し、図５は、ループパターンのプログラム例を示す。
【００１０】
（１）図１に示すように、被測定対象デバイスの動作状態時の消費電力量を測定するのに必要な無限ループジャンプパターンを発生させるために、本発明においては、ＪＵＭＰ先のアドレスを格納するレジスタＬｐＳＴＡ７と、ＪＵＭＰ動作を実行するアドレスを格納するレジスタＬｐＥＮＤ８と、実行中のアドレスとレジスタＬｐＥＮＤ８のアドレスとの一致を検出する一致検出回路９と、その検出結果が有効か無効かを決定するレジスタＭｏｄｅｒｅｇ１０並びにレジスタＬｐＳＴＡ７にフィードバックする信号を発するＡＮＤゲート１１からなる回路を追加した構成とした。
【００１１】
（２）上記記載の回路の動作としては、図４、及び図５に示すように、先ずレジスタＬｐＳＴＡ７にループスタートアドレスと、レジスタＬｐＥＮＤ８にループエンドアドレスを、更にレジスタＭｏｄｅｒｅｇ１０の設定をする。レジスタＬｐＳＴＡ７とレジスタＬｐＥＮＤ８の設定値はＬｐＳＴＡ７≦ＬｐＥＮＤ８を満足する任意のアドレスを設定する。そして、スタート時にはレジスタＳＴＡ１が、カウンタＡＰ３にロードされＣＬＫが印加されるごとに＋１される。カウンタＡＰ３の値がレジスタＬｐＥＮＤ８の値と一致したときには、レジスタＬｐＳＴＡ７の値がカウンタＡＰ３にロードされる。即ち、このような動作の繰り返しでレジスタＬｐＳＴＡ７とレジスタＬｐＥＮＤ８との間でループパターンの発生が無限に実行できるようになった。
【００１２】
（３）また、消費電力量の測定に関係のない従来からある通常の試験パターン発生機能はそのままにして、各レジスタを書き換え、かつ無限ループジャンプパターンを発生モードにＭｏｄｅｒｅｇ１０を設定しておくことによって、必要とする無限ループジャンプパターンを発生させる制御に切り換えられるので、被測定対象デバイスの動作状態時の消費電力量の測定が可能となった。
【００１３】
（４）また、図２に示すように、一致検出回路９で一致検出を行う要因として、アドレスではなく、実行したパターン数をカウントするパターンカウンタＰＣＮＴ１２を設け、そこからの任意の値によって行う回路構成とすることもできる。その場合は、一致検出時にパターンカウンタをクリアし再び任意の値になった時に、レジスタＬｐＳＴＡ７をロードするものである。
【００１４】
（５）更に、図３に示すものは、図１及び図２に示す実施例を複合したもので、先ず、レジスタＬｐＥＮＤ８にループ開始アドレスを設定する。設定値はレジスタＬｐＳＴＡ７と同一値とする。次に、モードレジスタＭｏｄｅｒｅｇ１０のＤ１をイネーブルにする。Ｄ０はディスイネーブルのままとする。そして、レジスタＬｐＥＮＤ２・１５にループを形成するパターン数を設定する。以上の設定でプログラムをスタートさせると、最初にレジスタＬｐＥＮＤ８とカウンタＡＰ３の一致検出が行われ、ＬｐＦＬＡＧ１４がセットされ、パターンカウンタＰＣＮＴ１２が動作を開始する。その後Ｎパターンを実行して、レジスタＬｐＥＮＤ２・１５の値とパターンカウンタＰＣＮＴ１２の値が一致すると、ＡＮＤゲート２・１６がイネーブルになっているためカウンタＡＰ３にはレジスタＬｐＳＴＡ７がロードされ、同時にパターンカウンタＰＣＮＴ１２がクリアされ、再び０からカウント動作を開始する。その後も、同様に一致検出回路９での一致検出が行われるまでプログラムを実行し、一致検出で再びレジスタＬｐＳＴＡ７にカウンタＡＰ３が戻ることで、プログラムの任意のアドレスからのＮパターン分のループを繰り返し実行するループを形成できる。
【００１５】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
即ち、ＬＳＩ試験装置を用いた被測定対象デバイスの実動作状態時の消費電力量を測定する場合に必要な無限ループジャンプパターンを発生するパターン発生器において、本発明の回路構成としたことで、
（１）通常の試験パターン及びパターンプログラム命令はそのままにしておけて、無限ループジャンプパターンを発生させるための専用のパターンに書き換える作業も不要となった。その結果、データの転送やプログラムのコンパイルに長時間をとられることもなくなった。
（２）また、メモリやシーケンサやデコーダの回路系を使わずレジスタやカウンタのみのシンプルな回路系で制御できるので、高速動作が可能となりかつ効率の良い測定作業が実現できた。
【図面の簡単な説明】
【図１】本発明の実施例の概念を示すブロック図である。
【図２】本発明の他の実施例の概念を示すブロック図である。
【図３】本発明の第三の実施例を示すブロック図である。
【図４】本発明の実施例のタイミングチャートを示す。
【図５】本発明の実施例のループパターンプログラム例を示す。
【図６】従来技術によるパターン発生器の概念を示すブロック図である。
【符号の説明】
１ レジスタＳＴＡ
２ マルチプレクサＭＵＸ
３ カウンタＡＰ
４ ＶＧＣＭｅｍｏｒｙ
５ デコーダＤＥＣ
６ ＳＴＥＭｅｍｏｒｙ
７ レジスタＬｐＳＴＡ
８ レジスタＬｐＥＮＤ
９ 一致検出回路
１０ モードレジスタＭｏｄｅｒｅｇ
１１ ＡＮＤゲート
１２ パターンカウンタＰＣＮＴ
１３ Ｖｅｃｔｏｒ
１４ ＬｐＦＬＡＧ
１５ レジスタＬｐＥＮＤ２
１６ ＡＮＤゲート２
Claims (2)
- 試験パターンを格納するメモリＳＴＥ（６）のアドレスを生成するカウンタＡＰ（３）と、アドレスを生成するためのインストラクションを格納するメモリＶＧＣ（４）と、試験パターンの開始アドレスを格納し試験開始時にこれを上記メモリＳＴＥ（６）に設定するレジスタＳＴＡ（１）とからなるＬＳＩ試験装置用パターン発生器であって、
ジャンプ動作を実行すべき任意のスタートアドレスを設定するレジスタＬｐＥＮＤ（８）と、
上記カウンタＡＰ（３）の出力するアドレスと上記レジスタＬｐＥＮＤ（８）に設定されたアドレスとが一致したことを検出する一致検出回路（９）と、
無限ループジャンプパターンを発生モードに設定するモードレジスタＭｏｄｅｒｅｇ（１０）と、
上記一致検出回路（９）の出力と上記モードレジスタＭｏｄｅｒｅｇ（１０）の出力とのＡＮＤをとるＡＮＤゲート（１１）と、
ジャンプ動作を実行すべき任意のスタートアドレスを記憶し、上記ＡＮＤゲート（１１）の出力があった時に、記憶したアドレスを上記カウンタＡＰ（３）に設定するレジスタＬｐＳＴＡ（７）とを具備することを特徴とするＬＳＩ試験装置用パターン発生器。 - 試験パターンを格納するメモリＳＴＥ（６）のアドレスを生成するカウンタＡＰ（３）と、アドレスを生成するためのインストラクションを格納するメモリＶＧＣ（４）と、試験パターンの開始アドレスを格納し試験開始時にこれを上記メモリＳＴＥ（６）に設定するレジスタＳＴＡ（１）とからなるＬＳＩ試験装置用パターン発生器であって、
ジャンプ動作を実行すべき任意のループ数を設定するレジスタＬｐＥＮＤ（８）と、
実行したパターン数をクロックによってカウントするパターンカウンタＰＣＮＴ（１２）と、
上記パターンカウンタＰＣＮＴ（１２）のカウント数とレジスタＬｐＥＮＤ（８）に設定されたパターン数とが一致したことを検出する一致検出回路（９）と、
無限ループジャンプパターンを発生モードに設定するモードレジスタＭｏｄｅｒｅｇ（１０）と、
上記一致検出回路（９）の出力と上記モードレジスタＭｏｄｅｒｅｇ（１０）の出力とのＡＮＤをとるＡＮＤゲート（１１）と、
ジャンプ動作を実行すべき任意のループスタートアドレスを記憶し、上記ＡＮＤゲート（１１）の出力があった時に、記憶したアドレスを上記カウンタＡＰ（３）に設定するレジスタＬｐＳＴＡ（７）とを具備することを特徴とするＬＳＩ試験装置用パターン発生器。平成１５年１０月１５日付代理人受任届提出
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435394A JP3550194B2 (ja) | 1994-09-22 | 1994-09-22 | Ｌｓｉ試験装置用パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435394A JP3550194B2 (ja) | 1994-09-22 | 1994-09-22 | Ｌｓｉ試験装置用パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0894724A JPH0894724A (ja) | 1996-04-12 |
| JP3550194B2 true JP3550194B2 (ja) | 2004-08-04 |
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ID=17263818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25435394A Expired - Fee Related JP3550194B2 (ja) | 1994-09-22 | 1994-09-22 | Ｌｓｉ試験装置用パターン発生器 |
Country Status (1)
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|---|---|
| JP (1) | JP3550194B2 (ja) |
Families Citing this family (4)
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| JP2008076241A (ja) * | 2006-09-21 | 2008-04-03 | Nippon Eng Kk | 半導体テスト装置 |
| US7743305B2 (en) | 2007-03-20 | 2010-06-22 | Advantest Corporation | Test apparatus, and electronic device |
| US7716541B2 (en) | 2007-03-21 | 2010-05-11 | Advantest Corporation | Test apparatus and electronic device for generating test signal to a device under test |
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1994
- 1994-09-22 JP JP25435394A patent/JP3550194B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH0894724A (ja) | 1996-04-12 |
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