JP3548596B2 - Ｓｄｒａｍ用テストパターン発生装置及び方法 - Google Patents
Ｓｄｒａｍ用テストパターン発生装置及び方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、シンクロナスＤＲＡＭ（以後ＳＤＲＡＭと称す）を試験するためのテストパターンを発生する、ＳＤＲＡＭ用テストパターン発生装置及び方法に関する。
【０００２】
【従来の技術】
一般に、半導体試験装置では、各種の被測定デバイスを測定する必要があり、そのためのテストパターンを発生する必要がある。被測定デバイスは高速化が行われており、シンクロナスＤＲＡＭが使用されてきている。
【０００３】
シンクロナスＤＲＡＭとは、従来のＤＲＡＭにかわり、連続アクセスを高速にしたメモリであり、連続アクセスを高速にするために特殊なアーキテクチャをもち、１００Ｍバイト／秒以上でのリード／ライトを可能としているものである。連続アクセスの高速化のために、ＳＤＲＡＭのリード／ライトはすべてバースト方式で行われる。これは、同一ロウ・アドレス上のデータを２、４、８ワード等のブロック単位で連続してリード・ライトする方式である。また、そのアクセスはブロックの開始アドレスを与えるだけで、以降のアドレスはＳＤＲＡＭ内部でインクリメントされ、高速化されている。
【０００４】
ＳＤＲＡＭでの連続アドレス部のラップ・タイプと呼ばれる第２データ以降のアドレスのインクリメント方式には２種が存在し、シーケンシャル型とインターリーブ型と呼ばれる。図８に、ＳＤＲＡＭにおけるアドレスの変化を示す。図８は、バースト長が８ワードの例であり、転送ブロックの開始アドレスが与えられると、連続的にデータが転送される。その転送順序は、仕様で一定に定められているが、シーケンシャル型とインターリーブ型とでは図示のように相違する。
【０００５】
図７は、ラップ・アドレスの割付例である。ＳＤＲＡＭのカラム・アドレスはその一部がバースト動作用のラップ・アドレスとなっている。図６は従来の半導体試験装置における、パターン発生例である。被測定デバイス２０であるＳＤＲＡＭのアドレスと、パターン発生器１０との対応付けを試みると図示のようになる。ロウ・アドレスに対しては、パターン発生器のＸ０ーＸ１１を割り付ける。カラム・アドレスの内、ラップ・アドレスに対しては、Ｙ０ーＹ２を割り付ける。カラム・アドレスの残りのアドレスに対しては、Ｚ０ーＺ５を割り付ける。この割付は、被測定デバイスにフェイルが生じた際に不良解析を行う場合に備えて、被測定デバイス内部の連続アドレスに対応したアドレスを発生しておく必要がある。従って、パターン発生器の演算機能を活用してテスト・パターンの発生を行うことになる。
【０００６】
従来の半導体試験装置におけるパターン発生器で、ＳＤＲＡＭのシーケンシャル型アドレスや、インターリーブ型アドレスの複雑なパターン発生を行おうとすると、標準で備えている演算機能の範囲内では、カバーしきれない。従って、パターンプログラムを予め演算しておくなど難解なパターン・プログラムが必要となる。また、難解になることに加え、バースト動作時のスタート・カラム・アドレスがアルゴリズミック的に設定できないという問題点を有していた。
【０００７】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされるものであって、ＳＤＲＡＭ用のパターン発生を、専用のラップ変換部を付加して発生し、又は、ラップ・アドレスに変換する方法を付加して、パターン発生を容易に行える、ＳＤＲＡＭ用テストパターン発生装置及び方法を提供するものである。
【０００８】
【課題を解決するための手段】
シンクロナスＤＲＡＭを試験するためのテストパターンを発生するテストパターン発生装置に於いて、２種のデータ（Ｙ０−Ｙ２）及び（Ｚ０−Ｚ２）をパターン発生器から入力し、一定の論理回路情報により変換して出力する、ラップ変換手段を設けて、ＳＤＲＡＭ用テストパターン発生装置を構成する。
（Ａ）そして、このラップ変換手段として、２種の入力データ（Ｙ０ーＹ２）と
（Ｚ０ーＺ２）とを与えたとき、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理式で変換出力（Ｙ０ーＹ２）する論理回路情報で構成する。
（Ｂ）または、このラップ変換手段として、２種の入力データ（Ｙ０ーＹ２）と
（Ｚ０ーＺ２）とを与えたとき、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）
の論理式で変換出力（Ｙ０ーＹ２）する論理回路情報で構成する。
【０００９】
また、シンクロナスＤＲＡＭを試験するためのテストパターンを発生するテストパターン発生方法に於いて、
（Ｃ）パターン発生器からカラム・アドレス（Ｙ０−Ｙ２）のデータを入力し、パターン発生器からラップ・アドレス（Ｚ０−Ｚ２）のデータを入力し、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理式で変換アドレス（Ｙ０ーＹ２）を出力して、ＳＤＲＡＭ用テストパターン発生方法を構成する。また、論理変換後の出力に、アドレス逆スクランブ
ルの変換ステップを付加して構成しても良い。
（Ｄ）パターン発生器からカラム・アドレス（Ｙ０−Ｙ２）のデータを入力し、パターン発生器からラップ・アドレス（Ｚ０−Ｚ２）のデータを入力し、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）の論理式で変換アドレス（Ｙ０ーＹ２）を出力して、ＳＤＲＡＭ用テストパターン発生方法を構成する。また、論理変換後の出力に、アドレス逆スクランブ
ルの変換ステップを付加して構成しても良い。
【００１０】
【作用】
この発明によれば、パターン発生器で作成するパターン・プログラムは難解なものでなく、容易に作成できるようになる。そして、ラップ・アドレスに対しても、通常のインクリメント形式で表現できるため、シーケンシャル型のアドレッシングとインターリーブ型のアドレッシングでパターン・プログラムの共通化を図ることができる。
【００１１】
【実施例】
（実施例１）
本発明の実施例について図面を参照して説明する。図１は本発明の１実施例を示すブロック図である。図１において示すように、ラップ変換部４０をパターン発生器１０の後段に設ける。ラップ変換部４０に対しては、パターン発生器１０から、カラム・アドレスのビット長に対応するデータ（Ｙ０−Ｙ８）を入力する。同時に、ラップ変換部４０に対して、パターン発生器１０から、ラップ・アドレスのビット長に対応するデータ（Ｚ０−Ｚ２）を入力する。
【００１２】
ラップ変換部４０の内部の論理構成は、インターリーブ・モード時には、図４に示す論理構成とする。これは、パターン発生器１０から出力されるＹデータをＺデータを用いてインターリーブ・モードのアドレッシングに変換してＳＤＲＡＭに入力するものである。すなわち、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理回路情報を設定し、変換を行う。
また、ラップ変換部４０の内部の論理構成は、シーケンシャル・モード時には、図３に示す論理構成とする。これは、パターン発生器１０から出力されるＹデータをＺデータを用いてシーケンシャル・モードのアドレッシングに変換してＳＤＲＡＭに入力するものである。すなわち、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））
．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）の論理回路情報を設定し、変換を行う。
なお、これらの論器回路情報は、外部から自由に書換できる構造としてもよい。また、上記Ｚデータは、パターン発生器で発生し、１インクリメントできるデータで良い。
【００１３】
図２に、本発明によるロウ・アドレスとカラム・アドレスの発生例を示す。上記のアドレス変換により、Ｚデータをインクリメントするだけで、図８におけるアドレス変化に対応した結果を得ることができる。すなわち、ＳＤＲＡＭのアドレス転送順に、（Ｚ０ーＺ２）が変化すると、シーケンシャル型又は、インターリーブ型に対応した各出力が、（Ｙ０ーＹ２）として得られる。また、バースト動作時のスタート・カラム・アドレスもアルゴリズミック的に設定できる。このように構成して、このラップ変換部４０の出力を被測定デバイス２０に与えればよい。また、不良解析装置（図示せず）に与えればよい。
【００１４】
（実施例２）
一般に、パターン発生器１０と被測定デバイス２０との間に、アドレス逆スクランブルを必要とする場合がある。アドレス逆スクランブルは、論理アドレスと物理アドレスとの変換に一般に使用される。これは、被測定デバイス内部のチップ配列が、物理的な動作条件に合わせてデバイス種別に任意に設計、配置されるのに対し、外部から与える論理アドレスとの変換を行うものであり、内部動作の不良解析等に必要とされる機能である。
【００１５】
このアドレス逆スクランブル動作と、ＳＤＲＡＭ用のラップ変換とを併用したい場合には、図１に示すように、ロウ・アドレスのスクランブル用として、Ｘスクラムメモリ３１を、パターン発生器１０と、被測定デバイス２０との間に設けて接続する。また、カラム・アドレスのスクランブル用として、Ｙスクラムメモリ３２を、ラップ変換部４０と、被測定デバイス２０との間に設けて接続する。このように構成してもよい。
【００１６】
（実施例３）
また、アドレス・スクランブル動作と、ＳＤＲＡＭ用のラップ変換動作とを併用する場合に、図５のように構成してもよい。つまり、Ｙスクラムメモリ３２の内部論理構成として、図３に示すシーケンシャル・モード用の論理回路情報とスクランブル変換用の論理回路情報とを合成したもので構成する。このようにＹスクラムメモリ３２を構成すればよい。また、Ｙスクラムメモリ３２の内部論理構成として、図４に示すインターリーブ・モード用の論理回路情報とスクランブル変換用の論理回路情報とを合成したもので構成すればよい。但し、この場合、ラップ変換部とスランブル部との切り分け箇所の信号を外部に取り出せず、解析用の信号を得ることはできない。また、上記実施例では、ラップ変換動作をＹスクラムメモリ側で行っているが、Ｙスクラムメモリ側だけでなく、Ｘスクラムメモリ側でも行うように構成してもよい。
【００１７】
以上の構成により、パターン発生器で作成するパターン・プログラムは難解なものでなく、容易に作成できるようになる。そして、ラップ・アドレスに対しても、通常のインクリメント形式で表現できるため、シーケンシャル型のアドレッシングとインターリーブ型のアドレッシングでパターン・プログラムの共通化を図ることができる。これに伴い、コーディングミスや作成時のミスを防ぐ効果も生じる。
【００１８】
【発明の効果】
以上説明したように本発明は構成されているので、次に記載する効果を奏する。ＳＤＲＡＭ用のパターン発生を、専用のラップ変換部を付加して発生でき、又は、ラップ・アドレスに変換する方法を付加して、パターン発生を容易に行える、ＳＤＲＡＭ用テストパターン発生装置及び方法を提供できた。
【図面の簡単な説明】
【図１】本発明の１実施例を示すブロック図である。
【図２】本発明によるロウ・アドレスとカラム・アドレスの発生例を示す。
【図３】シーケンシャル・モード時の、ラップ変換部内部の論理構成を示す。
【図４】インターリーブ・モード時の、ラップ変換部内部の論理構成を示す。
【図５】アドレス・スクランブル動作と、ＳＤＲＡＭ用のラップ変換動作とを併用する
構成例を示す。
【図６】従来の半導体試験装置における、パターン発生例である。
【図７】従来のラップ・アドレスの割付例である。
【図８】ＳＤＲＡＭにおけるアドレスの変化を示す。
【符号の説明】
１０ パターン発生器
２０ 被測定デバイス
３１ Ｘスクラムメモリ
３２ Ｙスクラムメモリ
４０ ラップ変換部
【産業上の利用分野】
本発明は、シンクロナスＤＲＡＭ（以後ＳＤＲＡＭと称す）を試験するためのテストパターンを発生する、ＳＤＲＡＭ用テストパターン発生装置及び方法に関する。
【０００２】
【従来の技術】
一般に、半導体試験装置では、各種の被測定デバイスを測定する必要があり、そのためのテストパターンを発生する必要がある。被測定デバイスは高速化が行われており、シンクロナスＤＲＡＭが使用されてきている。
【０００３】
シンクロナスＤＲＡＭとは、従来のＤＲＡＭにかわり、連続アクセスを高速にしたメモリであり、連続アクセスを高速にするために特殊なアーキテクチャをもち、１００Ｍバイト／秒以上でのリード／ライトを可能としているものである。連続アクセスの高速化のために、ＳＤＲＡＭのリード／ライトはすべてバースト方式で行われる。これは、同一ロウ・アドレス上のデータを２、４、８ワード等のブロック単位で連続してリード・ライトする方式である。また、そのアクセスはブロックの開始アドレスを与えるだけで、以降のアドレスはＳＤＲＡＭ内部でインクリメントされ、高速化されている。
【０００４】
ＳＤＲＡＭでの連続アドレス部のラップ・タイプと呼ばれる第２データ以降のアドレスのインクリメント方式には２種が存在し、シーケンシャル型とインターリーブ型と呼ばれる。図８に、ＳＤＲＡＭにおけるアドレスの変化を示す。図８は、バースト長が８ワードの例であり、転送ブロックの開始アドレスが与えられると、連続的にデータが転送される。その転送順序は、仕様で一定に定められているが、シーケンシャル型とインターリーブ型とでは図示のように相違する。
【０００５】
図７は、ラップ・アドレスの割付例である。ＳＤＲＡＭのカラム・アドレスはその一部がバースト動作用のラップ・アドレスとなっている。図６は従来の半導体試験装置における、パターン発生例である。被測定デバイス２０であるＳＤＲＡＭのアドレスと、パターン発生器１０との対応付けを試みると図示のようになる。ロウ・アドレスに対しては、パターン発生器のＸ０ーＸ１１を割り付ける。カラム・アドレスの内、ラップ・アドレスに対しては、Ｙ０ーＹ２を割り付ける。カラム・アドレスの残りのアドレスに対しては、Ｚ０ーＺ５を割り付ける。この割付は、被測定デバイスにフェイルが生じた際に不良解析を行う場合に備えて、被測定デバイス内部の連続アドレスに対応したアドレスを発生しておく必要がある。従って、パターン発生器の演算機能を活用してテスト・パターンの発生を行うことになる。
【０００６】
従来の半導体試験装置におけるパターン発生器で、ＳＤＲＡＭのシーケンシャル型アドレスや、インターリーブ型アドレスの複雑なパターン発生を行おうとすると、標準で備えている演算機能の範囲内では、カバーしきれない。従って、パターンプログラムを予め演算しておくなど難解なパターン・プログラムが必要となる。また、難解になることに加え、バースト動作時のスタート・カラム・アドレスがアルゴリズミック的に設定できないという問題点を有していた。
【０００７】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされるものであって、ＳＤＲＡＭ用のパターン発生を、専用のラップ変換部を付加して発生し、又は、ラップ・アドレスに変換する方法を付加して、パターン発生を容易に行える、ＳＤＲＡＭ用テストパターン発生装置及び方法を提供するものである。
【０００８】
【課題を解決するための手段】
シンクロナスＤＲＡＭを試験するためのテストパターンを発生するテストパターン発生装置に於いて、２種のデータ（Ｙ０−Ｙ２）及び（Ｚ０−Ｚ２）をパターン発生器から入力し、一定の論理回路情報により変換して出力する、ラップ変換手段を設けて、ＳＤＲＡＭ用テストパターン発生装置を構成する。
（Ａ）そして、このラップ変換手段として、２種の入力データ（Ｙ０ーＹ２）と
（Ｚ０ーＺ２）とを与えたとき、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理式で変換出力（Ｙ０ーＹ２）する論理回路情報で構成する。
（Ｂ）または、このラップ変換手段として、２種の入力データ（Ｙ０ーＹ２）と
（Ｚ０ーＺ２）とを与えたとき、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）
の論理式で変換出力（Ｙ０ーＹ２）する論理回路情報で構成する。
【０００９】
また、シンクロナスＤＲＡＭを試験するためのテストパターンを発生するテストパターン発生方法に於いて、
（Ｃ）パターン発生器からカラム・アドレス（Ｙ０−Ｙ２）のデータを入力し、パターン発生器からラップ・アドレス（Ｚ０−Ｚ２）のデータを入力し、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理式で変換アドレス（Ｙ０ーＹ２）を出力して、ＳＤＲＡＭ用テストパターン発生方法を構成する。また、論理変換後の出力に、アドレス逆スクランブ
ルの変換ステップを付加して構成しても良い。
（Ｄ）パターン発生器からカラム・アドレス（Ｙ０−Ｙ２）のデータを入力し、パターン発生器からラップ・アドレス（Ｚ０−Ｚ２）のデータを入力し、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）の論理式で変換アドレス（Ｙ０ーＹ２）を出力して、ＳＤＲＡＭ用テストパターン発生方法を構成する。また、論理変換後の出力に、アドレス逆スクランブ
ルの変換ステップを付加して構成しても良い。
【００１０】
【作用】
この発明によれば、パターン発生器で作成するパターン・プログラムは難解なものでなく、容易に作成できるようになる。そして、ラップ・アドレスに対しても、通常のインクリメント形式で表現できるため、シーケンシャル型のアドレッシングとインターリーブ型のアドレッシングでパターン・プログラムの共通化を図ることができる。
【００１１】
【実施例】
（実施例１）
本発明の実施例について図面を参照して説明する。図１は本発明の１実施例を示すブロック図である。図１において示すように、ラップ変換部４０をパターン発生器１０の後段に設ける。ラップ変換部４０に対しては、パターン発生器１０から、カラム・アドレスのビット長に対応するデータ（Ｙ０−Ｙ８）を入力する。同時に、ラップ変換部４０に対して、パターン発生器１０から、ラップ・アドレスのビット長に対応するデータ（Ｚ０−Ｚ２）を入力する。
【００１２】
ラップ変換部４０の内部の論理構成は、インターリーブ・モード時には、図４に示す論理構成とする。これは、パターン発生器１０から出力されるＹデータをＺデータを用いてインターリーブ・モードのアドレッシングに変換してＳＤＲＡＭに入力するものである。すなわち、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理回路情報を設定し、変換を行う。
また、ラップ変換部４０の内部の論理構成は、シーケンシャル・モード時には、図３に示す論理構成とする。これは、パターン発生器１０から出力されるＹデータをＺデータを用いてシーケンシャル・モードのアドレッシングに変換してＳＤＲＡＭに入力するものである。すなわち、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））
．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）の論理回路情報を設定し、変換を行う。
なお、これらの論器回路情報は、外部から自由に書換できる構造としてもよい。また、上記Ｚデータは、パターン発生器で発生し、１インクリメントできるデータで良い。
【００１３】
図２に、本発明によるロウ・アドレスとカラム・アドレスの発生例を示す。上記のアドレス変換により、Ｚデータをインクリメントするだけで、図８におけるアドレス変化に対応した結果を得ることができる。すなわち、ＳＤＲＡＭのアドレス転送順に、（Ｚ０ーＺ２）が変化すると、シーケンシャル型又は、インターリーブ型に対応した各出力が、（Ｙ０ーＹ２）として得られる。また、バースト動作時のスタート・カラム・アドレスもアルゴリズミック的に設定できる。このように構成して、このラップ変換部４０の出力を被測定デバイス２０に与えればよい。また、不良解析装置（図示せず）に与えればよい。
【００１４】
（実施例２）
一般に、パターン発生器１０と被測定デバイス２０との間に、アドレス逆スクランブルを必要とする場合がある。アドレス逆スクランブルは、論理アドレスと物理アドレスとの変換に一般に使用される。これは、被測定デバイス内部のチップ配列が、物理的な動作条件に合わせてデバイス種別に任意に設計、配置されるのに対し、外部から与える論理アドレスとの変換を行うものであり、内部動作の不良解析等に必要とされる機能である。
【００１５】
このアドレス逆スクランブル動作と、ＳＤＲＡＭ用のラップ変換とを併用したい場合には、図１に示すように、ロウ・アドレスのスクランブル用として、Ｘスクラムメモリ３１を、パターン発生器１０と、被測定デバイス２０との間に設けて接続する。また、カラム・アドレスのスクランブル用として、Ｙスクラムメモリ３２を、ラップ変換部４０と、被測定デバイス２０との間に設けて接続する。このように構成してもよい。
【００１６】
（実施例３）
また、アドレス・スクランブル動作と、ＳＤＲＡＭ用のラップ変換動作とを併用する場合に、図５のように構成してもよい。つまり、Ｙスクラムメモリ３２の内部論理構成として、図３に示すシーケンシャル・モード用の論理回路情報とスクランブル変換用の論理回路情報とを合成したもので構成する。このようにＹスクラムメモリ３２を構成すればよい。また、Ｙスクラムメモリ３２の内部論理構成として、図４に示すインターリーブ・モード用の論理回路情報とスクランブル変換用の論理回路情報とを合成したもので構成すればよい。但し、この場合、ラップ変換部とスランブル部との切り分け箇所の信号を外部に取り出せず、解析用の信号を得ることはできない。また、上記実施例では、ラップ変換動作をＹスクラムメモリ側で行っているが、Ｙスクラムメモリ側だけでなく、Ｘスクラムメモリ側でも行うように構成してもよい。
【００１７】
以上の構成により、パターン発生器で作成するパターン・プログラムは難解なものでなく、容易に作成できるようになる。そして、ラップ・アドレスに対しても、通常のインクリメント形式で表現できるため、シーケンシャル型のアドレッシングとインターリーブ型のアドレッシングでパターン・プログラムの共通化を図ることができる。これに伴い、コーディングミスや作成時のミスを防ぐ効果も生じる。
【００１８】
【発明の効果】
以上説明したように本発明は構成されているので、次に記載する効果を奏する。ＳＤＲＡＭ用のパターン発生を、専用のラップ変換部を付加して発生でき、又は、ラップ・アドレスに変換する方法を付加して、パターン発生を容易に行える、ＳＤＲＡＭ用テストパターン発生装置及び方法を提供できた。
【図面の簡単な説明】
【図１】本発明の１実施例を示すブロック図である。
【図２】本発明によるロウ・アドレスとカラム・アドレスの発生例を示す。
【図３】シーケンシャル・モード時の、ラップ変換部内部の論理構成を示す。
【図４】インターリーブ・モード時の、ラップ変換部内部の論理構成を示す。
【図５】アドレス・スクランブル動作と、ＳＤＲＡＭ用のラップ変換動作とを併用する
構成例を示す。
【図６】従来の半導体試験装置における、パターン発生例である。
【図７】従来のラップ・アドレスの割付例である。
【図８】ＳＤＲＡＭにおけるアドレスの変化を示す。
【符号の説明】
１０ パターン発生器
２０ 被測定デバイス
３１ Ｘスクラムメモリ
３２ Ｙスクラムメモリ
４０ ラップ変換部
Claims (6)
- ブロックの開始アドレスでブロックがアクセスされ、それ以降のアドレスは内部で一定の順序でインクレメントするラップ・アドレスでアクセスされるＳＤＲＡＭを試験するテストパターン発生装置において、
カラム・アドレスのビット長に対応するアドレスデータＹ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８と、ラップ・アドレスのビット長に対応する１つずつインクレメントされるデータＺ０、Ｚ１、Ｚ２を上記テストパターン発生装置から入力し、上記アドレスデータＹ０、Ｙ１、Ｙ２とデータＺ０、Ｚ１、Ｚ２を上記ラップ・アドレスに変換して出力するラップ変換手段を設けたことを特徴とするテストパターン発生装置。 - 上記ラップ変換手段は入力Ｙ０、Ｙ１、Ｙ２、Ｚ０、Ｚ１、Ｚ２に対して、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２
の論理回路の演算結果Ｙ０、Ｙ１、Ｙ２を上記ラップ・アドレスＹ０、Ｙ１、Ｙ２として出力するものであることを特徴とする請求項１記載のテストパターン発生装置。 - 上記ラップ変換手段は入力Ｙ０、Ｙ１、Ｙ２、Ｚ０、Ｚ１、Ｚ２に対して、
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２）
の論理回路の演算結果Ｙ０、Ｙ１、Ｙ２を上記ラップ・アドレスＹ０、Ｙ１、Ｙ２として出力するものであることを特徴とする請求項１記載のテストパターン発生装置。 - ブロックの開始アドレスでブロックがアクセスされ、それ以降のアドレスは内部で一定の順序でインクレメントするラップ・アドレスでアクセスされるＳＤＲＡＭを試験するテストパターン発生方法において、
カラム・アドレスのビット長に対応するアドレスデータＹ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８と、ラップ・アドレスのビット長に対応する１つずつインクレメントされるデータＺ０、Ｚ１、Ｚ２を入力し、
上記入力されたデータＹ０、Ｙ１、Ｙ２、Ｚ０、Ｚ１、Ｚ２を次のように論理変換してラップ・アドレスＹ０、Ｙ１、Ｙ２を出力することを特徴とするテストパターン発生方法。
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝Ｙ１．ＸＯＲ．Ｚ１
Ｙ２＝Ｙ２．ＸＯＲ．Ｚ２ - ブロックの開始アドレスでブロックがアクセスされ、それ以降のアドレスは内部で一定の順序でインクレメントするラップ・アドレスでアクセスされるＳＤＲＡＭを試験するテストパターン発生方法において、
カラム・アドレスのビット長に対応するアドレスデータＹ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７、Ｙ８と、ラップ・アドレスのビット長に対応する１つずつインクレメントされるデータＺ０、Ｚ１、Ｚ２を入力し、
上記入力されたデータＹ０、Ｙ１、Ｙ２、Ｚ０、Ｚ１、Ｚ２を次のように論理変換してラップ・アドレスＹ０、Ｙ１、Ｙ２を出力することを特徴とするテストパターン発生方法。
Ｙ０＝Ｙ０．ＸＯＲ．Ｚ０
Ｙ１＝（Ｙ０．ＡＮＤ．Ｚ０）．ＸＯＲ．（Ｙ１．ＸＯＲ．Ｚ１）
Ｙ２＝（（（Ｙ０．ＡＮＤ．Ｚ０）．ＡＮＤ．（Ｙ１．ＸＯＲ．Ｚ１））．ＯＲ．（Ｙ１．ＡＮＤ．Ｚ１））．ＸＯＲ．（Ｙ２．ＸＯＲ．Ｚ２） - 上記論理変換後の出力に、論理アドレスと物理アドレスとの変換に使用されるアドレス逆スクランブルの変換を行うことを特徴とする請求項５記載のテストパターン発生方法。
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| JP07389394A JP3548596B2 (ja) | 1994-03-18 | 1994-03-18 | Ｓｄｒａｍ用テストパターン発生装置及び方法 |
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| JPH07262799A JPH07262799A (ja) | 1995-10-13 |
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1994
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