JP3533451B2 - 高速伝送ゲートスイッチを用いたスキャンテスト回路 - Google Patents

高速伝送ゲートスイッチを用いたスキャンテスト回路

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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 この発明は一般に、互いに相互接続された集積回路を
含む電子システムのテストに関し、より特定的には、そ
のような集積回路および相互接続をテストするのに用い
られるスキャンセルを含むテスト回路に関する。
2.関連技術の説明 従来、集積回路（IC）は、完全な境界スキャンを行な
うことによりテストされてきた。各ピンは、一度に１ピ
ンずつ、物理的にアクセスされかつテストされた。しか
しながら、ICの寸法が小さくなるにつれて、テストのた
めにICピンに物理的にアクセスすることはますます困難
になってきている。その結果、直列テスト方法が開発さ
れた。特に、共同テスト活動グループ規格（Joint Test
Action Group Standard（JTAG））が形成され、公式の
IEEE規格であるIEEE 1149.1として採用された。
規格は、ICが、テストのために用いられるいくつかの
専用のピンを含むことを必要とする。ピンは、ICの機能
的な入力／出力（I/O）構成にアクセスするIC上の直列
データ経路を制御する。スキャンセルは、各I/Oピンに
対して１つずつが直列経路に沿って配置される。データ
は、ICの機能的なI/Oピンのいずれかから「感知され」
または読出され、対応するスキャンセル内にストアされ
得る。ストアされた値は次いで、検査のためにICから外
へ直列にシフトされ得る。代替的には、スキャンセルは
また、データ値で直列にロードされ得るし、I/Oピンは
次いでスキャンセル内の値に「強制され」得る。したが
って、入力および出力は、テストの間、ある所望の値に
強制され得る。
IEEE 1149.1規格は、特定用途向け集積回路（ASIC）
と基本論理ICとで実現されてきた。しかしながら、IEEE
1149.1規格は依然として、比較的少ないICで提供され
る。このことは、たとえば、プリント基板上の相互接続
とICサブシステムをテストしようと試みる開発者に対し
問題を提起してきた。
たとえば、プリント基板上のICのサブシステムは、も
しサブシステムへの入力を受け取るサブシステムにおけ
るあらゆるICと、サブシステムから出力を与えるあらゆ
るICとが、規格に従ってテストを実現するのに必要な回
路を有するならば、IEEE 1149.1規格に従ってテストで
きるだろう。しかしながら、すべてのICが、それらをIE
EE 1149.1コンプライアントにするのに必要なスキャン
回路を有しているとは限らない。
この問題に対する１つの解決策は、サブシステムにお
いてIEEE 1149.1コンプライアントバッファを用いるこ
とである。これらのバッファの入力および出力は、それ
らがバッファを通過するとき強制されるかまたは感知さ
れ得る。従来、バッファはこの用途のために利用可能で
あった。たとえば、テキサス・インストルメンツ（Texa
s Imstruments）により作り出された8244バッファ、ナ
ショナル・セミコンダクタ（National Semiconductor）
により作り出されたSCAN 18244、およびここで譲渡人
となっているクォリティ・セミコンダクタ（Quality Se
miconductor）により作り出されたQS 618 244があ
る。
これら初期のIEEE 1149.1コンプライアントバッファ
は受入れ可能であったが、それらを用いる際欠点があっ
た。特に、たとえば、バッファは電力を引出す可能性が
あり、多くのアプリケーションにおいて、この電力ペナ
ルティは重要であるかもしれない。また、速度ペナルテ
ィもよくある。バッファは遅延をシステムに導入するか
らである。時として、遅延に対処するために回路基板を
再設計しなければならない可能性がある。さらに、アプ
リケーションによっては、サブシステムの間で双方向に
流れるデータを必要とし得る。そのようなアプリケーシ
ョンのためには、閉じられたとき主として受動的な双方
向スイッチが望ましい。
したがって、双方向であり、電力消費が少なく、もし
何らかの遅延があったとしてもほとんどそれを導入しな
いIEEE 1149.1コンプライアントバッファに対する要求
が出てきた。この発明はこの要求に応えるものである。
発明の概要 既知のテスト方法の、上で述べた不利点を克服するた
めに、この発明のある局面は、スキャンセルを備えた高
速伝送集積回路バッファデバイスに関する。バッファデ
バイスには２つの入力／出力ノードがあり、ノード間の
外部データ信号の双方向の伝送を通過させるかまたは阻
止するように動作する。スイッチングデバイスは、第１
の入力／出力ノードに接続された第１の端子と、第２の
入力／出力ノードに接続された第２の端子と、ゲート端
子とを備えた双方向電界効果トランジスタを含む。トラ
ンジスタは、トランジスタがオンになると、入力／出力
ノードの間で、双方向の外部データ信号を通過させ、ト
ランジスタがオフになると、外部データ信号の通過を阻
止する。
スキャンセルは、入力／出力ノードの各々に接続さ
れ、入力／出力ノードからのデータ信号を感知しかつス
トアしまたは入力／出力ノードへデータ信号を強制する
ように動作する。ストアされたデータ信号は、テストお
よび検査のために、スキャンセルを介して、そしてテス
トデータ出力ノードから外へ、直列にシフトされ得る。
この発明の別の局面は、高速伝送集積回路スイッチン
グデバイスを用いて、プリント基板上の相互接続および
サブシステムをテストすることに関する。バッファデバ
イスは、上で特定されたディメンジョンの双方向電界効
果トランジスタを含むので、電力消費および時間の遅延
が最小になる。さらに、デバイスは、データ信号へのア
クセスがまだ利用できないところはどこであるかをテス
トするために、たとえば、プリント基板上に選択的に位
置づけるのによく適した独立形デバイスとして実現され
得る。
図面の簡単な説明 この発明のこれらおよび他の特徴および利点は、添付
図面と関連した以下の詳細な説明から当業者にはより明
らかになるであろう。
図１は、スイッチの従来の設計を示す、初期の受動伝
送ゲートスイッチならびにドライバおよびレシーバの概
略的な回路図である。
図２は、別の従来の設計を示すための、能動化された
バッファを用いた、初期のアクティブスイッチデバイス
ならびにドライバおよびレシーバの概略図である。
図３は、この発明を示すために有用なMOSトランジス
タの斜視図である。
図４は、図３のトランジスタの断面図である。
図5Aは、この発明の好ましい実施例を示すための、高
速伝送ゲートスイッチならびにドライバおよびレシーバ
の概略的な回路図である。
図5Bは、図5Aの伝送ゲートスイッチの部分的断面図お
よび部分的概略図である。
図5Cは、図5Bのドライバ104の１つの実施例をより詳
細に示す概略的な回路図である。
図5Dは、スイッチのキャパシタンスをより詳細に示
す、図5Bのスイッチの概略図である。
図5Eは、この発明を示すための、ノードＡからノード
Ｂまで伝搬する信号により受けたRC遅延を示す概念的回
路図である。
図６は、この発明の別の実施例を示すための、高速伝
送ゲートスイッチならびにドライバおよびレシーバの概
略的な回路図である。
図７および図８は、この発明のさらに別の実施例を示
すための、２つの異なった伝送ゲートスイッチの概略的
な回路図である。
図９は、２組のバス線の間で信号を切換えるためのバ
ススイッチの概略図である。
図10は、バス交換スイッチの概略的な回路図である。
図11A,11Bは、図5Aから図5Dの回路の動作を示す概略
的な回路図である。
図12は、この発明に従った高速伝送ゲートを組込むバ
ッファデバイスのブロック図である。
図13は、スキャン／記憶セルを制御するのに用いられ
る制御線のさらなる詳細を示し、かつ代表的な高速伝送
ゲートスイッチを示す、図12のバッファデバイスの一部
分のより詳細なブロック図である。
図14は、図12および図13のバッファデバイスのスキャ
ン／記憶セルの概略図である。
図15は、図12および図13のバッファデバイスの制御論
理のさらなる詳細を示すブロック図である。
図16は、図15の制御論理のテストアクセスポートの動
作を示す状態図である。
好ましい実施例の詳細な説明 この発明は、電子回路のテストのための新規の方法お
よび装置を含む。以下の説明は、当業者であればだれで
もこの発明を実施することができるように提示される。
具体的なアプリケーションの説明は、例として示される
だけである。好ましい実施例のさまざまな修正は当業者
には容易に明らかになり、この発明の精神および範囲を
逸脱することなく、ここで規定された一般的な原理は他
の実施例およびアプリケーションに適用され得る。した
がって、この発明は、示される実施例に限定されること
を意図したものではなく、ここで開示される原理および
特徴に矛盾しない最も広い範囲と一致することが意図さ
れる。
高速伝送ゲートスイッチ 図１は、ノードA,Bそれぞれで、ドライバ22の出力と
レシーバ24の入力とに接続された、従来の伝送ゲートス
イッチ20の概略的な回路図である。切換えられるべき信
号はドライバ22の出力に現われる。スイッチ20がノード
ＡおよびＢを特徴すると、そのような信号はノードＢに
伝送され、レシーバ24の入力に現われる。ドライバ22お
よびレシーバ24は各々プリント基板上にマウントされる
別の回路のチップパッケージの一部分であって、スイッ
チ20が、導電トレース32によりノードA,Bを介してこれ
らのチップパッケージに接続されていてもよい。
図１に示されるように、スイッチ20は抵抗Ｒを有し、
スイッチは、純粋スイッチ28に対し直列の抵抗器26とし
て概念的に表わされ得る。ノードＡおよびＢの間で伝搬
する信号は、レシーバ24およびスイッチ20の、スイッチ
20及びレシーバ24を接続するトレース32の容量性影響を
受ける。スイッチ20は、典型的には、ピンがノードA,B
に接続された電子パッケージの形で用いられる。1981
年、ニューヨーク州ニューヨークシティの、研究および
教育協会（Research and Education Association）のス
タッフと研究および教育協会の理事であるフォルジール
（Folgiel）博士による、現代の超小型電子回路設計、I
Cアプリケーション、製作技術（Modern Microelectroni
c Circuit Design,IC Applications,Fabrication Techn
ology）の第２巻第705,706頁の定義によれば、リードま
たはピンを備えた電子デバイスパッケージの寄生キャパ
シタンスは、インタリードキャパシタンス、およびリー
ド対接地からのキャパシタンスの２種類であり得る。ス
イッチ20は、３本のリードを有し、１本目はドライバ22
に接続され、２本目は、プリント基板上のトレース32に
よりレシーバ24に接続され、３本目のリードはスイッチ
能動化信号のためのものである。スイッチ20の３本のリ
ードの間にインタリードキャパシタンスがあり、スイッ
チ20の３本のリードと接地の間にもキャパシタンスがあ
る。
上で説明された、パッケージ20のインタリードおよび
リード対接地キャパシタンス、トレース32と他の基板レ
ベル接続とにより導入されたものは、ノードＢと接地の
間に接続されたキャパシタ30により概念的に表わされ、
図１において「寄生キャパシタンス」として示される。
キャパシタにより表わされるこの寄生キャパシタンスは
スイッチに固有であるので、キャパシタ30は点線で示さ
れる。明らかに、スイッチ20のインタリードキャパシタ
ンスとリード対接地キャパシタンスとは、パッケージ2
0、そのリード、およびトレース32の大きさ、幾何学的
配置、材料および正確な構成と他の基板レベル接続とに
依存するであろう。スイッチ20の合計の内部キャパシタ
ンスは、キャパシタ30の寄生キャパシタンスとスイッチ
20の他の部分のキャパシタンスとの合計の容量性影響に
より与えられ、その値は、スイッチの構成に依存する。
したがって、ノードＡとＢの間で伝搬する信号により見
られる合計のキャパシタンスは、スイッチ20の内部キャ
パシタンス、レシーバ24のキャパシタンス、およびレシ
ーバ24にスイッチ20を接続するトレース32のキャパシタ
ンスの影響により与えられる。したがって、ノードＡか
らノードＢまで伝搬する信号の遅延は、２つのRC遅延に
より引き起こされる。（１）抵抗器26の抵抗Ｒと、スイ
ッチ20およびレシーバを接続するトレース32およびレシ
ーバ24のキャパシタンスとの積、そして（２）抵抗器26
の抵抗Ｒと、キャパシタ30のキャパシタンスを含むスイ
ッチ20の内部キャパシタンスとの積である。第２の積
（２）は、スイッチ20の具体的な構成に依存しており、
ここでは省略する。なぜなら、以下の説明から明らかに
なるように、第１の積だけで、論理デバイスの間で高速
スイッチングにおいて用いられるのにスイッチ20を不適
切なものにするからである。
コンピュータおよび論理アプリケーションのための典
型的なプリント基板設計において、スイッチ20から下流
側の、バスの典型的なキャパシタンス（たとえば、トレ
ース32、レシーバ24、およびキャパシタンスの影響がノ
ードＢで感じられる他の関連する回路のキャパシタン
ス）は約50pFである。したがって、もしスイッチ20の抵
抗値が大きければ、そのような抵抗と50pFの典型的なバ
スキャパシタンスとからもたらされるRC時定数は大き
く、その結果、信号がＡからＢに伝搬するとき、重大な
信号遅延をもたらす。したがって、スイッチにより導入
される伝搬遅延は、RC時定数の値に少なくとも等しい。
標準的な伝送ゲートスイッチは、CMOS 4016集積回路で
ある。4016のような既存の伝送ゲートスイッチの典型的
な抵抗値は、250ないし1,000ohmの範囲である。したが
って、50pFのバスキャパシタンスを仮定すればこの型の
スイッチは少なくとも12ないし50ナノ秒のオーダの遅延
を導入するだろう。そのような遅延は、多くのコンピュ
ータおよび論理アプリケーションにおいて必要とされる
スイッチング高速信号にとって受容できるものではな
い。この理由のために、4016型スイッチは、アナログ回
路でより一般に用いられ、基板レベルコンピュータまた
はデジタル論理設計においては滅多に用いられない。後
者のアプリケーションのためには、図２に示されるよう
な、工業規格74F244バッファのようなアクティブ論理デ
バイスが用いられてきた。説明を単純にするために、こ
のアプリケーションの同一のコンポーネントおよび図
は、同じ数字により特定される。
図１および図２に示されるように、伝送ゲートスイッ
チ20は、図２では論理バッファ40に置換されている。ド
ライバ22およびレシーバ24は、プリント基板上にマウン
トされ、かつ基板上で導電トレース32によりバッファ40
に接続された論理チップパッケージまたはコンピュータ
の一部であり得る。バッファ40はまた、インタリードお
よびリード対接地寄生キャパシタンスを有するパッケー
ジの形であり、その値は、スイッチ20の値とは異なり得
る。この理由のために、バッファ40のこのような寄生キ
ャパシタンスは、これもまた点線で示されるキャパシタ
30′により表わされる。しかしながら、バッファ40は、
それ自身の遅延を導入する。なぜなら、アクティブ論理
の固有の速度制限があるためである。50pFの負荷を駆動
する74F244バッファは、約6.5ナノ秒の遅延を導入す
る。したがって、論理バッファ40を用いてスイッチ20を
置換すると、信号の伝送において実際に遅延を減じるこ
とになるが、バッファ自身により導入された遅延をさら
に減じることは困難である。したがって、上で説明した
困難が軽減される向上したスイッチングデバイスを提供
することが望ましい。
図３は、この発明に従ったバッファ回路の、この実施
例で用いられる高速伝送MOSトランジスタの斜視図であ
る。図４は、図３のトランジスタの断面図である。図３
および図４において示されるように、MOS型トランジス
タのチャネルの長さは、トランジスタのソースおよびド
レイン領域の間の距離Ｌであり、チャネルの幅は、トラ
ンジスタの断面構成が変わらない方向でのトランジスタ
の寸法Ｗである。チャネルの長さの別の一般的な定義
は、ソースおよびドレインの間でトランジスタの活性領
域と重なるゲートの幅である。チャネルの幅の別の一般
的な定義は、ソースおよびドレインの間でトランジスタ
の活性領域と重なっているゲートの長さである。
図5Aは、この発明に従ったバッファデバイスで用いら
れるのに適した、高速伝送ゲートスイッチならびにドラ
イバおよびレシーバの概略的な回路図である。図5Aにお
いて示されるように、伝送ゲート100は、ＮチャネルMOS
トランジスタ102およびドライバまたはゲート104を含
み、ノードＣからの外部信号に応答してトランジスタ10
2のゲートを制御する。トランジスタ102のチャネルの長
さは、好ましくは1.5ミクロン未満であり、アプリケー
ションによっては、好ましくは１ミクロン未満である。
トランジスタ102のチャネルの幅は好ましくは、1,000ミ
クロンを上回り、場合によっては、好ましくは1,200ミ
クロン以上である。図３および図４を参照して、チャネ
ルの長さを減じることにより、抵抗器の抵抗は低減され
る。なぜなら、ノードA,Bの間で電流を流すために電流
キャリアの進む距離がより短いからである。4016型ゲー
トトランジスタに比べて大きなチャネルの幅を備えたト
ランジスタを用いることにより、トランジスタ102の抵
抗は、比較するとさらに低減される。トランジスタ102
がオンになる時の、ノードA,B間の伝送ゲートスイッチ1
00の固有の抵抗（オン抵抗）は、50ohm未満の値が適切
であり得るが、トランジスタ102のための上で説明され
た設計では、10ohm未満の値に低減され得ることが見出
される。出願人は、設計によっては、トランジスタ102
がオンになると、スイッチ100の抵抗は、5ohm未満の値
に低減され得ることを発見した。チャネルの長さがより
短くなるとまた、結果としてトランジスタ102のキャパ
シタンスが低減される。スイッチ100の内部キャパシタ
ンスと信号遅延に関するその影響とは、図5Bから図5Eを
参照して以下により詳細に述べられる。
図5Bは、図5Aの高速伝送ゲートスイッチ100の構成を
より詳細に示す。図5Bにおいて、トランジスタ102の一
部分の部分的断面図が示される。トランジスタ102は、
ゲート112,ドレイン114,ソース116および基板118を含
み、絶縁層120によりドレインおよびソースならびに基
板からゲートが分離されている。ドレイン114は、スイ
ッチ100のパッケージ本体（図示せず）を介し、導体122
を介して、124で入力／出力ピン（記号で図示）に接続
される。同様に、ソース116は、パッケージ本体（図示
せず）を介し、導体126を介して入力／出力ピン128に接
続される。ピン124は、トレース32を介して図5Aのノー
ドＡに接続され、ピン128は、別のトレース32によりノ
ードＢに接続される。ドライバ104の出力は、ノード130
を介してゲート112に接続される。ドライバは、ピン132
を介してノードＣからスイッチング信号を受取る。図5
A,5Bを参照して、スイッチ100のインタリード寄生キャ
パシタンスは、ピン124,128,132の間のキャパシタンス
であろうし、スイッチ100のリード対接地寄生キャパシ
タンスは、ピン124,128,132対接地のキャパシタンスで
あろう。そのようなキャパシタンスを受けるのに加え
て、ピン124,128の間を通過する信号はまた、一方では
ゲート112との、他方ではドレイン114およびソース116
との間のキャパシタンスと、トランジスタのキャパシタ
ンスと称される、ドレイン114,ソース116および基板118
の間のキャパシタンスとの影響を受ける。スイッチ100
の内部キャパシタンスは、トランジスタのキャパシタン
スと、インタリードおよびリード対接地キャパシタンス
からなり、図5Aにおいてキャパシタ30″により表わされ
るスイッチの寄生キャパシタンスとの合計の容量性影響
により与えられる。
上で列挙されたキャパシタンスの最も重要な成分は、
リード対接地キャパシタンスとゲート対ドレインおよび
ソースキャパシタンスとである。一般に用いられる多く
のパッケージでは、インタリードおよびリード対接地キ
ャパシタンスの合計の容量性影響は、パッケージのリー
ドを介して伝送される信号が受ける8pFまたは10pFのオ
ーダを有する。トランジスタ102の１つの実現例におい
て、ゲート対ドレインおよびソースキャパシタンスは、
約1pFまたは2pFになり、ピン124,128,132のリード対接
地キャパシタンスの各々は約4pFになる。この出願の譲
渡人であるクォリティ・セミコンダクタ（Quality Semi
conductor,Inc.）による、1991データブック（Date BOO
K）、第５−24頁において示されるように、スイッチ100
のキャパシタンスに類似の特徴を有するスイッチのオン
内部のキャパシタンスは約10pFであり、そのオフキャパ
シタンスは約6pFである。したがって、トランジスタ102
がオフになると、ピン124または128のいずれかで見られ
る内部キャパシタンスは、その特定のピンのリード対接
地キャパシタンスとゲート対ドレインおよびソースキャ
パシタンスとである。一方もしトランジスタ102がオン
になっても、いずれかのピンで見られる内部キャパシタ
ンスは、同様に他のピンのリード対接地キャパシタンス
をまた含むであろう。この理由のために、ピン124また
は128のいずれかで見られるスイッチ100の内部キャパシ
タンスは、トランジスタがオフになったときに見られる
キャパシタンスと比較すると、トランジスタがオンにな
ったとき、より高くなる。典型的には、基板118は、接
地に接続され、ドライバ104の出力でのノード130は、ト
ランジスタがオンまたはオフになっていないとき安定し
たDC電位である。
図5Cは、ドライバ104の１つの実施例を示す概略的な
回路図である。図5Cに示されるように、ドライバ104
は、スイッチングピン132（スイッチ100のスイッチング
ピン）とノード130の間で並列に接続されたＰチャネル
トランジスタ142とＮチャネルトランジスタ144とを含む
インバータである。図5Cにおいてまた示されるように、
２つのトランジスタは、通常のとおり電源レールVCCと
接地とに接続される。ドライバ104はインバータとして
示されるが、NORまたはNANDゲートのようなゲート構成
または他のドライバが用いられ得ることが理解される。
スイッチ100の寄生キャパシタンスは、スイッチ20およ
び40のキャパシタンスとは異なり得るので、図5Aにおい
てキャパシタは、スイッチ20および40のキャパシタとは
異なり得ることを示すために30″と示される。
図5Dは、スイッチにおけるより重大なキャパシタンス
のいくつかをより詳細に高速伝送ゲートスイッチ100の
概略図である。したがって、リード124のリード対接地
キャパシタンスは、仮想線で示されるキャパシタ162に
より示され、リード128のリード対接地キャパシタンス
は、仮想線で示されるキャパシタ164により示される。
ゲート対ドレインおよびゲート対ソースキャパシタンス
は、キャパシタ166,168として仮想線で示される。
上で示されかつクォリティ・コンダクタ（Quality Se
miconductor,Inc.）の1991データブック（Data BOOK）
において示される実現例において、トランジスタがオン
になったときのスイッチ100のキャパシタンスは約10pF
である。したがって、ピン124と128の間で約5ohmの抵抗
値であると仮定すると、スイッチの抵抗および内部キャ
パシタンスにより引起こされる伝搬遅延は、約0.05ナノ
秒である。もしバスキャパシタンスが50pFであるなら
ば、約5ohmのスイッチ抵抗と50pFのバスキャパシタンス
とにより引き起こされるRC遅延は、約0.25ナノ秒であ
り、レシーバに達するために、スイッチを介して伝搬す
る信号により見られる合計の遅延は、約0.3ナノ秒であ
り、典型的な従来のバッファにより引き起こされる6.5
ナノ秒の遅延より十分に少ない。
図5Eは、ノードＡからノードＢまで伝搬する信号が受
けるRC遅延を示す概念的な回路図である。したがって、
図5Eを参照して、トランジスタ102の抵抗はRiである。
スイッチの内部キャパシタンスはCiであり、バスキャパ
シタンスはCbであり、ここでは、抵抗器および２つのキ
ャパシタは仮想線で示される。なぜなら、それらはそれ
ぞれの抵抗を表わし、スイッチおよびバスのキャパシタ
ンスは実際の回路要素ではないからである。ノードＡか
らノードＢまで伝搬する信号により見られるような、ス
イッチにより引き起こされる合計のRC遅延は、Ri（Ci＋
Cb）により与えられる。スイッチ100により引き起こさ
れたこの合計の遅延Ri（Ci＋Cb）が、50pFの負荷を駆動
する74F244バッファに対する6.5ナノ秒のバッファによ
り引き起こされる典型的な遅延よりも少ない限り、バッ
ファをこの発明のスイッチと置換することは有利であ
る。したがって、どんな所与のバスキャパシタンスCbに
対しても、スイッチ100により引き起こされた合計の遅
延Ri（Ci＋Cb）が、バッファにより引き起こされる典型
的な遅延よりも少ないようにRiおよびCiが選択される。
上で説明した伝送ゲートスイッチ100は、基板レベル
設計においてスイッチング高速デジタル論理信号のため
に74F244,74F245のようなアクティブ論理デバイスと置
換するために有利に用いられ得る。アクティブデバイス
をデバイス100と置換すると、置換されたアクティブデ
バイスと関連した伝搬遅延、論理ノイズ（たとえば、
「接地バウンス」ノイズ）、および電力の消失を大いに
減じることになる。クォリティ・セミコンダクタ（Qual
ity Semiconductor,Inc.）の1991データブック（Data B
OOK）の「アプリケーション・ノート（Application Not
e）AN−01」を参照されたい。スイッチ100はまた、本来
双方向である。図５から図８を参照して以下に説明され
るスイッチの他の実施例も類似の利点を有する。
高速伝送ゲートスイッチ100は、もしＰチャネルデバ
イスに対処することが必要であるならば、トランジスタ
102を、トランジスタのゲートを制御するための信号の
極性が調整されたＰチャネルトランジスタと置換するこ
とにより修正され得る。Ｐチャネルデバイスもまた、上
で説明されたチャネルの長さおよび幅を有する場合は、
スイッチ100は、100ohm以下のオン抵抗を有するように
構成され得る。
トランジスタ102のゲートは、ドライバ104の出力によ
り制御され、これは、ノードＣとトランジスタ102のゲ
ートとの間で並列に接続された１対のＰチャネルおよび
Ｎチャネル抵抗器を含み得る。スイッチングの速度を増
大させるために、ドライバ104内の１対のトランジスタ
は好ましくは、各々が1.5ミクロン以下のチャネルの長
さと、200ミクロンを上回るチャネルの幅とを有する。
同じ製作技術を用いて、ドライバ104およびトランジス
タ102が、独立型集積回路デバイス100として製作される
場合は、デバイス100内のトランジスタは、デバイス内
のトランジスタすべてが短いチャネルの長さを有するよ
うに成長させてもよい。デバイス100が集積回路として
製作される場合は、ノードA,B,Cと電源および接地との
接続のために５個のピンを有するパッケージの形で作ら
れてもよい。
図６は、この発明で用いられるのに適した別のスイッ
チを示すための、高速伝送ゲートスイッチならびにドラ
イバおよびレシーバの概略的な回路図である。図６に示
されるように、スイッチ50は、ノードA,Bの間で並列に
接続された、１対のＮチャネルトランジスタ102とＰチ
ャネルトランジスタ152とを含む。トランジスタ102のゲ
ートは、図５と同様にドライバ104により制御され、ト
ランジスタ152のゲートは、入力がドライバ104の出力に
接続されたドライバ154の出力により制御される。双方
のトランジスタ102、152が、トランジスタ102のため
に、上で説明されたチャネルの長さおよび幅を有する場
合は、スイッチ50のオン抵抗は10ohm以下になるだろ
う。
図７および図８は、この発明で用いられるのに適した
さらに別のスイッチを示すための、２つの異なった高速
伝送ゲートスイッチの概略的な回路図である。典型的に
は、バイポーラトランジスタは、10ohm未満のオン抵抗
を有するので、それらはMOSトランジスタ102の代わりに
用いられてもよい。そのような構成は図７のスイッチ20
0において示される。npnトランジスタ202がスイッチ200
で用いられるが、この発明の範囲内で代わりにpnp型ト
ランジスタが用いられてもよいことが理解される。図７
に示されるように、トランジスタ202のベースは、抵抗
器206を介してドライバ204の出力により制御される。ド
ライバ204は、74F04ゲートのような論理ゲートの7400TT
Lシリーズのうちの１つであってもよい。
図８において、２つのnpnトランジスタ202および252
の背面接続がスイッチ250のために示されるが、２つのp
npトランジスタが代わりに用いられても良い。MOSトラ
ンジスタと違ってバイポーラトランジスタに対しては、
コレクタとエミッタの間で１方向において流れる電流が
他方向において流れる電流よりも大きいことが知られて
いる。各々のノードが、一方のトランジスタのコントロ
ーラと他方のトランジスタのエミッタとに接続される
（逆平行配置）ように、２つの平行経路に、ノードA,B
に接続された２つのトランジスタ202,252を置くことに
より、各々の方向においてより小さな抵抗の経路を介し
て電流が流れ、スイッチを介してポンプされることが必
要な電流の量は低減される。
図９は、２組のデータ線の間でスイッチング信号のた
めに複数のトランジスタスイッチを用いたCMOSスイッチ
デバイスの概略的な回路図である。この出願の譲渡人で
ある、カリフォルニア州サンタクララのクォリティ・セ
ミコンダクタ（Quality Semiconductor,Inc.）は、製品
74FCT3384においてバススイッチとして図９に示される
ようなスイッチデバイスを用いた。図９において示され
るように、スイッチデバイス500は高速TTLバス接続デバ
イスである。能動化されると、バススイッチデバイス
は、5ohm未満の接続抵抗で２つのバスを直接接続する。
バスＡにおいて５本の線A0,A1,A2,A3,A4は各々、トラン
ジスタ102を介してバス線B0,B1,B2,B3,B4それぞれに接
続される。A0からA4をB0からB4に接続している５つのト
ランジスタ102は、それらのゲートがドライバ104′の出
力により制御される。同様に、バスＡにおける５本の線
A5からA9は、ゲートがドライバ104″の出力により制御
されるトランジスタ102を介してバスＢにおいて５本の
バス線B5からB9のうちのそれぞれの１本に接続される。
したがって、スイッチデバイス500は、５個ずつ２つの
バンクとして構成され、かつ２つの異なったドライバに
より制御される10個のスイッチ102を含む。これによっ
て、スイッチデバイス500は、10ビットのスイッチまた
は５ビットの２対１のマルチプレクサとして用いられる
ようになる。このことは、線B0からB5,B1からB6,B2から
B7,B3からB8およびB4からB9の対を電気的に接続するこ
とによって達成される。このような場合において、ドラ
イバ104′の出力がハイになると、線A0からA4にある信
号は、Ｂバスに伝送され、一方、もしドライバ104″の
出力がハイであれば、代わりに線A5からA9にある信号
が、Ｂバスに伝送され、２対１のマルチプレクサの機能
を達成する。２つのドライバのうちの１つの出力がロー
であると、ドライバにより駆動されるトランジスタはオ
フになり、そのようなトランジスタにより接続されたそ
れぞれのバス線は、互いに接続を断たれる。上で説明さ
れた機能は、以下の関数表で要約される。
デバイス500は、本質的に10個のスイッチを含み、各
々のスイッチは、CMOSゲートにより駆動されるＮチャネ
ルMOSトランジスタを含む。スイッチが能動化される
と、ＮチャネルトランジスタのゲートはVcc（＋５ボル
ト）にあり、デバイスがオンになる。これらのデバイス
は、接地の近くの電圧に対して5ohm未満のオン抵抗を有
し、各々64mAを超えて駆動する。I/O電圧が、0.0ボルト
のTTLローから2.4ボルトのTTLハイまで上がると、抵抗
は幾分上がる。この領域において、ＡおよびＢのピンは
しっかりと接続され、バススイッチは、この範囲にわた
ってTTLデバイスと同じように指定される。I/O電圧がほ
ぼ4.0ボルトまで上がるので、トランジスタはオフにな
る。これは、3.5ボルトないし4.0ボルトの典型的なTTL
ハイに対応する。
図10は、別の製品74FCT3383におけるCMOSバス交換ス
イッチ600の概略的な回路図である。スイッチ600は、５
つの信号の２つのバンクを通過させるかまたは交換する
ように構成された10個のスイッチの２つのバンクを含
む。これによって、スイッチ600は、10ビットスイッチ
または５ビット双方向バス交換デバイスとして用いられ
るようになる。スイッチ600は、バイトスワップ、クロ
スバマトリックスおよびRAM共有のような交換およびル
ーティング動作のために特に有用である。スイッチ600
の機能は以下の表に要約される。
バススイッチは、デバイスを駆動させるための経路を
設け、キャパシタンスを接地に駆動し、かつキャパシタ
ンスを接地から上に駆動する。これは図11A,11Bに示さ
れる。Ａ（またはＢ）入力が0.0ボルトのTTLローに駆動
されると、Ｎチャネルトランジスタは完全にオンにな
り、Ｂ（またはＡ）出力がそれに続く。同様に、Ａ（ま
たはＢ）入力が0.0ボルトのTTLローから駆動されると、
スイッチは完全にオンになり、Ｂ（またはＡ）出力は、
しきい値までかつしきい値を超えてそれにつづく。これ
は、Ｂ（またはＡ）出力の立上がりおよび立下がり時間
の特徴および波形が、バススイッチではなくTTLドライ
バにより決定されるということを意味する。スイッチが
導入する伝搬遅延はわずかである。
バススイッチが不能化されると、Ｎチャネルトランジ
スタのゲートは0.0ボルトであり、トランジスタはオフ
になる。Ｎチャネルトランジスタの設計の性質により、
ＡおよびＢのピンは、トランジスタがオフになると完全
に分離される。漏洩およびキャパシタンスは、入力およ
び出力の間よりもむしろチップ基板（すなわち接地）に
対してである。これは、オフの状態でフィードスルーを
最小化する。Ｎチャネルトランジスタだけが用いられる
ので、Vccまでかつそれより上にされる可能性があるの
はＡまたはＢのピンのいずれかであり、いずれかのバス
をロードすることなしにデバイスはパワーダウンでき
る。
上で説明された高速伝送ゲートスイッチは、低いオン
抵抗および内部キャパシタンスの両方と速いオンおよび
オフ時間とを有する。ドライバ104（ドライバ104′,10
4″の）内のトランジスタが、1.5ミクロン以下のチャネ
ルの長さを有し、かつ200ミクロン以上のチャネルの幅
を有し、トランジスタ102のゲート対ドレインおよびソ
ースキャパシタンスが1pFまたは2pFのオーダを有する場
合は、トランジスタ102は、ノードＣへスイッチング信
号が与えられると、ほんの数ナノ秒、どんな場合でも７
ナノ秒未満でオンまたはオフになり得る。
高速ゲートスイッチを組込むIEEE 1149.1規格に従った
バッファデバイス 図12の例示の図面を参照して、この発明に従った集積
回路バッファデバイス800のブロック図が示される。デ
バイスは、IEEE 1149.1規格の必要条件を満たすように
構成される。したがって、全体のアーキテクチャは新規
ではなく、全体のアーキテクチャそれ自体に対しての保
護は請求されない。しかしながら、構成されたIC内でス
キャンセルを選択的に相互接続するために高速伝送ゲー
トスイッチを用いることは、IEEE 1149.1規格では教示
されていない。
バッファデバイス800は、多くのデータピンA0,A1,A
2...AnおよびB0,B1.B2...Bnを含む。データピンA0...An
は、デバイスの一方の側に沿って配置され、データピン
B0...Bnは他方の側に沿って配置される。複数の高速伝
送ゲートスイッチトランジスタ／レジスタラッチ回路80
2−０から802−ｎが、デバイス内に配置される。回路80
2−０内の高速伝送ゲートスイッチトランジスタは、た
とえば、データピンA0とデータピンB0の間でデータ経路
を選択的に開くかまたは閉じるように用いられ得る。同
様に、回路802−１内の高速伝送ゲートスイッチトラン
ジスタは、データピンA1とB1の間でデータ経路を選択的
に開くかまたは閉じるのに用いられ得るし、回路802−
ｎ内の高速伝送ゲートスイッチトランジスタは、データ
ピンAnとデータピンBnの間でデータ経路を選択的に開く
かまたは閉じるのに用いられ得る。
複数のデータスキャン／記憶セル804−A0...804An、
および804−B0...804Bnがデバイス内に配置される。ス
キャン／記憶セルは、それぞれのデータピン上のデータ
を感知するか、またはそれぞれのデータピンにデータを
強制するのに用いられ得る。この実施例において、各デ
ータピンに対して記憶セルがある。スキャン／記憶セル
804−A0は、たとえば、データピンA0上のデータを感知
するのに用いられ得るか、または、データピンA0にデー
タ値を強制するのに用いられ得る。同様に、スキャン／
記憶セル804−Bnは、データピンBn上のデータを感知す
るのに用いられ得るか、またはデータピンBnにデータ値
を強制するのに用いられ得る。したがって、2nデータピ
ンに対して2nスキャン／記憶セルがある。各々のデータ
セルは、それぞれのデータピン上で感知されるデジタル
データをストアすることができるか、または、それぞれ
のデータピンにデジタルデータを強制することができ
る。それぞれのデータピンおよびそれぞれのスキャン／
記憶セルは、テスト入力ピン808からテスト出力ピン810
まで延びている直列デジタル経路806で作動的に接続さ
れ得る。
動作において、バッファデバイス800は、２つの外部
デバイス830と840の間に配置され得る。たとえば、デバ
イスA0...Anの一方の側にあるデータピンは、テストさ
れるべき第１のデバイス830の端子に接続され得る。デ
バイス800の他方の側にあるデータピンは、テスト中の
第２のデバイス840のデータピンに接続され得る。
非テストモード動作の際、回路802−０から802−ｎ内
の高速伝送ゲートスイッチは閉じられ、直列データ経路
806は動作していない。デジタル情報は、第１の外部デ
バイス830と第２の外部デバイス840との間で双方向に伝
達され得る。
テストモード動作の際、回路802−０から802−ｎ内の
高速伝送ゲートスイッチは開かれ得る。直列データ経路
806は、たとえば、テストデータをさまざまなスキャン
／記憶セルに直列にシフトし、データを、対応するデー
タピンに強制するのに用いられ得る。具体的には、たと
えば、スキャンセル804−A2にロードされたデジタル情
報は、所望されるデジタル値をデータピンA2に強制する
のに用いられ得る。具体的には、もし回路802−ｎ内の
スイッチが開かれるならば、セル804−A2内の値は、ピ
ンB2にではなく、データピンA2に強制され得る。第１の
外部デバイス830のピンA2に強制されたデジタル値に対
する応答が次いで観察され得る。
代替的には、たとえば、第１の外部デバイス830を動
作させることができ、適切な時間接合点で、データピン
A0...An上のデータは、感知され、かつそれぞれのスキ
ャルセル804−A0から804−Anにロードされ得る。そのデ
ータは次いで、評価のために、出力テスト端子810を介
して直列デジタル経路806で外へ直列にシフトされ得
る。回路802−０から802−ｎ内のスイッチは、データピ
ンA0...AnをデータピンB0...Bnから分離することができ
る。もし回路802−０から802−ｎ内のそれぞれのスイッ
チが、データピンA0...An上のデータが感知されると開
かれるならば、データピンB0...Bn上のどんなデータ値
も、感知されかつセル804−B0から804−Bnにスキャンさ
れるデータ値に影響しない。
テストモードにおいて、データは、テストデータ入力
端子808からスキャンセルに直列にシフトされ得る。た
とえば、データビットは、まずセル804−Anに、次いで
セル804−An−１へ、そして最後にセル804−A1、804−A
0に順にシフトされ、そしてそこから、セル804−B0から
セル804−Bnまで順にシフトされ得る。データビットセ
ル804−Bnに達すると、それは次いで値をデータピンBn
に「強制する」のに用いられ得る。代替的には、たとえ
ば、データピンA1で感知されかつセル804−A1内にスト
アされたデータビットは、次いでセル804−A0へ、そし
てセル804−B0から804−Bnへ順にシフトされ、そこでデ
ータビットはデータ出力端子810に外へシフトされ得
る。
直列デジタル経路の動作とスキャン／記憶セルの動作
とを制御するのに用いられる制御論理812も図12に示さ
れている。図13を参照して、制御論理812とスキャンセ
ル804−Anおよび804−Bnならびに代表的な高速伝送ゲー
トスイッチ814との相互接続を示すより詳細なブロック
図が与えられる。当然のことながら、全デジタル経路、
およびスキャン／記憶セルの残りの全体の動作は、図13
に示されるスキャンセル804−Anおよび804−Bnの動作と
スイッチ814の動作との説明から理解されるであろう。
図13は、IEEE 1149.1の必要条件を満たすバッファデ
バイス800内の高速伝送ゲートスイッチ814の用途を示
す。スイッチは、Cnで与えられた少なくとも１つの外部
オン／オフ制御信号に応答し、第１の入力／出力ノード
Anと第２の入力／出力ノードBnとを含む。スイッチング
デバイスは、ノードAnとノードBnの間で外部データ信号
の双方向の伝送を通過させるかまたは阻止するように動
作する。スイッチングデバイス800は、第１の入力／出
力端子と第２の入力／出力端子とゲート端子とを含む双
方向高速伝送ゲート電界効果トランジスタ814を含む。
端子Anはデータ経路816と端子Bnとに接続され、第２の
データ経路818を形成する。トランジスタは、トランジ
スタ814がオンになると、ピンAnとBnの間で双方向の外
部データ信号を通過させ、上記トランジスタ814がオフ
になると、ピンAnとBnの間で外部データ信号の通過を阻
止する。
少なくとも１つの外部オン／オフ制御信号を受取るた
めの外部端子Cnとドライバ回路820とは、内部オン／オ
フ制御信号を電界効果トランジスタ814のゲート端子に
与える。
IEEE 1149.1に従えば、第１のスキャン／記憶セル80
4−Anは第１のデータピンAnに接続され、データピンAn
からのデータ信号を感知しかつストアするように動作す
る。第２のスキャン／記憶セル804−Bnは、第２のデー
タ経路818に接続され、上記第２のデータピンBnからの
データ信号を感知しかつストアするように動作する。
この発明の第１の実施例はまた、テストデータ入力ノ
ード808とテストデータ出力ノード810とを含む。スキャ
ン／記憶セル手段804−ｎは、テストデータ入力ノード8
08からデータを受取る。スキャン／記憶セル804−Bn
は、マルチプレクサ822を介してテストデータ出力ノー
ド810に接続される。マルチプレクサ822によって、スキ
ャン／記憶セル804−Bnはバイパスされるようになり、
他の信号は、テストデータ出力ノード810を介して出力
されるようになる。
上で説明したように、各々のスキャンセルは、センス
モードおよびシフトモードの少なくとも２つの動作モー
ドを有する。センスモードで動作しているときは、スキ
ャン／記憶セル804−Anは、第１のデータピンAnからの
データ信号を感知しかつストアし、第２のスキャン／記
憶セル804−Bnは、第２のデータピンBnからのデータ信
号を感知しかつストアする。
クロック信号は、テストクロックノード824を介して
制御論理812に与えられ、テストモード選択信号は、テ
ストモードノード826を介して制御論理手段に与えられ
る。制御論理手段は、内部クロック信号ICK1,ICK2およ
びシフト選択信号SS1,SS2を生成し、各々のスキャン／
記憶セル804−Anから804−Bnに与える。各々のスキャン
セル手段は、そのそれぞれの内部クロック信号ICK1,ICK
2の遷移時にだけ新しいデータ信号を感知しかつストア
し、そのそれぞれのシフト選択信号SS1,SS2が予め定め
られたシフト値を有するときだけ、各々のスキャンセル
はシフトモードで動作する。好ましい実施例において、
シフト値は、スキャンセル手段に与えられた低電圧また
は論理「０」である。
スキャンセルは、データ経路にデータ値を強制するの
にも用いられ得る。各々のスキャンセルは出力データ値
を有し、制御論理は、出力モード信号OM1,OM2を生成
し、かつこれらを各々のスキャンセルに与える。
スキャンセル804−Anは、そのスキャンセルの出力モ
ード信号が予め定められた強制値を有するとき、データ
ピンAnに、スキャンセル804−Anの出力データ値に等し
いデータ値を有するように強制する。好ましい実施例に
おいて、強制値は、スキャンセルに与えられた高電圧ま
たは論理「１」である。
同様に、スキャンセル804−Bnは、スキャンセルの出
力モード信号が予め定められた強制値を有するとき、デ
ータピンBnに、スキャンセル804−Bnの出力データ値に
等しいデータ値を有するように強制する。好ましい実施
例において、強制値は、スキャンセルに与えられた高電
圧または論理「１」である。
したがって、制御論理812により生成された内部制御
信号に依存して、スキャンセルは、テストデータ入力ノ
ードからのデータで直列にロードされるか、またはそれ
らのそれぞれのデータ経路からのデータを感知しかつス
トアする。スキャンセル内にストアされたデータはま
た、テストデータ出力ノードから外へ直列にシフトされ
得るし、スキャンセルの出力値は、データ経路を同じデ
ータ値に強制するのに用いられ得る。
スキャンセルの実現例は先行技術では公知である。た
とえば、実現例は、ナショナル・セミコンダクタ（Nati
onal Semiconductor）、IEEE 1149.1−1990セミナハン
ドブック（Seminar Handbook（1992版））において説明
される。当業者は、IEEE 1149.1に従ってデータ信号を
感知しかつストアするための多くの他の可能な実施例が
あることを認めるであろうが、図14は、典型的なスキャ
ンセル804−Anを示す。図14を参照して、マルチプレク
サ902は、スキャンセルへのデータ入力の中から選択す
るのに用いられる。一方のデータ入力はデータ経路816
からのデータ信号であり、他のデータ入力は、直列デー
タ経路内の前のスキャンセルからのデータ信号である。
直列データ経路内の第１のスキャンセルでは、この入力
が、前のスキャンセルの代わりにテストデータ入力ノー
ドに接続される。シフト選択信号SSはマルチプレクサ90
2に与えられ、どの入力がスキャンセルに読出されるか
を決定する。SSが低電圧または論理「０」の値を有する
ときは、データ経路816からのデータ信号はマルチプレ
クサにより通過させられ、前のスキャンセルからのデー
タ信号は阻止される。SSが高電圧または論理「１」の値
を有するときは、前のスキャンセルからのデータ信号は
マルチプレクサにより通過させられ、データ経路904か
らのデータ信号は阻止される。マルチプレクサの出力
は、データラッチ906にデータ入力として与えられる。
内部クロック信号ICKは、データラッチのクロック入力
に与えられる。データラッチのデータ入力は、内部クロ
ック信号ICKにおいて立上がりエッジの遷移中にデータ
ラッチ内で感知されかつストアされる。データラッチ90
6内にストアされたデータ値は、更新ラッチ908に出力さ
れ、直列データ経路内の次のスキャンセルに与えられ
る。最後のスキャンセルは、この出力をテストデータ出
力ノードに与える。更新信号USは制御論理手段により生
成され、更新ラッチのクロック入力に与えられる。更新
ラッチ908は、更新信号USにおいて立上がりエッジの遷
移中にデータラッチ906の出力を感知しかつストアす
る。更新ラッチは、その出力値をスイッチ910にデータ
入力として与える。制御論理手段からの出力モード信号
OMはスイッチを制御する。好ましい実施例において、出
力モード信号OMが高電圧または論理「１」の値を有する
ときは、データ経路816は、更新ラッチの出力に等しい
値に強制される。出力モード信号OMが低電圧または論理
「０」の値を有するときには、更新ラッチ908はデータ
経路816に影響を及ぼさない。
直列テストのために値をスキャンするのに他の実施例
が用いられ得ることは当業者には明らかである。たとえ
ば、ラッチは、クロック信号の立下がりエッジの遷移時
に動作するように設計され得る。さらに、スイッチ910
は、データ経路904からのデータ信号、または更新レジ
スタ906からの出力のいずれかを通過させるマルチプレ
クサにより置換され得る。さらに、最小限の動作のみを
行なう直列テストデバイスは、データ経路816に値を強
制するためのスイッチと更新レジスタなしに設計され得
る。
制御論理812の実現例は先行技術では公知である。代
表的な制御論理は、ナショナル・セミコンダクタ（Nati
onal Semiconductor）IEEE 1149.1−1190セミナハンド
ブック（Seminar Handbook（1992版））において説明さ
れる。図15を参照して、制御論理812は、テストデータ
入力ノード808、クロックノード824およびテストモード
ノード826からの信号に応答する。制御論理812は、テス
トアクセスポート920と、命令レジスタ924と、バイパス
レジスタ926とを含む。
テストアクセスポート（TAP）920は、16状態の有限ス
テートマシンを実現し、これは、内部制御信号をスキャ
ンセルとバイパスレジスタと命令レジスタとに与える。
テストアクセスポートのための状態図は図16に示され
る。図15および図16を参照して、ステートマシンを介す
る移動は、クロックノード824に与えられるクロック信
号の立上がりエッジよりもセットアップ時間だけ前にテ
ストモードノード826に与えられるテストモード選択信
号（TMS）により制御される。各状態の遷移の弧に隣接
して示される１および０は、その遷移に対するクロック
信号の次の立上がりエッジのときに、テストモードノー
ドにあるはずのTMSの値を示す。命令レジスタは、もし
現在の状態が、図16の右手の列における７つのうちの１
つであるならば、シフチングのために選択される。ある
値が、テストデータ入力ノードから命令レジスタへ直列
にシフトされ得るか、または固定値が平行にロードされ
得る。もしSELECT−IR状態からの移行時にTMSが０であ
るならば、命令レジスタが選択される。次いでCAPTURE
−IR状態に入る。もしTMSが１であるならば、予め定め
られた値が命令レジスタに平行にロードされる。そうで
なければねSHIFT−IR状態に入る。TMSが０である限り
は、TAPはSHIFT−IR状態のままである。この状態におい
て、データは、テストデータ入力ノードからのクロック
信号の立上がりエッジで命令レジスタに直列にシフトさ
れる。平行のローディングまたはシフチングが完了する
と、EXIT1−IR状態に入り、もしTMSが０であるならば、
PAUSE−IR状態に入って遅延および他の装置との同期を
可能にする。何らかの休止が完了すると、ステートマシ
ンは別の出口状態EXIT2−IRに入る。もしTMSが０であれ
ば、マシンはSHIFT−IR状態に戻る。いずれの出口状態
でも、もしTMSが１であるならば、ステートマシンはUPD
ATE−IR状態に入る。UPDATE−IR状態の間、命令レジス
タにロードされた値は、新しい命令値がロードされるか
またはシフトされるまで、現在の命令を保存するために
データラッチにロードされる。
命令レジスタ924にロードされた値は、テストの間ど
のレジスタがアクティブであるかを決定する。たとえば
図15において、命令レジスタは、機能的入力／出力ノー
ドに装着されたスキャンセルにより規定される直列デー
タ経路またはバイパスレジスタ926を選択し得る。IEEE
1149.1は、カスタムテストのために、任意の付加的な
レジスタの付加と、選択を可能にする。バイパスレジス
タ926が選択されると、データは、テストデータ入力ノ
ードから、スキャンセルにより規定された直列データ経
路をバイパスして、テストデータ出力ノードまでシフト
され得る。スキャンセルにより規定された直列データ経
路が選択されると、データは、入力／出力ノードに装着
されたさまざまなデータ経路から平行にロードされ得る
か、または直列にスキャンセル手段を介して、テストデ
ータ入力ノードからテストデータ出力ノードまで直列シ
フトされ得る。選択されたレジスタのふるまいは、図16
の左手の列のTAP状態により制御される。状態は命令レ
ジスタ状態に類似している。TMSがCAPTURE−DR状態から
の移行時に１であると、データはスキャンセルに平行に
ロードされ得る。図14を参照して、この場合、シフト選
択信号SSが論理「０」であり、データはデータ経路816
からロードされる。図14および図16を参照して、TMSが
０であるSHIFT−DR状態の間、シフト選択信号SSは論理
「１」であり、データは、スキャンセルに前のスキャン
セルから直列にシフトされる。データが平行にまたは直
列にロードされた後、UPDATE−DR状態に入る。この状態
は、図14における更新信号USにおいて立上がりエッジの
遷移を引き起こす。スキャンセル手段の現在の値は、更
新ラッチにロードされ、新しい値がスキャンセル手段に
平行にまたは直列にロードされるまでストアされる。
図15において、マルチプレクサ822は、テストデータ
出力ノード810に送られるべき出力を選択するのに用い
られる。命令レジスタ924がTAPステートマシンにより選
択されると、その出力が選択される。バイパスレジスタ
926が選択されると、その出力は、テストデータ出力ノ
ード810に通過させられる。スキャンセルにより規定さ
れた直列データ経路が選択されると、最後のスキャンセ
ルからの出力はテストデータ出力ノード810に通過させ
られる。
この発明の特定の実施例が開示されたが、以下の請求
の範囲に記載の発明の精神および範囲から逸脱すること
なく、上で述べられていない多数の他の修正および変形
がさらに可能であることが当業者には容易に明らかにな
るであろう。
フロントページの続き (72)発明者 ムエッゲ，マーク アメリカ合衆国、95050 カリフォルニ ア州、サンタ・クララ、カブリリョ・ア ベニュ、1793 (56)参考文献 特開 平５−72290（ＪＰ，Ａ) 特開 平５−274899（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/8234 H01L 27/088

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のノードと第２のノードとの間でデー
    タ信号の伝送を通過させるかまたは阻止するように動作
    する集積回路テストバッファデバイスであって、 第１の入力／出力端子と第２の入力／出力端子とゲート
    端子とを含む双方向電界効果トランジスタを含み、前記
    第１の端子は前記第１のノードに接続されて第１のデー
    タ経路を形成し、前記第２の端子は前記第２のノードに
    接続されて第２のデータ経路を形成し、前記トランジス
    タがオンになると、前記トランジスタは、前記第１およ
    び第２のノードの間で双方向外部データ信号を通過さ
    せ、前記トランジスタがオフになると、前記第１および
    第２のノードの間で外部データ信号の通過を阻止し、 前記電界効果トランジスタは、1.5ミクロン以下のチャ
    ネルの長さを有し、かつ1000ミクロン以上のチャネルの
    幅を有し、前記トランジスタは、５ナノ秒以下の時定数
    を示し、さらに、 オン／オフ制御信号を前記電界効果トランジスタの前記
    ゲート端子に与えるためのドライバ回路と、 前記第１のデータ経路に作動的に接続可能であり、かつ
    前記第１のデータ経路からのデータ信号を感知するかま
    たはストアするように動作する第１のスキャンセル手段
    と、 前記第２のデータ経路に作動的に接続可能であり、かつ
    前記第２のデータ経路からのデータ信号を感知するかま
    たはストアするように動作する第２のスキャンセル手段
    とを含む、集積回路テストバッファデバイス。
  2. 【請求項２】テストデータ出力ノードをさらに含み、第
    １のスキャンセル手段は第２のスキャンセル手段に接続
    され、第２のスキャンセル手段はテストデータ出力ノー
    ドに接続され、 各々のスキャンセル手段は、センスモードおよびシフト
    モードの少なくとも２つの動作モードを有し、 センスモードで動作しているとき、第１のスキャンセル
    手段は、前記第１のデータ経路からのデータ信号を感知
    しかつストアし、第２のスキャンセル手段は、前記第２
    のデータ経路からのデータ信号を感知しかつストアし、 シフトモードで動作しているとき、第１のスキャンセル
    手段は、前記第２のスキャンセル手段にデータ信号を出
    力し、第２のスキャンセル手段は、前記第１のスキャン
    セル手段からのデータ信号を感知しかつストアし、前記
    テストデータ出力ノードにデータ信号を出力し、 シフトモードで動作しているとき、スキャンセル手段お
    よびテストデータ出力ノードは直列データ経路を形成
    し、スキャンセル手段によりストアされたデータ信号
    は、テストデータ出力ノードに直列にシフトされ得る、
    請求項１に記載のスイッチングデバイス。
  3. 【請求項３】テストデータ入力ノードをさらに含み、第
    １のスキャンセル手段はテストデータ入力ノードに接続
    され、第１のスキャンセル手段は、シフトモードで動作
    しているとき、前記テストデータ入力ノードからのデー
    タ信号を感知しかつストアし、 シフトモードで動作しているとき、データ信号は、テス
    トデータ入力ノードからスキャンセル手段に直列にシフ
    トされる、請求項２に記載のスイッチングデバイス。
  4. 【請求項４】テストクロックノードと、テストモードノ
    ードと、内部制御信号を生成する制御論理手段とをさら
    に含み、 制御論理手段は、テストデータ入力ノードと、テストク
    ロックノードと、テストモードノードと、各々のスキャ
    ンセル手段とに接続され、 クロック信号が、テストクロックノードを介して制御論
    理手段に与えられ、テストモード選択信号は、テストモ
    ードノードを介して制御論理手段に与えられ、 制御論理手段は、内部クロック信号とシフト選択信号と
    を生成し、かつこれらを各々のスキャンセル手段に与
    え、 各々のスキャンセル手段は、そのそれぞれの内部クロッ
    ク信号において遷移時にだけ新しいデータ信号を感知し
    かつストアし、 そのそれぞれのシフト選択信号が予め定められたシフト
    値を有するときだけ、各々のスキャンセル手段はシフト
    モードで動作し、 スキャンセル手段の動作は、テストクロックノードに与
    えられたクロック信号とテストモードノードに与えられ
    たテストモード選択信号とにより制御される、請求項３
    に記載のスイッチングデバイス。
  5. 【請求項５】各々のスキャンセル手段は出力データ値を
    有し、制御論理手段は、出力モード信号を生成しかつこ
    れを各々のスキャンセル手段に与え、 第１のスキャンセル手段の出力モード信号が予め定めら
    れた強制値を有するとき、第１のスキャンセル手段は、
    第１のデータ経路に第１のスキャンセル手段の出力デー
    タ値に等しいデータ値を有するように強制し、 第２のスキャンセル手段の出力モード信号が予め定めら
    れた強制値を有するとき、第２のスキャンセル手段は、
    第２のデータ経路に第２のスキャンセル手段の出力デー
    タ値に等しいデータ値を有するように強制し、 スイッチングデバイスの入力および出力データ信号は、
    スキャンセル手段の出力値に強制され得る、請求項３に
    記載のスイッチングデバイス。
  6. 【請求項６】少なくとも１つのそれぞれの外部オン／オ
    フ信号に応答し、複数のそれぞれの第１の入力／出力ノ
    ードと複数のそれぞれの第２の入力／出力ノードとを含
    む高速伝送集積回路スイッチングデバイスであって、そ
    れぞれの個々の第１のノードとそれぞれの個々の第２の
    ノードとの間で、それぞれの個々の外部データ信号の双
    方向の伝送をそれぞれ通過させるかまたは阻止するよう
    に動作し、 複数のそれぞれの電界効果トランジスタを含み、各々
    が、それぞれの第１の入力／出力端子とそれぞれの第２
    の入力／出力端子とそれぞれのゲート端子とを含み、各
    々それぞれの第１の端子は、それぞれの第１のノードに
    接続されてそれぞれの第１のデータ経路を形成し、各々
    それぞれの第２の端子は、それぞれの第２のノードに接
    続されてそれぞれの第２のデータ経路を形成し、各々そ
    れぞれのトランジスタは、前記それぞれのトランジスタ
    がオンになると、それぞれの個々の第１および第２の入
    力／出力ノードの間で双方向の個々の外部データ信号を
    それぞれ通過させ、前記それぞれのトランジスタがオフ
    になると、それぞれの個々の第１および第２の入力／出
    力ノードの間で個々の外部データ信号の通過をそれぞれ
    阻止し、 各々それぞれの電界効果トランジスタは、1.5ミクロン
    以下のチャネルの長さを有し、かつ1000ミクロン以上の
    チャネルの幅を有し、各々それぞれのトランジスタは、
    ５ナノ秒以下の時定数を示し、さらに、 少なくとも１つのそれぞれの外部オン／オフ信号を受取
    るそれぞれの外部端子を含む少なくとも１つのドライバ
    回路を含み、 ドライバ回路は、前記それぞれの電界効果トランジスタ
    の少なくとも２つのそれぞれの制御端子にそれぞれの内
    部オン／オフ制御信号を与え、さらに、 複数のそれぞれの第１のスキャンセル手段を含み、少な
    くとも１つの第１のスキャンセル手段は、各々それぞれ
    の第１のデータ経路に接続され、前記第１のデータ経路
    からのデータ信号を感知しかつストアするように動作
    し、さらに、複数のそれぞれの第２のスキャンセル手段
    を含み、少なくとも１つのスキャンセル手段は、各々そ
    れぞれの第２のデータ経路に接続され、前記第２のデー
    タ経路からのデータ信号を感知しかつストアするように
    動作し、 スイッチングデバイスの入力および出力データ信号が感
    知されかつストアされ得る、高速伝送集積回路スイッチ
    ングデバイス。
  7. 【請求項７】テストデータ出力ノードをさらに含み、各
    々それぞれの第１のスキャンセル手段は、次のそれぞれ
    の第１のスキャンセル手段に接続され、最後のそれぞれ
    の第１のスキャンセル手段は、第１のそれぞれの第２の
    スキャンセル手段に接続され、各々それぞれの第２のス
    キャンセル手段は、次のそれぞれの第２のスキャンセル
    手段に接続され、最後のそれぞれの第２のスキャンセル
    手段は、テストデータ出力ノードに接続され、 各々のスキャンセル手段は、センスモードおよびシフト
    モードの少なくとも２つの動作モードを有し、 センスモードで動作しているとき、各々それぞれの第１
    のスキャンセル手段は、そのそれぞれの第１のデータ経
    路からのデータ信号を感知しかつストアし、各々それぞ
    れの第２のスキャンセル手段は、そのそれぞれの第２の
    データ経路からのデータ信号を感知しかつストアし、 シフトモードで動作しているとき、各々それぞれの第１
    のスキャンセル手段は、データ信号を次のそれぞれの第
    １のスキャンセル手段に出力し、各々それぞれの第１の
    スキャンセル手段は第１のそれぞれの第１のスキャンセ
    ル手段を超えて、前のそれぞれの第１のスキャンセル手
    段からのデータ信号を感知しかつストアし、最後のそれ
    ぞれの第１のスキャンセル手段は、データ信号を第１の
    それぞれの第２のスキャンセル手段に出力し、第１のそ
    れぞれの第２のスキャンセル手段は、前記最後のそれぞ
    れの第１のスキャンセル手段からのデータ信号を感知し
    かつストアし、 シフトモードで動作しているとき、各々それぞれの第２
    のスキャンセル手段は、次のそれぞれの第２のスキャン
    セル手段にデータ信号を出力し、各々それぞれの第２の
    スキャンセル手段は第１のそれぞれの第２のスキャンセ
    ル手段を超えて、前のそれぞれの第２のスキャンセル手
    段からのデータ信号を感知しかつストアし、最後のそれ
    ぞれの第２のスキャンセル手段は、前記テストデータ出
    力ノードにデータ信号を出力し、 スキャンセル手段およびテストデータ出力ノードは、シ
    フトモードで動作しているとき直列データ経路を形成
    し、スキャンセル手段によりストアされたデータ信号
    は、テストデータ出力ノードに直列にシフトされ得る、
    請求項６に記載のスイッチングデバイス。
  8. 【請求項８】テストデータ入力ノードをさらに含み、第
    １のそれぞれの第１のスキャンセル手段は、テストデー
    タ入力ノードに接続され、第１のそれぞれの第１のスキ
    ャンセル手段は、シフトモードで動作しているとき、前
    記テストデータ入力ノードからのデータ信号を感知しか
    つストアし、 データ信号は、シフトモードで動作しているとき、テス
    トデータ入力ノードからスキャンセル手段に直列にシフ
    トされる、請求項７に記載のスイッチングデバイス。
  9. 【請求項９】テストクロックノードと、テストモードノ
    ードと、内部制御信号を生成するための制御論理手段と
    をさらに含み、 制御論理手段は、テストデータ入力ノードと、テストク
    ロックノードと、テストモードノードと、各々のスキャ
    ンセル手段とに接続され、 クロック信号は、テストクロックノードを介して制御論
    理手段に与えられ、テストモード選択信号は、テストモ
    ードノードを介して制御論理手段に与えられ、 制御論理手段は、内部クロック信号とシフト選択信号と
    を生成し、かつこれらを各々のスキャンセル手段に与
    え、 各々のスキャンセル手段は、そのそれぞれの内部クロッ
    ク信号において遷移時にだけ新しいデータ信号を感知し
    かつストアし、 そのそれぞれのシフト選択信号が予め定められたシフト
    値を有するときだけ、各々のスキャンセル手段はシフト
    モードで動作し、 スキャンセル手段の動作は、テストクロックノードに与
    えらけたクロック信号と、テストモードノードに与えら
    れたテストモード選択信号とにより制御される、請求項
    ８に記載のスイッチングデバイス。
  10. 【請求項１０】各々のスキャンセル手段は出力データ値
    を有し、制御論理手段は、出力モード信号を生成しかつ
    これを各々のスキャンセル手段に与え、 それぞれの出力モード信号が予め定められた強制値を有
    するとき、各々それぞれの第１のスキャンセル手段は、
    そのそれぞれの第１のデータ経路に、それぞれの第１の
    スキャンセル手段の出力データ値に等しいデータ値を有
    するように強制し、 それぞれの出力モード信号が予め定められた強制値を有
    するとき、各々それぞれの第２のスキャンセル手段は、
    そのそれぞれの第２のデータ経路に、それぞれの第２の
    スキャンセル手段の出力データ値に等しいデータ値を有
    するように強制し、 スイッチングデバイスの入力および出力データ信号は、
    スキャンセル手段の出力値に強制され得る、請求項９に
    記載のスイッチングデバイス。
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