JP3523683B2 - エンコーダの内挿装置 - Google Patents
エンコーダの内挿装置Info
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- JP3523683B2 JP3523683B2 JP9342994A JP9342994A JP3523683B2 JP 3523683 B2 JP3523683 B2 JP 3523683B2 JP 9342994 A JP9342994 A JP 9342994A JP 9342994 A JP9342994 A JP 9342994A JP 3523683 B2 JP3523683 B2 JP 3523683B2
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Description
【０００１】
【産業上の利用分野】本発明はエンコーダを用いて被測
定体の位置又は角度を測定する位置測定装置に係わり、
特にエンコーダから得られる位置データを内挿法にてよ
り正確に求めるエンコーダの内挿装置に関する。
定体の位置又は角度を測定する位置測定装置に係わり、
特にエンコーダから得られる位置データを内挿法にてよ
り正確に求めるエンコーダの内挿装置に関する。
【０００２】
【従来の技術】被測定体の位置又は角度を求める位置検
出器としてのエンコーダにおいては、例えば図４に示す
ように、固定部材１に互いに離間してそれぞれ複数のス
リット１ａ，１ｂが穿設され、被測定体としての移動部
材２にも互いに離間してそれぞれ複数のスリット２ａ，
２ｂが穿設されている。そして、一方の各スリット１
ａ，２ａを透過した光３ａを受光器４ａで受光して電気
信号に変換して図５に示すＡ相の検出信号５ａを得る。
また、他方の各スリット１ｂ，２ｂを透過した光３ｂを
受光器４ｂで受光して電気信号に変換して図５に示すＢ
相の検出信号５ｂを得る。
出器としてのエンコーダにおいては、例えば図４に示す
ように、固定部材１に互いに離間してそれぞれ複数のス
リット１ａ，１ｂが穿設され、被測定体としての移動部
材２にも互いに離間してそれぞれ複数のスリット２ａ，
２ｂが穿設されている。そして、一方の各スリット１
ａ，２ａを透過した光３ａを受光器４ａで受光して電気
信号に変換して図５に示すＡ相の検出信号５ａを得る。
また、他方の各スリット１ｂ，２ｂを透過した光３ｂを
受光器４ｂで受光して電気信号に変換して図５に示すＢ
相の検出信号５ｂを得る。
【０００３】この状態で、移動部材２を固定部材１に対
して例えば矢印方向へ移動すると、各受光器４ａ，４ｂ
に入射する各光３ａ，３ｂの光量が変化するので、図５
に示すように、各検出信号５ａ，５ｂはサイン波形状と
なる。
して例えば矢印方向へ移動すると、各受光器４ａ，４ｂ
に入射する各光３ａ，３ｂの光量が変化するので、図５
に示すように、各検出信号５ａ，５ｂはサイン波形状と
なる。
【０００４】この場合、Ａ相の検出信号５ａに対し、Ｂ
相の検出信号５ｂが９０°位相のずれたサイン波になる
ように、各スリット１ａ，２ａと各スリット１ｂ，２ｂ
との位置関係が調整されている。このように、Ｂ相の検
出信号５ｂはＡ相の検出信号５ａに比較して必ず９０°
位相が遅れているので、Ａ相の検出信号５ａの極性とＢ
相の検出信号５ｂの極性との４種類の組合せでもって、
例えばＡ相の検出信号５ａが現在極座標上におけるどの
象限に位置しているかの情報が、各検出信号５ａ，５ｂ
の極性を比較器等で検出するのみで簡単に得られる。
相の検出信号５ｂが９０°位相のずれたサイン波になる
ように、各スリット１ａ，２ａと各スリット１ｂ，２ｂ
との位置関係が調整されている。このように、Ｂ相の検
出信号５ｂはＡ相の検出信号５ａに比較して必ず９０°
位相が遅れているので、Ａ相の検出信号５ａの極性とＢ
相の検出信号５ｂの極性との４種類の組合せでもって、
例えばＡ相の検出信号５ａが現在極座標上におけるどの
象限に位置しているかの情報が、各検出信号５ａ，５ｂ
の極性を比較器等で検出するのみで簡単に得られる。
【０００５】そして、移動部材２の検出精度、すなわち
エンコーダの分解能を向上させるために内挿手法が提唱
されている（特開平２−３８８１４号公報，特開平２−
１８６２２１号公報）。しかし、この提唱された内挿手
法においては、エンコーダからのＡ相の検出信号とＢ相
の検出信号に雑音等が含まれると、誤った位相角が出力
される。
エンコーダの分解能を向上させるために内挿手法が提唱
されている（特開平２−３８８１４号公報，特開平２−
１８６２２１号公報）。しかし、この提唱された内挿手
法においては、エンコーダからのＡ相の検出信号とＢ相
の検出信号に雑音等が含まれると、誤った位相角が出力
される。
【０００６】このような不都合を解消するために、図６
に示すエンコーダの内挿装置が提唱されている（実開平
５−４３０１９号公報）。図６において、図４に示すエ
ンコーダから出力された互いに９０°位相が異なるＡ相
の検出信号５ａ及びＢ相の検出信号５ｂは増幅器６ａ，
６ｂで増幅され、Ａ／Ｄ変換器７ａ，７ｂでデジタル値
に変換されて次の位相角データメモリ８のアドレス端子
の上位ビット端子及び下位ビット端子へ各アドレス値と
して入力される。
に示すエンコーダの内挿装置が提唱されている（実開平
５−４３０１９号公報）。図６において、図４に示すエ
ンコーダから出力された互いに９０°位相が異なるＡ相
の検出信号５ａ及びＢ相の検出信号５ｂは増幅器６ａ，
６ｂで増幅され、Ａ／Ｄ変換器７ａ，７ｂでデジタル値
に変換されて次の位相角データメモリ８のアドレス端子
の上位ビット端子及び下位ビット端子へ各アドレス値と
して入力される。
【０００７】例えばＲＯＭ等で構成された位相角データ
メモリ８内には、各検出信号５ａ，５ｂの各組み合わせ
毎に、被測定体（移動部材２）が極座標上におけるどの
象限に位置しているかを示す例えば３ビットで示される
各実位相角データθが記憶されている。そして、各検出
信号５ａ，５ｂに対応するアドレスが指定されると、該
当アドレス位置に記憶されている一つの実位相角データ
θが出力される。
メモリ８内には、各検出信号５ａ，５ｂの各組み合わせ
毎に、被測定体（移動部材２）が極座標上におけるどの
象限に位置しているかを示す例えば３ビットで示される
各実位相角データθが記憶されている。そして、各検出
信号５ａ，５ｂに対応するアドレスが指定されると、該
当アドレス位置に記憶されている一つの実位相角データ
θが出力される。
【０００８】位相角データメモリ８から出力された実位
相角データθはラッチ回路９に一旦ラッチされた後、次
のクロック信号ＣＬＫに同期して次の比較制御メモリ１
０のアドレス端子の上位ビット端子へ印加される。この
比較制御メモリ１０のアドレス端子の下位ビット端子に
は、アップ／ダウンカウンタ１７から例えば３ビットの
内挿用位相角データθ´が印加されている。なお、内挿
用位相角データθ´は極座標上においては３６０°を８
分割した場合の４５°単位の各角度領域を指定する。
相角データθはラッチ回路９に一旦ラッチされた後、次
のクロック信号ＣＬＫに同期して次の比較制御メモリ１
０のアドレス端子の上位ビット端子へ印加される。この
比較制御メモリ１０のアドレス端子の下位ビット端子に
は、アップ／ダウンカウンタ１７から例えば３ビットの
内挿用位相角データθ´が印加されている。なお、内挿
用位相角データθ´は極座標上においては３６０°を８
分割した場合の４５°単位の各角度領域を指定する。
【０００９】比較制御メモリ１０内には、図７に示すよ
うに、上位アドレス端子Ａ5 ，Ａ4，Ａ3 に印加される
３ビットで表現された各実位相角データθ、及び下位ア
ドレス端子Ａ2 ，Ａ1 ，Ａ0 に印加される３ビットで表
現された各内挿用位相角データθ´との各組合わせ［θ
θ´］毎に、前記アップ／ダウンカウンタ１７へ送出
するための２ビット（Ｄ0,Ｄ1 ）からなる外部出力用の
制御データＤC が設定されている。前記各組合わせに対
応する外部出力用の制御データＤC として、［０１］の
加算（ＵＰ）、［１０］の減算（ＤＯＷＮ），［１１］
の停止の３種類が設定されている。
うに、上位アドレス端子Ａ5 ，Ａ4，Ａ3 に印加される
３ビットで表現された各実位相角データθ、及び下位ア
ドレス端子Ａ2 ，Ａ1 ，Ａ0 に印加される３ビットで表
現された各内挿用位相角データθ´との各組合わせ［θ
θ´］毎に、前記アップ／ダウンカウンタ１７へ送出
するための２ビット（Ｄ0,Ｄ1 ）からなる外部出力用の
制御データＤC が設定されている。前記各組合わせに対
応する外部出力用の制御データＤC として、［０１］の
加算（ＵＰ）、［１０］の減算（ＤＯＷＮ），［１１］
の停止の３種類が設定されている。
【００１０】すなわち、内挿用位相角データθ´が実位
相角データθに等しい場合は、内挿用位相角データθ´
を変化させる必要がないので、外部出力用の制御データ
ＤCは［１１］の停止となる。そして、極座標系内にお
いて、内挿用位相角データθ´が実位相角データθに、
より近い方から近づけるために、内挿用位相角データθ
´を増加する方がよい場合は加算［０１］の外部出力用
の制御データＤC が設定され、内挿用位相角データθ´
を減算する方がよい場合は減算［１０］の外部出力用の
制御データＤC 設定されている。
相角データθに等しい場合は、内挿用位相角データθ´
を変化させる必要がないので、外部出力用の制御データ
ＤCは［１１］の停止となる。そして、極座標系内にお
いて、内挿用位相角データθ´が実位相角データθに、
より近い方から近づけるために、内挿用位相角データθ
´を増加する方がよい場合は加算［０１］の外部出力用
の制御データＤC が設定され、内挿用位相角データθ´
を減算する方がよい場合は減算［１０］の外部出力用の
制御データＤC 設定されている。
【００１１】したがって、一対の位相角データθ，θ´
が印加されると、この組合わせに対応した一つの外部出
力用の制御データＤC が出力される。比較制御メモリ１
０から出力された外部出力用の制御データＤC はラッチ
回路１１へ一旦ラッチされる。そして、次のクロック信
号ＣＬＫに同期して各ゲート回路１２ａ，１２ｂの一端
へ入力される。この各ゲート回路１２ａ，１２ｂの他端
にはクロック発振器１３からクロック信号ＣＬＫが印加
されている。
が印加されると、この組合わせに対応した一つの外部出
力用の制御データＤC が出力される。比較制御メモリ１
０から出力された外部出力用の制御データＤC はラッチ
回路１１へ一旦ラッチされる。そして、次のクロック信
号ＣＬＫに同期して各ゲート回路１２ａ，１２ｂの一端
へ入力される。この各ゲート回路１２ａ，１２ｂの他端
にはクロック発振器１３からクロック信号ＣＬＫが印加
されている。
【００１２】［１１］の外部出力用の制御データＤC は
各ゲート回路１２ａ，１２ｂで遮断されるので、制御デ
ータＤC が［０１］を維持している期間内はクロック信
号ＣＬＫに同期するパルス状のカウントアップ信号１５
が変位カウンタ１４及び前記アップ／ダウンカウンタ１
７のカウントアップクロック端子Ｕへ送出される。逆
に、制御データＤC が［１０］を維持している期間内は
クロック信号ＣＬＫに同期するパルス状のカウントダウ
ン信号１５が変位カウンタ１４及び前記アップ／ダウン
カウンタ１７のカウントダウンクロック端子Ｄへ送出さ
れる。
各ゲート回路１２ａ，１２ｂで遮断されるので、制御デ
ータＤC が［０１］を維持している期間内はクロック信
号ＣＬＫに同期するパルス状のカウントアップ信号１５
が変位カウンタ１４及び前記アップ／ダウンカウンタ１
７のカウントアップクロック端子Ｕへ送出される。逆
に、制御データＤC が［１０］を維持している期間内は
クロック信号ＣＬＫに同期するパルス状のカウントダウ
ン信号１５が変位カウンタ１４及び前記アップ／ダウン
カウンタ１７のカウントダウンクロック端子Ｄへ送出さ
れる。
【００１３】アップ／ダウンカウンタ１７は各クロック
端子Ｕ，Ｄに各クロック信号１５．１６が入力される毎
に、比較制御メモリ１０へ出力している内挿用位相角デ
ータθ´の値を増減する。
端子Ｕ，Ｄに各クロック信号１５．１６が入力される毎
に、比較制御メモリ１０へ出力している内挿用位相角デ
ータθ´の値を増減する。
【００１４】よって、比較制御メモリ１０，ラッチ回路
１１，ゲート回路１２ａ，１２ｂ及びアップ／ダウンカ
ウンタ１７は帰還制御ループを形成し、内挿用位相角デ
ータθ´が次のクロック信号ＣＬＫにおいて実位相角デ
ータθに一致する方向へ変化する。前記変位カウンタ１
４は、入力したカウントアップ信号１５及びカウントダ
ウン信号１５のパルス数から被測定体の変位量や速度等
を演算する。
１１，ゲート回路１２ａ，１２ｂ及びアップ／ダウンカ
ウンタ１７は帰還制御ループを形成し、内挿用位相角デ
ータθ´が次のクロック信号ＣＬＫにおいて実位相角デ
ータθに一致する方向へ変化する。前記変位カウンタ１
４は、入力したカウントアップ信号１５及びカウントダ
ウン信号１５のパルス数から被測定体の変位量や速度等
を演算する。
【００１５】
【発明が解決しようとする課題】しかしながら、図６に
示すエンコーダの内挿装置においてもまだ改良すべき次
のような課題があった。図８は図６に示すエンコーダの
内挿装置の動作を示すタイムチャートである。例えば時
刻ｔ0 でクロック信号ＣＬＫが立上がると、ラッチ回路
９が一つの実位相角データθn を保持し、多少遅れた時
刻ｔ1 でアップ／ダウンカウンタ１７の内挿用位相角デ
ータθ´n-2 が確立する。この内挿用位相角データθ´
n-2 が確立した後に、アクセス時間Ｔ0 経過した時刻ｔ
2 にて、比較制御メモリ１０から今回の出力制御データ
Ｄnが出力される。そして、この出力制御データＤn は
次のクロック信号ＣＬＫの立上がりでラッチ回路１１に
ラッチされる。ラッチ回路１１にラッチされた制御デー
タＤn のうちＤ0 のデータは次のクロック信号ＣＬＫに
同期して、ゲート回路１２ａからカウントアップ信号１
５として出力される。
示すエンコーダの内挿装置においてもまだ改良すべき次
のような課題があった。図８は図６に示すエンコーダの
内挿装置の動作を示すタイムチャートである。例えば時
刻ｔ0 でクロック信号ＣＬＫが立上がると、ラッチ回路
９が一つの実位相角データθn を保持し、多少遅れた時
刻ｔ1 でアップ／ダウンカウンタ１７の内挿用位相角デ
ータθ´n-2 が確立する。この内挿用位相角データθ´
n-2 が確立した後に、アクセス時間Ｔ0 経過した時刻ｔ
2 にて、比較制御メモリ１０から今回の出力制御データ
Ｄnが出力される。そして、この出力制御データＤn は
次のクロック信号ＣＬＫの立上がりでラッチ回路１１に
ラッチされる。ラッチ回路１１にラッチされた制御デー
タＤn のうちＤ0 のデータは次のクロック信号ＣＬＫに
同期して、ゲート回路１２ａからカウントアップ信号１
５として出力される。
【００１６】すなわち、図８のタイムチャートに示すよ
うに、比較制御メモリ１０にて比較される実位相角デー
タθn は正規の１クロック前より１クロック分多い２ク
ロック前の内挿用位相角データθ´n-2 と比較されるこ
とになる。その結果、本来ならぱ、両者は一致している
のにも拘らず、まだ一致していないと見なして外部出力
用の制御データＤC が出力される。その結果、制御がオ
ーバーシュート状態になり、リンギングが生じて、制御
の応答性が低下し、被測定体の実際の位置と変位カウン
タ１４で得られた位置とが一致しない時間帯が発生する
懸念がある。
うに、比較制御メモリ１０にて比較される実位相角デー
タθn は正規の１クロック前より１クロック分多い２ク
ロック前の内挿用位相角データθ´n-2 と比較されるこ
とになる。その結果、本来ならぱ、両者は一致している
のにも拘らず、まだ一致していないと見なして外部出力
用の制御データＤC が出力される。その結果、制御がオ
ーバーシュート状態になり、リンギングが生じて、制御
の応答性が低下し、被測定体の実際の位置と変位カウン
タ１４で得られた位置とが一致しない時間帯が発生する
懸念がある。
【００１７】本発明はこのような事情に鑑みてなされた
ものであり、アップ／ダウンカウンタに対する制御経路
からパルス化回路を除去することによって、実位相角デ
ータと内挿用位相角データとの間の必要以上の時間遅れ
を無くして、制御応答特性を向上でき、被測定体におけ
る常に実際位置と変位カウンタで得られる内挿された測
定位置とが一致し、リアルタイム性能が大幅に向上する
エンコーダの内挿装置を提供することを目的とする。
ものであり、アップ／ダウンカウンタに対する制御経路
からパルス化回路を除去することによって、実位相角デ
ータと内挿用位相角データとの間の必要以上の時間遅れ
を無くして、制御応答特性を向上でき、被測定体におけ
る常に実際位置と変位カウンタで得られる内挿された測
定位置とが一致し、リアルタイム性能が大幅に向上する
エンコーダの内挿装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に本発明のエンコーダの内挿装置においては、エンコー
ダから出力される互いに９０°位相が異なる一対の検出
信号に対応する各位相角データを記憶し、一対の検出信
号の入力に応じて当該一対の検出信号に対応する位相角
データを実位相角データとして出力する位相角データ記
憶手段と、第１のクロック信号を出力するクロック発振
器と、一対の検出信号を内挿するための内挿用位相角デ
ータを入力し、外部から入力される第１の制御データに
より変化する内挿用位相角データを第１のクロック信号
を反転した第２のクロック信号に同期して出力するアッ
プ／ダウンカウンタと、内挿用位相角データと実位相角
データとを比較し、この比較結果に応じた第１の制御デ
ータ及び第２の制御データを第２のクロック信号に同期
して出力する比較制御手段と、比較制御手段から出力さ
れる第２の制御データを第１のクロック信号に同期する
パルス信号に変換するパルス化回路と、パルス化回路に
より変換されたパルス信号を演算してエンコーダの位置
又は角度を求める変位カウンタとを具備し、比較制御手
段には、アップ／ダウンカウンタとパルス化回路とがそ
れぞれ接続され、アップ／ダウンカウンタへの第１の制
御データとパルス化回路への第２の制御データとを第１
のクロック信号に同期して送出するエンコーダの内挿装
置である。
に本発明のエンコーダの内挿装置においては、エンコー
ダから出力される互いに９０°位相が異なる一対の検出
信号に対応する各位相角データを記憶し、一対の検出信
号の入力に応じて当該一対の検出信号に対応する位相角
データを実位相角データとして出力する位相角データ記
憶手段と、第１のクロック信号を出力するクロック発振
器と、一対の検出信号を内挿するための内挿用位相角デ
ータを入力し、外部から入力される第１の制御データに
より変化する内挿用位相角データを第１のクロック信号
を反転した第２のクロック信号に同期して出力するアッ
プ／ダウンカウンタと、内挿用位相角データと実位相角
データとを比較し、この比較結果に応じた第１の制御デ
ータ及び第２の制御データを第２のクロック信号に同期
して出力する比較制御手段と、比較制御手段から出力さ
れる第２の制御データを第１のクロック信号に同期する
パルス信号に変換するパルス化回路と、パルス化回路に
より変換されたパルス信号を演算してエンコーダの位置
又は角度を求める変位カウンタとを具備し、比較制御手
段には、アップ／ダウンカウンタとパルス化回路とがそ
れぞれ接続され、アップ／ダウンカウンタへの第１の制
御データとパルス化回路への第２の制御データとを第１
のクロック信号に同期して送出するエンコーダの内挿装
置である。
【００１９】
【作用】このように構成されたエンコーダの内挿装置に
よれば、エンコーダから出力される互いに９０°位相が
異なる一対の検出信号に対応する位相角データを実位相
角データとして位相角データ記憶手段から出力し、この
実位相角データと一対の検出信号を内挿するための内挿
用位相角データとを比較制御手段により比較し、この比
較結果に応じた第１の制御データ及び第２の制御データ
を第１のクロック信号を反転した第２のクロック信号に
同期して出力し、このうち第１の制御データにより変化
する内挿用位相角データを第２のクロック信号に同期し
てアップ／ダウンカウンタから比較制御手段に出力し、
そして、この比較制御手段から出力される第２の制御デ
ータをパルス化回路により第１のクロック信号に同期す
るパルス信号に変換し、この変換されたパルス信号を変
位カウンタにより演算してエンコーダの位置又は角度を
求める。
よれば、エンコーダから出力される互いに９０°位相が
異なる一対の検出信号に対応する位相角データを実位相
角データとして位相角データ記憶手段から出力し、この
実位相角データと一対の検出信号を内挿するための内挿
用位相角データとを比較制御手段により比較し、この比
較結果に応じた第１の制御データ及び第２の制御データ
を第１のクロック信号を反転した第２のクロック信号に
同期して出力し、このうち第１の制御データにより変化
する内挿用位相角データを第２のクロック信号に同期し
てアップ／ダウンカウンタから比較制御手段に出力し、
そして、この比較制御手段から出力される第２の制御デ
ータをパルス化回路により第１のクロック信号に同期す
るパルス信号に変換し、この変換されたパルス信号を変
位カウンタにより演算してエンコーダの位置又は角度を
求める。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。図１は実施例のエンコーダの内挿装置の概略構成を
示すプロック図である。図６に示す従来のエンコーダの
内挿装置と同一部分には同一符号が付してある、したが
って、重複する部分の詳細説明は省略する。
る。図１は実施例のエンコーダの内挿装置の概略構成を
示すプロック図である。図６に示す従来のエンコーダの
内挿装置と同一部分には同一符号が付してある、したが
って、重複する部分の詳細説明は省略する。
【００２６】この実施例装置において、位相角データ記
憶手段としての位相角データメモリ８には、エンコーダ
からの互いに９０°位相が異なる一対の検出信号５ａ，
５ｂのデジタルデータに対応する各アドレス値が入力さ
れる。そして、この位相角データメモリ８から出力され
た実位相角データθは一旦ラッチ回路９にラッチされた
のち、クロック発振器１３から出力されたクロック信号
（第１のクロック信号）ＣＬＫを反転したクロック信号
（第２のクロック信号）ＣＬＫに同期して、比較制御手
段としての比較制御メモリ２０のアドレス端子の上位ビ
ット端子へ印加される。この比較制御メモリ２０のアド
レス端子の下位ビット端子には、アップ／ダウンカウン
タ２１から３ビットの内挿用位相角データθ´が印加さ
れている。
憶手段としての位相角データメモリ８には、エンコーダ
からの互いに９０°位相が異なる一対の検出信号５ａ，
５ｂのデジタルデータに対応する各アドレス値が入力さ
れる。そして、この位相角データメモリ８から出力され
た実位相角データθは一旦ラッチ回路９にラッチされた
のち、クロック発振器１３から出力されたクロック信号
（第１のクロック信号）ＣＬＫを反転したクロック信号
（第２のクロック信号）ＣＬＫに同期して、比較制御手
段としての比較制御メモリ２０のアドレス端子の上位ビ
ット端子へ印加される。この比較制御メモリ２０のアド
レス端子の下位ビット端子には、アップ／ダウンカウン
タ２１から３ビットの内挿用位相角データθ´が印加さ
れている。
【００２７】比較制御メモリ２０内には、図２に示すよ
うに、上位アドレス端子Ａ5 ，Ａ4，Ａ3 に印加され３
ビットで表現された各実位相角データθ、及び下位アド
レス端子Ａ2 ，Ａ1 ，Ａ0 に印加され３ビットで表現さ
れた各内挿用位相角データθ´との各組合わせ［θ θ
´］毎に、４ビット（Ｄ0 ．Ｄ1 ，Ｄ2 ，Ｄ3 ）からな
る制御データが設定されている。
うに、上位アドレス端子Ａ5 ，Ａ4，Ａ3 に印加され３
ビットで表現された各実位相角データθ、及び下位アド
レス端子Ａ2 ，Ａ1 ，Ａ0 に印加され３ビットで表現さ
れた各内挿用位相角データθ´との各組合わせ［θ θ
´］毎に、４ビット（Ｄ0 ．Ｄ1 ，Ｄ2 ，Ｄ3 ）からな
る制御データが設定されている。
【００２８】比較制御メモリ２０から出力された４ビッ
ト（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の制御データはラッチ回
路２２に一旦ラッチされた後に、次の第１のクロック信
号ＣＬＫに同期して、出力される。
ト（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の制御データはラッチ回
路２２に一旦ラッチされた後に、次の第１のクロック信
号ＣＬＫに同期して、出力される。
【００２９】ラッチ回路２２から出力された４ビット
（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の制御データのうち下位２
ビットがパルス化回路としてのゲート回路１２ａ，１２
ｂを介して変位カウンタ１４へ送出される外部出力用の
制御データ（第２の制御データ）Ｄｃとなる。なお、こ
の外部出力用の制御データＤｃは従来装置における図７
に示す比較制御メモリ１０に設定された外部出力用の制
御データＤｃと同じである。すなわち、この外部出力用
の制御データＤｃには、［０１］の加算（ＵＰ）、［１
０］の減算（ＤＯＷＮ），［１１］の停止の３種類が設
定されている。
（Ｄ０，Ｄ１，Ｄ２，Ｄ３）の制御データのうち下位２
ビットがパルス化回路としてのゲート回路１２ａ，１２
ｂを介して変位カウンタ１４へ送出される外部出力用の
制御データ（第２の制御データ）Ｄｃとなる。なお、こ
の外部出力用の制御データＤｃは従来装置における図７
に示す比較制御メモリ１０に設定された外部出力用の制
御データＤｃと同じである。すなわち、この外部出力用
の制御データＤｃには、［０１］の加算（ＵＰ）、［１
０］の減算（ＤＯＷＮ），［１１］の停止の３種類が設
定されている。
【００３０】さらに、４ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ
３）の制御データのうち第１の制御データ（Ｄ ３，
Ｄ ２）、すなわち上位の１ビット（Ｄ３）からなるアッ
プ／ダウン制御データＵ／Ｄ、及び１ビット（Ｄ２）か
らなる停止制御データとしてのイネーブルデータENABLE
が設定されている。
３）の制御データのうち第１の制御データ（Ｄ ３，
Ｄ ２）、すなわち上位の１ビット（Ｄ３）からなるアッ
プ／ダウン制御データＵ／Ｄ、及び１ビット（Ｄ２）か
らなる停止制御データとしてのイネーブルデータENABLE
が設定されている。
【００３１】具体的には、アップ／ダウン制御データＵ
／Ｄは、前記外部出力用の制御データＤC が［０１］の
状態時に［１］となり、外部出力用の制御データＤC が
［１０］の状態時に［０］となる。さらに、イネーブル
データENABLEは前記外部出力用の制御データＤC が［１
１］の時、すなわち内挿用位相角データθ´が実位相角
データθに一致したときに［０］となり、その他のとき
は［１］となる。
／Ｄは、前記外部出力用の制御データＤC が［０１］の
状態時に［１］となり、外部出力用の制御データＤC が
［１０］の状態時に［０］となる。さらに、イネーブル
データENABLEは前記外部出力用の制御データＤC が［１
１］の時、すなわち内挿用位相角データθ´が実位相角
データθに一致したときに［０］となり、その他のとき
は［１］となる。
【００３２】［１１］の外部出力用の制御データＤｃは
各ゲート回路１２ａ，１２ｂで遮断されるので、制御デ
ータＤｃが［０１］を維持している期間内は第１のクロ
ック信号ＣＬＫに同期するパルス状のカウントアップ信
号１５が変位カウンタ１４へ送出される。逆に、制御デ
ータＤｃが［１０］を維持している期間内は第１のクロ
ック信号ＣＬＫに同期するパルス状のカウントダウン信
号１５が変位カウンタ１４へ送出される。
各ゲート回路１２ａ，１２ｂで遮断されるので、制御デ
ータＤｃが［０１］を維持している期間内は第１のクロ
ック信号ＣＬＫに同期するパルス状のカウントアップ信
号１５が変位カウンタ１４へ送出される。逆に、制御デ
ータＤｃが［１０］を維持している期間内は第１のクロ
ック信号ＣＬＫに同期するパルス状のカウントダウン信
号１５が変位カウンタ１４へ送出される。
【００３３】前記変位カウンタ１４は、入力したカウン
トアップ信号１５及びカウントダウン信号１５のパルス
数から内挿法を用いて被測定体の正確な変位量や速度等
を演算する。
トアップ信号１５及びカウントダウン信号１５のパルス
数から内挿法を用いて被測定体の正確な変位量や速度等
を演算する。
【００３４】ラッチ回路２２から出力された４ビット
（Ｄ０．Ｄ１，Ｄ２，Ｄ３）の制御データのうち１ビッ
ト（Ｄ２）のアップ／ダウン制御データＵ／Ｄ、及び１
ビット（Ｄ２）のイネーブルデータENABLEはアップ／ダ
ウンカウンタ２１の制御端子Ｕ／Ｄ及びイネーブル端子
Ｅへ印加される。また、アップ／ダウンカウンタ２１の
クロック端子には第２のクロック信号ＣＬＫが印加され
ている。
（Ｄ０．Ｄ１，Ｄ２，Ｄ３）の制御データのうち１ビッ
ト（Ｄ２）のアップ／ダウン制御データＵ／Ｄ、及び１
ビット（Ｄ２）のイネーブルデータENABLEはアップ／ダ
ウンカウンタ２１の制御端子Ｕ／Ｄ及びイネーブル端子
Ｅへ印加される。また、アップ／ダウンカウンタ２１の
クロック端子には第２のクロック信号ＣＬＫが印加され
ている。
【００３５】このアップ／ダウンカウンタ２１は、出力
される３ビットの内挿用位相角データθ´を第２のクロ
ック信号ＣＬＫに同期して加算または減算される。そし
て、制御端子Ｕ／Ｄに印加されているアップ／ダウン制
御データＵ／Ｄが［１］を示す期間内において内挿用位
相角データθ´は増加し、アップ／ダウン制御データＵ
／Ｄが［０］を示す期間内において内挿用位相角データ
θ´は減少する。また、イネーブル端子Ｅに印加されて
いるイネーブルデータENABLEが［０］を示す期間内にお
いて内挿用位相角データθ´の増減動作は強制的に停止
される。
される３ビットの内挿用位相角データθ´を第２のクロ
ック信号ＣＬＫに同期して加算または減算される。そし
て、制御端子Ｕ／Ｄに印加されているアップ／ダウン制
御データＵ／Ｄが［１］を示す期間内において内挿用位
相角データθ´は増加し、アップ／ダウン制御データＵ
／Ｄが［０］を示す期間内において内挿用位相角データ
θ´は減少する。また、イネーブル端子Ｅに印加されて
いるイネーブルデータENABLEが［０］を示す期間内にお
いて内挿用位相角データθ´の増減動作は強制的に停止
される。
【００３６】よって、比較制御メモリ２０，ラッチ回路
２２，アップ／ダウンカウンタ２１は帰還制御ループを
形成し、イネーブルデータENABLEが［１］を示す限り、
期内挿用位相角データθ´が次のクロック信号ＣＬＫに
おいて実位相角データθに一致する方向に変化する。
２２，アップ／ダウンカウンタ２１は帰還制御ループを
形成し、イネーブルデータENABLEが［１］を示す限り、
期内挿用位相角データθ´が次のクロック信号ＣＬＫに
おいて実位相角データθに一致する方向に変化する。
【００３７】このように構成されたエンコーダの内挿装
置の動作を図３に示すタイムチャートを用いて説明す
る。例えば時刻ｔ３で第１のクロック信号ＣＬＫが立下
がると、第２のクロック信号ＣＬＫが立上り、ラッチ回
路９が一つの実位相角データθｎを保持し、アップ／ダ
ウンカウンタ２１から内挿用位相角データθ´ｎ−１が
出力される。そして、アクセス時間Ｔ０経過した時刻ｔ
４にて、比較制御メモリ２０から今回の４ビット（Ｄ０
〜Ｄ３）の制御データＤｎが出力される。そして、この
制御データＤｎは次の第１のクロック信号ＣＬＫの立上
がりでラッチ回路２２にラッチされる。
置の動作を図３に示すタイムチャートを用いて説明す
る。例えば時刻ｔ３で第１のクロック信号ＣＬＫが立下
がると、第２のクロック信号ＣＬＫが立上り、ラッチ回
路９が一つの実位相角データθｎを保持し、アップ／ダ
ウンカウンタ２１から内挿用位相角データθ´ｎ−１が
出力される。そして、アクセス時間Ｔ０経過した時刻ｔ
４にて、比較制御メモリ２０から今回の４ビット（Ｄ０
〜Ｄ３）の制御データＤｎが出力される。そして、この
制御データＤｎは次の第１のクロック信号ＣＬＫの立上
がりでラッチ回路２２にラッチされる。
【００３８】ラッチ回路２２にラッチされた４ビット
（Ｄ0 〜 Ｄ3 ）の制御データＤn のうちＤ2 ，Ｄ3 の
アップ／ダウン制御データＵ／Ｄ及びイネーブルデータ
ENABLEはアップ／ダウンカウンタ２１へ印加される。
（Ｄ0 〜 Ｄ3 ）の制御データＤn のうちＤ2 ，Ｄ3 の
アップ／ダウン制御データＵ／Ｄ及びイネーブルデータ
ENABLEはアップ／ダウンカウンタ２１へ印加される。
【００３９】したがって、アップ／ダウン制御データＵ
／Ｄは、比較制御メモリ２０からの出力タイミングから
第２のクロック信号ＣＬＫの１クロック信号分だけ遅れ
てアップ／ダウンカウンタ２１へ入力される。その結
果、比較制御メモリ２０において、実位相角データθは
正規の１クロック信号ＣＬＫ分だけ前の内挿用位相角デ
ータθ´ｎ−１と比較対象される。
／Ｄは、比較制御メモリ２０からの出力タイミングから
第２のクロック信号ＣＬＫの１クロック信号分だけ遅れ
てアップ／ダウンカウンタ２１へ入力される。その結
果、比較制御メモリ２０において、実位相角データθは
正規の１クロック信号ＣＬＫ分だけ前の内挿用位相角デ
ータθ´ｎ−１と比較対象される。
【００４０】したがって、実施例装置においては、本来
ならば両者は一致しているのにも係わらず、まだ一致し
ていないと見なして外部出力用の制御データＤC が出力
される事態を未然に回避できる。その結果、制御がオー
バーシュート状態になることが防止され、リンギングが
生じることもない。
ならば両者は一致しているのにも係わらず、まだ一致し
ていないと見なして外部出力用の制御データＤC が出力
される事態を未然に回避できる。その結果、制御がオー
バーシュート状態になることが防止され、リンギングが
生じることもない。
【００４１】よって、従来装置に比較して、制御の応答
性が向上して、被測定体の実際の位置と変位カウンタ１
４で得られた位置とが一致しない時間帯が発生すること
が少なくなり、被測定体の位置検出のリアルタイム性能
が向上する。
性が向上して、被測定体の実際の位置と変位カウンタ１
４で得られた位置とが一致しない時間帯が発生すること
が少なくなり、被測定体の位置検出のリアルタイム性能
が向上する。
【００４２】さらに、実施例装置においては、実位相角
データθと内挿用位相角データθ´とから例えば４ビッ
トの制御データを得る比較制御手段として、図２に示す
ように、実位相角データθと内挿用位相角データθ´と
をそれぞれアドレス値として入力し、このアドレス値に
対応するアドレスに実位相角データθと内挿用位相角デ
ータθ´との各組合わせ毎に、対応する制御データを予
め記憶している比較制御メモリ２２を採用している。よ
って、各位相各データθ，θ´入力時刻から実際に制御
データか出力されるまでの時間を大幅に短縮できる。さ
らに、回路規模が小さくなり、安価で簡単な回路構成が
可能となる。
データθと内挿用位相角データθ´とから例えば４ビッ
トの制御データを得る比較制御手段として、図２に示す
ように、実位相角データθと内挿用位相角データθ´と
をそれぞれアドレス値として入力し、このアドレス値に
対応するアドレスに実位相角データθと内挿用位相角デ
ータθ´との各組合わせ毎に、対応する制御データを予
め記憶している比較制御メモリ２２を採用している。よ
って、各位相各データθ，θ´入力時刻から実際に制御
データか出力されるまでの時間を大幅に短縮できる。さ
らに、回路規模が小さくなり、安価で簡単な回路構成が
可能となる。
【００４３】なお、本発明は上述した実施例に限定され
るものではない。例えばラッチ回路９，２２を除去する
ことも可能である。このようにすれば、さらに、リアル
タイム性のよい内挿装置が可能となる。
るものではない。例えばラッチ回路９，２２を除去する
ことも可能である。このようにすれば、さらに、リアル
タイム性のよい内挿装置が可能となる。
【００４４】
【発明の効果】以上説明したように、本発明のエンコー
ダの内挿装置においては、アップ／ダウンカウンタに対
する制御データの経路から遅延要因となるパルス化回路
を除去している。したがって、実位相角データと内挿用
位相角データとの間の必要以上の時間遅れを無くして、
制御応答特性を向上でき、被測定体における常に実際位
置と変位カウンタで得られる内挿された測定位置とが一
致し、リアルタイム性能を大幅に向上できる。
ダの内挿装置においては、アップ／ダウンカウンタに対
する制御データの経路から遅延要因となるパルス化回路
を除去している。したがって、実位相角データと内挿用
位相角データとの間の必要以上の時間遅れを無くして、
制御応答特性を向上でき、被測定体における常に実際位
置と変位カウンタで得られる内挿された測定位置とが一
致し、リアルタイム性能を大幅に向上できる。
【図１】 本発明の一実施例に係わるエンコーダの内挿
装置の概略構成を示すブロック図
装置の概略構成を示すブロック図
【図２】 同実施例装置の比較制御メモリの記憶内容を
示す図
示す図
【図３】 同実施例装置の動作を示す図
【図４】 エンコーダの測定原理を示す模式図
【図５】 エンコーダから得られる各検出信号を示す図
【図６】 従来のエンコーダの内挿装置の概略構成を示
すブロック図
すブロック図
【図７】 同従来装置の比較制御メモリの記憶内容を示
す図
す図
【図８】 同従来装置の動作を示す図
５ａ，５ｂ…検出信号、６ａ，６ｂ…増幅器、７ａ，７
ｂ…Ａ／Ｄ変換器、８…位相角データメモリ、９…ラッ
チ回路、１２ａ，１２ｂ…ゲート回路、１３…クロック
発振器、１４…変位カウンタ、２０…比較制御メモリ、
２１…アップ／ダウンカウンタ、２２…ラッチ回路。
ｂ…Ａ／Ｄ変換器、８…位相角データメモリ、９…ラッ
チ回路、１２ａ，１２ｂ…ゲート回路、１３…クロック
発振器、１４…変位カウンタ、２０…比較制御メモリ、
２１…アップ／ダウンカウンタ、２２…ラッチ回路。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−49914（ＪＰ，Ａ)
特開 昭61−23914（ＪＰ，Ａ)
実開 平５−43019（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01D 5/00 - 5/62
Claims (4)
- 【請求項１】 エンコーダから出力される互いに９０°
位相が異なる一対の検出信号に対応する各位相角データ
を記憶し、前記一対の検出信号の入力に応じて当該一対
の検出信号に対応する前記位相角データを実位相角デー
タとして出力する位相角データ記憶手段と、第１のクロック信号を出力するクロック発振器と、 前記一対の検出信号を内挿するための内挿用位相角デー
タを入力し、 外部から入力される第１の制御データによ
り変化する前記内挿用位相角データを前記第１のクロッ
ク信号を反転した第２のクロック信号に同期して出力す
るアップ／ダウンカウンタと、前記内挿用位相角データと前記実位相角データとを比較
し、この比較結果に応じた前記第１の制御データ及び第
２の制御データを前記第２のクロック信号に同期して出
力する 比較制御手段と、前記比較制御手段から出力される前記第２の制御データ
を前記第１のクロック信号に同期するパルス信号に変換
するパルス化回路と、 前記パルス化回路により変換された前記パルス信号を演
算して前記エンコーダの位置又は角度を求める変位カウ
ンタと、 を具備し、 前記比較制御手段には、前記アップ／ダウンカウンタと
前記パルス化回路とがそれぞれ接続され、 前記アップ／ダウンカウンタへの前記第１の制御データ
と前記パルス化回路への前記第２の制御データとを前記
第１のクロック信号に同期して送出する、 ことを特徴とする エンコーダの内挿装置。 - 【請求項２】 前記比較制御手段は、前記実位相角デー
タと前記内挿用位相角データとの組み合わせデータ毎
に、当該組み合わせデータに対応する前記第１の制御デ
ータ及び前記第２の制御データを予め設定されている、 ことを特徴とする請求項１記載のエンコーダの内挿装
置。 - 【請求項３】 前記第１の制御データは、アップ／ダウ
ン制御データ及び停止制御データからなり、 前記アップ／ダウンカウンタは、前記アップ／ダウン制
御データにより前記内挿用位相角データの変化の方向を
指定し、かつ前記停止制御データにより前記内挿用位相
角データの変化を停止する、 ことを特徴とする請求項１記載のエンコーダの内挿装
置。 - 【請求項４】 前記第１の制御データは、アップ／ダウ
ン制御データ及び停止制御データからなり、 前記比較制御手段は、前記アップ／ダウンカウンタから
出力される前記内挿用位相角データと前記位相角データ
記憶手段から出力される前記実位相角データとを比較
し、 この比較の結果、前記内挿用位相角データと前記実位相
角データとが不一致のとき、前記アップ／ダウンカウン
タに対して前記内挿用位相角データを前記実位相角デー
タに近付く方向に制御する前記アップ／ダウン制御デー
タを送出し、 前記内挿用位相角データと前記実位相角データとが一致
のとき、前記アップ／ダウンカウンタに前記停止制御デ
ータを送出する、 ことを特徴とする請求項１記載のエンコーダの内挿装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342994A JP3523683B2 (ja) | 1994-05-02 | 1994-05-02 | エンコーダの内挿装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9342994A JP3523683B2 (ja) | 1994-05-02 | 1994-05-02 | エンコーダの内挿装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07301546A JPH07301546A (ja) | 1995-11-14 |
| JP3523683B2 true JP3523683B2 (ja) | 2004-04-26 |
Family
ID=14082069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9342994A Expired - Fee Related JP3523683B2 (ja) | 1994-05-02 | 1994-05-02 | エンコーダの内挿装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523683B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6791515B1 (ja) * | 2019-10-16 | 2020-11-25 | 多摩川精機株式会社 | 回転機器制御システム及びエンコーダ |
-
1994
- 1994-05-02 JP JP9342994A patent/JP3523683B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07301546A (ja) | 1995-11-14 |
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