JP3522221B2 - 比較的多数の内部データ・ラインを持つ高速メモリ回路用のアーキテクチャ - Google Patents
比較的多数の内部データ・ラインを持つ高速メモリ回路用のアーキテクチャInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ集積回路に
係り、特に、多数の内部データ・ラインを持つ高速メモ
リ集積回路に関する。
係り、特に、多数の内部データ・ラインを持つ高速メモ
リ集積回路に関する。
【０００２】
【従来の技術】書込み／読出しメモリ集積回路は、書込
みというプロセスによりデータを記憶し、読出しという
プロセスにより、そのデータの以降の検索を可能にす
る。従来のメモリ回路の場合には、メモリ・セルの、ア
レイの形に配列された複数の記憶位置にデータが記憶さ
れる。各記憶位置は、行識別子および列識別子の両方を
含むアドレスにより識別される。メモリ集積回路のセル
に記憶することができるデータの量は、その回路の記憶
容量と呼ばれる。従来のメモリ回路の場合には、内部デ
ータ線は、書込みサイクル中にデータを記憶位置に移動
させ、読出しサイクル中に記憶位置から移動させる。
みというプロセスによりデータを記憶し、読出しという
プロセスにより、そのデータの以降の検索を可能にす
る。従来のメモリ回路の場合には、メモリ・セルの、ア
レイの形に配列された複数の記憶位置にデータが記憶さ
れる。各記憶位置は、行識別子および列識別子の両方を
含むアドレスにより識別される。メモリ集積回路のセル
に記憶することができるデータの量は、その回路の記憶
容量と呼ばれる。従来のメモリ回路の場合には、内部デ
ータ線は、書込みサイクル中にデータを記憶位置に移動
させ、読出しサイクル中に記憶位置から移動させる。
【０００３】ある特定のタイプのメモリ回路は、ランダ
ム・アクセス・メモリ（「ＲＡＭ」）回路と呼ばれる。
ランダム・アクセス・メモリ回路を使用した場合には、
記憶位置にランダムにアクセスすることができるし、デ
ータをメモリ回路の記憶位置からランダムに読み出すこ
ともできるし、記憶位置にランダムに書き込むこともで
きる。ＲＡＭ回路は、通常、二つのタイプに分類され
る。第一のタイプのＲＡＭは、スタティックＲＡＭ回路
（「ＳＲＡＭ」）と呼ばれる。ＳＲＡＭ回路の最も重要
な特徴は、回路に電力が供給されている限り、回路の記
憶位置が、その内部に記憶しているデータをいつまでも
保持するためにラッチを使用していることである。第二
のタイプのＲＡＭは、ダイナミックＲＡＭ （「ＤＲＡ
Ｍ」）回路と呼ばれる。ＤＲＡＭ回路の最も重要な特徴
は、この回路が、記憶位置に記憶したデータを保持する
ために、コンデンサのような電荷記憶素子を使用してい
ることであり、この回路の場合、データを保持するため
には、データを周期的に再充電（すなわち、リフレッシ
ュ）してやらなければならないことである。
ム・アクセス・メモリ（「ＲＡＭ」）回路と呼ばれる。
ランダム・アクセス・メモリ回路を使用した場合には、
記憶位置にランダムにアクセスすることができるし、デ
ータをメモリ回路の記憶位置からランダムに読み出すこ
ともできるし、記憶位置にランダムに書き込むこともで
きる。ＲＡＭ回路は、通常、二つのタイプに分類され
る。第一のタイプのＲＡＭは、スタティックＲＡＭ回路
（「ＳＲＡＭ」）と呼ばれる。ＳＲＡＭ回路の最も重要
な特徴は、回路に電力が供給されている限り、回路の記
憶位置が、その内部に記憶しているデータをいつまでも
保持するためにラッチを使用していることである。第二
のタイプのＲＡＭは、ダイナミックＲＡＭ （「ＤＲＡ
Ｍ」）回路と呼ばれる。ＤＲＡＭ回路の最も重要な特徴
は、この回路が、記憶位置に記憶したデータを保持する
ために、コンデンサのような電荷記憶素子を使用してい
ることであり、この回路の場合、データを保持するため
には、データを周期的に再充電（すなわち、リフレッシ
ュ）してやらなければならないことである。
【０００４】当業者であれば理解できると思うが、多数
の内部データ・ラインを必要とする従来技術のメモリ集
積回路は、通常、大電力を必要とし、比較的速度が遅
く、通常、大電力とアース・ライン抵抗を持つ。この高
い抵抗により、望ましくない電力供給ノイズと、アース
・ノイズを発生する。そのため、回路の速度が制限され
る。埋設型ＤＲＡＭマクロの形で、本発明を図示し、説
明するが、当業者であれば、本発明の原理をメモリ集積
回路全体に適用することができること、より詳細に説明
すると、多数の内部データ・ラインを必要とする高速メ
モリ集積回路に適用することができることを理解するこ
とができるだろう。
の内部データ・ラインを必要とする従来技術のメモリ集
積回路は、通常、大電力を必要とし、比較的速度が遅
く、通常、大電力とアース・ライン抵抗を持つ。この高
い抵抗により、望ましくない電力供給ノイズと、アース
・ノイズを発生する。そのため、回路の速度が制限され
る。埋設型ＤＲＡＭマクロの形で、本発明を図示し、説
明するが、当業者であれば、本発明の原理をメモリ集積
回路全体に適用することができること、より詳細に説明
すると、多数の内部データ・ラインを必要とする高速メ
モリ集積回路に適用することができることを理解するこ
とができるだろう。
【０００５】本明細書全体を通して、とりわけ、メモリ
集積回路の好適な実施形態が内蔵している入力、出力、
ラインおよびバスを頻繁に参照する。本明細書全体を通
して、データ・ラインのような上記入力等の中の一つを
参照し、そのデータ・ラインが、識別のための特定の参
照番号を持っている場合には、同じ参照番号を持ってい
るが、それに「Ｂ」がついている他のデータ・ライン
は、それと相補対をなすものであると理解されたい。例
えば、データ・ライン３００Ｂは、データ・ライン３０
０と相補対になるものであることを理解されたい。逆
に、データ・ライン３００は、データ・ライン３００Ｂ
と相補対になるものである。一般的にいって、これらの
相補対になるものが、（等化の場合のように）相互に結
合される場合、またはこれらの相補対になるものが、特
別の目的のために、同じロジック状態に駆動されない場
合であって、データ・ライン３００が高レベルである場
合には、データ・ライン３００Ｂは低レベルになる。反
対に、特殊な状態でない場合には、データ・ライン３０
０は低レベルであり、データ・ライン３００Ｂが高レベ
ルである。当業者であれば、この概念を理解することが
できるだろうし、参考のためにこの状況を本明細書に記
載した理由を理解することができるだろう。
集積回路の好適な実施形態が内蔵している入力、出力、
ラインおよびバスを頻繁に参照する。本明細書全体を通
して、データ・ラインのような上記入力等の中の一つを
参照し、そのデータ・ラインが、識別のための特定の参
照番号を持っている場合には、同じ参照番号を持ってい
るが、それに「Ｂ」がついている他のデータ・ライン
は、それと相補対をなすものであると理解されたい。例
えば、データ・ライン３００Ｂは、データ・ライン３０
０と相補対になるものであることを理解されたい。逆
に、データ・ライン３００は、データ・ライン３００Ｂ
と相補対になるものである。一般的にいって、これらの
相補対になるものが、（等化の場合のように）相互に結
合される場合、またはこれらの相補対になるものが、特
別の目的のために、同じロジック状態に駆動されない場
合であって、データ・ライン３００が高レベルである場
合には、データ・ライン３００Ｂは低レベルになる。反
対に、特殊な状態でない場合には、データ・ライン３０
０は低レベルであり、データ・ライン３００Ｂが高レベ
ルである。当業者であれば、この概念を理解することが
できるだろうし、参考のためにこの状況を本明細書に記
載した理由を理解することができるだろう。
【０００６】図１は、従来のＤＲＡＭメモリ・マクロ用
のアーキテクチャである。より詳細に説明すると、図１
は、第一の横方向に延びる境界２２、およびその対向側
面を形成する、関連する横方向に延びる境界２４を持つ
埋設ＤＲＡＭマクロ２０Ａを示す。マクロ２０Ａは、さ
らに、二つの対向する縦方向に延びる境界２６、２８を
含む。ＤＲＡＭマクロ２０Ａは、複数のメモリ・セル・
アレイまたはバンク３０を含むが、各メモリ・セル・ア
レイは、複数のメモリ・セル（すなわち、記憶位置）を
含む。各メモリ・セルは、識別のための一意の行アドレ
スおよび列アドレスを持つ。
のアーキテクチャである。より詳細に説明すると、図１
は、第一の横方向に延びる境界２２、およびその対向側
面を形成する、関連する横方向に延びる境界２４を持つ
埋設ＤＲＡＭマクロ２０Ａを示す。マクロ２０Ａは、さ
らに、二つの対向する縦方向に延びる境界２６、２８を
含む。ＤＲＡＭマクロ２０Ａは、複数のメモリ・セル・
アレイまたはバンク３０を含むが、各メモリ・セル・ア
レイは、複数のメモリ・セル（すなわち、記憶位置）を
含む。各メモリ・セルは、識別のための一意の行アドレ
スおよび列アドレスを持つ。
【０００７】列デコーダ・ロジック回路３２は、境界２
６の全長にわたって、境界２６に近接して配置されてい
る。図に示すように、数本の列選択ライン３４が、列デ
コーダ・ロジック回路３２から、マクロ２０Ａを横切っ
て、メモリ・セル・バンク３０上を横方向に延びる。縦
方向に延びるバンド３６は、隣接するメモリ・セル・バ
ンク３０を分離する。バンド３６は、それぞれ、複数の
感知アンプ（図示せず）を含む。このため、当業者は、
通常、バンド３６を感知アンプ・バンドと呼ぶ。図１に
示すように、従来のＤＲＡＭマクロの場合には、データ
・ライン３８、電力ライン４０、およびアース・ライン
４２は、マクロ２０Ａを横切って感知アンプ・バンド３
６を通って縦方向に延びる。電力ライン４０は、通常、
当業者がＶｃｃと呼ぶ電圧に設定される。また、アース
・ライン４２は、通常、当業者がＶｓｓと呼ぶ電圧に設
定される。
６の全長にわたって、境界２６に近接して配置されてい
る。図に示すように、数本の列選択ライン３４が、列デ
コーダ・ロジック回路３２から、マクロ２０Ａを横切っ
て、メモリ・セル・バンク３０上を横方向に延びる。縦
方向に延びるバンド３６は、隣接するメモリ・セル・バ
ンク３０を分離する。バンド３６は、それぞれ、複数の
感知アンプ（図示せず）を含む。このため、当業者は、
通常、バンド３６を感知アンプ・バンドと呼ぶ。図１に
示すように、従来のＤＲＡＭマクロの場合には、データ
・ライン３８、電力ライン４０、およびアース・ライン
４２は、マクロ２０Ａを横切って感知アンプ・バンド３
６を通って縦方向に延びる。電力ライン４０は、通常、
当業者がＶｃｃと呼ぶ電圧に設定される。また、アース
・ライン４２は、通常、当業者がＶｓｓと呼ぶ電圧に設
定される。
【０００８】今説明したように、この従来のアーキテク
チャの場合には、データ・ライン３４および電力ライン
４０、およびアース・ライン４２は、感知アンプ・バン
ド３６を通って延びる。さらに、列選択ライン３４は、
通常、データ・ラインをほぼ横切る方向に、メモリ・ア
レイ３０を横切って延びる。種々の用途に適してはいる
ものの、マクロ２０Ａ用のこの従来のアーキテクチャ
は、多数の内部データ・ライン３８を持つメモリ回路用
には適していない。より詳細に説明すると、恐らく、２
〜４本のデータ・ラインのような少数のデータ・ライン
だけが、各感知アンプ・バンド３６を横切って延びるこ
とができる。この制限は、チップ面積が限られているか
らであり、そのため、感知アンプ・バンド３６の幅が制
限される。さらに、この従来のアーキテクチャの場合に
は、電力ライン４０およびアース・ライン４２は、比較
的大きい抵抗を持つ。特に、電力ラインおよびアース・
ラインは、感知アンプ・バンドを通って延びているの
で、これらのラインは、比較的狭いものでなければなら
ない。そのため、これらラインの抵抗は、比較的高くな
る。
チャの場合には、データ・ライン３４および電力ライン
４０、およびアース・ライン４２は、感知アンプ・バン
ド３６を通って延びる。さらに、列選択ライン３４は、
通常、データ・ラインをほぼ横切る方向に、メモリ・ア
レイ３０を横切って延びる。種々の用途に適してはいる
ものの、マクロ２０Ａ用のこの従来のアーキテクチャ
は、多数の内部データ・ライン３８を持つメモリ回路用
には適していない。より詳細に説明すると、恐らく、２
〜４本のデータ・ラインのような少数のデータ・ライン
だけが、各感知アンプ・バンド３６を横切って延びるこ
とができる。この制限は、チップ面積が限られているか
らであり、そのため、感知アンプ・バンド３６の幅が制
限される。さらに、この従来のアーキテクチャの場合に
は、電力ライン４０およびアース・ライン４２は、比較
的大きい抵抗を持つ。特に、電力ラインおよびアース・
ラインは、感知アンプ・バンドを通って延びているの
で、これらのラインは、比較的狭いものでなければなら
ない。そのため、これらラインの抵抗は、比較的高くな
る。
【０００９】図２は、比較的多数の内部データ・ライン
を収容する、ＤＲＡＭマクロ・アーキテクチャである。
図２のＤＲＡＭマクロ・アーキテクチャは、マクロ２０
Ｂを横切って、メモリ・アレイ３０上を、マクロを横切
って延びる感知アンプ・バンド３６をほぼ横切る方向
に、横方向に延びるグローバル・データ・ライン４４を
含む。マクロ２０Ｂは、さらに、感知アンプ・バンド３
６を通って縦方向に延びていて、グローバル・データ・
ライン４４と接続している、ローカル・データ・ライン
４６を含む。感知アンプ・バンド３６が内蔵する、所定
の組の感知アンプは、これら各ローカル・データ・ライ
ン４６を共有することができる。各ローカル・データ・
ライン４６は、一組の感知アンプと正確に関連する。さ
らに、感知アンプの各組は、ただ一つのローカル・デー
タ・ライン４６だけに正確に関連する。
を収容する、ＤＲＡＭマクロ・アーキテクチャである。
図２のＤＲＡＭマクロ・アーキテクチャは、マクロ２０
Ｂを横切って、メモリ・アレイ３０上を、マクロを横切
って延びる感知アンプ・バンド３６をほぼ横切る方向
に、横方向に延びるグローバル・データ・ライン４４を
含む。マクロ２０Ｂは、さらに、感知アンプ・バンド３
６を通って縦方向に延びていて、グローバル・データ・
ライン４４と接続している、ローカル・データ・ライン
４６を含む。感知アンプ・バンド３６が内蔵する、所定
の組の感知アンプは、これら各ローカル・データ・ライ
ン４６を共有することができる。各ローカル・データ・
ライン４６は、一組の感知アンプと正確に関連する。さ
らに、感知アンプの各組は、ただ一つのローカル・デー
タ・ライン４６だけに正確に関連する。
【００１０】読出し動作中は、複数の組の感知アンプの
中の、一組の内の感知アンプの中の選択した感知アンプ
が、その関連する列選択ライン３４上に存在する信号に
より動作可能になる。それ故、その選択した感知アンプ
に関連する、メモリ・セル内に記憶しているデータが、
その選択した感知アンプに接続しているローカル・デー
タ・ライン４６に移される。その後で、上記データは、
マクロ２０Ｂの外部に位置する回路素子による以降の処
理のために、そのローカル・データ・ライン４６に接続
しているグローバル・データ・ライン４４に移される。
中の、一組の内の感知アンプの中の選択した感知アンプ
が、その関連する列選択ライン３４上に存在する信号に
より動作可能になる。それ故、その選択した感知アンプ
に関連する、メモリ・セル内に記憶しているデータが、
その選択した感知アンプに接続しているローカル・デー
タ・ライン４６に移される。その後で、上記データは、
マクロ２０Ｂの外部に位置する回路素子による以降の処
理のために、そのローカル・データ・ライン４６に接続
しているグローバル・データ・ライン４４に移される。
【００１１】書込み動作中、データは、その内部のある
アドレスに記憶するために、外部回路素子（例えば、マ
イクロプロセッサ）からメモリ・マクロ２０Ｂに送られ
る。データは、最初、グローバル・データ・ライン４４
からローカル・データ・ライン４６に移される。複数の
組の感知アンプの中の一組内の感知アンプの中から選択
されたものが、その関連する列選択ライン３４上に存在
する信号により動作可能になる。その後で、選択した感
知アンプに接続している、ローカル・データ・ライン４
６上に位置するデータが、メモリ・アレイ３０のその記
憶位置に記憶するために、その選択した感知アンプに関
連するメモリ・セルに送られる。
アドレスに記憶するために、外部回路素子（例えば、マ
イクロプロセッサ）からメモリ・マクロ２０Ｂに送られ
る。データは、最初、グローバル・データ・ライン４４
からローカル・データ・ライン４６に移される。複数の
組の感知アンプの中の一組内の感知アンプの中から選択
されたものが、その関連する列選択ライン３４上に存在
する信号により動作可能になる。その後で、選択した感
知アンプに接続している、ローカル・データ・ライン４
６上に位置するデータが、メモリ・アレイ３０のその記
憶位置に記憶するために、その選択した感知アンプに関
連するメモリ・セルに送られる。
【００１２】図２のアーキテクチャは、何等のエリア・
ペナルティなしに多数の内部データ・ラインを収容する
ことができるけれども、二つの大きな欠点がある。第一
の欠点は、グローバル・データ・ライン４６のキャパシ
タンスが比較的大きく、そのため、性能が低下し、電力
消費が増大することである。第二の欠点は、上記グロー
バル・データ・ラインは、幅の狭い感知アンプ・バンド
３６を貫通しているので、電力ライン４０およびアース
・ライン４２が比較的狭いことである。すでに説明した
ように、そのため、上記ラインの抵抗が高くなりすぎ
る。
ペナルティなしに多数の内部データ・ラインを収容する
ことができるけれども、二つの大きな欠点がある。第一
の欠点は、グローバル・データ・ライン４６のキャパシ
タンスが比較的大きく、そのため、性能が低下し、電力
消費が増大することである。第二の欠点は、上記グロー
バル・データ・ラインは、幅の狭い感知アンプ・バンド
３６を貫通しているので、電力ライン４０およびアース
・ライン４２が比較的狭いことである。すでに説明した
ように、そのため、上記ラインの抵抗が高くなりすぎ
る。
【００１３】図３の他のアーキテクチャについて説明す
ると、この図のマクロ２０Ｃは、マクロを横切って、メ
モリ・アレイ３０上を横方向に延びる列選択ライン３４
と、同じ方向に延びるグローバル・データ・ライン４４
と、感知アンプ・バンド３６を通って縦方向に延びるロ
ーカル・データ・ライン４６と、複数の電力ライン４０
および複数のアース・ライン４２とを含む。電力ライン
４０およびアース・ライン４２の内の数本は、アレイを
横切って横方向に延びるが、他の電力ラインおよびアー
ス・ラインは、感知アンプ・バンド３６を通して縦方向
に延びる。マクロ２０Ｃを横切って縦方向に延びるこれ
らの電力ライン４０およびアース・ライン４２の幅は、
上記の幅よりも広い。さらに、このアーキテクチャの場
合には、感知アンプ・バンド３６を通って縦方向に延び
るこれらの電力ライン４０およびアース・ライン４２
は、電力バス容量およびアース・バス容量の実効幅を増
大する。従って、このアーキテクチャで使用されるバス
容量、およびアース・バス容量により抵抗が小さくな
り、それにより電力消費およびアース・ノイズが低減す
る。
ると、この図のマクロ２０Ｃは、マクロを横切って、メ
モリ・アレイ３０上を横方向に延びる列選択ライン３４
と、同じ方向に延びるグローバル・データ・ライン４４
と、感知アンプ・バンド３６を通って縦方向に延びるロ
ーカル・データ・ライン４６と、複数の電力ライン４０
および複数のアース・ライン４２とを含む。電力ライン
４０およびアース・ライン４２の内の数本は、アレイを
横切って横方向に延びるが、他の電力ラインおよびアー
ス・ラインは、感知アンプ・バンド３６を通して縦方向
に延びる。マクロ２０Ｃを横切って縦方向に延びるこれ
らの電力ライン４０およびアース・ライン４２の幅は、
上記の幅よりも広い。さらに、このアーキテクチャの場
合には、感知アンプ・バンド３６を通って縦方向に延び
るこれらの電力ライン４０およびアース・ライン４２
は、電力バス容量およびアース・バス容量の実効幅を増
大する。従って、このアーキテクチャで使用されるバス
容量、およびアース・バス容量により抵抗が小さくな
り、それにより電力消費およびアース・ノイズが低減す
る。
【００１４】
【発明が解決しようとする課題】しかし、図３のマクロ
２０Ｃ用のアーキテクチャは、多数の内部データ・ライ
ンを必要とする高速メモリ集積回路用には最適なもので
はない。より詳細に説明すると、その列選択ライン３
４、グローバル・データ・ライン４４、および電力ライ
ン４０およびアース・ライン４２は、マクロ２０Ｃを横
切って横方向に延びるので、スペースの関係からマクロ
を小さなチップに装着するのが難しくなる。実際、この
アーキテクチャの横方向に延びるすべてのラインを収容
するために、追加の金属層を形成しなければならなくな
る。このような金属層を追加すると、メモリ回路の製造
コストが高くなり、列選択ライン３４およびグローバル
・データ・ライン４４のキャパシタンスも増大し、その
結果、性能が劣化し、電力消費が増大する。
２０Ｃ用のアーキテクチャは、多数の内部データ・ライ
ンを必要とする高速メモリ集積回路用には最適なもので
はない。より詳細に説明すると、その列選択ライン３
４、グローバル・データ・ライン４４、および電力ライ
ン４０およびアース・ライン４２は、マクロ２０Ｃを横
切って横方向に延びるので、スペースの関係からマクロ
を小さなチップに装着するのが難しくなる。実際、この
アーキテクチャの横方向に延びるすべてのラインを収容
するために、追加の金属層を形成しなければならなくな
る。このような金属層を追加すると、メモリ回路の製造
コストが高くなり、列選択ライン３４およびグローバル
・データ・ライン４４のキャパシタンスも増大し、その
結果、性能が劣化し、電力消費が増大する。
【００１５】上記の説明を読めば、当業者であれば、通
常、従来のメモリ回路と一緒に使用するアーキテクチャ
が、多数の内部データ・ラインを必要とするメモリ回路
には適していないことを理解することができるだろう。
さらに、当業者であれば、上記メモリ回路用の多くの可
能なアーキテクチャは、ある種の用途には適している
が、かなりの欠点があり、エレクトロニクス・デバイス
での、その使用が制限されることを理解することができ
るだろう。これらの欠点としては、性能が悪いこと（速
度が遅いこと）、電力消費が大きいこと、製造コストが
高いこと等がある。
常、従来のメモリ回路と一緒に使用するアーキテクチャ
が、多数の内部データ・ラインを必要とするメモリ回路
には適していないことを理解することができるだろう。
さらに、当業者であれば、上記メモリ回路用の多くの可
能なアーキテクチャは、ある種の用途には適している
が、かなりの欠点があり、エレクトロニクス・デバイス
での、その使用が制限されることを理解することができ
るだろう。これらの欠点としては、性能が悪いこと（速
度が遅いこと）、電力消費が大きいこと、製造コストが
高いこと等がある。
【００１６】本発明の好適な実施形態の一つの目的は、
比較的多数の内部データ・ラインを持つ高速メモリ回路
を提供することである。本発明の好適な実施形態のもう
一つの目的は、内部データ・ライン上のキャパシタンス
を比較的少なくして、それにより、データ伝送を高速で
行い、電力消費を少なくすることである。本発明の好適
な実施形態のさらにもう一つの目的は、比較的低い抵抗
電力およびアース・バスを持つことである。本発明の好
適な実施形態のさらにもう一つの目的は、独立している
読出しデータ経路回路、および独立している書込みデー
タ経路回路を持つことである。
比較的多数の内部データ・ラインを持つ高速メモリ回路
を提供することである。本発明の好適な実施形態のもう
一つの目的は、内部データ・ライン上のキャパシタンス
を比較的少なくして、それにより、データ伝送を高速で
行い、電力消費を少なくすることである。本発明の好適
な実施形態のさらにもう一つの目的は、比較的低い抵抗
電力およびアース・バスを持つことである。本発明の好
適な実施形態のさらにもう一つの目的は、独立している
読出しデータ経路回路、および独立している書込みデー
タ経路回路を持つことである。
【００１７】本発明の好適な実施形態のこれらの目的
は、以下の説明を読めば明らかになるだろう。しかし、
ある装置は、以下の説明から手に入れることができるも
のを含めて、これら各目的およびすべての目的を達成し
ないでも、特許請求の範囲に記載する本発明に、依然と
して適当なものである。本発明の主題は、本発明の目的
のところではなく、添付の特許請求の範囲に記載してあ
る。任意のおよびすべての目的は、必ずしも本発明全体
を使用しないでも、本発明の好適な実施形態により達成
することができる。
は、以下の説明を読めば明らかになるだろう。しかし、
ある装置は、以下の説明から手に入れることができるも
のを含めて、これら各目的およびすべての目的を達成し
ないでも、特許請求の範囲に記載する本発明に、依然と
して適当なものである。本発明の主題は、本発明の目的
のところではなく、添付の特許請求の範囲に記載してあ
る。任意のおよびすべての目的は、必ずしも本発明全体
を使用しないでも、本発明の好適な実施形態により達成
することができる。
【００１８】
【課題を解決するための手段】本発明は、高速処理を行
うことができ、比較的多数の内部データ・ラインを必要
とするメモリ回路用のアーキテクチャに関する。図のア
ーキテクチャの場合には、グローバル・データ・ライン
および電力ラインおよびアース・ラインは、アレイを横
切って横方向に延びる。これらのラインは、好適には、
同じ金属層内に位置することが好ましいが、必ずしもそ
うでなくてもよい。最も好適には、第三の金属層（「３
ＭＴ」）内に位置することが好ましい。最も好適には、
メモリ・アレイ上の唯一の他の金属層が、ワード線をス
トラップするために使用される、第一の金属層（「１Ｍ
Ｔ］）内に位置していることが好ましい。このような配
置にすると、グローバル・データ・ライン上のキャパシ
タンスが比較的小さくなり、それによりデータの転送速
度が速くなり、それと同時に電力消費が少なくなる。
うことができ、比較的多数の内部データ・ラインを必要
とするメモリ回路用のアーキテクチャに関する。図のア
ーキテクチャの場合には、グローバル・データ・ライン
および電力ラインおよびアース・ラインは、アレイを横
切って横方向に延びる。これらのラインは、好適には、
同じ金属層内に位置することが好ましいが、必ずしもそ
うでなくてもよい。最も好適には、第三の金属層（「３
ＭＴ」）内に位置することが好ましい。最も好適には、
メモリ・アレイ上の唯一の他の金属層が、ワード線をス
トラップするために使用される、第一の金属層（「１Ｍ
Ｔ］）内に位置していることが好ましい。このような配
置にすると、グローバル・データ・ライン上のキャパシ
タンスが比較的小さくなり、それによりデータの転送速
度が速くなり、それと同時に電力消費が少なくなる。
【００１９】従来のアーキテクチャの場合のように、数
本の感知アンプ・バンドが、マクロを横切って縦方向に
延びていて、メモリ・セル・バンクに隣接している。ロ
ーカル・データ・ラインは、感知アンプ・バンドを通っ
て縦方向に延び、複数の感知アンプを特定のグローバル
・データ・ラインに接続している。ローカル・データ・
ラインにより、アレイのグローバル・データ・ライン
と、メモリ・セルとの間で、データを送信することがで
きる。
本の感知アンプ・バンドが、マクロを横切って縦方向に
延びていて、メモリ・セル・バンクに隣接している。ロ
ーカル・データ・ラインは、感知アンプ・バンドを通っ
て縦方向に延び、複数の感知アンプを特定のグローバル
・データ・ラインに接続している。ローカル・データ・
ラインにより、アレイのグローバル・データ・ライン
と、メモリ・セルとの間で、データを送信することがで
きる。
【００２０】好適には、電力ラインおよびアース・ライ
ンも、感知アンプ・バンドを通って縦方向に延びること
が好ましい。電力ラインおよびアース・ラインは、好適
には、縦方向に延びる電力ラインおよびアース・ライン
の金属層以外の、異なる金属層内に位置することが好ま
しいが、必ずしもそうでなくてもよい。縦方向に延びる
電力ラインおよびアース・ラインは、最も好適には、第
二の金属層（「２ＭＴ」）内に位置することが好まし
い。横方向に延びる電力ラインおよびアース・ライン
は、比較的低い抵抗電力およびアース・バス・グリッド
を形成するために、縦方向に延びる各電力ラインおよび
アース・ラインに短絡される。
ンも、感知アンプ・バンドを通って縦方向に延びること
が好ましい。電力ラインおよびアース・ラインは、好適
には、縦方向に延びる電力ラインおよびアース・ライン
の金属層以外の、異なる金属層内に位置することが好ま
しいが、必ずしもそうでなくてもよい。縦方向に延びる
電力ラインおよびアース・ラインは、最も好適には、第
二の金属層（「２ＭＴ」）内に位置することが好まし
い。横方向に延びる電力ラインおよびアース・ライン
は、比較的低い抵抗電力およびアース・バス・グリッド
を形成するために、縦方向に延びる各電力ラインおよび
アース・ラインに短絡される。
【００２１】好適には、列選択ラインも、感知アンプ・
バンドを通って縦方向に延びることが好ましい。各列選
択ラインは、感知アンプ・バンド内に位置する感知アン
プ、および列デコーダ回路に接続している。各列デコー
ダ回路は、好適には、そこを通ってその関連する列選択
ラインが延びる、感知アンプ・バンドに近接して、メモ
リ・アレイの縁部に位置することが好ましい。
バンドを通って縦方向に延びることが好ましい。各列選
択ラインは、感知アンプ・バンド内に位置する感知アン
プ、および列デコーダ回路に接続している。各列デコー
ダ回路は、好適には、そこを通ってその関連する列選択
ラインが延びる、感知アンプ・バンドに近接して、メモ
リ・アレイの縁部に位置することが好ましい。
【００２２】好適な実施形態の場合には、アーキテクチ
ャは、独立している読出しグローバル・データ・ライ
ン、および書込みグローバル・データ・ライン、独立し
ている読出しローカル・データ・ライン、および書込み
ローカル・データ・ライン、および独立している読出し
列選択ライン、および書込み列選択ラインを含めて、独
立している読出しデータ通路回路、および書込みデータ
通路回路を使用する。このような設計の場合には、ある
メモリ・セルに書込みを行いながら、同時に他のメモリ
・セルから読出しを行うことができる。
ャは、独立している読出しグローバル・データ・ライ
ン、および書込みグローバル・データ・ライン、独立し
ている読出しローカル・データ・ライン、および書込み
ローカル・データ・ライン、および独立している読出し
列選択ライン、および書込み列選択ラインを含めて、独
立している読出しデータ通路回路、および書込みデータ
通路回路を使用する。このような設計の場合には、ある
メモリ・セルに書込みを行いながら、同時に他のメモリ
・セルから読出しを行うことができる。
【００２３】他の好適な実施形態の場合には、アーキテ
クチャは、ローカル・データ・ラインからグローバル・
データ・ラインを分離するための、ローカル回路を含
む。このローカル回路は、さらに、グローバル・データ
・ライン上のキャパシタンスを少なくし、それにより、
メモリ回路の性能がさらに向上し、その電力消費がさら
に少なくなる。
クチャは、ローカル・データ・ラインからグローバル・
データ・ラインを分離するための、ローカル回路を含
む。このローカル回路は、さらに、グローバル・データ
・ライン上のキャパシタンスを少なくし、それにより、
メモリ回路の性能がさらに向上し、その電力消費がさら
に少なくなる。
【００２４】上記の好適な機能を持っているので、好適
には、アーキテクチャは、ローカル読出しデータ・ライ
ンからグローバル読出しデータ・ラインを分離するロー
カル読出し回路、およびローカル書込みデータ・ライン
からグローバル書込みデータ・ラインを分離するローカ
ル書込み回路を含むことが好ましい。この場合、グロー
バル読出しデータ・ライン上のキャパシタンス、および
グローバル書込みデータ・ライン上のキャパシタンスが
少なくなり、上記の利点が得られる。
には、アーキテクチャは、ローカル読出しデータ・ライ
ンからグローバル読出しデータ・ラインを分離するロー
カル読出し回路、およびローカル書込みデータ・ライン
からグローバル書込みデータ・ラインを分離するローカ
ル書込み回路を含むことが好ましい。この場合、グロー
バル読出しデータ・ライン上のキャパシタンス、および
グローバル書込みデータ・ライン上のキャパシタンスが
少なくなり、上記の利点が得られる。
【００２５】
【発明の実施の形態】添付の図面を参照しながら本発明
の好適な実施形態について説明するが、図面中、類似の
部品には類似の参照番号がつけてある。図４は、比較的
多数の内部データ・ラインを含み、本発明の種々の機能
により構成されている高速ＤＲＡＭメモリ・アレイ用の
アーキテクチャである。ＤＲＡＭまたは他のメモリの記
憶領域を形成するために、開示のメモリ・アレイを真似
することができることを理解することができるだろう。
上記アレイの他に、メモリ領域は、例えば、入力バッフ
ァおよび出力バッファ、アドレス・バッファ、電源、ピ
ン接続部、任意の基板バイアス回路、および他の従来の
周辺領域回路を含む、いわゆる、「周辺領域」により囲
まれている。
の好適な実施形態について説明するが、図面中、類似の
部品には類似の参照番号がつけてある。図４は、比較的
多数の内部データ・ラインを含み、本発明の種々の機能
により構成されている高速ＤＲＡＭメモリ・アレイ用の
アーキテクチャである。ＤＲＡＭまたは他のメモリの記
憶領域を形成するために、開示のメモリ・アレイを真似
することができることを理解することができるだろう。
上記アレイの他に、メモリ領域は、例えば、入力バッフ
ァおよび出力バッファ、アドレス・バッファ、電源、ピ
ン接続部、任意の基板バイアス回路、および他の従来の
周辺領域回路を含む、いわゆる、「周辺領域」により囲
まれている。
【００２６】図４は、第一の横方向に延びる境界１０
２、およびその対向側面を形成している関連する横方向
に延びる境界１０４を持つ埋設ＤＲＡＭアレイ１００で
ある。アレイ１００は、さらに、二つの対向する縦方向
に延びる境界１０６、１０８を含む。ＤＲＡＭアレイ１
００は、複数のメモリ・セル・バンク１１０を含み、各
メモリ・セル・バンクは、複数のメモリ・セル（すなわ
ち、記憶位置）を含む。各メモリ・セルは、識別のため
の、一意の行アドレスおよび列アドレスを持つ。
２、およびその対向側面を形成している関連する横方向
に延びる境界１０４を持つ埋設ＤＲＡＭアレイ１００で
ある。アレイ１００は、さらに、二つの対向する縦方向
に延びる境界１０６、１０８を含む。ＤＲＡＭアレイ１
００は、複数のメモリ・セル・バンク１１０を含み、各
メモリ・セル・バンクは、複数のメモリ・セル（すなわ
ち、記憶位置）を含む。各メモリ・セルは、識別のため
の、一意の行アドレスおよび列アドレスを持つ。
【００２７】グローバル読出しおよび書込みデータ・ラ
イン１１２、１１３は、その対になるデータ・ライン１
１２Ｂ、１１３Ｂ（図８参照）と一緒に、マクロ１００
を横切って横方向に延びる。これらのラインは、好適に
は、同じ金属層内に位置することが好ましいが、必ずし
もそうでなくてもよい。これらラインは、最も好適に
は、第三の金属層（「３ＭＴ」）内に位置することが好
ましい（図７参照）。最も好適には、メモリ・セル・バ
ンク１１０上の唯一の他の金属相互接続部は、ワード線
をストラップするために使用される（図７参照）、第一
の金属層（「１ＭＴ」）内に位置することが好ましい。
このように配置すると、グローバル・データ・ライン１
１２、１１３のキャパシタンスが比較的に小さくなり、
それにより、データ伝送速度を速くすることができ、電
力消費を少なくすることができる。理解していただける
と思うが、三つの金属層すべてが、アレイ１００の所与
の領域内に位置していると仮定した場合、第二の金属層
（「２ＭＴ」）は、第一の金属層（「１ＭＴ」）上に位
置しているが、重畳はしていない。また、第三の金属層
（「３ＭＴ」）は、第二の金属層上に位置しているが、
重畳はしていない。しかし、今説明したように、また図
７に示すように、第二の金属層は、メモリ・セル・バン
ク１１０をほとんど横切っていないので、そのため、グ
ローバル読出しデータ・ライン１１２、１１２Ｂ、およ
びグローバル書込みデータ・ライン１１３、１１３Ｂの
キャパシタンスは少なくなる。電力ライン１１４および
アースライン１１６は、境界１０４を持つ埋設ＤＲＡＭ
アレイ１００を横切って横方向に延びる。これらのライ
ンは、また、好適には、３ＭＴ内に位置することが好ま
しい（図６および図７参照）。
イン１１２、１１３は、その対になるデータ・ライン１
１２Ｂ、１１３Ｂ（図８参照）と一緒に、マクロ１００
を横切って横方向に延びる。これらのラインは、好適に
は、同じ金属層内に位置することが好ましいが、必ずし
もそうでなくてもよい。これらラインは、最も好適に
は、第三の金属層（「３ＭＴ」）内に位置することが好
ましい（図７参照）。最も好適には、メモリ・セル・バ
ンク１１０上の唯一の他の金属相互接続部は、ワード線
をストラップするために使用される（図７参照）、第一
の金属層（「１ＭＴ」）内に位置することが好ましい。
このように配置すると、グローバル・データ・ライン１
１２、１１３のキャパシタンスが比較的に小さくなり、
それにより、データ伝送速度を速くすることができ、電
力消費を少なくすることができる。理解していただける
と思うが、三つの金属層すべてが、アレイ１００の所与
の領域内に位置していると仮定した場合、第二の金属層
（「２ＭＴ」）は、第一の金属層（「１ＭＴ」）上に位
置しているが、重畳はしていない。また、第三の金属層
（「３ＭＴ」）は、第二の金属層上に位置しているが、
重畳はしていない。しかし、今説明したように、また図
７に示すように、第二の金属層は、メモリ・セル・バン
ク１１０をほとんど横切っていないので、そのため、グ
ローバル読出しデータ・ライン１１２、１１２Ｂ、およ
びグローバル書込みデータ・ライン１１３、１１３Ｂの
キャパシタンスは少なくなる。電力ライン１１４および
アースライン１１６は、境界１０４を持つ埋設ＤＲＡＭ
アレイ１００を横切って横方向に延びる。これらのライ
ンは、また、好適には、３ＭＴ内に位置することが好ま
しい（図６および図７参照）。
【００２８】数本の感知アンプ・バンド１１８は、アレ
イ１００を横切って縦方向に延びていて、メモリ・セル
・バンク１１０に隣接する。より詳細に説明すると、各
メモリ・セル・バンク１１０は、その二つの縦方向に延
びる各境界に沿って延びる、感知アンプ・バンド１１８
を含む。感知アンプ・バンド１１８は、グローバル読出
しデータ・ライン１１２およびグローバル書込みデータ
・ライン１１３、および水平方向の電力ライン１１４お
よびアース・ライン１１６が延びる方向に、ほぼ横方向
に延びる。感知アンプ・バンド１１８は、複数の感知ア
ンプ（図示せず）を含む。ローカル読出しデータ・ライ
ン１２０、およびローカル書込みデータ・ライン１２１
は、その対になるデータ・ライン１２０Ｂ、１２１Ｂ
（図８参照）と一緒に、感知アンプ・バンド１１８を通
って縦方向に延び、複数の感知アンプを、対応するグロ
ーバル読出しデータ・ライン１１２、およびグローバル
書込みデータ・ライン１１３に接続する。ローカル・デ
ータ・ライン１２０、１２１により、グローバル・デー
タ・ライン１１２、１１３と、アレイ１００のメモリ・
セルとの間でデータを送信することができる。感知アン
プ・バンド１１８が内蔵する所定の組の感知アンプが、
各ローカル・データ・ライン１２０、１２１を共有す
る。各ローカル・データ・ライン１２０、１２１は、一
組の感知アンプと正確に関連する。さらに、感知アンプ
の各組は、一本のローカル・データ・ライン１２０、１
２１に正確に関連する。
イ１００を横切って縦方向に延びていて、メモリ・セル
・バンク１１０に隣接する。より詳細に説明すると、各
メモリ・セル・バンク１１０は、その二つの縦方向に延
びる各境界に沿って延びる、感知アンプ・バンド１１８
を含む。感知アンプ・バンド１１８は、グローバル読出
しデータ・ライン１１２およびグローバル書込みデータ
・ライン１１３、および水平方向の電力ライン１１４お
よびアース・ライン１１６が延びる方向に、ほぼ横方向
に延びる。感知アンプ・バンド１１８は、複数の感知ア
ンプ（図示せず）を含む。ローカル読出しデータ・ライ
ン１２０、およびローカル書込みデータ・ライン１２１
は、その対になるデータ・ライン１２０Ｂ、１２１Ｂ
（図８参照）と一緒に、感知アンプ・バンド１１８を通
って縦方向に延び、複数の感知アンプを、対応するグロ
ーバル読出しデータ・ライン１１２、およびグローバル
書込みデータ・ライン１１３に接続する。ローカル・デ
ータ・ライン１２０、１２１により、グローバル・デー
タ・ライン１１２、１１３と、アレイ１００のメモリ・
セルとの間でデータを送信することができる。感知アン
プ・バンド１１８が内蔵する所定の組の感知アンプが、
各ローカル・データ・ライン１２０、１２１を共有す
る。各ローカル・データ・ライン１２０、１２１は、一
組の感知アンプと正確に関連する。さらに、感知アンプ
の各組は、一本のローカル・データ・ライン１２０、１
２１に正確に関連する。
【００２９】電力ライン１２２およびアース・ライン１
２４も、感知アンプ・バンド１１８を通って縦方向に延
びる。これらの縦方向に延びる電力ライン１２２および
アース・ライン１２４は、好適には、その対になる横方
向に延びる電力ライン１１４およびアース・ライン１１
６の金属層以外の、異なる金属層内に位置することが好
ましいが、必ずしもそうでなくてもよい（図６および図
７参照）。縦方向に延びる電力ライン１２２およびアー
ス・ライン１２４は、最も好適には、第二の金属層
（「２ＭＴ」）内に位置することが好ましい（図７参
照）。横方向に延びる電力ライン１１４、およびアース
・ライン１１６は、縦方向に延びる各電力ライン１２
２、およびアース・ライン１２４に短絡され、図６およ
び図７に示すように、比較的抵抗の低い電力およびアー
ス・バス・グリッドを形成する。
２４も、感知アンプ・バンド１１８を通って縦方向に延
びる。これらの縦方向に延びる電力ライン１２２および
アース・ライン１２４は、好適には、その対になる横方
向に延びる電力ライン１１４およびアース・ライン１１
６の金属層以外の、異なる金属層内に位置することが好
ましいが、必ずしもそうでなくてもよい（図６および図
７参照）。縦方向に延びる電力ライン１２２およびアー
ス・ライン１２４は、最も好適には、第二の金属層
（「２ＭＴ」）内に位置することが好ましい（図７参
照）。横方向に延びる電力ライン１１４、およびアース
・ライン１１６は、縦方向に延びる各電力ライン１２
２、およびアース・ライン１２４に短絡され、図６およ
び図７に示すように、比較的抵抗の低い電力およびアー
ス・バス・グリッドを形成する。
【００３０】読出し列選択ライン１２６および書込み列
選択ライン１２７も、感知アンプ・バンド１１８を通っ
て縦方向に延びる。各列選択ライン１２６、１２７は、
そこを通って列選択ラインが延びる、感知アンプ・バン
ド１１８内に位置する複数の感知アンプに接続する。各
列選択ライン１２６、１２７は、さらに、列デコーダ回
路１２８に接続する。各列デコーダ回路１２８は、好適
には、そこを通ってその関連列選択ライン１２６、１２
７が延びる、感知アンプ・バンド１１８に近接した状態
で、アレイ１００の縁部に位置することが好ましい。ア
レイ１００は、さらに、行デコーダ回路１３０を含む
（図５参照）。各行デコーダ回路１３０は、特定のメモ
リ・セル・バンク１１０と関連し、好適には、その横方
向に延び境界に沿って位置することが好ましい。
選択ライン１２７も、感知アンプ・バンド１１８を通っ
て縦方向に延びる。各列選択ライン１２６、１２７は、
そこを通って列選択ラインが延びる、感知アンプ・バン
ド１１８内に位置する複数の感知アンプに接続する。各
列選択ライン１２６、１２７は、さらに、列デコーダ回
路１２８に接続する。各列デコーダ回路１２８は、好適
には、そこを通ってその関連列選択ライン１２６、１２
７が延びる、感知アンプ・バンド１１８に近接した状態
で、アレイ１００の縁部に位置することが好ましい。ア
レイ１００は、さらに、行デコーダ回路１３０を含む
（図５参照）。各行デコーダ回路１３０は、特定のメモ
リ・セル・バンク１１０と関連し、好適には、その横方
向に延び境界に沿って位置することが好ましい。
【００３１】すでに説明したように、その好適な実施形
態の場合には、アレイ１００は、そのグローバル・デー
タ・ラインの何本かをグローバル読出しデータ・ライン
１１２として指定し、他のグローバル・データ・ライン
をグローバル書込みデータ・ライン１１３として指定す
る。同様に、この好適な実施形態の場合には、ローカル
・データ・ラインの中の何本かが、ローカル読出しデー
タ・ライン１２０として指定され、他のローカル・デー
タ・ラインは、ローカル書込みデータ・ライン１２１と
して指定される。さらに、列選択ラインの中の何本か
は、読出し列選択ライン１２６として指定され、他の列
選択ラインは、書込み列選択ライン１２７として指定さ
れる。それ故、その好適な実施形態の場合には、アーキ
テクチャは、あるメモリ・セルに書込みを行いながら、
同時に他のメモリ・セルから読出しを行うことができ
る。これら各ラインの対になるラインも、アレイ１００
に内蔵されていることに留意されたい。
態の場合には、アレイ１００は、そのグローバル・デー
タ・ラインの何本かをグローバル読出しデータ・ライン
１１２として指定し、他のグローバル・データ・ライン
をグローバル書込みデータ・ライン１１３として指定す
る。同様に、この好適な実施形態の場合には、ローカル
・データ・ラインの中の何本かが、ローカル読出しデー
タ・ライン１２０として指定され、他のローカル・デー
タ・ラインは、ローカル書込みデータ・ライン１２１と
して指定される。さらに、列選択ラインの中の何本か
は、読出し列選択ライン１２６として指定され、他の列
選択ラインは、書込み列選択ライン１２７として指定さ
れる。それ故、その好適な実施形態の場合には、アーキ
テクチャは、あるメモリ・セルに書込みを行いながら、
同時に他のメモリ・セルから読出しを行うことができ
る。これら各ラインの対になるラインも、アレイ１００
に内蔵されていることに留意されたい。
【００３２】読出し動作中、メモリ・セル・バンク１１
０内の、選択した一つの感知アンプが、その関連する選
択ライン（図示せず）上に存在する適当な信号により動
作可能になる。さらに、それ故、その動作可能になった
バンク１１０内の複数のメモリ・セルの中の一つの行
が、その動作可能になったバンクに関連する列デコーダ
回路１３０からの適当な信号により選択される。動作可
能になったバンク１１０に隣接する感知アンプ・バンド
１１８が内蔵する選択した感知アンプは、動作可能にな
ったバンクに関連する列デコーダ回路１２８が入手す
る、その関連する読出し列選択ライン１２６上に存在す
る信号により動作可能になる。
０内の、選択した一つの感知アンプが、その関連する選
択ライン（図示せず）上に存在する適当な信号により動
作可能になる。さらに、それ故、その動作可能になった
バンク１１０内の複数のメモリ・セルの中の一つの行
が、その動作可能になったバンクに関連する列デコーダ
回路１３０からの適当な信号により選択される。動作可
能になったバンク１１０に隣接する感知アンプ・バンド
１１８が内蔵する選択した感知アンプは、動作可能にな
ったバンクに関連する列デコーダ回路１２８が入手す
る、その関連する読出し列選択ライン１２６上に存在す
る信号により動作可能になる。
【００３３】選択した行および選択した列に関連する感
知アンプ・ラッチ内に記憶しているデータは、その選択
した感知アンプに接続している、ローカル読出しデータ
・ライン１２０に送られる。その後で、上記データは、
メモリ回路の外部に位置する回路素子による以降の処理
のために、そのローカル読出しデータ・ライン１２０に
接続しているグローバル読出しデータ・ライン１１２に
送られる。
知アンプ・ラッチ内に記憶しているデータは、その選択
した感知アンプに接続している、ローカル読出しデータ
・ライン１２０に送られる。その後で、上記データは、
メモリ回路の外部に位置する回路素子による以降の処理
のために、そのローカル読出しデータ・ライン１２０に
接続しているグローバル読出しデータ・ライン１１２に
送られる。
【００３４】書込み動作中、データは、指定したアドレ
スを持つメモリ・セルに記憶するために、外部回路素子
（例えば、マイクロプロセッサ）からアレイ１００に送
られる。メモリ・セル・バンク１１０の中から選択した
バンクは、その関連する選択ライン（図示せず）上に位
置する適当な信号により動作可能になる。さらに、上記
の動作可能になったバンク１１０内の複数のメモリ・セ
ルから選択した行は、上記の動作可能になったバンクに
関連する行デコーダ回路１３０による適当な信号の発生
により動作可能になる。
スを持つメモリ・セルに記憶するために、外部回路素子
（例えば、マイクロプロセッサ）からアレイ１００に送
られる。メモリ・セル・バンク１１０の中から選択した
バンクは、その関連する選択ライン（図示せず）上に位
置する適当な信号により動作可能になる。さらに、上記
の動作可能になったバンク１１０内の複数のメモリ・セ
ルから選択した行は、上記の動作可能になったバンクに
関連する行デコーダ回路１３０による適当な信号の発生
により動作可能になる。
【００３５】グローバル書込み・データ・ライン１１３
上に位置するデータは、メモリ・セルから選択した行に
関連するローカル書込みデータ・ライン１２１に送られ
る。その後で、上記の動作可能になったバンク１１０に
隣接する感知アンプ・バンド１１８が内蔵する感知アン
プが、上記動作可能になったバンクに関連する行デコー
ダ回路１２８が入手する、その関連する書込み列選択ラ
イン１２７上に位置する信号により動作可能になる。最
後に、選択した感知アンプに接続しているローカル書込
みデータ・ライン１２１上に位置するデータは、選択し
た行および選択した列に対応する、アドレス識別子を持
つメモリ・セルに送られる。
上に位置するデータは、メモリ・セルから選択した行に
関連するローカル書込みデータ・ライン１２１に送られ
る。その後で、上記の動作可能になったバンク１１０に
隣接する感知アンプ・バンド１１８が内蔵する感知アン
プが、上記動作可能になったバンクに関連する行デコー
ダ回路１２８が入手する、その関連する書込み列選択ラ
イン１２７上に位置する信号により動作可能になる。最
後に、選択した感知アンプに接続しているローカル書込
みデータ・ライン１２１上に位置するデータは、選択し
た行および選択した列に対応する、アドレス識別子を持
つメモリ・セルに送られる。
【００３６】図５について説明すると、この図は、アレ
イ１００の好適な実施形態である。この好適な実施形態
の場合には、マクロ１３１は、二つのメモリ・アレイ１
３２を含む。各メモリ・アレイは、２メガバイトのデー
タ記憶容量を持つ。従って、マクロ１３１は、４メガバ
イトのデータ記憶容量を持つ。この好適な実施形態の場
合には、各アレイ１３２は、２，１８０マイクロメート
ルだけ横方向に延び、１，３１１マイクロメートルだけ
縦方向に延びる。各アレイ１３２は、４つのメモリ・バ
ンク１１０を含む。各メモリ・バンク１１０は、５１６
の行および１，０５６列のメモリ・セルを含み、それ
故、一つのバンクは、全部で５４４，８９６のメモリ・
セルを持つ。
イ１００の好適な実施形態である。この好適な実施形態
の場合には、マクロ１３１は、二つのメモリ・アレイ１
３２を含む。各メモリ・アレイは、２メガバイトのデー
タ記憶容量を持つ。従って、マクロ１３１は、４メガバ
イトのデータ記憶容量を持つ。この好適な実施形態の場
合には、各アレイ１３２は、２，１８０マイクロメート
ルだけ横方向に延び、１，３１１マイクロメートルだけ
縦方向に延びる。各アレイ１３２は、４つのメモリ・バ
ンク１１０を含む。各メモリ・バンク１１０は、５１６
の行および１，０５６列のメモリ・セルを含み、それ
故、一つのバンクは、全部で５４４，８９６のメモリ・
セルを持つ。
【００３７】当業者であれば、マクロ１３１は、集積回
路の製造プロセス中に発生するエラーおよび変動によ
り、メモリ・セルの喪失を考慮に入れて設計されること
を理解することができるだろう。より詳細に説明する
と、この設計は、一つのアレイ１３２当り、二つまでの
列素子修理が行われることを仮定して行われる。この場
合、各列素子は、１６の列を表わす。さらに、一つのバ
ンク１１０当り、一つまでの行素子の修理が行われるも
のと仮定される。この場合、各行素子は、４つのワード
線を表わす。各メモリ・バンク１１０は、その縦方向に
延びる各境界に沿って延びる一つの感知アンプ・バンド
１１８を持つ。それ故、各アレイは、全部で８の感知ア
ンプ・バンド１１８を持ち、各感知アンプ・バンドは、
５２８の感知アンプ（図示せず）を含む。
路の製造プロセス中に発生するエラーおよび変動によ
り、メモリ・セルの喪失を考慮に入れて設計されること
を理解することができるだろう。より詳細に説明する
と、この設計は、一つのアレイ１３２当り、二つまでの
列素子修理が行われることを仮定して行われる。この場
合、各列素子は、１６の列を表わす。さらに、一つのバ
ンク１１０当り、一つまでの行素子の修理が行われるも
のと仮定される。この場合、各行素子は、４つのワード
線を表わす。各メモリ・バンク１１０は、その縦方向に
延びる各境界に沿って延びる一つの感知アンプ・バンド
１１８を持つ。それ故、各アレイは、全部で８の感知ア
ンプ・バンド１１８を持ち、各感知アンプ・バンドは、
５２８の感知アンプ（図示せず）を含む。
【００３８】８本の読出し列選択ライン１２６および８
本の書込み列選択ライン１２７は、各感知アンプ・バン
ド１１８を通って延びる。これらの読出し列選択ライン
１２６、および書込み列選択ライン１２７は、好適に
は、第二の金属層（「２ＭＴ」）内に位置することが好
ましい（図７参照）。これらの列選択ライン１２６、１
２７は、任意の感知アンプ・バンド１１８に近接して位
置する好ましい列デコーダ回路１２８に接続している。
本の書込み列選択ライン１２７は、各感知アンプ・バン
ド１１８を通って延びる。これらの読出し列選択ライン
１２６、および書込み列選択ライン１２７は、好適に
は、第二の金属層（「２ＭＴ」）内に位置することが好
ましい（図７参照）。これらの列選択ライン１２６、１
２７は、任意の感知アンプ・バンド１１８に近接して位
置する好ましい列デコーダ回路１２８に接続している。
【００３９】図６に示すように、縦方向に延びる電力ラ
イン１２２および縦方向に延びるアース・ライン１２４
も各感知アンプ・バンド１１８を通って延びる。これら
の縦方向に延びる電力ライン１２２も、アース・ライン
１２４も、好適には、２ＭＴ層内に位置することが好ま
しい。また、図７に示すように、縦方向に延びる電力ラ
イン１２２およびアース・ライン１２４は、横方向に延
びる電力ライン１１４およびアース・ライン１１６に、
それぞれ短絡される。
イン１２２および縦方向に延びるアース・ライン１２４
も各感知アンプ・バンド１１８を通って延びる。これら
の縦方向に延びる電力ライン１２２も、アース・ライン
１２４も、好適には、２ＭＴ層内に位置することが好ま
しい。また、図７に示すように、縦方向に延びる電力ラ
イン１２２およびアース・ライン１２４は、横方向に延
びる電力ライン１１４およびアース・ライン１１６に、
それぞれ短絡される。
【００４０】図５について説明すると、行デコーダ回路
１３０は、各メモリ・バンク１１０の二つの側面の境界
の中の一方に沿って位置する。理解していただけると思
うが、これらの行デコーダ回路１３０は、読出しおよび
書込み動作中、その関連するメモリ・セル・バンク１１
０内のメモリ・セルの特定の行を動作可能にする。２メ
ガバイトの各アレイ１３２は、メモリ・セル・バンク１
１０を横切って横方向に延びる１３２のグローバル読出
しデータ・ライン１１２と、１３２のグローバル書込み
データ・ライン１１３とを含む。グローバル読出しデー
タ・ライン１１２、およびグローバル書込みデータ・ラ
イン１１３は、好適には、３ＭＴ層内に位置していて、
６４ビットのレジスタ１３４に接続していることが好ま
しい。６４ビットのデータ・ライン１３６は、６４ビッ
トのレジスタ１３４を１６：１のデータ・マルチプレク
サ１３８に接続し、上記データ・マルチプレクサは、電
子的に制御されている装置が内蔵する他の回路素子（図
示せず）にデータを送るために、４ビット・データ・ラ
イン１４０に接続している。
１３０は、各メモリ・バンク１１０の二つの側面の境界
の中の一方に沿って位置する。理解していただけると思
うが、これらの行デコーダ回路１３０は、読出しおよび
書込み動作中、その関連するメモリ・セル・バンク１１
０内のメモリ・セルの特定の行を動作可能にする。２メ
ガバイトの各アレイ１３２は、メモリ・セル・バンク１
１０を横切って横方向に延びる１３２のグローバル読出
しデータ・ライン１１２と、１３２のグローバル書込み
データ・ライン１１３とを含む。グローバル読出しデー
タ・ライン１１２、およびグローバル書込みデータ・ラ
イン１１３は、好適には、３ＭＴ層内に位置していて、
６４ビットのレジスタ１３４に接続していることが好ま
しい。６４ビットのデータ・ライン１３６は、６４ビッ
トのレジスタ１３４を１６：１のデータ・マルチプレク
サ１３８に接続し、上記データ・マルチプレクサは、電
子的に制御されている装置が内蔵する他の回路素子（図
示せず）にデータを送るために、４ビット・データ・ラ
イン１４０に接続している。
【００４１】この好適な実施形態の場合には、メモリ・
セル・バンク１１０の上に２ＭＴは存在しない。３ＭＴ
グローバル・データ・ライン１１２、１１３、および３
ＭＴ電力ライン１１４、および３ＭＴアース・ライン１
１６を除けば、メモリ・セル・バンク上に存在する他の
金属層は１ＭＴだけである。この好適な実施形態の場合
には、 各ワード線は５つのタイをもつ。このアーキテ
クチャの場合には、グローバル・データ・ライン１１
２、１１３のキャパシタンスが比較的少なくなり、それ
により回路１００の性能が向上し、電力消費が少なくな
る。
セル・バンク１１０の上に２ＭＴは存在しない。３ＭＴ
グローバル・データ・ライン１１２、１１３、および３
ＭＴ電力ライン１１４、および３ＭＴアース・ライン１
１６を除けば、メモリ・セル・バンク上に存在する他の
金属層は１ＭＴだけである。この好適な実施形態の場合
には、 各ワード線は５つのタイをもつ。このアーキテ
クチャの場合には、グローバル・データ・ライン１１
２、１１３のキャパシタンスが比較的少なくなり、それ
により回路１００の性能が向上し、電力消費が少なくな
る。
【００４２】図６について説明すると、この図は、各ア
レイ１３２の電力バスおよびアース・バスである。図に
示すように、各アレイ１３２が内蔵する回路に電力を供
給するために、６６組の横方向に延びる電力ライン１１
４、および横方向に延びるアース・ライン１１６が使用
されている。これらの横方向に延びる電力ライン１１
４、およびアース・ライン１１６は、好適には、３ＭＴ
層内に位置することが好ましく、好適には、その幅は３
マイクロメートルであることが好ましい。その場合、全
部の実効幅は、１９８マイクロメートルになる。
レイ１３２の電力バスおよびアース・バスである。図に
示すように、各アレイ１３２が内蔵する回路に電力を供
給するために、６６組の横方向に延びる電力ライン１１
４、および横方向に延びるアース・ライン１１６が使用
されている。これらの横方向に延びる電力ライン１１
４、およびアース・ライン１１６は、好適には、３ＭＴ
層内に位置することが好ましく、好適には、その幅は３
マイクロメートルであることが好ましい。その場合、全
部の実効幅は、１９８マイクロメートルになる。
【００４３】この図は、さらに、一組の縦方向に延びる
電力ライン１２２、および縦方向に延びるアース・ライ
ン１２４が、各感知アンプ・バンド１１８を通って延び
ていることを示す。これらの縦方向に延びる電力ライン
１２２、およびアース・ライン１２４は、好適には、２
ＭＴ層内に位置することが好ましい。縦方向に延びる各
電力ライン１２２、およびアース・ライン１２４は、横
方向に延びる６６本の各電力ライン１１４、およびアー
ス・ライン１１６のすべてに相互接続していて、さら
に、アレイ１３２に対する電力バスおよびアース・バス
の実効幅を広くしている。この相互接続は、感知アンプ
・バンド１１８により行われる。当業者であれば理解す
ることができると思うが、電力およびアース・バス・グ
リッドをこのように設計すると、回路の電力消費が少な
くなり、アース・ノイズが減少する。
電力ライン１２２、および縦方向に延びるアース・ライ
ン１２４が、各感知アンプ・バンド１１８を通って延び
ていることを示す。これらの縦方向に延びる電力ライン
１２２、およびアース・ライン１２４は、好適には、２
ＭＴ層内に位置することが好ましい。縦方向に延びる各
電力ライン１２２、およびアース・ライン１２４は、横
方向に延びる６６本の各電力ライン１１４、およびアー
ス・ライン１１６のすべてに相互接続していて、さら
に、アレイ１３２に対する電力バスおよびアース・バス
の実効幅を広くしている。この相互接続は、感知アンプ
・バンド１１８により行われる。当業者であれば理解す
ることができると思うが、電力およびアース・バス・グ
リッドをこのように設計すると、回路の電力消費が少な
くなり、アース・ノイズが減少する。
【００４４】その好適な実施形態の場合には、各アレイ
１３２は、さらに、ローカル読出し回路およびローカル
書込み回路を含み、これら回路は、さらに、メモリ回路
の性能を向上させ、それにより電力消費をさらに少なく
する。図８について説明すると、この図は、読出しデー
タ経路回路で使用される、回路構成部材の機能ブロック
図である。各列単位で、感知アンプが一緒にグループと
して形成され、その場合、各列は、８つの感知アンプを
含むことを理解することができるだろう。各列のすべて
の感知アンプは、列回路１４２に内蔵されている。各列
は、各列の８つの各列回路１４２を動作可能にする８つ
の読出し列選択ライン（ＹＲ０−ＹＲ７）１２６を含
む。
１３２は、さらに、ローカル読出し回路およびローカル
書込み回路を含み、これら回路は、さらに、メモリ回路
の性能を向上させ、それにより電力消費をさらに少なく
する。図８について説明すると、この図は、読出しデー
タ経路回路で使用される、回路構成部材の機能ブロック
図である。各列単位で、感知アンプが一緒にグループと
して形成され、その場合、各列は、８つの感知アンプを
含むことを理解することができるだろう。各列のすべて
の感知アンプは、列回路１４２に内蔵されている。各列
は、各列の８つの各列回路１４２を動作可能にする８つ
の読出し列選択ライン（ＹＲ０−ＹＲ７）１２６を含
む。
【００４５】各列は、列回路１４２の一部として、各感
知アンプを内蔵する。各列回路１４２は、上記の読出し
列選択ライン（ＹＲ）１２６、書込み列選択ライン（Ｙ
Ｗ）１２７、ビット・ライン（ＢＬ）１５０、（ＢＬ
Ｂ）１５０Ｂ、予備充電基準ライン（ＢＬＲＥＦ）１５
２、予備充電制御ライン（ＳＨ）１５４、ラッチ制御ラ
イン（ＬＰ）１５６、ラッチ制御ライン（ＬＰＢ）１５
６Ｂ、ラッチ制御ライン（ＬＮ）１５８、ラッチ制御ラ
イン（ＬＮＢ）１５８Ｂ、アース・ライン（ＳＡＶＳ
Ｓ）１５９、および電力供給ラインＶｃｃを含む、数本
の入力ラインを含む。各列回路１４２は、さらに、ロー
カル読出しデータ・ライン（ＤＲＬ）１２０、ローカル
読出しデータ・ライン（ＤＲＬＢ）１２０Ｂ、および二
つの入力ライン、すなわち、ローカル書込みデータ・ラ
イン（ＤＷＬ）１２１、およびローカル書込みデータ・
ライン（ＤＷＬＢ）１２１Ｂを含む二本の出力ラインを
含む。
知アンプを内蔵する。各列回路１４２は、上記の読出し
列選択ライン（ＹＲ）１２６、書込み列選択ライン（Ｙ
Ｗ）１２７、ビット・ライン（ＢＬ）１５０、（ＢＬ
Ｂ）１５０Ｂ、予備充電基準ライン（ＢＬＲＥＦ）１５
２、予備充電制御ライン（ＳＨ）１５４、ラッチ制御ラ
イン（ＬＰ）１５６、ラッチ制御ライン（ＬＰＢ）１５
６Ｂ、ラッチ制御ライン（ＬＮ）１５８、ラッチ制御ラ
イン（ＬＮＢ）１５８Ｂ、アース・ライン（ＳＡＶＳ
Ｓ）１５９、および電力供給ラインＶｃｃを含む、数本
の入力ラインを含む。各列回路１４２は、さらに、ロー
カル読出しデータ・ライン（ＤＲＬ）１２０、ローカル
読出しデータ・ライン（ＤＲＬＢ）１２０Ｂ、および二
つの入力ライン、すなわち、ローカル書込みデータ・ラ
イン（ＤＷＬ）１２１、およびローカル書込みデータ・
ライン（ＤＷＬＢ）１２１Ｂを含む二本の出力ラインを
含む。
【００４６】ローカル読出し回路１６４は、特定の列で
読出し動作が行われている場合を除いて、ローカル読出
しデータ・ライン１２０、１２０Ｂからグローバル読出
しデータ・ライン１１２、１１２Ｂを電気的に分離して
いる。上記動作が行われている間、ローカル読出し回路
１６４は、グローバル読出しデータ・ライン１１２、１
１２Ｂをローカル読出しデータ・ライン１２０、１２０
Ｂに接続する。ローカル読出し回路１６４は、そこに入
力される読出し動作可能接続ライン１４４、１４４Ｂの
制御の下で動作する。
読出し動作が行われている場合を除いて、ローカル読出
しデータ・ライン１２０、１２０Ｂからグローバル読出
しデータ・ライン１１２、１１２Ｂを電気的に分離して
いる。上記動作が行われている間、ローカル読出し回路
１６４は、グローバル読出しデータ・ライン１１２、１
１２Ｂをローカル読出しデータ・ライン１２０、１２０
Ｂに接続する。ローカル読出し回路１６４は、そこに入
力される読出し動作可能接続ライン１４４、１４４Ｂの
制御の下で動作する。
【００４７】読出しデータ通路回路は、さらに、データ
読出しラッチ１６６を含む。データ読出しラッチ１６６
は、グローバル読出しデータ・ライン１１２、１２２
Ｂ、予備充電制御ライン１６７、およびその入力として
のラッチ制御ライン１６８を含む。データ読出しラッチ
１６６は、さらに、その出力としてのラッチされたデー
タ・ライン１６９、１６９Ｂを含む。
読出しラッチ１６６を含む。データ読出しラッチ１６６
は、グローバル読出しデータ・ライン１１２、１２２
Ｂ、予備充電制御ライン１６７、およびその入力として
のラッチ制御ライン１６８を含む。データ読出しラッチ
１６６は、さらに、その出力としてのラッチされたデー
タ・ライン１６９、１６９Ｂを含む。
【００４８】さらに、図８について説明すると、読出し
動作中、読出し列選択ライン１２６は、高レベルに駆動
される。高レベルに駆動された読出し列選択ライン１２
６は、それに接続している列回路１４２に対して使用可
能ラインとしての働きをする。読出し動作を行う前に、
ビット・ライン１５０、１５０Ｂは、アクセスしたメモ
リ・セル内のデータにより、記憶しているデータを示す
小さな差電圧に駆動される。動作可能になった列回路１
４２は、この差電圧をそれに接続しているビット・ライ
ン１５０、１５０Ｂの間に入力する。その後で、動作可
能になった列回路１４２は、一本のビット・ライン１５
０、１５０Ｂが、電源電圧（Ｖｃｃ）になるように、ま
た、他のビット・ライン１５０、１５０Ｂがアース電位
（Ｖｓｓ）になるように上記差電圧を増幅する。読出し
列選択ライン１２６が、高レベルに駆動されると、ビッ
ト・ライン１５０、１５０Ｂ上の電圧は、ローカル読出
しデータ・ライン１２０、１２０Ｂに送られ、その後
で、ローカル読出しデータ・ライン１６４に送られる。
ローカル読出し回路１６４は、読出しイネーブル制御ラ
イン１４４により動作可能になり、動作可能になると、
ローカル読出しデータ・ライン１２０、１２０Ｂ上の電
圧をグローバル読出しデータ・ライン１１２、１１２Ｂ
に送る。動作不能になった場合、ローカル読出し回路１
６４は、この列のローカル読出しデータ・ライン１２
０、１２０Ｂからグローバル読出しデータ・ライン１１
２、１１２Ｂを電気的に分離する。この分離により、グ
ローバル読出しデータ・ライン１１２、１１２Ｂのキャ
パシタンスは比較的小さくなり、それにより、メモリ回
路の電力消費が少なくなり、その性能が向上する。
動作中、読出し列選択ライン１２６は、高レベルに駆動
される。高レベルに駆動された読出し列選択ライン１２
６は、それに接続している列回路１４２に対して使用可
能ラインとしての働きをする。読出し動作を行う前に、
ビット・ライン１５０、１５０Ｂは、アクセスしたメモ
リ・セル内のデータにより、記憶しているデータを示す
小さな差電圧に駆動される。動作可能になった列回路１
４２は、この差電圧をそれに接続しているビット・ライ
ン１５０、１５０Ｂの間に入力する。その後で、動作可
能になった列回路１４２は、一本のビット・ライン１５
０、１５０Ｂが、電源電圧（Ｖｃｃ）になるように、ま
た、他のビット・ライン１５０、１５０Ｂがアース電位
（Ｖｓｓ）になるように上記差電圧を増幅する。読出し
列選択ライン１２６が、高レベルに駆動されると、ビッ
ト・ライン１５０、１５０Ｂ上の電圧は、ローカル読出
しデータ・ライン１２０、１２０Ｂに送られ、その後
で、ローカル読出しデータ・ライン１６４に送られる。
ローカル読出し回路１６４は、読出しイネーブル制御ラ
イン１４４により動作可能になり、動作可能になると、
ローカル読出しデータ・ライン１２０、１２０Ｂ上の電
圧をグローバル読出しデータ・ライン１１２、１１２Ｂ
に送る。動作不能になった場合、ローカル読出し回路１
６４は、この列のローカル読出しデータ・ライン１２
０、１２０Ｂからグローバル読出しデータ・ライン１１
２、１１２Ｂを電気的に分離する。この分離により、グ
ローバル読出しデータ・ライン１１２、１１２Ｂのキャ
パシタンスは比較的小さくなり、それにより、メモリ回
路の電力消費が少なくなり、その性能が向上する。
【００４９】グローバル読出しデータ・ライン１１２、
１１２Ｂに送られた後で、信号は、クロック制御されて
いるデータ読出しラッチ１６６に送られ、上記ラッチ
は、グローバル読出しデータ・ライン１１２、１１２Ｂ
の間の差電圧を増幅し、増幅した差電圧をラッチし、上
記ラッチした電圧をラッチされている読出しデータ・ラ
イン１６９、１６９Ｂに送る。その後で、ラッチされて
いる読出しデータ・ライン１６９、１６９Ｂ上の信号を
電子的に制御されている装置の機能に従ってさらに処理
するために、外部回路に送ることができる。
１１２Ｂに送られた後で、信号は、クロック制御されて
いるデータ読出しラッチ１６６に送られ、上記ラッチ
は、グローバル読出しデータ・ライン１１２、１１２Ｂ
の間の差電圧を増幅し、増幅した差電圧をラッチし、上
記ラッチした電圧をラッチされている読出しデータ・ラ
イン１６９、１６９Ｂに送る。その後で、ラッチされて
いる読出しデータ・ライン１６９、１６９Ｂ上の信号を
電子的に制御されている装置の機能に従ってさらに処理
するために、外部回路に送ることができる。
【００５０】図９は、図８の列回路１４２が内蔵する好
適な電子構成部材である。１９９４年５月１８日付のヨ
ーロッパ特許出願ＥＰ０ ５９７ ２３１ Ａ２が、こ
の列回路の種々の機能を開示している。上記特許出願
は、引用によって本明細書の記載に援用する。１９９２
年８月２日付の米国特許第５，３３４，８９０号が、上
記列回路のいくつかの機能に対する、信号発生回路を開
示している。上記米国特許は、引用によって本明細書の
記載に援用する。
適な電子構成部材である。１９９４年５月１８日付のヨ
ーロッパ特許出願ＥＰ０ ５９７ ２３１ Ａ２が、こ
の列回路の種々の機能を開示している。上記特許出願
は、引用によって本明細書の記載に援用する。１９９２
年８月２日付の米国特許第５，３３４，８９０号が、上
記列回路のいくつかの機能に対する、信号発生回路を開
示している。上記米国特許は、引用によって本明細書の
記載に援用する。
【００５１】図９に示すように、ビット・ライン１５
０、１５０Ｂは、参照番号１７０で示す予備充電および
等化回路に接続している。予備充電および等化回路１７
０は、二つのパス・トランジスタ１７２、１７４および
等化トランジスタ１７６を含む。予備充電制御ライン１
５４は、パス・トランジスタ１７２、１７４の制御電極
（ゲート）、および等化トランジスタ１７６のゲート電
極に接続している。好適には、Ｖｃｃの約半分の電圧レ
ベル（Ｖｃｃ／２）に設定することが好ましい、予備充
電基準ライン１５２は、パス・トランジスタ１７２、１
７４のドレイン電極に接続している。
０、１５０Ｂは、参照番号１７０で示す予備充電および
等化回路に接続している。予備充電および等化回路１７
０は、二つのパス・トランジスタ１７２、１７４および
等化トランジスタ１７６を含む。予備充電制御ライン１
５４は、パス・トランジスタ１７２、１７４の制御電極
（ゲート）、および等化トランジスタ１７６のゲート電
極に接続している。好適には、Ｖｃｃの約半分の電圧レ
ベル（Ｖｃｃ／２）に設定することが好ましい、予備充
電基準ライン１５２は、パス・トランジスタ１７２、１
７４のドレイン電極に接続している。
【００５２】予備充電および等化回路の機能について説
明すると、感知動作が行われていない場合には、予備充
電制御ライン１５４は高レベルであり、そのため、パス
・トランジスタ１７２、１７４および等化トランジスタ
１７６はすべてオンになる。その結果、ビット・ライン
１５０、１５０Ｂは、予備充電基準ライン１５２上の電
圧に予備充電される。一方、感知動作が行われている場
合には、予備充電制御ライン１５４は、低レベルに切り
換えられ、パス・トランジスタ１７２、１７４および等
化トランジスタ１７６をオフにする。その後で、アクセ
スされたメモリ・セル内の電荷は、ビット・ライン１５
０、１５０Ｂに移動し、これらビット・ライン間に差電
圧を供給する。列回路１４２は、さらに、全体を参照番
号１７８で示す感知アンプを含む。感知アンプ回路１７
８は、三つのＰチャネル・トランジスタ１８０〜１８
２、および三つのＮチャネル・トランジスタ１８４〜１
８６を含む。
明すると、感知動作が行われていない場合には、予備充
電制御ライン１５４は高レベルであり、そのため、パス
・トランジスタ１７２、１７４および等化トランジスタ
１７６はすべてオンになる。その結果、ビット・ライン
１５０、１５０Ｂは、予備充電基準ライン１５２上の電
圧に予備充電される。一方、感知動作が行われている場
合には、予備充電制御ライン１５４は、低レベルに切り
換えられ、パス・トランジスタ１７２、１７４および等
化トランジスタ１７６をオフにする。その後で、アクセ
スされたメモリ・セル内の電荷は、ビット・ライン１５
０、１５０Ｂに移動し、これらビット・ライン間に差電
圧を供給する。列回路１４２は、さらに、全体を参照番
号１７８で示す感知アンプを含む。感知アンプ回路１７
８は、三つのＰチャネル・トランジスタ１８０〜１８
２、および三つのＮチャネル・トランジスタ１８４〜１
８６を含む。
【００５３】トランジスタ１８０は、ラッチ制御ライン
１５６Ｂにより制御され、ビット・ライン１５０、１５
０Ｂの中の適当な一方を増幅し、Ｖｃｃに駆動するため
に、感知動作中、オンになる。より詳細に説明すると、
ビット・ライン１５０は、トランジスタ１８０および１
８１を通してＶｃｃに駆動されるか、または別の方法と
しては、ビット・ライン１５０Ｂは、トランジスタ１８
０および１８２を通してＶｃｃに駆動される。この点に
関して、ビット・ライン１５０は、トランジスタ１８１
とトランジスタ１８４の間の接合点に接続していて、ト
ランジスタ１８２および１８５も直列に接続している。
１５６Ｂにより制御され、ビット・ライン１５０、１５
０Ｂの中の適当な一方を増幅し、Ｖｃｃに駆動するため
に、感知動作中、オンになる。より詳細に説明すると、
ビット・ライン１５０は、トランジスタ１８０および１
８１を通してＶｃｃに駆動されるか、または別の方法と
しては、ビット・ライン１５０Ｂは、トランジスタ１８
０および１８２を通してＶｃｃに駆動される。この点に
関して、ビット・ライン１５０は、トランジスタ１８１
とトランジスタ１８４の間の接合点に接続していて、ト
ランジスタ１８２および１８５も直列に接続している。
【００５４】トランジスタ１８６は、ラッチ制御ライン
１５８Ｂにより制御され、ビット・ライン１５０、１５
０Ｂの中の一方をＶｓｓに駆動するために、感知動作中
オンになる。アース・ライン１５９が、Ｖｓｓに設定さ
れていることを思いだしてほしい。ビット・ライン１５
０は、トランジスタ１８６および１８４を通してＶｓｓ
に駆動されるか、または別の方法としては、ビット・ラ
イン１５０Ｂは、トランジスタ１８６および１８５を通
して、Ｖｓｓに駆動される。
１５８Ｂにより制御され、ビット・ライン１５０、１５
０Ｂの中の一方をＶｓｓに駆動するために、感知動作中
オンになる。アース・ライン１５９が、Ｖｓｓに設定さ
れていることを思いだしてほしい。ビット・ライン１５
０は、トランジスタ１８６および１８４を通してＶｓｓ
に駆動されるか、または別の方法としては、ビット・ラ
イン１５０Ｂは、トランジスタ１８６および１８５を通
して、Ｖｓｓに駆動される。
【００５５】Ｐチャネル・トランジスタ１８１、１８
２、およびＮチャネル・トランジスタ１８４、１８５
は、ラッチ回路を形成し、感知動作中、ビット・ライン
１５０、１５０Ｂの中の一方がＶｃｃに駆動され、これ
らラインの他方がＶｓｓに駆動された後で、ビット・ラ
イン１５０、１５０Ｂのところに存在する電圧をラッチ
する。この点に関して、ビット・ライン１５０は、トラ
ンジスタ１８２、１８５の制御（ゲート）電極に接続し
ていて、ビット・ライン１５０Ｂは、トランジスタ１８
１、１８４のゲート電極に接続している。
２、およびＮチャネル・トランジスタ１８４、１８５
は、ラッチ回路を形成し、感知動作中、ビット・ライン
１５０、１５０Ｂの中の一方がＶｃｃに駆動され、これ
らラインの他方がＶｓｓに駆動された後で、ビット・ラ
イン１５０、１５０Ｂのところに存在する電圧をラッチ
する。この点に関して、ビット・ライン１５０は、トラ
ンジスタ１８２、１８５の制御（ゲート）電極に接続し
ていて、ビット・ライン１５０Ｂは、トランジスタ１８
１、１８４のゲート電極に接続している。
【００５６】列回路１４２は、さらに、ローカル読出し
アンプを含み、図ではＮＭＯＳデバイスであるトランジ
スタ１８８〜１９１を含む。ビット・ライン１５０は、
トランジスタ１８８の制御（ゲート）電極に接続してい
て、一方、ビット・ライン１５０Ｂは、パス・トランジ
スタ１８９のゲート電極に接続している。図に示すよう
に、この特定の感知アンプ用の感知列選択ライン１２６
は、上記感知アンプに対して、読出し動作中、導電性に
なるように、パス・トランジスタ１９０、１９１のゲー
ト電極に接続している。
アンプを含み、図ではＮＭＯＳデバイスであるトランジ
スタ１８８〜１９１を含む。ビット・ライン１５０は、
トランジスタ１８８の制御（ゲート）電極に接続してい
て、一方、ビット・ライン１５０Ｂは、パス・トランジ
スタ１８９のゲート電極に接続している。図に示すよう
に、この特定の感知アンプ用の感知列選択ライン１２６
は、上記感知アンプに対して、読出し動作中、導電性に
なるように、パス・トランジスタ１９０、１９１のゲー
ト電極に接続している。
【００５７】各読出し動作を行う前に、また、図１０を
参照しながら以下に説明するように、ローカル読出しデ
ータ・ライン１２０、１２０Ｂは等化される。読出し動
作中、ビット・ライン１５０がＶｃｃに駆動された場合
には、ローカル読出しデータ・ライン１２０Ｂは、トラ
ンジスタ１８８および１９０を通してＶｓｓに駆動され
る。別の方法としては、ビット・ライン１５０ＢがＶｃ
ｃに駆動されると、ローカル読出しデータ・ライン１２
０は、トランジスタ１８９および１９１を通してＶｓｓ
に駆動される。
参照しながら以下に説明するように、ローカル読出しデ
ータ・ライン１２０、１２０Ｂは等化される。読出し動
作中、ビット・ライン１５０がＶｃｃに駆動された場合
には、ローカル読出しデータ・ライン１２０Ｂは、トラ
ンジスタ１８８および１９０を通してＶｓｓに駆動され
る。別の方法としては、ビット・ライン１５０ＢがＶｃ
ｃに駆動されると、ローカル読出しデータ・ライン１２
０は、トランジスタ１８９および１９１を通してＶｓｓ
に駆動される。
【００５８】図１０は、図８のローカル読出しデータ・
ライン１６４が内蔵する、好適な電子構成部材である。
図に示すように、ローカル読出しデータ・ライン１２０
は、等化トランジスタ１９４およびパス・トランジスタ
１９６のドレイン電極に接続している。ローカル読出し
データ・ライン１２０Ｂは、等化トランジスタ１９４の
ソース電極、およびパス・トランジスタ１９８のドレイ
ン電極に接続している。グローバル読出しデータ・ライ
ン１１２、１１２Ｂは、それぞれ、パス・トランジスタ
１９６、１９８のソース電極に接続している。読出動作
可能制御ライン１４４は、パス・トランジスタ１９６、
１９８のゲート電極に接続している。読出動作可能制御
ライン１４４Ｂは、等化トランジスタ１９４のゲート電
極に接続している。８つの列回路１４２は、ローカル読
出しデータ・ライン１２０、１２０Ｂを共有しているこ
とを理解することができるだろう。
ライン１６４が内蔵する、好適な電子構成部材である。
図に示すように、ローカル読出しデータ・ライン１２０
は、等化トランジスタ１９４およびパス・トランジスタ
１９６のドレイン電極に接続している。ローカル読出し
データ・ライン１２０Ｂは、等化トランジスタ１９４の
ソース電極、およびパス・トランジスタ１９８のドレイ
ン電極に接続している。グローバル読出しデータ・ライ
ン１１２、１１２Ｂは、それぞれ、パス・トランジスタ
１９６、１９８のソース電極に接続している。読出動作
可能制御ライン１４４は、パス・トランジスタ１９６、
１９８のゲート電極に接続している。読出動作可能制御
ライン１４４Ｂは、等化トランジスタ１９４のゲート電
極に接続している。８つの列回路１４２は、ローカル読
出しデータ・ライン１２０、１２０Ｂを共有しているこ
とを理解することができるだろう。
【００５９】動作中、メモリ回路が、図の列で感知アン
プのどれにも読出し機能を実行していない場合には、読
出しイネーブル制御ライン１４４は低レベルになり、そ
の結果、パス・トランジスタ１９６、１９８は非導電性
になり、それにより、グローバル読出しデータ・ライン
１１２、１１２Ｂからローカル読出しデータ・ライン１
２０、１２０Ｂを分離する。同時に、読出しイネーブル
制御ライン１４４Ｂは高レベルになり、その結果、等化
トランジスタ１９４は導電性になり、それにより、ロー
カル読出しデータ・ライン１２０、１２０Ｂが両方とも
ショートし、これらのライン上の電圧が等化される。
プのどれにも読出し機能を実行していない場合には、読
出しイネーブル制御ライン１４４は低レベルになり、そ
の結果、パス・トランジスタ１９６、１９８は非導電性
になり、それにより、グローバル読出しデータ・ライン
１１２、１１２Ｂからローカル読出しデータ・ライン１
２０、１２０Ｂを分離する。同時に、読出しイネーブル
制御ライン１４４Ｂは高レベルになり、その結果、等化
トランジスタ１９４は導電性になり、それにより、ロー
カル読出しデータ・ライン１２０、１２０Ｂが両方とも
ショートし、これらのライン上の電圧が等化される。
【００６０】読出し動作中、読出しイネーブル制御ライ
ン１４４は高レベルになり、読出し動作可能制御ライン
１４４Ｂは低レベルになる。この状況の下で、パス・ト
ランジスタ１９６、１９８は導電性になり、等化トラン
ジスタ１９４は非導電性になる。それにより、ローカル
読出しデータ・ライン１２０、１２０Ｂの一方は、上記
のように、図９の列回路に対してＶｓｓに駆動される。
ン１４４は高レベルになり、読出し動作可能制御ライン
１４４Ｂは低レベルになる。この状況の下で、パス・ト
ランジスタ１９６、１９８は導電性になり、等化トラン
ジスタ１９４は非導電性になる。それにより、ローカル
読出しデータ・ライン１２０、１２０Ｂの一方は、上記
のように、図９の列回路に対してＶｓｓに駆動される。
【００６１】図１１は、図８のデータ読出しラッチ１６
６が内蔵する好適な電子構成部材である。２０００年２
月２８日付けの、キム・カーバハーディおよびジョン
Ｄ．ハイトレイの、米国特許仮出願第６０／１８５，３
００号が、この回路および関連回路について開示してい
る。上記米国特許出願は、引用によって本明細書の記載
に援用する。
６が内蔵する好適な電子構成部材である。２０００年２
月２８日付けの、キム・カーバハーディおよびジョン
Ｄ．ハイトレイの、米国特許仮出願第６０／１８５，３
００号が、この回路および関連回路について開示してい
る。上記米国特許出願は、引用によって本明細書の記載
に援用する。
【００６２】データ読出しラッチ１６６は、読出し動作
中、グローバル読出しデータ・ライン１１２と、グロー
バル読出しデータ・ライン１１２Ｂとの間の差電圧を増
幅し、外部回路による以降の処理のために、この信号を
ラッチするように設計されている。データ読出しラッチ
１６６は、メモリ回路の外部に設置することができるこ
とを理解されたい。しかし、必ずしもそうしなくてもよ
い。データ読出しラッチ１６６は、好適には、４つのド
ライバ・トランジスタ２０２〜２０５、および一つの等
化トランジスタ２０６を持っていることが好ましい、予
備充電回路２００を含む。予備充電回路２００は、予備
充電制御ライン１６７により制御される。理解していた
だけると思うが、予備充電回路２００は、グローバル・
データ・ライン１１２、およびグローバル・データ・ラ
イン１１２Ｂを、読出し動作が行われる前に、高レベル
にする働きをする。読出し動作中、予備充電制御ライン
１６７は低レベルになり、それにより、予備充電回路２
００は動作不能になる。データ読出しラッチ１６６は、
さらに、グローバル読出しデータ・ライン１１２、１１
２Ｂの中の一方を高レベルに保持し、一方、他のグロー
バル読出しデータ・ライン１１２、１１２Ｂは低レベル
に駆動される。この図の場合、ドライバ・トランジスタ
２０８、２０９はＰＭＯＳデバイスである。
中、グローバル読出しデータ・ライン１１２と、グロー
バル読出しデータ・ライン１１２Ｂとの間の差電圧を増
幅し、外部回路による以降の処理のために、この信号を
ラッチするように設計されている。データ読出しラッチ
１６６は、メモリ回路の外部に設置することができるこ
とを理解されたい。しかし、必ずしもそうしなくてもよ
い。データ読出しラッチ１６６は、好適には、４つのド
ライバ・トランジスタ２０２〜２０５、および一つの等
化トランジスタ２０６を持っていることが好ましい、予
備充電回路２００を含む。予備充電回路２００は、予備
充電制御ライン１６７により制御される。理解していた
だけると思うが、予備充電回路２００は、グローバル・
データ・ライン１１２、およびグローバル・データ・ラ
イン１１２Ｂを、読出し動作が行われる前に、高レベル
にする働きをする。読出し動作中、予備充電制御ライン
１６７は低レベルになり、それにより、予備充電回路２
００は動作不能になる。データ読出しラッチ１６６は、
さらに、グローバル読出しデータ・ライン１１２、１１
２Ｂの中の一方を高レベルに保持し、一方、他のグロー
バル読出しデータ・ライン１１２、１１２Ｂは低レベル
に駆動される。この図の場合、ドライバ・トランジスタ
２０８、２０９はＰＭＯＳデバイスである。
【００６３】上記の他に、データ読出しラッチ１６６
は、一組のパス・トランジスタ２１２、２１３を含む。
この図の場合には、上記パス・トランジスタは、ＰＭＯ
Ｓデバイスである。パス・トランジスタ２１２は、グロ
ーバル・データ・ライン１１２と、ラッチされた読出し
データ・ライン１６９の間に直列に接続している。パス
・トランジスタ２１３は、グローバル読出しデータ・ラ
イン１１２Ｂと、ラッチされた読出しデータ・ライン１
６９Ｂの間に直列に接続している。パス・トランジスタ
２１２、２１３は、ラッチ制御ライン１６８により制御
され、ラッチ・サイクル中導電性になり、グローバル・
データ・ライン１１２、１１２Ｂの間の増幅した差電圧
信号をラッチされた読出しデータ・ライン１６９、１６
９Ｂに送る。
は、一組のパス・トランジスタ２１２、２１３を含む。
この図の場合には、上記パス・トランジスタは、ＰＭＯ
Ｓデバイスである。パス・トランジスタ２１２は、グロ
ーバル・データ・ライン１１２と、ラッチされた読出し
データ・ライン１６９の間に直列に接続している。パス
・トランジスタ２１３は、グローバル読出しデータ・ラ
イン１１２Ｂと、ラッチされた読出しデータ・ライン１
６９Ｂの間に直列に接続している。パス・トランジスタ
２１２、２１３は、ラッチ制御ライン１６８により制御
され、ラッチ・サイクル中導電性になり、グローバル・
データ・ライン１１２、１１２Ｂの間の増幅した差電圧
信号をラッチされた読出しデータ・ライン１６９、１６
９Ｂに送る。
【００６４】データ読出しラッチ１６６は、さらに、Ｎ
チャネル・トランジスタ２１８〜２２０、およびＰチャ
ネル・トランジスタ２２２、２２３を持つラッチ回路２
１６を含む。ラッチ回路２１６は、ラッチ制御ライン１
６８により制御される。ラッチ回路２１６の設計は、列
回路１４２の感知アンプが内蔵するラッチの設計に類似
している（図９参照）。ラッチ制御ライン１６８は、ラ
ッチ回路２１６を動作可能にし、ラッチされた読出しデ
ータ・ライン１６９と、ラッチされた読出しデータ・ラ
イン１６９Ｂとの間の差電圧は、一方のラインがＶｃｃ
電位に保持され、他方のラインがＶｓｓ電位に保持され
た状態で増幅される。
チャネル・トランジスタ２１８〜２２０、およびＰチャ
ネル・トランジスタ２２２、２２３を持つラッチ回路２
１６を含む。ラッチ回路２１６は、ラッチ制御ライン１
６８により制御される。ラッチ回路２１６の設計は、列
回路１４２の感知アンプが内蔵するラッチの設計に類似
している（図９参照）。ラッチ制御ライン１６８は、ラ
ッチ回路２１６を動作可能にし、ラッチされた読出しデ
ータ・ライン１６９と、ラッチされた読出しデータ・ラ
イン１６９Ｂとの間の差電圧は、一方のラインがＶｃｃ
電位に保持され、他方のラインがＶｓｓ電位に保持され
た状態で増幅される。
【００６５】図１２について説明すると、この図は、図
８の数本のライン上の信号に対するタイミング・スキー
ムである。読出し動作が行われていない場合には、読出
し列選択ライン１２６上の信号（ＹＲ）は低レベルであ
り、予備充電制御ライン１６７上の信号（ＤＰＲＥ）、
およびラッチ制御ライン１６８上の信号（ＤＲＬＡＴ）
は高レベルであり、ローカル読出しデータ・ライン１２
０、１２０Ｂの上の信号（ＤＲＬ、ＤＲＬＢ）は等化さ
れて、フローティング状態であり、グローバル読出しデ
ータ・ライン１１２、１１２Ｂ上の信号（ＤＲ、ＤＲ
Ｂ）は、Ｖｃｃ電位に予備充電され、ラッチされた読出
しデータ・ライン１６９、１６９Ｂ上の信号（ＤＲＦ
Ｆ、ＤＲＢＦＦ）は、その前の状態に保持される。読出
し動作がスタートすると、ＹＲは高レベルになり、図１
２の読出し列選択ライン１２６に関連する列に対する、
読出し動作をスタートする。同時に、ＲＥＮが高レベル
になり、ＲＥＮＢ、ＤＲＰＲＥおよびＤＲＬＡＴが低レ
ベルになる。読出し動作に応じて、選択した列回路１４
２に記憶されたデータを示す差電圧が、ローカル読出し
データ・ライン１２０、１２０Ｂに供給され、上記差信
号は、グローバル読出しデータ・ライン１１２、１１２
Ｂに送られる。データ読出しラッチ（図１１参照）は、
グローバル読出しデータ・ライン１１２、１１２Ｂ間の
差電圧を増幅し、ラッチされた読出しデータ・ライン１
６９、１６９Ｂ間の信号をラッチする。
８の数本のライン上の信号に対するタイミング・スキー
ムである。読出し動作が行われていない場合には、読出
し列選択ライン１２６上の信号（ＹＲ）は低レベルであ
り、予備充電制御ライン１６７上の信号（ＤＰＲＥ）、
およびラッチ制御ライン１６８上の信号（ＤＲＬＡＴ）
は高レベルであり、ローカル読出しデータ・ライン１２
０、１２０Ｂの上の信号（ＤＲＬ、ＤＲＬＢ）は等化さ
れて、フローティング状態であり、グローバル読出しデ
ータ・ライン１１２、１１２Ｂ上の信号（ＤＲ、ＤＲ
Ｂ）は、Ｖｃｃ電位に予備充電され、ラッチされた読出
しデータ・ライン１６９、１６９Ｂ上の信号（ＤＲＦ
Ｆ、ＤＲＢＦＦ）は、その前の状態に保持される。読出
し動作がスタートすると、ＹＲは高レベルになり、図１
２の読出し列選択ライン１２６に関連する列に対する、
読出し動作をスタートする。同時に、ＲＥＮが高レベル
になり、ＲＥＮＢ、ＤＲＰＲＥおよびＤＲＬＡＴが低レ
ベルになる。読出し動作に応じて、選択した列回路１４
２に記憶されたデータを示す差電圧が、ローカル読出し
データ・ライン１２０、１２０Ｂに供給され、上記差信
号は、グローバル読出しデータ・ライン１１２、１１２
Ｂに送られる。データ読出しラッチ（図１１参照）は、
グローバル読出しデータ・ライン１１２、１１２Ｂ間の
差電圧を増幅し、ラッチされた読出しデータ・ライン１
６９、１６９Ｂ間の信号をラッチする。
【００６６】図１３および書込みデータ経路回路につい
て説明すると、上記回路のアーキテクチャは、好適に
は、メモリ回路の書込み速度を速くし、電力消費を少な
くするためには、グローバル書込みデータ・ライン１１
３、１１３Ｂのキャパシタンスを制限することが好まし
い。図１３に示すように、グローバル書込みデータ・ラ
イン１１３、１１３Ｂ、および書込みイネーブル制御ラ
イン２１８、２１８Ｂは、ローカル書込み回路２２０へ
の入力である。ローカル書込み回路２２０の出力は、ロ
ーカル書込みデータ・ライン１２１、１２１Ｂであり、
ビット・ライン１５０、１５０Ｂを出力として持つ８つ
の列回路が、上記ラインを共有している。
て説明すると、上記回路のアーキテクチャは、好適に
は、メモリ回路の書込み速度を速くし、電力消費を少な
くするためには、グローバル書込みデータ・ライン１１
３、１１３Ｂのキャパシタンスを制限することが好まし
い。図１３に示すように、グローバル書込みデータ・ラ
イン１１３、１１３Ｂ、および書込みイネーブル制御ラ
イン２１８、２１８Ｂは、ローカル書込み回路２２０へ
の入力である。ローカル書込み回路２２０の出力は、ロ
ーカル書込みデータ・ライン１２１、１２１Ｂであり、
ビット・ライン１５０、１５０Ｂを出力として持つ８つ
の列回路が、上記ラインを共有している。
【００６７】ローカル書込み回路２２０は、列で書込み
動作が行われていない場合には、ローカル書込みデータ
・ライン１２１からグローバル書込みデータ・ライン１
１３、１１３Ｂを分離する。列で書込み動作が行われて
いる場合には、ローカル書込み回路は、ローカル書込み
データ・ライン１２１、１２１Ｂを、そうしたい場合に
は、Ｖｃｃ（実際には、Ｖｃｃからトランジスタしきい
値電圧（Ｖｔｎ）を引いたもの）およびＶｓｓに駆動す
る。ローカル書込みデータ・ライン１２１、１２１Ｂか
らグローバル書込みデータ・ライン１１３、１１３Ｂを
分離すると、グローバル書込みデータ・ラインのキャパ
シタンスが少なくなる。さらに、単に信号を送るだけで
はなく、書込み動作中、ローカル書込みデータ・ライン
１２１、１２１Ｂを駆動することによって、ローカル書
込み回路２２０は、書込み動作をより高速で行うことに
よって、書込み動作中のアレイ１００の性能を改善す
る。８本の書込み列選択ライン１２７が、対応する列回
路１４２を動作可能にする。その結果、ローカル書込み
回路２２０により、ローカル書込みデータ・ライン１２
１、１２１Ｂ上に送られた差信号は、その中に記憶する
ために、適当なメモリ・セルに送られる。
動作が行われていない場合には、ローカル書込みデータ
・ライン１２１からグローバル書込みデータ・ライン１
１３、１１３Ｂを分離する。列で書込み動作が行われて
いる場合には、ローカル書込み回路は、ローカル書込み
データ・ライン１２１、１２１Ｂを、そうしたい場合に
は、Ｖｃｃ（実際には、Ｖｃｃからトランジスタしきい
値電圧（Ｖｔｎ）を引いたもの）およびＶｓｓに駆動す
る。ローカル書込みデータ・ライン１２１、１２１Ｂか
らグローバル書込みデータ・ライン１１３、１１３Ｂを
分離すると、グローバル書込みデータ・ラインのキャパ
シタンスが少なくなる。さらに、単に信号を送るだけで
はなく、書込み動作中、ローカル書込みデータ・ライン
１２１、１２１Ｂを駆動することによって、ローカル書
込み回路２２０は、書込み動作をより高速で行うことに
よって、書込み動作中のアレイ１００の性能を改善す
る。８本の書込み列選択ライン１２７が、対応する列回
路１４２を動作可能にする。その結果、ローカル書込み
回路２２０により、ローカル書込みデータ・ライン１２
１、１２１Ｂ上に送られた差信号は、その中に記憶する
ために、適当なメモリ・セルに送られる。
【００６８】図１４（Ａ）は、ローカル書込み回路２２
０が内蔵する好適な電子構成部材である（図１３参
照）。この図に示すように、ローカル書込み回路２２０
は、好適には、Ｎチャネル・トランジスタ２２６〜２３
４、およびＰチャネル・トランジスタ２３６〜２３７を
含む、数個のトランジスタを含んでいることが好まし
い。ローカル書込み回路２２０に関連する列で、書込み
動作が行われていない場合には、書込みイネーブル制御
ライン２１８は低レベルになり、書込みイネーブル制御
ライン２１８Ｂは高レベルになる。その結果、書込み動
作可能制御ライン２１８は、パス・トランジスタ２２
６、２３０をオフにする。同時に、書込み動作可能制御
ライン２１８Ｂは、パス・トランジスタ２３６、２３７
をオフにし、それにより、グローバル書込みデータ・ラ
イン１１３、１１３Ｂ上の信号が、通過するのを防止す
る。書込み動作可能制御ライン２１８Ｂ上の高レベル信
号も、等化トランジスタ２３４をオンにして、それによ
り、ローカル書込みデータ・ライン１２１、１２１Ｂの
間の差電圧を制限する。さらに、書込み動作可能制御ラ
イン２１８Ｂ上の上記高レベル信号は、シンキング（プ
ルダウン）トランジスタ２２７、２３１をオンにし、そ
の後で、これらトランジスタは、ドライバ回路ソーシン
グ（プルアップ）トランジスタ２２８、２３２をオフに
し、ドライバ回路シンキング（プルダウン）トランジス
タ２２９、２３３をオフにする。
０が内蔵する好適な電子構成部材である（図１３参
照）。この図に示すように、ローカル書込み回路２２０
は、好適には、Ｎチャネル・トランジスタ２２６〜２３
４、およびＰチャネル・トランジスタ２３６〜２３７を
含む、数個のトランジスタを含んでいることが好まし
い。ローカル書込み回路２２０に関連する列で、書込み
動作が行われていない場合には、書込みイネーブル制御
ライン２１８は低レベルになり、書込みイネーブル制御
ライン２１８Ｂは高レベルになる。その結果、書込み動
作可能制御ライン２１８は、パス・トランジスタ２２
６、２３０をオフにする。同時に、書込み動作可能制御
ライン２１８Ｂは、パス・トランジスタ２３６、２３７
をオフにし、それにより、グローバル書込みデータ・ラ
イン１１３、１１３Ｂ上の信号が、通過するのを防止す
る。書込み動作可能制御ライン２１８Ｂ上の高レベル信
号も、等化トランジスタ２３４をオンにして、それによ
り、ローカル書込みデータ・ライン１２１、１２１Ｂの
間の差電圧を制限する。さらに、書込み動作可能制御ラ
イン２１８Ｂ上の上記高レベル信号は、シンキング（プ
ルダウン）トランジスタ２２７、２３１をオンにし、そ
の後で、これらトランジスタは、ドライバ回路ソーシン
グ（プルアップ）トランジスタ２２８、２３２をオフに
し、ドライバ回路シンキング（プルダウン）トランジス
タ２２９、２３３をオフにする。
【００６９】ローカル書込み回路２２０に関連する列の
ための書込み動作中、書込み動作可能制御ライン２１８
は高レベルになり、ライン２１８Ｂは低レベルになる。
その結果、パス・トランジスタ２２６、２３０、および
パス・トランジスタ２３６、２３７はすべてオンにな
り、グローバル書込みデータ・ライン１１３、およびグ
ローバル書込みデータ・ライン１１３Ｂ上のデータを送
ることができる。より詳細に説明すると、パス・トラン
ジスタ２２６、２３０は、書込みイネーブル制御ライン
２１８によりオンになり、パス・トランジスタ２３６、
２３７は、書込みイネーブル制御ライン２１８Ｂにより
オンになる。書込み動作可能制御ライン２１８Ｂは、ま
た、シンキング・トランジスタ２２７、２３１および等
化トランジスタ２３４をオフにして、書込み動作中、そ
の機能を停止させる。
ための書込み動作中、書込み動作可能制御ライン２１８
は高レベルになり、ライン２１８Ｂは低レベルになる。
その結果、パス・トランジスタ２２６、２３０、および
パス・トランジスタ２３６、２３７はすべてオンにな
り、グローバル書込みデータ・ライン１１３、およびグ
ローバル書込みデータ・ライン１１３Ｂ上のデータを送
ることができる。より詳細に説明すると、パス・トラン
ジスタ２２６、２３０は、書込みイネーブル制御ライン
２１８によりオンになり、パス・トランジスタ２３６、
２３７は、書込みイネーブル制御ライン２１８Ｂにより
オンになる。書込み動作可能制御ライン２１８Ｂは、ま
た、シンキング・トランジスタ２２７、２３１および等
化トランジスタ２３４をオフにして、書込み動作中、そ
の機能を停止させる。
【００７０】グローバル書込みデータ・ライン１１３上
の信号が、パス・トランジスタ２３７、２３０を通過
し、グローバル書込みデータ・ライン１１３Ｂ上の信号
が、パス・トランジスタ２２６、２３６を通過した後
で、二つの状況が交互に発生する。グローバル書込みデ
ータ・ライン１１３が高レベルであり、グローバル書込
みデータ・ライン１１３Ｂが低レベルである場合には、
ドライバ回路の、ソーシング・トランジスタ２３２、お
よびシンキング・トランジスタ２２９がオンになり、一
方、ソーシング・トランジスタ２２８、およびシンキン
グ・トランジスタ２３３がオフになる。この状態で、ロ
ーカル書込みデータ・ライン１２１は、Ｖｃｃ−Ｖｔｎ
に高レベルに駆動され、ローカル書込みデータ・ライン
１２１ＢはＶｓｓに低レベルに駆動される。
の信号が、パス・トランジスタ２３７、２３０を通過
し、グローバル書込みデータ・ライン１１３Ｂ上の信号
が、パス・トランジスタ２２６、２３６を通過した後
で、二つの状況が交互に発生する。グローバル書込みデ
ータ・ライン１１３が高レベルであり、グローバル書込
みデータ・ライン１１３Ｂが低レベルである場合には、
ドライバ回路の、ソーシング・トランジスタ２３２、お
よびシンキング・トランジスタ２２９がオンになり、一
方、ソーシング・トランジスタ２２８、およびシンキン
グ・トランジスタ２３３がオフになる。この状態で、ロ
ーカル書込みデータ・ライン１２１は、Ｖｃｃ−Ｖｔｎ
に高レベルに駆動され、ローカル書込みデータ・ライン
１２１ＢはＶｓｓに低レベルに駆動される。
【００７１】別の方法としては、グローバル書込みデー
タ・ライン１１３が低レベルであり、グローバル書込み
データ・ライン１１３Ｂが高レベルである場合には、ド
ライバ回路のソーシング・トランジスタ２２８、および
シンキング・トランジスタ２３３はオンになり、一方、
ソーシング・トランジスタ２３２、およびシンキング・
トランジスタ２２９はオフになる。この交互の状況の下
で、ローカル書込みデータ・ライン１２１Ｂは、Ｖｃｃ
−Ｖｔｎに高レベルに駆動され、ローカル書込みデータ
・ライン１２１はＶｓｓに低レベルに駆動される。
タ・ライン１１３が低レベルであり、グローバル書込み
データ・ライン１１３Ｂが高レベルである場合には、ド
ライバ回路のソーシング・トランジスタ２２８、および
シンキング・トランジスタ２３３はオンになり、一方、
ソーシング・トランジスタ２３２、およびシンキング・
トランジスタ２２９はオフになる。この交互の状況の下
で、ローカル書込みデータ・ライン１２１Ｂは、Ｖｃｃ
−Ｖｔｎに高レベルに駆動され、ローカル書込みデータ
・ライン１２１はＶｓｓに低レベルに駆動される。
【００７２】図１４（Ｂ）について説明すると、この図
は、ローカル書込み回路２２０（図１３参照）が内蔵す
る電子構成部材の他の実施形態である。図に示すよう
に、ローカル書込みデータ・ライン１２１は等化トラン
ジスタ３００、およびパス・トランジスタ３０２のドレ
イン電極に接続している。ローカル書込みデータ・ライ
ン１２１Ｂは、等化トランジスタ３００のソース電極、
およびパス・トランジスタ３０４のドレイン電極に接続
している。グローバル書込みデータ・ライン１１３、１
１３Ｂは、それぞれ、パス・トランジスタ３０２、３０
４のソース電極に接続している。書込みイネーブル制御
ライン２１８は、パス・トランジスタ３０２、３０４の
ゲート電極に接続している。書込みイネーブル制御ライ
ン２１８Ｂは、等化トランジスタ３００のゲート電極に
接続している。８つの列回路１４２が、ローカル書込み
データ・ライン１２１、１２１Ｂを共有していることを
理解することができるだろう。
は、ローカル書込み回路２２０（図１３参照）が内蔵す
る電子構成部材の他の実施形態である。図に示すよう
に、ローカル書込みデータ・ライン１２１は等化トラン
ジスタ３００、およびパス・トランジスタ３０２のドレ
イン電極に接続している。ローカル書込みデータ・ライ
ン１２１Ｂは、等化トランジスタ３００のソース電極、
およびパス・トランジスタ３０４のドレイン電極に接続
している。グローバル書込みデータ・ライン１１３、１
１３Ｂは、それぞれ、パス・トランジスタ３０２、３０
４のソース電極に接続している。書込みイネーブル制御
ライン２１８は、パス・トランジスタ３０２、３０４の
ゲート電極に接続している。書込みイネーブル制御ライ
ン２１８Ｂは、等化トランジスタ３００のゲート電極に
接続している。８つの列回路１４２が、ローカル書込み
データ・ライン１２１、１２１Ｂを共有していることを
理解することができるだろう。
【００７３】動作中、メモリ回路が、図の列の感知アン
プのどれに対しても、書込み機能を実行していない場合
には、書込みイネーブル制御ライン２１８は低レベルに
なり、パス・トランジスタ３０２、３０４を非導電性に
し、それにより、ローカル書込みデータ・ライン１２
１、１２１Ｂからグローバル書込みデータ・ライン１１
３、１１３Ｂを分離する。同時に、書込みイネーブル制
御ライン２１８Ｂが高レベルになり、等化トランジスタ
３００が導電性になり、それにより、ローカル書込みデ
ータ・ライン１２１、１２１Ｂが一緒にショートし、こ
れらライン上の電圧を等化する。
プのどれに対しても、書込み機能を実行していない場合
には、書込みイネーブル制御ライン２１８は低レベルに
なり、パス・トランジスタ３０２、３０４を非導電性に
し、それにより、ローカル書込みデータ・ライン１２
１、１２１Ｂからグローバル書込みデータ・ライン１１
３、１１３Ｂを分離する。同時に、書込みイネーブル制
御ライン２１８Ｂが高レベルになり、等化トランジスタ
３００が導電性になり、それにより、ローカル書込みデ
ータ・ライン１２１、１２１Ｂが一緒にショートし、こ
れらライン上の電圧を等化する。
【００７４】書込み動作中、書込みイネーブル制御ライ
ン２１８は高レベルになり、書込みイネーブル制御ライ
ン２１８Ｂは低レベルになる。この状況の下で、パス・
トランジスタ３０２、３０４は導電性になり、等化トラ
ンジスタ３００は非導電性になる。それにより、グロー
バル書込みデータ・ライン１１３上の信号は、ローカル
書込みデータ・ライン１２１に移動することができ、ま
た、グローバル書込みデータ・ライン１１３Ｂ上の信号
も、ローカル書込みデータ・ライン１２１Ｂに移動する
ことができる。当業者であれば理解することができると
思うが、ローカル書込み回路２２０用の好適な回路は、
図１４（Ａ）に示すような回路である。何故なら、上記
回路は、ローカル書込みデータ・ライン１２１、１２１
Ｂを駆動し、その結果、メモリ回路での書込み動作がも
っと速くなるからである。
ン２１８は高レベルになり、書込みイネーブル制御ライ
ン２１８Ｂは低レベルになる。この状況の下で、パス・
トランジスタ３０２、３０４は導電性になり、等化トラ
ンジスタ３００は非導電性になる。それにより、グロー
バル書込みデータ・ライン１１３上の信号は、ローカル
書込みデータ・ライン１２１に移動することができ、ま
た、グローバル書込みデータ・ライン１１３Ｂ上の信号
も、ローカル書込みデータ・ライン１２１Ｂに移動する
ことができる。当業者であれば理解することができると
思うが、ローカル書込み回路２２０用の好適な回路は、
図１４（Ａ）に示すような回路である。何故なら、上記
回路は、ローカル書込みデータ・ライン１２１、１２１
Ｂを駆動し、その結果、メモリ回路での書込み動作がも
っと速くなるからである。
【００７５】図９に戻って説明すると、列回路１４２に
おいては、パス・トランジスタ２４０、２４２は、ロー
カル書込みデータ・ライン１２１、１２１Ｂと、ビット
・ライン１５０、１５０Ｂとの間に接続している。書込
み列選択ライン１２７は、ローカル書込みデータ・ライ
ン１２１、１２１Ｂ上に存在する信号を、その感知アン
プ で書込み動作が行われている間、ビット・ライン１
５０、１５０Ｂに送る目的で、ローカル書込みデータ・
ライン１２１、１２１Ｂ上の信号を動作可能にするため
に、パス・トランジスタ２４０、２４２のゲート電極に
接続している。８つの列回路が、この好適な実施形態の
ローカル書込みデータ・ライン１２１、１２１Ｂを共有
していることを理解することができるだろう。
おいては、パス・トランジスタ２４０、２４２は、ロー
カル書込みデータ・ライン１２１、１２１Ｂと、ビット
・ライン１５０、１５０Ｂとの間に接続している。書込
み列選択ライン１２７は、ローカル書込みデータ・ライ
ン１２１、１２１Ｂ上に存在する信号を、その感知アン
プ で書込み動作が行われている間、ビット・ライン１
５０、１５０Ｂに送る目的で、ローカル書込みデータ・
ライン１２１、１２１Ｂ上の信号を動作可能にするため
に、パス・トランジスタ２４０、２４２のゲート電極に
接続している。８つの列回路が、この好適な実施形態の
ローカル書込みデータ・ライン１２１、１２１Ｂを共有
していることを理解することができるだろう。
【００７６】アレイ・アーキテクチャの場合には、チッ
プの性能は、書込み動作中、特定のメモリ・セルに書き
込まれたデータ信号のタイミングと、書込み列選択ライ
ン１２７上に位置するアドレス信号との間の電位のスキ
ューにより制限される場合がある。すでに説明したよう
に、書込み列選択ライン１２７上に位置するアドレス信
号は、そのメモリ・セルに関連する感知アンプを動作可
能にする。図４に戻って説明すると、グローバル書込み
データ・ライン１１３および１１３Ｂは、メモリ・セル
・バンク１１０を横切って横方向に延びていて、列選択
ライン１２６、１２７は、感知アンプ・バンド１１８を
通って縦方向に延びていることを思いだしてほしい。従
って、これらライン上を信号が移動した距離は、かなり
違っていて、それによる、これら信号のタイミングの任
意のスキューは、特に、メモリ回路が高速である場合に
は、回路の性能を制限する。回路の性能が制限される原
因は、書込み動作を正しく行うことができるのは、書込
みイネーブル制御ライン２１８、２１８Ｂ、および書込
み列選択ライン１２７が能動的になり、データ・ライン
上のデータが有効になる、重畳している時間だけだから
である。
プの性能は、書込み動作中、特定のメモリ・セルに書き
込まれたデータ信号のタイミングと、書込み列選択ライ
ン１２７上に位置するアドレス信号との間の電位のスキ
ューにより制限される場合がある。すでに説明したよう
に、書込み列選択ライン１２７上に位置するアドレス信
号は、そのメモリ・セルに関連する感知アンプを動作可
能にする。図４に戻って説明すると、グローバル書込み
データ・ライン１１３および１１３Ｂは、メモリ・セル
・バンク１１０を横切って横方向に延びていて、列選択
ライン１２６、１２７は、感知アンプ・バンド１１８を
通って縦方向に延びていることを思いだしてほしい。従
って、これらライン上を信号が移動した距離は、かなり
違っていて、それによる、これら信号のタイミングの任
意のスキューは、特に、メモリ回路が高速である場合に
は、回路の性能を制限する。回路の性能が制限される原
因は、書込み動作を正しく行うことができるのは、書込
みイネーブル制御ライン２１８、２１８Ｂ、および書込
み列選択ライン１２７が能動的になり、データ・ライン
上のデータが有効になる、重畳している時間だけだから
である。
【００７７】図１５について説明すると、書込み動作の
ための好適なタイミング・スキームの場合には、グロー
バル書込みデータ・ライン１１３、１１３Ｂは、クロッ
ク信号２４５のマイナスの縁部に応答し、書込みイネー
ブル制御ライン２１８、２１８Ｂ、および書込み列選択
ライン１２７は、クロック信号のプラスの縁部に応答す
る。このタイミング・スキームは、書込み動作中、タイ
ミングの感度を低くする。より詳細に説明すると、タイ
ミングは、もはやグローバル書込みデータ・ライン１１
３、１１３Ｂに依存しない。それどころか、重要なタイ
ミングは、書込み列選択ライン１２７と、書込みイネー
ブル制御ライン２１８、２１８Ｂの間だけである。これ
らライン上の信号は、アレイの同じ領域内で局所的に発
生するので、また、これらのラインは、すべて、感知ア
ンプ・バンド１１８を通って縦方向に延びるので、任意
のタイミング・スキューは最小限度のものである。クロ
ック２４５の使用率は、５０％に近いので、この好適な
タイミング・スキームは実行することができることを理
解することができるだろう。最も好適なのは、５％以内
である。
ための好適なタイミング・スキームの場合には、グロー
バル書込みデータ・ライン１１３、１１３Ｂは、クロッ
ク信号２４５のマイナスの縁部に応答し、書込みイネー
ブル制御ライン２１８、２１８Ｂ、および書込み列選択
ライン１２７は、クロック信号のプラスの縁部に応答す
る。このタイミング・スキームは、書込み動作中、タイ
ミングの感度を低くする。より詳細に説明すると、タイ
ミングは、もはやグローバル書込みデータ・ライン１１
３、１１３Ｂに依存しない。それどころか、重要なタイ
ミングは、書込み列選択ライン１２７と、書込みイネー
ブル制御ライン２１８、２１８Ｂの間だけである。これ
らライン上の信号は、アレイの同じ領域内で局所的に発
生するので、また、これらのラインは、すべて、感知ア
ンプ・バンド１１８を通って縦方向に延びるので、任意
のタイミング・スキューは最小限度のものである。クロ
ック２４５の使用率は、５０％に近いので、この好適な
タイミング・スキームは実行することができることを理
解することができるだろう。最も好適なのは、５％以内
である。
【００７８】例示としての実施形態を参照しながら、本
発明を説明してきたが、上記説明は、本発明を制限する
ものでないことを理解することができるだろう。それど
ころか、下記の特許請求の範囲に記載する、本発明の真
の精神および範囲から逸脱することなしに、例示として
の実施形態を種々に変更および修正することができる。
さらに、任意の上記変更および修正は、当業者により、
下記の特許請求の範囲の一つまたはそれ以上の素子と等
しいものであると認識されるものであり、法律が許す最
大の範囲で、上記特許請求の範囲に含まれることを理解
することができるだろう。
発明を説明してきたが、上記説明は、本発明を制限する
ものでないことを理解することができるだろう。それど
ころか、下記の特許請求の範囲に記載する、本発明の真
の精神および範囲から逸脱することなしに、例示として
の実施形態を種々に変更および修正することができる。
さらに、任意の上記変更および修正は、当業者により、
下記の特許請求の範囲の一つまたはそれ以上の素子と等
しいものであると認識されるものであり、法律が許す最
大の範囲で、上記特許請求の範囲に含まれることを理解
することができるだろう。
【図１】従来のメモリ集積回路用のアーキテクチャの略
図である。
図である。
【図２】従来のメモリ回路に関連する問題の中の一つを
解決するメモリ集積回路用のアーキテクチャの略図であ
る。
解決するメモリ集積回路用のアーキテクチャの略図であ
る。
【図３】従来のメモリ回路に関連する問題の中のいくつ
かを解決するメモリ集積回路用の他のアーキテクチャの
略図である。
かを解決するメモリ集積回路用の他のアーキテクチャの
略図である。
【図４】本発明の原理に基づいて設計したメモリ集積回
路用のアーキテクチャの略図である。
路用のアーキテクチャの略図である。
【図５】図４のメモリ集積回路用のアーキテクチャの異
なる略図である。
なる略図である。
【図６】図４のメモリ集積回路用の電力およびアース・
バス・グリッドの略図である。
バス・グリッドの略図である。
【図７】図４のメモリ集積回路用のグローバル・データ
・ライン、および電力およびアース・バス・グリッドの
配置図である。
・ライン、および電力およびアース・バス・グリッドの
配置図である。
【図８】好適には、図４のメモリ集積回路に内蔵させる
のが好ましい読出しデータ経路の簡単なブロック図であ
る。
のが好ましい読出しデータ経路の簡単なブロック図であ
る。
【図９】好適には、図４のメモリ集積回路に内蔵させる
のが好ましい列回路の略図である。
のが好ましい列回路の略図である。
【図１０】好適には、図４のメモリ集積回路の読出しデ
ータ経路回路に内蔵させるのが好ましいローカル読出し
回路の略図である。
ータ経路回路に内蔵させるのが好ましいローカル読出し
回路の略図である。
【図１１】好適には、図４のメモリ集積回路の読出しデ
ータ経路回路に内蔵させるのが好ましい読出しデータ・
ラッチの略図である。
ータ経路回路に内蔵させるのが好ましい読出しデータ・
ラッチの略図である。
【図１２】図８の読出しデータ経路回路の特定のライン
上の信号に対する好適なタイミング・スキームを示すタ
イミング図である。
上の信号に対する好適なタイミング・スキームを示すタ
イミング図である。
【図１３】好適には、図４のメモリ集積回路に内蔵させ
るのが好ましい書込みデータ経路回路の簡単なブロック
図である。
るのが好ましい書込みデータ経路回路の簡単なブロック
図である。
【図１４】（Ａ）は、好適には、図４のメモリ集積回路
の書込みデータ経路回路に内蔵させるのが好ましいロー
カル書込み回路の略図であり、（Ｂ）は、好適には、図
４のメモリ集積回路の書込みデータ経路回路に内蔵させ
るのが好ましいローカル書込み回路のもっと簡単である
が、あまり好ましくない実施形態の略図である。
の書込みデータ経路回路に内蔵させるのが好ましいロー
カル書込み回路の略図であり、（Ｂ）は、好適には、図
４のメモリ集積回路の書込みデータ経路回路に内蔵させ
るのが好ましいローカル書込み回路のもっと簡単である
が、あまり好ましくない実施形態の略図である。
【図１５】図４のメモリ集積回路内の記憶位置にデータ
を書き込むための、好適なタイミング・スキームを示す
タイミング図である。
を書き込むための、好適なタイミング・スキームを示す
タイミング図である。
１００ アレイ
１０２，１０４，１０６，１０８ 境界
１１０ メモリ・セル・バンク
１１２ グローバル読出しデータ・ライン
１１３ グローバル書込みデータ・ライン
１１４ 電力ライン
１１６ アース・ライン
１１８ アンプ・バンド
１２０ ローカル読出しデータ・ライン
１２１ ローカル書込みデータ・ライン
１２２ 電力ライン
１２４ アース・ライン
１２６ 読出し列選択ライン
１２７ 書込み列選択ライン
１２８ 列デコーダ回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン ディー ハイトレイ
アメリカ合衆国 コロラド州80906 コ
ロラドスプリングス ログホローピーテ
ィー 1275
(56)参考文献 特開 平５−234362（ＪＰ，Ａ)
特開 平２−246091（ＪＰ，Ａ)
特開 平11−39875（ＪＰ，Ａ)
特開 平９−55482（ＪＰ，Ａ)
特開 平６−76567（ＪＰ，Ａ)
特開2000−90670（ＪＰ，Ａ)
特開2000−82290（ＪＰ，Ａ)
特開 平８−31168（ＪＰ，Ａ)
特開 平７−320480（ＪＰ，Ａ)
特開 平11−330393（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/4099
Claims (27)
- 【請求項１】（ａ）メモリ・セル・アレイ中の、一緒に
関連する複数のメモリ・セルと、 （ｂ）その内部に位置する複数の感知アンプを有し、前
記メモリ・セル・アレイに関連し、第一の方向に延びる
感知アンプ・バンドと、 （ｃ）前記感知アンプの中の少なくともいくつかの感知
アンプと関連し、その出力として、それに電気的に接続
していて、前記感知アンプ・バンドを通って第一の方向
に延びていて、さらに、前記感知アンプ・バンド内の前
記感知アンプの中の一つに電気的に接続している列選択
ラインを持つ、列デコーダ回路と、 （ｄ）複数の前記感知アンプに接続し、前記感知アンプ
・バンドを通って、前記の第一の方向に延びているロー
カル・データ・ラインと、 （ｅ）前記ローカル・データ・ラインに接続し、前記メ
モリ・セル・アレイを横切って、前記第一の方向を横断
する第二の方向にのびているグローバル・データ・ライ
ンと、 （ｆ）前記メモリ集積回路に対して電力を供給するため
に、前記メモリ・セル・アレイを横切って前記第二の方
向に延びる電力ラインと、 （ｇ）前記メモリ集積回路に対して基準電圧を供給する
ために、前記メモリ・セル・アレイを横切って、前記第
二の方向に延びるアース・ラインとを備え、 前記メモリ集積回路が、第一の金属層と、その上に位置
するが、第一の金属層と重畳しない状態で、感知アンプ
・バンドだけを横切って位置している第二の金属層と、
第二の金属層の上に位置しているが、第二の金属層と重
畳していない第三の金属層とを含み、 前記グローバル・データ・ラインが前記第三の金属層内
に位置し、前記電力ラインが前記第三の金属層内に位置
し、前記アース・ラインが前記第三の金属層内に位置す
ることを特徴とするメモリ集積回路。 - 【請求項２】 請求項１記載のメモリ集積回路におい
て、さらに、前記グローバル・データ・ラインと前記ロ
ーカル・データ・ラインとの間に直列に接続している前
記メモリ集積回路の特定の動作中、前記ローカル・デー
タ・ラインから前記グローバル・データ・ラインを分離
する電子スイッチを備えることを特徴とするメモリ集積
回路。 - 【請求項３】 請求項１記載のメモリ集積回路におい
て、前記グローバル・データ・ラインが、グローバル読
出しデータ・ラインを備え、前記ローカル・データ・ラ
インが、ローカル読出しデータ・ラインを備え、前記列
選択ラインが、読出し列選択ラインを備え、さらに、 （ｈ）前記列デコーダ回路、および前記感知アンプの中
の一つに電気的に接続し、前記感知アンプ・バンドを通
って、前記第一の方向に延びる書込み列選択ラインと、 （ｉ）複数の前記感知アンプに接続し、前記感知アンプ
・バンドを通って、前記第一の方向に延びるローカル書
込みデータ・ラインと、 （ｊ）前記ローカル書込みデータ・ラインに選択的に接
続し、前記メモリ・セル・アレイを横切って、前記第二
の方向に延びるグローバル書込みデータ・ラインとを備
えることを特徴とするメモリ集積回路。 - 【請求項４】 請求項３記載のメモリ集積回路におい
て、さらに、前記感知アンプ・バンドを通って前記第一
の方向に延び、前記感知アンプ・バンド内で、前記電力
ラインに接続する第二の電力ラインと、前記感知アンプ
・バンドを通って前記第一の方向に延び、前記感知アン
プ・バンド内で前記アース・ラインに接続する第二のア
ース・ラインとを備えることを特徴とするメモリ集積回
路。 - 【請求項５】 請求項３記載のメモリ集積回路におい
て、さらに、前記グローバル読出しデータ・ライン、お
よび前記ローカル読出しデータ・ラインに動作できるよ
うに関連し、前記メモリ集積回路の読出し動作中以外の
前記ローカル読出しデータ・ラインから前記グローバル
読出しデータ・ラインを選択的に分離する第一の分離回
路と、前記グローバル書込みデータ・ライン、および前
記ローカル書込みデータ・ラインに動作できるように関
連し、前記メモリ集積回路の書込み動作中以外の前記ロ
ーカル書込みデータ・ラインから前記グローバル書込み
データ・ラインを選択的に分離する第二の分離回路とを
備えることを特徴とするメモリ集積回路。 - 【請求項６】 請求項５記載のメモリ集積回路におい
て、前記第一の分離回路が、前記グローバル読出しデー
タ・ラインと前記ローカル読出しデータ・ラインとの間
に、直列に接続していることを特徴とするメモリ集積回
路。 - 【請求項７】 請求項６記載のメモリ集積回路におい
て、前記第一の分離回路が、電子スイッチを備えること
を特徴とするメモリ集積回路。 - 【請求項８】 請求項５記載のメモリ集積回路におい
て、前記第二の分離回路が、前記グローバル書込みデー
タ・ラインと、前記ローカル書込みデータ・ラインとの
間に直列に接続していることを特徴とするメモリ集積回
路。 - 【請求項９】 請求項８記載のメモリ集積回路におい
て、前記第二の分離回路が、電子スイッチを備えること
を特徴とするメモリ集積回路。 - 【請求項１０】 請求項１記載のメモリ集積回路におい
て、さらに、前記感知アンプ・バンドを通って前記第一
の方向に延び、前記感知アンプ・バンド内で前記電力ラ
インに接続している第二の電力ラインと、前記感知アン
プ・バンドを通って前記第一の方向に延び、前記感知ア
ンプ・バンド内で前記アース・ラインに接続している第
二のアース・ラインとを備えることを特徴とするメモリ
集積回路。 - 【請求項１１】 （ａ）第一のメモリ・セル・バンク内
の、一緒に関連する第一の複数のメモリ・セルと、 （ｂ）前記第一のメモリ・セル・バンクに隣接して位置
する第二のメモリ・セル・バンク内の、一緒に関連する
第二の複数のメモリ・セルと、 （ｃ）前記第一のメモリ・セル・バンクと、前記第二の
メモリ・セル・バンクとの間を前記第一の方向に延び、
その内部に位置する複数の感知アンプを持つ感知アンプ
・バンドと、 （ｄ）前記感知アンプの中の少なくともいくつかの感知
アンプと関連し、その出力として、それに電気的に接続
している、読出し列選択ラインと書込み列選択ラインと
を持ち、前記各読出し列選択ラインと、各書込み列選択
ラインとが、前記感知アンプ・バンドを通って第一の方
向に延び、さらに、前記感知アンプ・バンド内の前記感
知アンプの中の一つに電気的に接続している列デコーダ
回路と、 （ｅ）それぞれが、複数の前記感知アンプに接続し、前
記感知アンプ・バンドを通って、前記の第一の方向に延
びている複数のローカル・データ・ラインと、 （ｆ）前記ローカル・データ・ラインの中の一つに接続
し、前記バンクの中の少なくとも一つを横切って、前記
第一の方向を横断する第二の方向にのびている複数のグ
ローバル・データ・ラインと、 （ｇ）前記メモリ集積回路に対して電力を供給するため
に、前記バンクの中の少なくとも一つを横切って、前記
第二の方向に延びる複数の第二の方向の電力ラインと、 （ｈ）前記メモリ集積回路に対して基準電圧を供給する
ために、前記バンクを横切って、前記第二の方向に延び
る複数の第二の方向のアース・ラインと、 （ｉ）前記感知アンプ・バンドを通って前記第一の方向
に延び、前記感知アンプ・バンド内で複数の第二の方向
の各電力ラインに接続している第一の方向の電力ライン
と、 （ｊ）前記感知アンプ・バンドを通って、前記第一の方
向に延び、前記感知アンプ・バンド内で前記複数の第二
の方向の各アース・ラインに接続している第一の方向の
アース・ラインとを備え、 前記メモリ集積回路が、第一の金属層と、第一の金属層
の上に位置するが、第一の金属層と重畳しない状態で、
感知アンプ・バンドだけを横切って位置している第二の
金属層と、第二の金属層の上に位置しているが、第二の
金属層と重畳していない第三の金属層とを含み、 前記グローバル・データ・ラインが前記第三の金属層内
に位置し、前記第二の方向電力ラインが前記第三の金属
層内に位置し、前記第二の方向アース・ラインが前記第
三の金属層内に位置することを特徴とするメモリ集積回
路。 - 【請求項１２】 請求項１１記載のメモリ集積回路にお
いて、前記グローバル・データ・ラインはグローバル読
出しデータ・ラインおよびグローバル書込みデータ・ラ
インを有し、前記ローカル・データ・ラインはローカル
読出しデータ・ラインおよびローカル書込みデータ・ラ
インを有し、さらに、前記グローバル読出しデータ・ラ
イン、および前記ローカル読出しデータ・ラインに動作
できるように関連し、前記メモリ集積回路の読出し動作
中以外の、前記ローカル読出しデータ・ラインから前記
グローバル読出しデータ・ラインを選択的に分離する第
一の分離回路と、前記グローバル書込みデータ・ライン
および前記ローカル書込みデータ・ラインに動作できる
ように関連し、前記メモリ集積回路の書込み動作中以外
の前記ローカル書込みデータ・ラインから前記グローバ
ル書込みデータ・ラインを選択的に分離する第二の分離
回路とを備えることを特徴とするメモリ集積回路。 - 【請求項１３】 請求項１２記載のメモリ集積回路にお
いて、前記第一の分離回路が、前記グローバル読出しデ
ータ・ラインと前記ローカル読出しデータ・ラインとの
間に、直列に接続していることを特徴とするメモリ集積
回路。 - 【請求項１４】 請求項１３記載のメモリ集積回路にお
いて、前記第一の分離回路が、電子スイッチを備えるこ
とを特徴とするメモリ集積回路。 - 【請求項１５】 請求項１２記載のメモリ集積回路にお
いて、前記第二の分離回路が、前記グローバル書込みデ
ータ・ラインと前記ローカル書込みデータ・ラインとの
間に直列に接続していることを特徴とするメモリ集積回
路。 - 【請求項１６】 請求項１５記載のメモリ集積回路にお
いて、前記第二の分離回路が、電子スイッチを備えるこ
とを特徴とするメモリ集積回路。 - 【請求項１７】 （ａ）第一のメモリ・セル・バンク内
の、一緒に関連する第一の複数のメモリ・セルと、 （ｂ）前記第一のメモリ・セル・バンクに隣接して位置
する第二のメモリ・セル・バンク内の、一緒に関連する
第二の複数のメモリ・セルと、 （ｃ）前記第一のメモリ・セル・バンクと前記第二のメ
モリ・セル・バンクとの間を延びていて、その内部に位
置する複数の感知アンプを持つ感知アンプ・バンドと、 （ｄ）前記感知アンプの中の少なくともいくつかの感知
アンプと関連し、その出力として、それに電気的に接続
している読出し列選択ラインと書込み列選択ラインとを
持ち、前記各読出し列選択ラインと、各書込み列選択ラ
インとが、前記感知アンプ・バンドを通って延び、さら
に、前記感知アンプ・バンド内の前記感知アンプの中の
一つに電気的に接続している列デコーダ回路と、 （ｅ）それぞれが、複数の前記感知アンプに接続し、前
記感知アンプ・バンドを通って延びている複数のローカ
ル・データ・ラインと、 （ｆ）それぞれが、前記ローカル・データ・ラインの中
の一つに接続し、前記第一のメモリ・セル・バンク、お
よび前記第二のメモリ・セル・バンクを横切って延びる
複数のグローバル・データ・ラインと、 （ｇ）前記メモリ集積回路に対して電力を供給するため
に、前記第一のメモリ・セル・バンクと、前記第二のメ
モリ・セル・バンクとを横切って延びる複数の第二の電
力ラインと、 （ｈ）前記メモリ集積回路に対して基準電圧を供給する
ために、前記第一のメモリ・セル・バンクと、前記第二
のメモリ・セル・バンクとを横切って延びる複数の第二
のアース・ラインと、 （ｉ）前記感知アンプ・バンドを通って延び、前記感知
アンプ・バンド内で前記複数の各第二の電力ラインに接
続している第一の電力ラインと、 （ｊ）前記感知アンプ・バンドを通って延び、前記感知
アンプ・バンド内で前記複数の各第二のアース・ライン
に接続している第一のアース・ラインとを備え、 前記メモリ集積回路が、第一の金属層と、第一の金属層
の上に位置するが、第一の金属層と重畳しない状態で、
感知アンプ・バンドだけを横切って位置している第二の
金属層と、第二の金属層の上に位置しているが、第二の
金属層と重畳していない第三の金属層とを含み、 前記グローバル・データ・ラインが前記第三の金属層内
に位置し、前記第二の電力ラインが前記第三の金属層内
に位置し、前記第二のアース・ラインが前記第三の金属
層内に位置することを特徴とするメモリ集積回路。 - 【請求項１８】 請求項１７記載のメモリ集積回路にお
いて、前記グローバル・データ・ラインはグローバル読
出しデータ・ラインおよびグローバル書込みデータ・ラ
インを有し、前記ローカル・データ・ラインはローカル
読出しデータ・ラインおよびローカル書込みデータ・ラ
インを有し、さらに、前記グローバル読出しデータ・ラ
イン、および前記ローカル読出しデータ・ラインに動作
できるように関連し、前記メモリ集積回路の読出し動作
中以外の、前記ローカル読出しデータ・ラインから前記
グローバル読出しデータ・ラインを選択的に分離する前
記第一の分離回路と、前記グローバル書込みデータ・ラ
イン、および前記ローカル書込みデータ・ラインに動作
できるように関連し、前記メモリ集積回路の書込み動作
中以外の前記ローカル書込みデータ・ラインから前記グ
ローバル書込みデータ・ラインを選択的に分離する前記
第二の分離回路とを備えることを特徴とするメモリ集積
回路。 - 【請求項１９】 請求項１８記載のメモリ集積回路にお
いて、前記第一の分離回路が、前記グローバル読出しデ
ータ・ラインと前記ローカル読出しデータ・ラインとの
間に直列に接続していることを特徴とするメモリ集積回
路。 - 【請求項２０】 請求項１９記載のメモリ集積回路にお
いて、前記第一の分離回路が、電子スイッチを備えるこ
とを特徴とするメモリ集積回路。 - 【請求項２１】 請求項１８記載のメモリ集積回路にお
いて、前記第二の分離回路が、前記グローバル書込みデ
ータ・ラインと前記ローカル書込みデータ・ラインとの
間に直列に接続していることを特徴とするメモリ集積回
路。 - 【請求項２２】 請求項２１記載のメモリ集積回路にお
いて、前記第二の分離回路が、電子スイッチを備えるこ
とを特徴とするメモリ集積回路。 - 【請求項２３】 メモリ・セルのアレイと、第一の方向
に延びる第一の電力供給ラインと、前記第一の方向に延
びる第一のアース・ラインと、感知アンプと、前記第一
の方向に延びる列選択ラインとを持つタイプのメモリ集
積回路において、 前記第一の方向を横切る第二の方向に延びる第二の電力
供給ラインと、 前記第二の方向に延びる第二のアース・ラインと、 前記第二の方向に延びるデータ・ラインとを備え、 前記第一の電力供給ラインおよび前記第一のアース・ラ
インが、前記感知アンプおよび前記列選択ラインが位置
するバンド内に位置し、 前記メモリ集積回路が、第一の金属層と、第一の金属層
の上に位置するが、第一の金属層と重畳しない状態で、
前記バンドだけを横切って位置している第二の金属層
と、第二の金属層の上に位置しているが、第二の金属層
と重畳していない第三の金属層とを含み、 前記データ・ラインが前記第三の金属層内に位置し、前
記第二の電力供給ラインが前記第三の金属層内に位置
し、前記第二のアース・ラインが前記第三の金属層内に
位置していることを特徴とするメモリ集積回路。 - 【請求項２４】 請求項２３記載のメモリ集積回路にお
いて、前記第一の電力供給ラインが、前記第二の電力供
給ラインに接続し、前記第一のアース・ラインが、前記
第二のアース・ラインに接続していることを特徴とする
メモリ集積回路。 - 【請求項２５】 請求項２３記載のメモリ集積回路にお
いて、前記第二の電力供給ラインおよび前記第二のアー
ス・ラインが、少なくとも部分的に前記バンドを横切っ
て延びることを特徴とするメモリ集積回路。 - 【請求項２６】 請求項２３記載のメモリ集積回路にお
いて、前記第一の電力供給ラインが前記第二の金属層内
に位置していて、前記第一のアース・ラインが前記第二
の金属層内に位置していることを特徴とするメモリ集積
回路。 - 【請求項２７】 請求項２６記載のメモリ集積回路にお
いて、前記第一の電力供給ラインが前記第二の電力供給
ラインに接続し、前記第一のアース・ラインが前記第二
のアース・ラインに接続していることを特徴とするメモ
リ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/595,143 US6339541B1 (en) | 2000-06-16 | 2000-06-16 | Architecture for high speed memory circuit having a relatively large number of internal data lines |
| US09/595143 | 2000-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002015579A JP2002015579A (ja) | 2002-01-18 |
| JP3522221B2 true JP3522221B2 (ja) | 2004-04-26 |
Family
ID=24381914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001012953A Expired - Lifetime JP3522221B2 (ja) | 2000-06-16 | 2001-01-22 | 比較的多数の内部データ・ラインを持つ高速メモリ回路用のアーキテクチャ |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6339541B1 (ja) |
| JP (1) | JP3522221B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791370B1 (en) * | 1999-07-16 | 2004-09-14 | Micron Technology, Inc. | Apparatus and method for adjusting clock skew |
| US6445621B1 (en) * | 2000-01-21 | 2002-09-03 | Mosel Vitelic, Inc. | Dynamic data amplifier with built-in voltage level shifting |
| US6549470B2 (en) | 2000-08-31 | 2003-04-15 | United Memories, Inc. | Small signal, low power read data bus driver for integrated circuit devices incorporating memory arrays |
| JP2003196983A (ja) * | 2001-12-27 | 2003-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| ITMI20021185A1 (it) * | 2002-05-31 | 2003-12-01 | St Microelectronics Srl | Dispositivo e metodo di lettura per memorie non volatili dotate di almeno un'interfaccia di comunicazione pseudo parallela |
| JP4317777B2 (ja) * | 2004-03-10 | 2009-08-19 | パナソニック株式会社 | 半導体集積回路 |
| KR100591764B1 (ko) * | 2004-05-18 | 2006-06-22 | 삼성전자주식회사 | 셀 어레이를 가로질러 배선된 신호라인을 갖는 반도체메모리 장치 |
| US8145851B2 (en) | 2005-09-07 | 2012-03-27 | Sony Corporation | Integrated device |
| JP5017971B2 (ja) * | 2005-09-07 | 2012-09-05 | ソニー株式会社 | 集積装置 |
| US7738307B2 (en) * | 2005-09-29 | 2010-06-15 | Hynix Semiconductor, Inc. | Data transmission device in semiconductor memory device |
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| KR100854499B1 (ko) | 2006-09-19 | 2008-08-26 | 삼성전자주식회사 | 워드 라인 스트랩 구조를 가지는 반도체 메모리 장치 및 이장치의 배치 방법 |
| US20080168331A1 (en) * | 2007-01-05 | 2008-07-10 | Thomas Vogelsang | Memory including error correction code circuit |
| WO2012059121A1 (en) * | 2010-11-01 | 2012-05-10 | Telefonaktiebolaget L M Ericsson (Publ) | Memory arrangement for accessing matrices |
| JP2013131615A (ja) * | 2011-12-21 | 2013-07-04 | Elpida Memory Inc | 半導体装置 |
| US10074410B2 (en) | 2016-09-30 | 2018-09-11 | Arm Limited | Integrated circuit using shaping and timing circuitries |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184321A (en) * | 1988-12-06 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
| JP3364810B2 (ja) * | 1993-09-14 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3004177B2 (ja) * | 1993-09-16 | 2000-01-31 | 株式会社東芝 | 半導体集積回路装置 |
| JP3354231B2 (ja) * | 1993-09-29 | 2002-12-09 | 三菱電機エンジニアリング株式会社 | 半導体装置 |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
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| US6061292A (en) * | 1998-08-21 | 2000-05-09 | Winbond Electronics Corporation | Method and circuit for triggering column select line for write operations |
-
2000
- 2000-06-16 US US09/595,143 patent/US6339541B1/en not_active Expired - Lifetime
- 2000-08-23 US US09/644,928 patent/US6278653B1/en not_active Expired - Lifetime
- 2000-08-31 US US09/652,824 patent/US6266266B1/en not_active Expired - Lifetime
-
2001
- 2001-01-22 JP JP2001012953A patent/JP3522221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6278653B1 (en) | 2001-08-21 |
| JP2002015579A (ja) | 2002-01-18 |
| US6266266B1 (en) | 2001-07-24 |
| US6339541B1 (en) | 2002-01-15 |
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