JP3521746B2 - 液晶駆動用コモンドライバ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチライン駆動
方式の液晶表示装置に関し、特にその駆動を行うコモン
ドライバに関する。

【０００２】

【従来の技術】従来の単純マトリクス型の液晶表示パネ
ルでの液晶駆動用コモンドライバは、８００×６００ド
ット（ＳＶＧＡ）パネルでは１２０出力ドライバを５個
使用し、１０２４×７６８ドット（ＸＧＡ）パネルでは
１２８出力ドライバを６個使用しそれぞれにおいて各出
力のドライバを使用したり、１２０と１２８出力を切り
換える機能を持つドライバを使用していた。またそれら
は走査電極を１ラインごと選択するドライバであった。

【０００３】

【発明が解決しようとする課題】従来の単純マトリクス
型の液晶表示パネルでの液晶駆動用コモンドライバは、
走査電極を１ラインずつ選択させていたが、走査電極を
複数同時選択するマルチライン駆動法において、走査電
極の選択数を３ライン同時選択とした場合下記課題が発
生する。

【０００４】走査電極線を複数同時選択するマルチライ
ン駆動法において、走査電極の同時選択数を３ラインと
した時に走査電極線に出力する信号を発生させる場合、
１２０出力のドライバは３で割り切れる出力数のため、
３ライン同時選択駆動法においてもビットが余ったり、
データ転送においても特に問題は発生しない。ところが
１２８出力のドライバは３で割り切れない出力数のため
３ライン同時選択駆動法において２ビット分の余りが生
じ、またデータの連続性が失われてしまう。３で割り切
れる１２９出力のドライバにすれば上記問題は発生しな
いが、現在使用されているＸＧＡパネルのガラス基盤上
の配線は、全て１２８出力に対応した配線引き回し方法
になっており、１２９出力のドライバを使用する場合全
てのパネル上の配線を設計し直す必要が生じる。これは
今までの財産を不意にし新たな開発費が必要となるとい
った課題が生じてしまう。従って１２８出力ドライバで
３ライン同時選択を行う事が可能な新たなコモンドライ
バが必要である。

【０００５】

【課題を解決するための手段】走査電極線と信号電極線
を有するマトリクス型液晶表示装置で、走査電極線を複
数同時選択するマルチライン駆動法に使用されるコモン
ドライバにおいて、走査電極を３ライン同時選択するこ
とを特徴とする１２８出力液晶駆動用コモンドライバ。

【０００６】前記液晶駆動用コモンドライバにおいて、
４４段のフリップフロップからなるシフトレジスタと前
記シフトレジスタの出力により制御される１２８個のド
ライバ制御回路を内蔵し、チップの配置情報により前記
各フリップフロップからドライバ制御回路への信号を切
り換える手段を持つことを特徴とする１２８出力液晶駆
動用コモンドライバ。

【０００７】前記液晶駆動用コモンドライバにおいて、
複数のドライバをカスケード接続するときの前記シフト
レジスタ動作において、前記シフトレジスタ内を転送さ
れるデータのＩＣ外部への出力タイミングをチップ配置
情報により変化させる手段を持つことを特徴とする１２
８出力液晶駆動用コモンドライバ。

【０００８】

【作用】１２８出力という３で割り切れない出力数で
も、ＩＣを複数個使いする時のカスケード接続時データ
の連続性を保ち、また３ラインごとのドライバ出力にお
いてもＩＣ間でのドライバ出力の連続性を保つ事が出来
る。

【０００９】

【発明の実施の形態】以下に本発明の実施例を詳細に説
明する。図１はコモン出力パターンとシフトレジスタ回
路を含めてドライバ出力とするまでの３ビット分の回路
を示す。これを繰り返し４２個並べることによって１２
６ビットまでの出力を決定する。１０１はチップのコモ
ン出力を示す。１０２は出力ドライバ回路、１０３はロ
ジック電圧を高電位に変換するためのレベルシフト回路
を示す。１０４はインバータ回路、１０５は２入力ＮＡ
ＮＤ回路を示す。１０６のＡ、１０７のＢ、１０８のＣ
信号ははそれぞれコモン出力パターン信号が入力される
事を示す。１９１〜１９４はトランスミッションゲート
等で構成するスイッチを示す。１１７の点線で囲まれた
ブロックを以後出力制御回路とする。なおドライバ出力
は１１８のＶＨ，ＶＭ，ＶＬの三値出力となり、それぞ
れＶＨはＨＶ系電源の高電位側の電位であり、ＶＬは低
電位側レベル、ＶＭはＨＶ系ＶＨとＶＬの中心の電位と
なる。またＶＨ、ＶＬ両電位は１１４のフリップフロッ
プの出力がアクティブ（ハイレベル）になる時にのみ１
０６のＡ、１０７のＢ、１０８のＣ信号によってＶＨ、
ＶＬどちらの電位を出力するか決定する。また、１１４
のフリップフロップで形成されるシフトレジスタ回路内
のデータは必ず１ビットのみハイレベルになるように動
作しており、データがロウレベルのビットのドライバ出
力は全てＶＭが出力される。１１０のＳＡ、１１１のＳ
Ｂ信号はそれぞれ配置情報とシフト方向との情報によっ
て決定する信号が入力されることを示す。１１２のＬＥ
ＦＴ、１１６のＲＩＧＨＴはフリップフロップ回路から
の出力信号を示し、図１のブロックを連続して配置した
とき中央ブロックのＬＥＦＴは、左ブロックのＲＩＧＨ
Ｔに中央ブロックのＲＩＧＨＴは右ブロックのＬＥＦＴ
に接続される。１１３のＬＥ、１１５のＲＩはそれぞれ
シフト方向によって変化するシフトレジスタ回路への入
出力端子を示す。１１４はシフトレジスタ回路を構成す
るフリップフロップ回路を示す。図１で示す回路が繰り
返されることによって１２６ビットまでの出力が決定さ
れ、その後の１２８ビットに足りない２ビットに関して
は図２で示す回路構成となる。ここでは図１と図２並び
に、配置情報とシフト方向及びコモン出力パターンをま
とめた図３とを合わせて３ライン同時選択時の動作につ
いて詳しく説明する。図２の１０１、１０２、１０３、
１０４、１０５、１０６、１０７、１０８、１１１、１
９５，１９６は、それぞれ図１と共通である。１３１の
ＬＥＦＴフリップフロップ回路からの出力信号を示す。
１３２のＬＥ、１３４のＲＩはそれぞれシフト方向によ
って変化するシフトレジスタ回路への入出力端子を示
す。１３３、１３５はフリップフロップで形成されるシ
フトレジスタ回路を示す。また図３及び図２に１０６の
Ａ、１０７のＢ、１０８のＣに入力されるレベル及び１
１０、１１１のＳＡ、ＳＢに入力されるレベルの真理値
表を表す図を示す。１４２のＡＤ１、１４３のＡＤ０は
配置場所の情報を与える端子を示し、１４４のＳＨＬは
シフト方向を決定する信号を示す。１４５は配置場所の
情報とシフト方向によって決定される１０６、１２６の
Ａ、１０７、１２７のＢ、１０８のＣ信号を示す。また
１４６は１４５のデータを受けてＦ１，Ｆ２，Ｆ３で示
すコモンパターンをどのコモンに出力するかを決定す
る。このＦ１，Ｆ２，Ｆ３は３ライン同時選択時のコモ
ンパターンの順番を示している。１４７はチップの配置
場所を示す。まず１つ目に配置されたチップの駆動方法
について説明する。 ＳＨＬ＝Ｌに設定することにより
コモン出力１→１２８へのシフト方向に決定され、その
時の図３の表を元に配置順が１となる所を見るとＳＡ＝
１、ＳＢ＝０、ＳＣ＝０及びＯＡ＝Ｆ１、ＯＢ＝Ｆ２、
ＯＣ＝Ｆ３と設定される。これを元に図１の回路を見る
と、１０６のＡにはＦ１が、１０７のＢにはＦ２、そし
て１０８のＣにはＦ３が設定され１０１コモン出力１〜
３まではＦ１、Ｆ２、Ｆ３の順番で出力されることにな
る。また、 ＳＡ＝１、ＳＢ＝０によって、１９１，１
９３のスイッチＯＮ、１９２、１９４のスイッチがＯＦ
Ｆする事により、１１４のフリップフロップの出力がコ
モン出力１〜３までの出力制御回路に入力されることに
なる。その時のコモン出力１〜３までのドライバ出力は
Ｆ１，Ｆ２，Ｆ３のデータによって決定する。これが１
２６ビット目まで同じ事が繰り返されるが最後の２ビッ
トだけが余ってしまう。そこで最後の２ビットは図２で
示す回路構成を用いる。前記図１と共通信号である１０
６のＡにはＦ１が、１０７のＢにはＦ２、そして１０８
のＣにはＦ３が設定され１０１のコモン出力１、２はＦ
１、Ｆ２の順番で出力されることになる。また、ＳＢ＝
０によって１９５のスイッチがＯＮ、１９６のスイッチ
がＯＦＦすることにより、コモン出力１、２の出力制御
回路には１３３のフリップフロップ回路出力が入力され
る。その時のコモン出力１、２のドライバ出力にはＦ
１，Ｆ２，が出力される。このままでは３ライン同時選
択に１ライン足りないために、２つ目に配置されたチッ
プの１ライン目と合わせて３ライン同時選択を行う。図
３の表を元に配置順が２となる所を見るとＳＡ＝０、Ｓ
Ｂ＝１、ＳＣ＝０及びＯＡ＝Ｆ３、ＯＢ＝Ｆ１、ＯＣ＝
Ｆ２と設定される。これを元に図１の回路を説明する
と、１０６のＡにはＦ３が、１０７のＢにはＦ１、そし
て１０８のＣにはＦ２が設定され１０１コモン出力１〜
３まではＦ３、Ｆ１、Ｆ２の順番で出力されることにな
る。また、 ＳＡ＝０、ＳＢ＝１によって、１９１，１
９３のスイッチがＯＦＦ、１９２、１９４のスイッチが
ＯＮする事により、コモン出力１の出力制御回路に１１
４のフリップフロップ回路の出力が入力される。コモン
出力２、３は次段のフリップフロップ回路によってコモ
ン出力４と共に同時選択されることとなる。その時のコ
モン出力１〜３までのドライバ出力はＦ３，Ｆ１，Ｆ２
の順で繰り返される。１２７ビット目まで同じ事が繰り
返されるが最後の１ビットだけが余ってしまう。そこで
最後の１ビットは図２で示す回路構成を用いて説明す
る。コモン出力１は既に前の２ラインと共に３ライン同
時選択されているためこの場合は考えない。１０６のＡ
にはＦ３が、１０７のＢにはＦ１、そして１０８のＣに
はＦ２が設定され１２１コモン出力２はＦ１が出力され
ることになる。また、ＳＢ＝１によって１９５のスイッ
チがＯＦＦ、１９６のスイッチがＯＮとなり１３５のフ
リップフロップ回路の出力が１２８ビット目にあたるコ
モン出力２の出力制御回路に入力されることになる。そ
の時のコモン出力２のドライバ出力はＦ１のデータによ
って決定する。次に３ライン同時選択に２ライン足りな
いために、３つ目に配置されたチップの１、２ライン目
と合わせて３ライン同時選択を行う。その時の図３の表
を元に配置順が３となる所を見るとＳＡ＝０、ＳＢ＝
０、ＳＣ＝１及びＯＡ＝Ｆ２、ＯＢ＝Ｆ３、ＯＣ＝Ｆ１
と設定される。これを元に図１の回路を見ると、１０６
のＡにはＦ２が、１０７のＢにはＦ３、そして１０８の
ＣにはＦ１が設定され１０１コモン出力１〜３まではＦ
２、Ｆ３、Ｆ１の順番で出力されることになる。また、
ＳＡ＝０、ＳＢ＝０によって、１９１，１９４のスイ
ッチがＯＮ、１９２、１９３のスイッチがＯＦＦし、コ
モン出力１、２の出力制御回路に１１４のフリップフロ
ップ回路からの出力が入力される。コモン出力３の出力
制御回路は１１６のＲＩＧＨＴ信号が接続されている次
段のフリップフロップ回路の出力によってコモン出力
４、５と共に同時選択されることとなる。その時のコモ
ン出力１〜３までのドライバ出力はＦ２，Ｆ３，Ｆ１の
データによって決定する。これが１２６ビット目まで同
じ事が繰り返されることになる。最後の２ビットは同様
に図２の回路で説明する。 ＳＢ＝０によって１９５の
スイッチがＯＮ、１９６のスイッチがＯＦＦとなりコモ
ン出力１，２の出力制御回路は１３３のフリップフロッ
プ回路が入力される。つまり４つ目に配置されるチップ
は１つ目に配置されたチップと同じ駆動をする事にな
り、前記駆動方法が繰り返されていくことになる。

【００１０】これをもっと簡略化した図４とシフトレジ
スタ回路の動作を表にまとめた図５を用いて説明する。
図４の１５１はコモン出力制御回路へ入力される出力番
号を示す。１５２はフリップフロップ回路、１５３はフ
リップフロップ回路の出力の制御スイッチ回路を示す。
１５４は図１で示した出力制御回路を省略した回路を示
す。また図５の１６１は配置順を示し、１６２は図１の
１５１と同じコモン出力番号を示す。１６３は配置場所
によってコモン出力がどのフリップフロップ回路によっ
て制御されるかを示す。ここで示す同じ記号は同時選択
されるものとする。１つ目に配置されたチップは１５２
のＳ１により１５１の、、が同時選択され、同じ
ように１５２のＳ２により１５１の、、が同時選
択される。これを繰り返して図５の１６１の１に示すよ
うに１２６番目のビットまでを１６３のＳ４２で動作さ
せ、余りの２ビットに関してＳ４３にて動作させる。し
かし余りの２ビットだけでは３ライン同時選択出来ない
ため、２つ目に配置された１６２のを１６１の２で示
すようにＳ１を使って単独で同時に駆動することによっ
て３ライン同時選択を可能とする。これを繰り返して図
５の１６１の２に示すように１２７番目のビットまでを
１６３のＳ４３で動作させ、余りの１ビットに関しては
Ｓ４４にて動作させる。またここで余った１ビットだけ
では３ライン同時選択出来ないため、３つ目に配置され
た１６２の、を１６１の３で示すようにＳ１を使っ
て同時に駆動することによって３ライン同時選択を可能
とする。これを繰り返して図５の１６１の３に示すよう
に１２８番目のビットまでを１６３のＳ４３で動作させ
る。４つ目以降に関しては３つまでの動作を繰り返すこ
とによりカスケード接続時に連続性を失わず、順序よく
コモン出力を行える事になる。

【００１１】図６は図１にて配置情報とシフト方向の入
力を行う１１０のＳＡ、１１１のＳＢ信号を供給するた
めの回路実施例を示す。６１のＡＤ１信号及び６２のＡ
Ｄ０信号はチップに対して配置場所の情報を与える信号
を示す。６３、６４のＳＨＬ、ＳＨＬＯ信号は双方向シ
フトレジスタのシフト方向を決定する信号を示す。ＳＨ
Ｌ＝Ｌに設定した場合１→１２８出力のシフト方向にな
り、ＳＨＬ＝Ｈに設定すると１２８→１のシフト方向に
設定される。６５のＸＳＨＬＯ信号は６３のＳＨＬ信号
を７１のインバータ回路を介した信号である。６６のＳ
Ａ、６７のＳＢ、６８のＳＣはそれぞれ配置情報とシフ
ト方向によって決定される信号を表す。６９は３入力の
ＮＡＮＤ回路、７０は２入力のＮＡＮＤ回路を示す。６
１のＡＤ１信号と６２のＡＤ０信号の組合せによってチ
ップに配置場所の情報を与え、その結果が６６のＳＡ、
６７のＳＢ、６８のＳＣのいずれか１つに“Ｈ”信号が
出力されることによってチップの配置場所の情報とシフ
ト方向の情報が図３の１１０のＳＡ、１１１のＳＢ信号
へと受け渡される。なお、６３のＳＨＬ信号によって与
えられたシフト方向の情報は６４のＳＨＬＯ、６５のＸ
ＳＨＬＯ信号として次の回路へと受け渡される。

【００１２】図７は図１の６６のＳＡ、６７のＳＢ、６
８のＳＣによって与えられたチップの配置場所の情報と
シフト方向の情報を受けて、同時選択された３ラインに
対して図１で示した１０６のＡ、１０７のＢ、１０８の
Ｃ信号にどのデータを出力するかを決定する回路であ
る。８１のＳＨＬ信号は図６の６４のＳＨＬＯ信号によ
って与えられた信号を示す。８２のＳＡは図６の６６の
ＳＡから、また８３のＳＢは６７のＳＢから、８４のＳ
Ｃは６８のＳＣからそれぞれ与えられた信号を示す。８
５のＸＳＨＬ信号は６５のＸＳＨＬＯ信号によって与え
られた信号を示す。８６のＦ１、８７のＦ２、８８のＦ
３信号はそれぞれコモン出力用パターン信号を示す。８
９のＯＡ、９０のＯＢ、９１のＯＣ信号はそれぞれ図６
によって決定された配置情報及びシフト方向と、８６の
Ｆ１、８７のＦ２、８８のＦ３信号によって決定された
コモン出力用パターン信号によって決定される出力信号
を示す。９２はスイッチ回路、９３は２入力のＮＡＮＤ
回路をそれぞれ表す。図６の６６のＳＡ、６７のＳＢ、
６８のＳＣによって与えられたチップの配置場所の情報
とシフト方向の情報を受け、またそれと共に８６のＦ
１、８７のＦ２、８８のＦ３信号を取り込み、９２のス
イッチ回路を介して８９のＯＡ、９０のＯＢ、９１のＯ
Ｃ信号に８６のＦ１、８７のＦ２、８８のＦ３信号が一
つずつ割り振られる。１２８出力での３ライン同時選択
をカスケード接続時で行うときに、３ラインごとＦ１、
Ｆ２、Ｆ３の順で出力させるためには配置場所によって
出力されるパターンが変化してくる。例えば１つ目に配
置されたチップは３ラインずつ選択してくると２ビット
の余りが生じてしまう。その余りと２つ目に配置された
チップの最初のビットとをあわせて３ライン同時選択を
行うため、２つ目に配置されたチップの最初のビットの
コモン出力パターンはＦ３が選択される必要がある。そ
れを図７に示す回路によって連続性を失わずに順番通り
出力する事を実現している。

【００１３】図８は上記動作時におけるコモンドライバ
のスキャンスタートパルス出力信号の発生場所を示す。
上記にてカスケード接続時に連続性を失わず、順序よく
コモン出力を行える事になると説明したが、通常の１ビ
ット毎スキャンのドライバの動作では１２８出力目に次
のチップへの走査開始パルスを発生させていた。ところ
が、２つのチップにまたがる３ビット毎のスキャンでは
３ライン同時選択を行う１番目のチップのシフトレジス
タの最終のフリップフロップと、２つ目のチップの最初
のフリップフロップのデータ取り込みを同時に行う必要
がある。１７７、１７８，１７９はカスケード接続時の
チップを示し、１７２は３ライン同時選択時に余るビッ
トを表し、１７１は３ライン同時選択されたビットを表
している。１７４、１７５、１７６はスキャンスタート
パルス出力信号の発生場所を示す。３ライン同時選択時
にはまずカスケード接続時の最初のチップ１７７の最初
の３ライン１７１から順番に選択していき、最後に選択
した３ライン１７１がコモン出力を終了した時点で１７
４のスキャンスタートパルス出力信号ＤＯを次のチップ
に対して与える。そして最初のチップ１７７において１
７２に示す余ってしまった２ビットは次に配置されたチ
ップ１７８の最初の１ビットと同時に出力される。２つ
目に配置された１７８ついても同様に、最初の１ビット
は１つ目に配置された１７７の余りの２ビットと合わせ
て３ライン同時選択を行い、２ビット目からの３ビット
を３ライン同時選択しその後は順番通り繰り返して１２
７ビット目までを３ラインずつ同時選択していく。それ
により１７８の１２８ビット目が余りとなってしまう
が、３つ目に配置された１７９の最初の２ビットと合わ
せて３ライン同時選択を行うことにより連続性を失わな
いようにしている。その時に２つ目に配置された１７８
の最後に３ライン選択された１２７ビット目のコモン出
力終了時に１７５のＤＯを出力する。３つ目に配置され
た１７９についても同様であり、最初の２ビットは２つ
目に配置された１７８の余りの１ビットと合わせて３ラ
イン同時選択を行っているため３ビット目からの３ビッ
トを３ライン同時選択しその後は順番通り繰り返して１
２８ビット目までを３ラインずつ同時選択していく。３
つ目に配置された１７９はチップ最終１２８ビット目が
３ラインずつ同時選択された最後のビットとなるためそ
こで１７６のＤＯを出力する。

【００１４】上記動作について波形として表した図９を
用いて具体的に説明する。１８１は１つ目に配置された
チップでの１回目のクロック信号を表す。１８２は１つ
目に配置されたチップでの４２回目のクロック信号を表
す。１８３は１つ目に配置されたチップでの４３回目の
クロック信号を表す。１８４は２つ目に配置されたチッ
プでの１回目のクロック信号を表す。１８５は２つ目に
配置されたチップでの４３回目のクロック信号を表す。
１８６は２つ目に配置されたチップでの４４回目のクロ
ック信号を表す。１８７は３つ目に配置されたチップで
の１回目のクロック信号を表す。１８８は３つ目に配置
されたチップでの４３回目のクロック信号を表す。１９
０はチップでのクロック信号を示す。クロックは立ち下
がりでデータをとらえ、立ち下がりでデータの出力を行
う。２０１は最初に取り込まれるスキャンスタートパル
ス信号を表す。２０２は１つ目に配置されたチップでの
スキャンスタートパルス信号出力を表す。２０３は２つ
目に配置されたチップでのスキャンスタートパルス信号
出力を表す。２０４は３つ目に配置されたチップでのス
キャンスタートパルス信号出力を表す。１つ目に配置さ
れたチップにて２０１のスキャンスタートパルス信号を
１８１の１回目のクロックの立ち下がりでとらえ、１８
２の４２回目のクロックの立ち下がり時に（１２６ビッ
ト目出力時）２０２のようにスキャンスタートパルス信
号を出力する。そして１８３の４３回目のクロック信号
と２つ目に配置されたチップの１回目のクロックである
１８４を同時に動作させることにより２つ目のチップの
最初のフリップフロップのデータ取り込みを同時に行う
ことが出来る。同様にして、２つ目に配置されたチップ
にて１８４の１回目のクロック信号１８４の立ち下がり
でとらえ、１８５の４３回目のクロックの立ち下がり時
に（１２７ビット目出力時）２０３のようにスキャンス
タートパルス信号を出力する。そして２つ目に配置され
たチップのみ発生する１８６の４４回目のクロック信号
と３つ目に配置されたチップの１回目のクロックである
１８７を同時に動作させることにより３つ目のチップの
最初のフリップフロップのデータ取り込みを同時に行う
ことが出来る。同様に、３つ目に配置されたチップにて
スキャンスタートパルス信号を１８７の１回目のクロッ
クの立ち下がりでとらえ、１８８の４３回目のクロック
の立ち下がり時に（１２８ビット目出力時）２０４のよ
うにスキャンスタートパルス信号を出力する。そして１
８８の４３回目のクロック信号と４つ目に配置された１
回目のクロック信号を同時に動作させる。上記動作を繰
り返し行うことによりカスケード接続時での連続性を保
ちながらなおかつコモン出力とスキャンスタートパルス
信号の出力とのタイミングずれの発生を防ぐことが出来
る。

【００１５】図１０は図８に示す１７４，１７５，１７
６のＤＯを出力するタイミングを決定するための回路で
ある。２１１のＬＥＦＴはフリップフロップからの出力
信号を示し、２１２のＬＥ、２２４のＲＩはシフト方向
によって変化するシフトレジスタ回路への入出力端子を
示す。２１３のＳＨＬ、２１４のＸＳＨＬは双方向シフ
トレジスタのシフト方向を決定する信号を示す。２１
５、２１６、２１７はシフトレジスタ回路を構成するフ
リップフロップ回路を示す。２１８、２１９、２２０、
２２１、２２２、２２３はフリップフロップ選択用スイ
ッチ回路を示す。２２５、２２６はフリップフロップ出
力選択用スイッチ回路を示す。２２７のＤＯはスキャン
スタートパルス出力信号を示す。１つ目に配置された場
合、１１０のＳＡ＝１、ＳＢ＝０によって、２１８、２
２０、２２２のスイッチＯＮ、２１９、２２１、２２３
のスイッチがＯＦＦする事により、２１５のフリップフ
ロップの出力がコモン出力１〜３を、２１６のフリップ
フロップの出力がコモン出力４〜５を次に配置された先
頭のラインと合わせて３ライン同時選択し、出力制御回
路に入力されることになる。またＳＡ＝１により２２５
のスイッチＯＮ、２２６のスイッチＯＦＦする事によ
り、２１５のフリップフロップの出力が、コモン出力１
〜３が同時選択されたタイミングで２２７のＤＯとして
出力される。２つ目に配置された場合は、１１０のＳＡ
＝０、ＳＢ＝１によって、２１９，２２１、２２３のス
イッチＯＮ、２１８、２２０、２２２のスイッチがＯＦ
Ｆする事により、２１５のフリップフロップの出力がコ
モン出力１を前にある２ビットと合わせて３ライン同時
選択し、２１６のフリップフロップの出力がコモン出力
２〜４の出力制御回路に入力されることになる。またＳ
Ａ＝０により２２６のスイッチＯＮ、２２５のスイッチ
ＯＦＦする事により、２１６のフリップフロップの出力
が、コモン出力１〜３が同時選択されたタイミングで２
２７のＤＯとして出力される。３つ目に配置された場合
は、１１０のＳＡ＝０、ＳＢ＝０によって、２１８，２
２１、２２２のスイッチＯＮ、２１８、２２０、２２３
のスイッチがＯＦＦする事により、２１５のフリップフ
ロップの出力がコモン出力１と２を、前にある１ビット
と合わせて３ライン同時選択し、２１６のフリップフロ
ップの出力がコモン出力３〜５の出力制御回路に入力さ
れることになる。またＳＡ＝０により２２６のスイッチ
ＯＮ、２２５のスイッチＯＦＦする事により、２１６の
フリップフロップの出力が、コモン出力３〜５が同時選
択されたタイミングで２２７のＤＯとして出力される。

【００１６】上記実施例は一例であり、例えば１２８ビ
ットを５ライン・６ライン・７ライン同時に選択する場
合でも同様な構成で行う事が出来る。

【００１７】

【発明の効果】以上説明したとおり本発明の液晶駆動用
コモンドライバを使用する事により以下の効果を有す
る。１２８出力での３ライン同時選択等の１２８を割り
切ることが不可能な同時選択数に対してチップに配置情
報を与えることによりコモン駆動パターンを選択ライン
数毎に順序よく出力させる効果を有する。１チップ内で
最後に同時選択数ラインの選択を行ったあとにスタート
パルス信号の出力を行うことによりタイミングずれの発
生を防ぐ効果を有する。従来の１ラインごとの選択では
なく３ライン同時選択によるマルチライン駆動を１２８
出力のコモンドライバで駆動することが出来る効果を有
する。１２８出力で３ラインまたは、１２８を割り切る
ことが不可能な数の同時選択数で選択が可能となるた
め、従来のＬＣＤパネルにそのまま接続する事ができ、
開発費増加を抑える事と共にパネルを共通に使用可能と
なるため、コストダウンを行う事が出来る効果を有す
る。

【図面の簡単な説明】

【図１】本発明のコモン出力パターンとシフトレジスタ
回路を含めてドライバ出力とするまでの３ビット分の回
路を表す図。

【図２】本発明のコモン出力パターンとシフトレジスタ
回路を含めてドライバ出力とするまでの２ビット分の回
路を表す図。

【図３】本発明の配置情報とシフト方向によるコモン出
力パターンの実施例を表す図。

【図４】本発明のコモン出力パターンとシフトレジスタ
回路を含めてドライバ出力とするまでを簡略化した回路
を表す図。

【図５】本発明のコモン出力パターンとシフトレジスタ
回路を含めてドライバ出力とするまでの実施例を表す
図。

【図６】本発明の配置情報並びにシフト方向の情報を決
定する回路を表す図。

【図７】本発明の配置情報並びにシフト方向の情報を用
いてコモン出力パターンを決定する回路を表す図。

【図８】本発明のカスケード接続時におけるフィールド
パルス信号の出力タイミングの実施例を表す図。

【図９】本発明のカスケード接続時におけるフィールド
パルス信号の出力タイミングの波形例を表す図。

【図１０】本発明のカスケード接続時におけるフィール
ドパルス信号の出力発生回路を表す図。

【符号の説明】

６１ 配置情報を与えるための端子 ６２ 配置情報を与えるための端子 ６３ シフト方向決定用端子 ６４ シフト方向決定用端子 ６５ シフト方向決定用端子 ６６ 配置情報とシフト方向決定端子 ６７ 配置情報とシフト方向決定端子 ６８ 配置情報とシフト方向決定端子 ６９ ３入力ＮＡＮＤ回路 ７０ ２入力ＮＡＮＤ回路 ７１ インバータ回路 ８１ シフト方向決定用端子 ８２ 配置情報とシフト方向決定端子 ８３ 配置情報とシフト方向決定端子 ８４ 配置情報とシフト方向決定端子 ８５ シフト方向決定用端子 ８６ コモン出力用パターン信号 ８７ コモン出力用パターン信号 ８８ コモン出力用パターン信号 ８９ 配置情報とシフト方向によって決定されるコモ
ン出力用パターン信号 ９０ 配置情報とシフト方向によって決定されるコモ
ン出力用パターン信号 ９１ 配置情報とシフト方向によって決定されるコモ
ン出力用パターン信号 ９２ スイッチ回路 ９３ ２入力ＮＡＮＤ回路 １０１ チップコモン出力 １０２ 出力ドライバ回路 １０３ レベルシフト回路 １０４ インバータ回路 １０５ ２入力ＮＡＮＤ回路 １０６ コモン出力パターン入力信号 １０７ コモン出力パターン入力信号 １０８ コモン出力パターン入力信号 １１０ 配置情報とシフト方向入力端子 １１１ 配置情報とシフト方向入力 １１２ フリップフロップ回路からの出力信号 １１３ フリップフロップ回路への入出力信号 １１４ フリップフロップ回路 １１５ フリップフロップ回路への入出力信号 １１６ フリップフロップ回路からの出力信号 １１７ 出力制御回路 １１８ ドライバ出力電源 １３１ フリップフロップ回路からの出力信号 １３２ フリップフロップ回路への入出力信号 １３３ フリップフロップ回路 １３４ フリップフロップ回路への入出力信号 １３５ フリップフロップ回路 １４２ 配置情報を与えるための端子 １４３ 配置情報を与えるための端子 １４４ シフト方向決定端子 １４５ 配置情報とシフト方向決定端子 １４６ 配置情報とシフト方向によって決定されるコ
モン出力用パターン信号 １４７ チップ配置場所 １５１ コモン出力制御回路へ入力される出力番号 １５２ フリップフロップ回路 １５３ フリップフロップ回路出力制御回路 １５４ 出力制御回路を省略した図１の回路 １６１ チップ配置場所 １６２ コモン出力制御回路へ入力される出力番号 １６３ 選択されているフリップフロップ回路を表す １７１ ３ライン同時選択時のビット １７２ ３ライン同時選択時に余るビット １７４ スキャンスタートパルス発生場所 １７５ スキャンスタートパルス発生場所 １７６ スキャンスタートパルス発生場所 １７７ カスケード接続時のチップ １７８ カスケード接続時のチップ １７９ カスケード接続時のチップ １８１ １つ目に配置された１回目のクロック信号 １８２ １つ目に配置された４２回目のクロック信号 １８３ １つ目に配置された４３回目のクロック信号 １８４ ２つ目に配置された１回目のクロック信号 １８５ ２つ目に配置された４３回目のクロック信号 １８６ ２つ目に配置された４４回目のクロック信号 １８７ ３つ目に配置された１回目のクロック信号 １８８ ３つ目に配置された４３回目のクロック信号 １９１ トランスミッションゲート １９２ トランスミッションゲート １９３ トランスミッションゲート １９４ トランスミッションゲート １９５ トランスミッションゲート １９６ トランスミッションゲート ２０１ 最初に取り込まれるスキャンスタートパルス
信号 ２０２ １つ目に配置されたチップでのスキャンスタ
ートパルス信号 ２０３ ２つ目に配置されたチップでのスキャンスタ
ートパルス信号 ２０４ ３つ目に配置されたチップでのスキャンスタ
ートパルス信号 ２１１ フリップフロップ回路からの出力信号 ２１２ フリップフロップ回路への入出力信号 ２１３ 双方向シフトレジスタのシフト方向決定信号 ２１４ 双方向シフトレジスタのシフト方向決定信号 ２１５ フリップフロップ回路 ２１６ フリップフロップ回路 ２１７ フリップフロップ回路 ２１８ トランスミッションゲート ２１９ トランスミッションゲート ２２０ トランスミッションゲート ２２１ トランスミッションゲート ２２２ トランスミッションゲート ２２３ トランスミッションゲート ２２４ フリップフロップ回路への入出力信号 ２２５ トランスミッションゲート ２２６ トランスミッションゲート ２２７ スキャンスタートパルス出力信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】走査電極線と信号電極線を有するマトリク
   ス型液晶表示装置で、走査電極線を複数同時選択するマ
   ルチライン駆動法に使用されるコモンドライバにおい
   て、走査電極を３ライン同時選択することを特徴とする
   １２８出力液晶駆動用コモンドライバ。
2. 【請求項２】請求項１記載の液晶駆動用コモンドライバ
   において、４４段のフリップフロップからなるシフトレ
   ジスタと前記シフトレジスタの出力により制御される１
   ２８個のドライバ制御回路を内蔵し、チップの配置情報
   により前記各フリップフロップからドライバ制御回路へ
   の信号を切り換える手段を持つことを特徴とする１２８
   出力液晶駆動用コモンドライバ。
3. 【請求項３】請求項２記載の液晶駆動用コモンドライバ
   において、複数のドライバをカスケード接続するときの
   前記シフトレジスタ動作において、前記シフトレジスタ
   内を転送されるデータのＩＣ外部への出力タイミングを
   チップ配置情報により変化させる手段を持つことを特徴
   とする１２８出力液晶駆動用コモンドライバ。