JP3502442B2 - 半導体集積回路の回路素子値調整回路 - Google Patents
半導体集積回路の回路素子値調整回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Description
【０００１】
【産業上の利用分野】本発明はザッピングを利用し半導
体集積回路の回路素子値（即ち、抵抗値、キャパシタン
ス値）を調整する回路に係り、特にザッピングする前に
適切な調整信号の組合せによりザッピング後の達成値が
目標値と一致するか否かを確認し正確な目標値を達成
し、ザッピング時に周辺回路に衝撃を与えない半導体集
積回路の素子値調整回路に関する。
体集積回路の回路素子値（即ち、抵抗値、キャパシタン
ス値）を調整する回路に係り、特にザッピングする前に
適切な調整信号の組合せによりザッピング後の達成値が
目標値と一致するか否かを確認し正確な目標値を達成
し、ザッピング時に周辺回路に衝撃を与えない半導体集
積回路の素子値調整回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路設計時に、製造
工程上のエラー等で目標値を正確に達成しにくい場合が
度々あった。正確な目標値を得るために、従来のザッピ
ングは回路素子に並列連結されたザッピング可能なヒュ
ーズを取り除く方法（これをメタルザッピングという）
や回路素子に並列連結されたツェナーダイオードをショ
ートアウトする方法（これをツェナーザッピングとい
う）が主に用いられた。
工程上のエラー等で目標値を正確に達成しにくい場合が
度々あった。正確な目標値を得るために、従来のザッピ
ングは回路素子に並列連結されたザッピング可能なヒュ
ーズを取り除く方法（これをメタルザッピングという）
や回路素子に並列連結されたツェナーダイオードをショ
ートアウトする方法（これをツェナーザッピングとい
う）が主に用いられた。
【０００３】図１は従来のメタルザッピングを利用した
回路素子値調整回路の一例を説明するための図面であ
る。
回路素子値調整回路の一例を説明するための図面であ
る。
【０００４】図１において、銅やアルミニウムのような
溶融可能な導電材料を利用し端子Ｘと端子Ｙの間に回路
素子（ここでは抵抗）の所定目標値（抵抗値）を達成す
るための回路は、端子ＸとＹの間に直列に接続された抵
抗Ｒ1 ，Ｒ2 ，Ｒ3 と、各抵抗Ｒ1 ，Ｒ2 ，Ｒ3 に並列
連結されたザッピングのためのメタルＭ1 ，Ｍ2 ，Ｍ3
と、メタルと抵抗の接続点に連結され当該メタルを溶融
するための端子Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 を具備する。
溶融可能な導電材料を利用し端子Ｘと端子Ｙの間に回路
素子（ここでは抵抗）の所定目標値（抵抗値）を達成す
るための回路は、端子ＸとＹの間に直列に接続された抵
抗Ｒ1 ，Ｒ2 ，Ｒ3 と、各抵抗Ｒ1 ，Ｒ2 ，Ｒ3 に並列
連結されたザッピングのためのメタルＭ1 ，Ｍ2 ，Ｍ3
と、メタルと抵抗の接続点に連結され当該メタルを溶融
するための端子Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 を具備する。
【０００５】このような構成で端子ＸとＹの間に要求さ
れる所定の目標抵抗値を達成するために、各メタル
Ｍ1 ，Ｍ2 ，Ｍ3 に接続された端子Ａ1 ，Ａ2 ，Ａ3 ，
Ａ4 の間に高電圧を印加して目標値に達するまでメタル
を順次的にザッピングしたり印加電圧により同時に接続
されたメタルを溶融した。
れる所定の目標抵抗値を達成するために、各メタル
Ｍ1 ，Ｍ2 ，Ｍ3 に接続された端子Ａ1 ，Ａ2 ，Ａ3 ，
Ａ4 の間に高電圧を印加して目標値に達するまでメタル
を順次的にザッピングしたり印加電圧により同時に接続
されたメタルを溶融した。
【０００６】図２は従来のツェナーザッピングを利用し
た回路素子値調整回路の一例を示す。
た回路素子値調整回路の一例を示す。
【０００７】図２に示したように、従来のツェナーザッ
ピングを利用したザッピング回路は端子Ｘ′とＹ′の間
に直列に接続された抵抗Ｒ1 ，Ｒ2 ，Ｒ3 と、各抵抗Ｒ
1 ，Ｒ2 ，Ｒ3 に並列連結されたツェナーダイオードＺ
1 ，Ｚ2 ，Ｚ3 と、各ツェナーダイオードＺ1 ，Ｚ2 ，
Ｚ3 と抵抗Ｒ1 ，Ｒ2 ，Ｒ3 との接続点に連結された端
子Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 を具備していた。
ピングを利用したザッピング回路は端子Ｘ′とＹ′の間
に直列に接続された抵抗Ｒ1 ，Ｒ2 ，Ｒ3 と、各抵抗Ｒ
1 ，Ｒ2 ，Ｒ3 に並列連結されたツェナーダイオードＺ
1 ，Ｚ2 ，Ｚ3 と、各ツェナーダイオードＺ1 ，Ｚ2 ，
Ｚ3 と抵抗Ｒ1 ，Ｒ2 ，Ｒ3 との接続点に連結された端
子Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 を具備していた。
【０００８】このような構成で端子Ｘ′とＹ′の間に要
求される目標抵抗値に達するまで各ツェナーダイオード
Ｚ1 ，Ｚ2 ，Ｚ3 を順次に短絡させたり印加電圧により
選択されたツェナーダイオードを一時に短絡させてい
た。
求される目標抵抗値に達するまで各ツェナーダイオード
Ｚ1 ，Ｚ2 ，Ｚ3 を順次に短絡させたり印加電圧により
選択されたツェナーダイオードを一時に短絡させてい
た。
【０００９】このような従来の半導体集積回路の回路素
子値調整回路は回路素子の目標値を達成するまで時間が
多く必要であり、ザッピングするための高電圧あるいは
高電流が各回路素子自体にも直接的に印加され、これに
より回路が劣化し回路素子値自体が変動するという問題
点があった。
子値調整回路は回路素子の目標値を達成するまで時間が
多く必要であり、ザッピングするための高電圧あるいは
高電流が各回路素子自体にも直接的に印加され、これに
より回路が劣化し回路素子値自体が変動するという問題
点があった。
【００１０】また、一旦ザッピングされた素子は復元で
きないので、所定の目的値を達成すると予測したところ
によりザッピングした結果が予測を逸すれば目標値達成
が不可能な問題点があった。
きないので、所定の目的値を達成すると予測したところ
によりザッピングした結果が予測を逸すれば目標値達成
が不可能な問題点があった。
【００１１】
【発明が解決しようとする課題】本発明の目的はザッピ
ングする前にザッピング結果を試みて目標値が達成され
たか否かを予め確認して調整でき、ザッピング時に周辺
回路に影響を与えない半導体集積回路の回路素子値調整
回路を提供することである。
ングする前にザッピング結果を試みて目標値が達成され
たか否かを予め確認して調整でき、ザッピング時に周辺
回路に影響を与えない半導体集積回路の回路素子値調整
回路を提供することである。
【００１２】本発明の他の目的は回路素子の目標値を達
成してからはザッピングのための入力端子を隔離させ静
電気やスパイクのような不必要な雑音が印加されても影
響を受けない半導体集積回路の回路素子値調整回路を提
供することである。
成してからはザッピングのための入力端子を隔離させ静
電気やスパイクのような不必要な雑音が印加されても影
響を受けない半導体集積回路の回路素子値調整回路を提
供することである。
【００１３】本発明のまた他の目的はザッピングのため
の外部ピン数を減らしパッケージング後にもザッピング
可能な半導体集積回路の回路素子値調整回路を提供する
ことである。
の外部ピン数を減らしパッケージング後にもザッピング
可能な半導体集積回路の回路素子値調整回路を提供する
ことである。
【００１４】
【００１５】
【課題を解決するための手段】前記のような目的を達成
するために本発明の回路は両端子の間に連結されたＮ個
の回路素子をＮ個の調整信号に応じてそれぞれ開閉して
両端子の間の素子値が所定の目標値を達成するように
し、ザッピング制御信号が活性化されれば前記調整信号
に応じてザッピングする半導体集積回路の回路素子値調
整回路において、前記ザッピング制御信号が活性化され
れば前記調整信号に応じてザッピングされるザッピング
手段と、前記ザッピング制御信号が活性化される前に
は、前記調整信号を直接入力しこれにより前記該当する
回路素子を開閉して前記調整信号による達成値が目標値
と一致するかを試み、前記ザッピング制御信号が活性化
の後には前記ザッピング手段の出力により前記該当する
回路素子を開閉する開閉手段を具備したことを特徴とす
る。
するために本発明の回路は両端子の間に連結されたＮ個
の回路素子をＮ個の調整信号に応じてそれぞれ開閉して
両端子の間の素子値が所定の目標値を達成するように
し、ザッピング制御信号が活性化されれば前記調整信号
に応じてザッピングする半導体集積回路の回路素子値調
整回路において、前記ザッピング制御信号が活性化され
れば前記調整信号に応じてザッピングされるザッピング
手段と、前記ザッピング制御信号が活性化される前に
は、前記調整信号を直接入力しこれにより前記該当する
回路素子を開閉して前記調整信号による達成値が目標値
と一致するかを試み、前記ザッピング制御信号が活性化
の後には前記ザッピング手段の出力により前記該当する
回路素子を開閉する開閉手段を具備したことを特徴とす
る。
【００１６】前記のような他の目的を達成するために本
発明の回路は両端子の間に連結されたＮ個の回路素子を
Ｎ個の調整信号に応じてそれぞれ開閉し、ザッピング後
には終了制御信号により調整信号入力端子を隔離する半
導体集積回路の回路素子値調整回路において、前記終了
信号が活性化される前には前記調整信号を入力しそのま
ま出力し、前記終了信号が活性化されたのちには出力値
を所定値でホールディングしザッピングのための入力端
子と回路の残りの部分を隔離させる隔離手段と、前記調
整信号に応じてザッピングするザッピング手段と、前記
ザッピング制御信号が活性化される前には、前記隔離手
段の出力を直接入力してこれにより前記それぞれの回路
素子を開閉し、前記ザッピング制御信号が活性化された
後には前記ザッピング手段の出力により前記回路素子を
開閉する開閉手段を具備することを特徴とする。
発明の回路は両端子の間に連結されたＮ個の回路素子を
Ｎ個の調整信号に応じてそれぞれ開閉し、ザッピング後
には終了制御信号により調整信号入力端子を隔離する半
導体集積回路の回路素子値調整回路において、前記終了
信号が活性化される前には前記調整信号を入力しそのま
ま出力し、前記終了信号が活性化されたのちには出力値
を所定値でホールディングしザッピングのための入力端
子と回路の残りの部分を隔離させる隔離手段と、前記調
整信号に応じてザッピングするザッピング手段と、前記
ザッピング制御信号が活性化される前には、前記隔離手
段の出力を直接入力してこれにより前記それぞれの回路
素子を開閉し、前記ザッピング制御信号が活性化された
後には前記ザッピング手段の出力により前記回路素子を
開閉する開閉手段を具備することを特徴とする。
【００１７】
【００１８】
【００１９】
【作用】調整信号に応じて各回路素子値をザッピングす
る前に目標値との一致を確認して所定の目標値を正確に
得ることができ、回路素子の劣化を防止する。
る前に目標値との一致を確認して所定の目標値を正確に
得ることができ、回路素子の劣化を防止する。
【００２０】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３は本発明による半導体集積回路の回路素
子値調整回路を示した回路図である。
説明する。図３は本発明による半導体集積回路の回路素
子値調整回路を示した回路図である。
【００２１】本発明による半導体集積回路の回路素子値
調整回路は端子ＸとＹの間に直列連結されたＮ個の回路
素子（本実施例では抵抗Ｒ1 〜Ｒn ）と、各回路素子Ｒ
1 〜Ｒn に並列連結されザッピング制御信号Ｃz が活性
化される前には入力端子３０1 〜３０n を通じて調整信
号Ｓz1〜Ｓznを直接入力してこれにより該当する回路素
子Ｒ1 〜Ｒn を開閉し、ザッピング制御信号Ｃz が活性
化されたのちにはザッピング部３２1 〜３２n の出力に
より該当する回路素子Ｒ1 〜Ｒn を開閉するＮ個の開閉
部３１1 〜３１n と、達成した抵抗値を固定するために
ザッピング制御信号Ｃz が活性化されれば調整信号Ｓz1
〜Ｓznに応じてザッピングするＮ個のザッピング部３２
1 〜３２n を具備する。
調整回路は端子ＸとＹの間に直列連結されたＮ個の回路
素子（本実施例では抵抗Ｒ1 〜Ｒn ）と、各回路素子Ｒ
1 〜Ｒn に並列連結されザッピング制御信号Ｃz が活性
化される前には入力端子３０1 〜３０n を通じて調整信
号Ｓz1〜Ｓznを直接入力してこれにより該当する回路素
子Ｒ1 〜Ｒn を開閉し、ザッピング制御信号Ｃz が活性
化されたのちにはザッピング部３２1 〜３２n の出力に
より該当する回路素子Ｒ1 〜Ｒn を開閉するＮ個の開閉
部３１1 〜３１n と、達成した抵抗値を固定するために
ザッピング制御信号Ｃz が活性化されれば調整信号Ｓz1
〜Ｓznに応じてザッピングするＮ個のザッピング部３２
1 〜３２n を具備する。
【００２２】また、本発明においてＮ個の開閉部３１1
〜３１n はそれぞれその構成と動作が同一なので第１開
閉部３１1 のみ詳細に説明する。Ｎ個のザッピング部３
２1〜３２n もそれぞれ構成と動作が同一なので第１ザ
ッピング部３２1 についてだけ説明する。
〜３１n はそれぞれその構成と動作が同一なので第１開
閉部３１1 のみ詳細に説明する。Ｎ個のザッピング部３
２1〜３２n もそれぞれ構成と動作が同一なので第１ザ
ッピング部３２1 についてだけ説明する。
【００２３】第１開閉部３１1 はザッピング制御信号Ｃ
z が活性化される前には入力端子３０1 を通じて第１調
整信号Ｓz1を直接入力しこれによりオン、オフされザッ
ピング制御信号が活性化された時の目標値と達成値が一
致するかを試み、ザッピング制御信号が活性化された後
に第１ザッピング部３２1 から第１調整信号を入力する
スイッチング制御器３５1 と、第１抵抗Ｒ1 に並列接続
されスイッチング制御器３５1 の出力により接続された
第１抵抗Ｒ1 をバイパッシングするスイッチング素子Ｓ
1 を含む。
z が活性化される前には入力端子３０1 を通じて第１調
整信号Ｓz1を直接入力しこれによりオン、オフされザッ
ピング制御信号が活性化された時の目標値と達成値が一
致するかを試み、ザッピング制御信号が活性化された後
に第１ザッピング部３２1 から第１調整信号を入力する
スイッチング制御器３５1 と、第１抵抗Ｒ1 に並列接続
されスイッチング制御器３５1 の出力により接続された
第１抵抗Ｒ1 をバイパッシングするスイッチング素子Ｓ
1 を含む。
【００２４】即ち、スイッチング制御器３５1 はトラン
ジスタ（本発明の実施例ではＭＯＳトランジスタ；
Ｑ1 ，Ｑ11）とプルアップ抵抗Ｒ11から構成される。ト
ランジスタＱ1 は第１調整信号Ｓz1が“ハイ”ならオン
されスイッチング素子（本実施例ではＣＭＯＳ伝送ゲー
ト，Ｓ1 ）の制御入力を“ロー”として伝送ゲートＳ1
を導通させ、第１調整信号Ｓz1が“ロー”ならオフされ
プルアップ抵抗Ｒ１１を通じて伝送ゲートＳ１の制御入
力として“ハイ”を印加し伝送ゲートＳ１をオープンす
る。
ジスタ（本発明の実施例ではＭＯＳトランジスタ；
Ｑ1 ，Ｑ11）とプルアップ抵抗Ｒ11から構成される。ト
ランジスタＱ1 は第１調整信号Ｓz1が“ハイ”ならオン
されスイッチング素子（本実施例ではＣＭＯＳ伝送ゲー
ト，Ｓ1 ）の制御入力を“ロー”として伝送ゲートＳ1
を導通させ、第１調整信号Ｓz1が“ロー”ならオフされ
プルアップ抵抗Ｒ１１を通じて伝送ゲートＳ１の制御入
力として“ハイ”を印加し伝送ゲートＳ１をオープンす
る。
【００２５】伝送ゲートＳ１が導通されれば、伝送ゲー
トＳ１に並列連結された抵抗Ｒ１はバイパスされその抵
抗値が両端子Ｘ，Ｙの間に現れない。伝送ゲートＳ１が
オープンされれば、その抵抗Ｒ１の抵抗値は両端子Ｘ，
Ｙの間に現れる。即ち、両端子Ｘ，Ｙの間の抵抗値はオ
ープンされた伝送ゲートＳ１の抵抗の抵抗値の和で求め
得る。
トＳ１に並列連結された抵抗Ｒ１はバイパスされその抵
抗値が両端子Ｘ，Ｙの間に現れない。伝送ゲートＳ１が
オープンされれば、その抵抗Ｒ１の抵抗値は両端子Ｘ，
Ｙの間に現れる。即ち、両端子Ｘ，Ｙの間の抵抗値はオ
ープンされた伝送ゲートＳ１の抵抗の抵抗値の和で求め
得る。
【００２６】ところが、本発明ではザッピング部３２1
〜３２n に調整信号Ｓz1〜Ｓznの組合せをザッピングす
る前に、当該開閉部３１1 〜３１n スイッチング制御器
で調整信号Ｓz1〜Ｓznの組合せにより当該開閉部３１1
〜３１n の伝送ゲートを導通あるいはオープンし予め両
端子Ｘ，Ｙの間の抵抗値を測定して目標値と一致するか
を確認する。したがって、復元不可能なザッピングにお
いて、従来のように予測による調整信号の組合せにより
ザッピングした結果が目標値と異なる場合に発生する問
題点を解決している。
〜３２n に調整信号Ｓz1〜Ｓznの組合せをザッピングす
る前に、当該開閉部３１1 〜３１n スイッチング制御器
で調整信号Ｓz1〜Ｓznの組合せにより当該開閉部３１1
〜３１n の伝送ゲートを導通あるいはオープンし予め両
端子Ｘ，Ｙの間の抵抗値を測定して目標値と一致するか
を確認する。したがって、復元不可能なザッピングにお
いて、従来のように予測による調整信号の組合せにより
ザッピングした結果が目標値と異なる場合に発生する問
題点を解決している。
【００２７】また、第１ザッピング部３２1 はザッピン
グ制御信号Ｃz が活性化（ハイ）されれば、第１調整信
号Ｓz1に応じてザッピングのための電源Ｖｄｄを印加あ
るいは遮断するザッピング制御部３３1 と、ザッピング
制御信号Ｃz が活性化される前には（ロー）ホールディ
ングされていて、ザッピング制御部３３1 の出力により
ザッピングされ調整信号Ｓz1を常に保つザッピング要素
３４1 を具備する。
グ制御信号Ｃz が活性化（ハイ）されれば、第１調整信
号Ｓz1に応じてザッピングのための電源Ｖｄｄを印加あ
るいは遮断するザッピング制御部３３1 と、ザッピング
制御信号Ｃz が活性化される前には（ロー）ホールディ
ングされていて、ザッピング制御部３３1 の出力により
ザッピングされ調整信号Ｓz1を常に保つザッピング要素
３４1 を具備する。
【００２８】また、ザッピング制御部３３1 はナンドゲ
ート３３１1 とスイッチング素子Ｓ11から構成されザッ
ピング制御信号Ｃz と第１調整信号Ｓz1を否定論理積し
てスイッチング素子（本発明の実施例ではＣＭＯＳ伝送
ゲート；Ｓ11）をオン、オフする。ザッピング要素３４
1 は伝送ゲートＳ11を通じて印加される電源Ｖｄｄによ
りオープンされるザッピング素子ＺＰ1 と、プルアップ
抵抗Ｒ21から構成される。ここで、ザッピング素子ＺＰ
1 はメタルあるいはツェナーダイオードより構成するこ
とができ、ＭＯＳトランジスタＱ11のゲート入力端に波
形整形回路３４１1 が付加できる。
ート３３１1 とスイッチング素子Ｓ11から構成されザッ
ピング制御信号Ｃz と第１調整信号Ｓz1を否定論理積し
てスイッチング素子（本発明の実施例ではＣＭＯＳ伝送
ゲート；Ｓ11）をオン、オフする。ザッピング要素３４
1 は伝送ゲートＳ11を通じて印加される電源Ｖｄｄによ
りオープンされるザッピング素子ＺＰ1 と、プルアップ
抵抗Ｒ21から構成される。ここで、ザッピング素子ＺＰ
1 はメタルあるいはツェナーダイオードより構成するこ
とができ、ＭＯＳトランジスタＱ11のゲート入力端に波
形整形回路３４１1 が付加できる。
【００２９】このような第１ザッピング部３２1 の動作
をザッピング制御信号Ｃz が活性化される前と後に分け
て説明する。
をザッピング制御信号Ｃz が活性化される前と後に分け
て説明する。
【００３０】ザッピング制御信号Ｃz が活性化される前
（即ち、ロー）の時にはナンドゲート３３１1 に“ロ
ー”が入力され調整信号Ｓz1に関係なく伝送ゲートＳ11
に“ハイ”を印加して伝送ゲートＳ11をオープンし、ト
ランジスタＱ11のゲートはザッピング素子ＺＰ1 を通じ
て接地レベルになって常にオフされている。従って、先
に説明した通り開閉部３１1 はスイッチング制御器３５
1 に直接入力される第１調整信号Ｓz1により伝送ゲート
Ｓ1 を短絡あるいはオープンする。
（即ち、ロー）の時にはナンドゲート３３１1 に“ロ
ー”が入力され調整信号Ｓz1に関係なく伝送ゲートＳ11
に“ハイ”を印加して伝送ゲートＳ11をオープンし、ト
ランジスタＱ11のゲートはザッピング素子ＺＰ1 を通じ
て接地レベルになって常にオフされている。従って、先
に説明した通り開閉部３１1 はスイッチング制御器３５
1 に直接入力される第１調整信号Ｓz1により伝送ゲート
Ｓ1 を短絡あるいはオープンする。
【００３１】ザッピング信号が活性化されれば（即ち、
ハイ）ナンドゲート３３１1 に“ロー”が入力され第１
調整信号Ｓz1が“ロー”なら伝送ゲートＳ11の制御入力
部に続けて“ハイ”が印加され伝送ゲートＳ11をオフ
し、トランジスタＱ11のゲートはザッピング素子ＺＰ1
を通じて接地レベルになってオフされる。この時第１調
整信号Ｓz1が“ハイ”ならナンドゲート３３１1 は“ロ
ー”を出力して伝送ゲートＳ11を導通させ、これにより
ザッピング素子ＺＰ1 に電源Ｖｄｄが印加されオープン
される。ザッピング素子ＺＰ1 がオープンされればトラ
ンジスタＱ11はプルアップ抵抗Ｒ21と波形整形器３４１
1 を通じてゲートに印加される“ハイ”レベルにより動
作し伝送ゲートＳ1 の制御入力に“ロー”を印加して伝
送ゲートＳ1 を導通させる。
ハイ）ナンドゲート３３１1 に“ロー”が入力され第１
調整信号Ｓz1が“ロー”なら伝送ゲートＳ11の制御入力
部に続けて“ハイ”が印加され伝送ゲートＳ11をオフ
し、トランジスタＱ11のゲートはザッピング素子ＺＰ1
を通じて接地レベルになってオフされる。この時第１調
整信号Ｓz1が“ハイ”ならナンドゲート３３１1 は“ロ
ー”を出力して伝送ゲートＳ11を導通させ、これにより
ザッピング素子ＺＰ1 に電源Ｖｄｄが印加されオープン
される。ザッピング素子ＺＰ1 がオープンされればトラ
ンジスタＱ11はプルアップ抵抗Ｒ21と波形整形器３４１
1 を通じてゲートに印加される“ハイ”レベルにより動
作し伝送ゲートＳ1 の制御入力に“ロー”を印加して伝
送ゲートＳ1 を導通させる。
【００３２】この時ザッピング素子ＺＰ1 は一度オープ
ンされれば復元できないので、第１調整信号Ｓz1を続け
て維持し、これにより第１開閉部３１1 の伝送ゲートＳ
1 は導通またはオープン状態を保ち両端子Ｘ，Ｙの間の
抵抗値を目標値に維持させる。
ンされれば復元できないので、第１調整信号Ｓz1を続け
て維持し、これにより第１開閉部３１1 の伝送ゲートＳ
1 は導通またはオープン状態を保ち両端子Ｘ，Ｙの間の
抵抗値を目標値に維持させる。
【００３３】以上の説明から、ザッピング制御信号Ｃz
は目標値を求めるために最適の調整信号Ｓz1〜Ｓznの組
合せを求める試験モードでは非活性化（ロー）状態を保
ちながら最適の調整信号の組合せを求めこれを確認して
からこそ活性化されそれぞれのザッピング部３２1 〜３
２n をザッピングさせることが分かる。また、一旦ザッ
ピングが完了されたのちには調整信号入力端子３０1 〜
３０n は不必要になることが分かる。
は目標値を求めるために最適の調整信号Ｓz1〜Ｓznの組
合せを求める試験モードでは非活性化（ロー）状態を保
ちながら最適の調整信号の組合せを求めこれを確認して
からこそ活性化されそれぞれのザッピング部３２1 〜３
２n をザッピングさせることが分かる。また、一旦ザッ
ピングが完了されたのちには調整信号入力端子３０1 〜
３０n は不必要になることが分かる。
【００３４】図４はザッピングが完了された後に調整信
号入力端子を隔離させ静電気のような不必要な外部信号
の影響が取り除ける半導体集積回路の回路素子値調整回
路を示した回路図である。
号入力端子を隔離させ静電気のような不必要な外部信号
の影響が取り除ける半導体集積回路の回路素子値調整回
路を示した回路図である。
【００３５】図４において、ザッピング後には終了信号
Ｃｅにより調整信号入力端子３０1〜３０n を隔離する
半導体集積回路の回路素子値調整回路は、終了信号Ｃｅ
が活性化される前には（ロー）調整信号Ｓz1〜Ｓznを入
力してそのまま出力し、終了信号Ｃｅが活性化された後
には（ハイ）出力値を所定値でホールディングして入力
端子３０1 〜３０n と出力端を隔離させる隔離部４１1
〜４１n と、ザッピング制御信号Ｃz により活性化され
隔離部４１1 〜４１n から入力される調整信号Ｓz1〜Ｓ
znによりザッピングするザッピング部３２1 〜３２
n と、ザッピング制御信号Ｃz が活性化される前には、
隔離部４１1 〜４１n の出力を直接入力しこれにより当
該回路素子Ｒ1 〜Ｒn を開閉し、ザッピング制御信号Ｃ
z が活性された後にはザッピングのための調整信号に応
じて回路素子Ｒ1 〜Ｒn を開閉する開閉部３１1 〜３１
n を具備する。
Ｃｅにより調整信号入力端子３０1〜３０n を隔離する
半導体集積回路の回路素子値調整回路は、終了信号Ｃｅ
が活性化される前には（ロー）調整信号Ｓz1〜Ｓznを入
力してそのまま出力し、終了信号Ｃｅが活性化された後
には（ハイ）出力値を所定値でホールディングして入力
端子３０1 〜３０n と出力端を隔離させる隔離部４１1
〜４１n と、ザッピング制御信号Ｃz により活性化され
隔離部４１1 〜４１n から入力される調整信号Ｓz1〜Ｓ
znによりザッピングするザッピング部３２1 〜３２
n と、ザッピング制御信号Ｃz が活性化される前には、
隔離部４１1 〜４１n の出力を直接入力しこれにより当
該回路素子Ｒ1 〜Ｒn を開閉し、ザッピング制御信号Ｃ
z が活性された後にはザッピングのための調整信号に応
じて回路素子Ｒ1 〜Ｒn を開閉する開閉部３１1 〜３１
n を具備する。
【００３６】図４でザッピング部３２1 〜３２n 及び開
閉部３１1 〜３１n は図３の説明と同様なので、同一の
符号は付し詳細な説明は略することにする。また、各調
整信号Ｓz1〜Ｓznを入力する入力端子３０1 〜３０n と
ザッピング部３２1 〜３２nの間に連結され終了信号Ｃ
ｅにより入力端子３０1 〜３０n を隔離させるＮ個の隔
離部４１1 〜４１n は構成及び動作が同一であるため、
第１隔離部４１1 についてのみ詳細に説明する。
閉部３１1 〜３１n は図３の説明と同様なので、同一の
符号は付し詳細な説明は略することにする。また、各調
整信号Ｓz1〜Ｓznを入力する入力端子３０1 〜３０n と
ザッピング部３２1 〜３２nの間に連結され終了信号Ｃ
ｅにより入力端子３０1 〜３０n を隔離させるＮ個の隔
離部４１1 〜４１n は構成及び動作が同一であるため、
第１隔離部４１1 についてのみ詳細に説明する。
【００３７】第１隔離部４１1 は終了信号Ｃｅにより電
源Ｖｄｄを印加あるいは遮断するスイッチング素子（本
発明の実施例ではＣＭＯＳ伝送ゲート；Ｓ21）と、伝送
ゲートＳ21を通じて供給される電源Ｖｄｄによりオープ
ンされるザッピング素子ＺＰ21と、終了信号Ｃｅが活性
化される前（ロー）には一端子にザッピング素子ＺＰ21
を通じて接地を反転器４１１で反転した“ハイ”を入力
し、他端子に入力される第１調整信号Ｓz1をそのまま出
力し、ザッピング素子ＺＰ21がオープンされれば第１調
整信号Ｓz1の入力に関係なく出力値を“ロー”でホール
ディングするホールディング部を具備する。
源Ｖｄｄを印加あるいは遮断するスイッチング素子（本
発明の実施例ではＣＭＯＳ伝送ゲート；Ｓ21）と、伝送
ゲートＳ21を通じて供給される電源Ｖｄｄによりオープ
ンされるザッピング素子ＺＰ21と、終了信号Ｃｅが活性
化される前（ロー）には一端子にザッピング素子ＺＰ21
を通じて接地を反転器４１１で反転した“ハイ”を入力
し、他端子に入力される第１調整信号Ｓz1をそのまま出
力し、ザッピング素子ＺＰ21がオープンされれば第１調
整信号Ｓz1の入力に関係なく出力値を“ロー”でホール
ディングするホールディング部を具備する。
【００３８】このような構成を有する第１隔離部４１1
の動作を終了信号Ｃｅが活性化される前と後に分けて説
明する。
の動作を終了信号Ｃｅが活性化される前と後に分けて説
明する。
【００３９】終了信号Ｃｅが活性化される前には（即
ち、ローなら）伝送ゲートＳ21がオープンされ、アンド
ゲート４１３の一端子にはザッピング素子ＺＰ21を通じ
て接地レベルが反転器４１２で反転され“ハイ”が入力
され他端子を通じて入力される第１調整信号Ｓz1により
“ハイ”あるいは“ロー”を出力する。即ち、第１調整
信号Ｓz1をそのまま通過させる。
ち、ローなら）伝送ゲートＳ21がオープンされ、アンド
ゲート４１３の一端子にはザッピング素子ＺＰ21を通じ
て接地レベルが反転器４１２で反転され“ハイ”が入力
され他端子を通じて入力される第１調整信号Ｓz1により
“ハイ”あるいは“ロー”を出力する。即ち、第１調整
信号Ｓz1をそのまま通過させる。
【００４０】もし、終了信号Ｃｅが活性化されれば（ハ
イ）、伝送ゲートＳ21は制御入力に“ロー”が印加され
伝送ゲートＳ21の両端を導通させ、これにより電源Ｖｄ
ｄをザッピング素子ＺＰ21に直接印加してザッピング素
子ＺＰ21をオープンする。したがって、アンドゲート４
１３の一端子にはプルアップ抵抗Ｒ31を通じて入力され
る“ハイ”が反転器４１２で反転された“ロー”信号が
入力される。よってアンドゲート４１３は第１調整信号
Ｓz1に関係なく常に“ロー”を出力して入力端子３０1
を隔離させる。
イ）、伝送ゲートＳ21は制御入力に“ロー”が印加され
伝送ゲートＳ21の両端を導通させ、これにより電源Ｖｄ
ｄをザッピング素子ＺＰ21に直接印加してザッピング素
子ＺＰ21をオープンする。したがって、アンドゲート４
１３の一端子にはプルアップ抵抗Ｒ31を通じて入力され
る“ハイ”が反転器４１２で反転された“ロー”信号が
入力される。よってアンドゲート４１３は第１調整信号
Ｓz1に関係なく常に“ロー”を出力して入力端子３０1
を隔離させる。
【００４１】図５はマイコンのような外部の制御器を使
用しパッケージング後にザッピング可能な半導体集積回
路の回路素子値調整回路を示した回路図である。
用しパッケージング後にザッピング可能な半導体集積回
路の回路素子値調整回路を示した回路図である。
【００４２】図５において、マイコン５１から入力され
るザッピング制御信号Ｃz と調整制御信号Ｃszに応じて
回路素子値を調整する半導体集積回路の回路素子値調整
回路は、マイコン５１から直列伝送方式で調整制御信号
Ｃszを入力し、これによりＮ個の調整信号Ｓz1〜Ｓznを
発生する調整信号発生器５２と、ザッピング制御信号Ｃ
z に応じて活性化され調整信号発生器５２から入力され
る調整信号Ｓz1〜Ｓznに応じてザッピングするザッピン
グ部３２1 〜３２n と、ザッピング制御信号Ｃz が活性
化される前には、調整信号Ｓz1〜Ｓznを直接入力しこれ
によりそれぞれの回路素子Ｒ1 〜Ｒn を開閉し、ザッピ
ング制御信号Ｃz が活性化されてからはザッピングされ
た調整信号に応じてそれぞれの回路素子Ｒ1 〜Ｒn を開
閉する開閉部３１1 〜３１n を具備してザッピングのた
めに外部とインタフェースされるピン数を減らしパッケ
ージング後にもザッピングを可能にする。
るザッピング制御信号Ｃz と調整制御信号Ｃszに応じて
回路素子値を調整する半導体集積回路の回路素子値調整
回路は、マイコン５１から直列伝送方式で調整制御信号
Ｃszを入力し、これによりＮ個の調整信号Ｓz1〜Ｓznを
発生する調整信号発生器５２と、ザッピング制御信号Ｃ
z に応じて活性化され調整信号発生器５２から入力され
る調整信号Ｓz1〜Ｓznに応じてザッピングするザッピン
グ部３２1 〜３２n と、ザッピング制御信号Ｃz が活性
化される前には、調整信号Ｓz1〜Ｓznを直接入力しこれ
によりそれぞれの回路素子Ｒ1 〜Ｒn を開閉し、ザッピ
ング制御信号Ｃz が活性化されてからはザッピングされ
た調整信号に応じてそれぞれの回路素子Ｒ1 〜Ｒn を開
閉する開閉部３１1 〜３１n を具備してザッピングのた
めに外部とインタフェースされるピン数を減らしパッケ
ージング後にもザッピングを可能にする。
【００４３】一般に、両端子Ｘ，Ｙの間にＮ個の回路素
子Ｒ1 〜Ｒn を有するザッピング回路では調整信号Ｓz1
〜Ｓznを入力するためのＮ個の入力端子が必要である。
ところが、周知のように半導体集積回路において、外部
にインタフェースされるピン数を減らすことが要求され
るので、ザッピングのためのＮ個の端子を外部に露出さ
せることは非効率的である。したがって、大部分のザッ
ピング作業はパッケージングする前にチップ内部５でな
される。しかしながら、本発明では外部と直列伝送方式
でインタフェースして調整信号Ｓz1〜Ｓznを発生する調
整信号発生器５２をチップ内部５に具現することによ
り、外部に露出されるピン数を減らしパッケージング後
にもザッピングを可能にした。
子Ｒ1 〜Ｒn を有するザッピング回路では調整信号Ｓz1
〜Ｓznを入力するためのＮ個の入力端子が必要である。
ところが、周知のように半導体集積回路において、外部
にインタフェースされるピン数を減らすことが要求され
るので、ザッピングのためのＮ個の端子を外部に露出さ
せることは非効率的である。したがって、大部分のザッ
ピング作業はパッケージングする前にチップ内部５でな
される。しかしながら、本発明では外部と直列伝送方式
でインタフェースして調整信号Ｓz1〜Ｓznを発生する調
整信号発生器５２をチップ内部５に具現することによ
り、外部に露出されるピン数を減らしパッケージング後
にもザッピングを可能にした。
【００４４】図５において、ザッピング部３２1 〜３２
n と開閉部３１1 〜３１n は図３の説明と同一であるた
め、同一符号を付し詳細な説明は略する。調整信号発生
器５２はチップ外部のマイコン５１と直列伝送方式でイ
ンタフェースして調整制御信号Ｃszを入力し、これによ
りＮ個の調整信号Ｓz1〜Ｓznを発生する。Ｎ個の調整信
号Ｓz1〜Ｓznはザッピング部３２1 〜３２n と開閉部３
１1 〜３１n とに入力され、マイコン５１から入力され
るザッピング制御信号Ｃz が活性化される前には開閉部
３１1 〜３１n で調整信号Ｓz1〜Ｓznの組合せにより抵
抗値を設定し目標値が達成されたか否かが確認できるよ
うにし、ザッピング制御信号Ｃz が活性化されれば設定
された調整信号の組合せを固定する。このような調整信
号発生器５２はカウンター等を利用して具現できる。
n と開閉部３１1 〜３１n は図３の説明と同一であるた
め、同一符号を付し詳細な説明は略する。調整信号発生
器５２はチップ外部のマイコン５１と直列伝送方式でイ
ンタフェースして調整制御信号Ｃszを入力し、これによ
りＮ個の調整信号Ｓz1〜Ｓznを発生する。Ｎ個の調整信
号Ｓz1〜Ｓznはザッピング部３２1 〜３２n と開閉部３
１1 〜３１n とに入力され、マイコン５１から入力され
るザッピング制御信号Ｃz が活性化される前には開閉部
３１1 〜３１n で調整信号Ｓz1〜Ｓznの組合せにより抵
抗値を設定し目標値が達成されたか否かが確認できるよ
うにし、ザッピング制御信号Ｃz が活性化されれば設定
された調整信号の組合せを固定する。このような調整信
号発生器５２はカウンター等を利用して具現できる。
【００４５】図６は本発明による半導体集積回路の回路
素子値調整方法を示した順序図である。
素子値調整方法を示した順序図である。
【００４６】図６において、目標値入力段階６１でマイ
コン５１のようなシステム制御器は二端子Ｘ，Ｙの間に
設定するための回路素子の目標値を入力（または決定）
する。前記目標値が入力（または決定）されればば、調
整信号発生段階６２では調整制御信号に応じて前記目標
値を達成すると予測される調整信号Ｓz1〜Ｓznを発生す
る。素子値測定段階６３では発生した各調整信号に応じ
て連結あるいは遮断されるスイッチング素子に並列連結
された回路素子の値を両端子Ｘ，Ｙの間で測定する。次
いで、目標値比較段階６４では測定された素子値を目標
値と比較して一致していなければ、段階６２と段階６３
を繰り返し、測定された素子と目標値が一致すればザッ
ピング段階６５でこの時の調整信号をザッピングし、隔
離段階６６で入力端子を隔離させる。以上の実施例では
回路素子が抵抗である場合を例に挙げて説明したが、キ
ャパシターのような他の回路素子にも適用できる。
コン５１のようなシステム制御器は二端子Ｘ，Ｙの間に
設定するための回路素子の目標値を入力（または決定）
する。前記目標値が入力（または決定）されればば、調
整信号発生段階６２では調整制御信号に応じて前記目標
値を達成すると予測される調整信号Ｓz1〜Ｓznを発生す
る。素子値測定段階６３では発生した各調整信号に応じ
て連結あるいは遮断されるスイッチング素子に並列連結
された回路素子の値を両端子Ｘ，Ｙの間で測定する。次
いで、目標値比較段階６４では測定された素子値を目標
値と比較して一致していなければ、段階６２と段階６３
を繰り返し、測定された素子と目標値が一致すればザッ
ピング段階６５でこの時の調整信号をザッピングし、隔
離段階６６で入力端子を隔離させる。以上の実施例では
回路素子が抵抗である場合を例に挙げて説明したが、キ
ャパシターのような他の回路素子にも適用できる。
【００４７】
【発明の効果】このように、本発明による半導体調整回
路は調整信号に応じて各回路素子値をザッピングする前
に目標値との一致を確認して所定の目標値を正確に得る
ことが可能であり、回路素子に電気的な電圧あるいは電
流を直接加えず回路素子の劣化を防止する効果がある。
路は調整信号に応じて各回路素子値をザッピングする前
に目標値との一致を確認して所定の目標値を正確に得る
ことが可能であり、回路素子に電気的な電圧あるいは電
流を直接加えず回路素子の劣化を防止する効果がある。
【００４８】また、本発明による隔離機能を有する半導
体回路素子値調整回路は、回路素子値固定後入力端子を
隔離し静電気のような雑音に強く、直列インタフェース
機能を内蔵した回路素子値調整回路は外部に露出される
ピン数を減らし、パッケージング後にもザッピングを可
能にする効果がある。
体回路素子値調整回路は、回路素子値固定後入力端子を
隔離し静電気のような雑音に強く、直列インタフェース
機能を内蔵した回路素子値調整回路は外部に露出される
ピン数を減らし、パッケージング後にもザッピングを可
能にする効果がある。
【００４９】なお、本発明は前記実施例に限定されるも
のでなく本発明の思想を逸脱しない範囲で種々の改変を
なし得ることは無論である。また、本発明の例示された
実施例はそれぞれのスイッチング手段に対して並列接続
された直列回路素子で表現されたが、対応するスイッチ
ング手段が直列あるいは並列に接続された並列回路素子
にも一様に適用可能であり、これにより所定の回路素子
値が得られる。
のでなく本発明の思想を逸脱しない範囲で種々の改変を
なし得ることは無論である。また、本発明の例示された
実施例はそれぞれのスイッチング手段に対して並列接続
された直列回路素子で表現されたが、対応するスイッチ
ング手段が直列あるいは並列に接続された並列回路素子
にも一様に適用可能であり、これにより所定の回路素子
値が得られる。
【図面の簡単な説明】
【図１】 従来のメタルザッピングを利用した回路素子
値調整回路の一例を概略的に示す図面である。
値調整回路の一例を概略的に示す図面である。
【図２】 従来のツェナーザッピングを利用した回路素
子値調整回路の一例を概略的に示す図面である。
子値調整回路の一例を概略的に示す図面である。
【図３】 本発明による半導体集積回路の回路素子値調
整回路を示した回路図である。
整回路を示した回路図である。
【図４】 本発明による半導体集積回路の回路素子値調
整回路の他の例を示した回路図である。
整回路の他の例を示した回路図である。
【図５】 本発明による半導体集積回路の回路素子値調
整回路のまた他の例を示した回路図である。
整回路のまた他の例を示した回路図である。
【図６】 本発明による半導体集積回路の回路素子値調
整を示した順序図である。
整を示した順序図である。
３０−１〜３０−Ｎ 入力端子、３１−１〜３１−Ｎ
開閉部、３２−１〜３２−Ｎ ザッピング部
開閉部、３２−１〜３２−Ｎ ザッピング部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
Claims (3)
- 【請求項１】 両端子の間に連結されたＮ個の回路素子
をＮ個の調整信号に応じてそれぞれ開閉して両端子の間
の素子値が所定の目標値を達成するようにし、ザッピン
グ制御信号が活性化されれば前記調整信号に応じてザッ
ピングする半導体集積回路の回路素子値調整回路におい
て、 前記ザッピング制御信号が活性化されれば前記調整信号
に応じてザッピングされるザッピング手段と、 前記ザッピング制御信号が活性化される前には、前記調
整信号を直接入力しこれにより前記それぞれの回路素子
を開閉して達成された値が目標値と一致するかを確認
し、前記ザッピング信号が活性化の後には前記ザッピン
グ手段の出力により前記それぞれの回路素子を開閉する
開閉手段を具備し、前記各ザッピング手段は、 ザッピング制御信号が活性化されれば、前記調整信号に
応じてザッピングのための電圧を印加あるいは遮断する
ザッピング制御部と、 前記ザッピング制御部の出力によりザッピングされるザ
ッピング要素を具備し、 前記ザッピング制御部は前記ザッピング制御信号と前記
調整信号を入力し否定論理積するナンドゲートと、前記
ナンドゲートの出力に応じてオン、オフされるスイッチ
ング手段を具備したこと を特徴とする半導体集積回路の
回路素子値調整回路。 - 【請求項２】 前記ザッピング素子はメタルヒューズあ
るいはツェナーダイオードから構成されることを特徴と
する請求項1記載の半導体集積回路の回路素子値調整回
路。 - 【請求項３】 両端子の間に連結されたＮ個の回路素子
をＮ個の調整信号に応じてそれぞれ開閉し、ザッピング
後には終了信号により調整信号入力端子を隔離する半導
体集積回路の回路素子値調整回路において、 前記終了信号が活性化される前には前記調整信号を入力
しそのまま出力し、前記終了信号が活性化されたのちに
は出力値を所定値でホールディングし入力端子と出力端
子を隔離させる隔離手段と、 前記ザッピング制御信号が活性化され前記隔離手段から
入力される調整信号に応じてザッピングするザッピング
手段と、 前記ザッピング制御信号が活性化される前には、前記隔
離手段の出力を直接入力してこれにより前記それぞれの
回路素子を開閉し、前記ザッピング制御信号が活性化さ
れた後には前記ザッピング手段の出力により前記回路素
子を開閉する開閉手段を具備し、 前記隔離手段は、 前記終了信号に応じ電源を印加あるいは遮断するスイッ
チング手段と、 前記スイッチング手段により供給される電源によりオー
プンされるザッピング素子と、 前記終了信号が活性化される前には一端に前記ザッピン
グ素子を通じた接地を反転して入力し他端に入力される
前記調整信号をそのまま出力し、前記ザッピング素子が
オープンされれば前記調整信号入力に問わず出力値をホ
ールディングするホールディング部を具備したこと を特
徴とする半導体集積回路の回路素子値調整回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010634A KR960011261B1 (ko) | 1993-06-11 | 1993-06-11 | 반도체집적회로의회로소자값조정회로및방법 |
| KR1993-P-010634 | 1993-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142678A JPH07142678A (ja) | 1995-06-02 |
| JP3502442B2 true JP3502442B2 (ja) | 2004-03-02 |
Family
ID=19357240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12929294A Expired - Fee Related JP3502442B2 (ja) | 1993-06-11 | 1994-06-10 | 半導体集積回路の回路素子値調整回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5450030A (ja) |
| JP (1) | JP3502442B2 (ja) |
| KR (1) | KR960011261B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738408A (ja) * | 1993-07-19 | 1995-02-07 | Sharp Corp | バッファ回路 |
| US5793247A (en) * | 1994-12-16 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Constant current source with reduced sensitivity to supply voltage and process variation |
| US5581209A (en) * | 1994-12-20 | 1996-12-03 | Sgs-Thomson Microelectronics, Inc. | Adjustable current source |
| US5589794A (en) * | 1994-12-20 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Dynamically controlled voltage reference circuit |
| KR0146203B1 (ko) * | 1995-06-26 | 1998-12-01 | 김광호 | 반도체 집적회로의 회로소자값 조정회로 |
| KR100188104B1 (ko) * | 1995-11-30 | 1999-06-01 | 김광호 | 퓨징시스템을 이용한 주파수변조신호 출력회로 |
| KR0172346B1 (ko) * | 1995-12-20 | 1999-03-30 | 김광호 | 반도체 장치의 전압클램프회로 |
| US5672994A (en) * | 1995-12-21 | 1997-09-30 | International Business Machines Corporation | Antifuse circuit using standard MOSFET devices |
| JP3163031B2 (ja) * | 1997-03-28 | 2001-05-08 | 三洋電機株式会社 | トリミング回路 |
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