JP3489343B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3489343B2 JP3489343B2 JP20082996A JP20082996A JP3489343B2 JP 3489343 B2 JP3489343 B2 JP 3489343B2 JP 20082996 A JP20082996 A JP 20082996A JP 20082996 A JP20082996 A JP 20082996A JP 3489343 B2 JP3489343 B2 JP 3489343B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- layer
- single crystal
- semiconductor device
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pressure Sensors (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にドライエッチングにより
ダイヤフラム形状またはマイクロブリッジ形状の構造体
を単結晶シリコン基板上に有する半導体装置の製造方法
に関する。
方法に関するものであり、特にドライエッチングにより
ダイヤフラム形状またはマイクロブリッジ形状の構造体
を単結晶シリコン基板上に有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】図７は、従来例に係るダイヤフラム形成
工程を示す略断面図である。従来においては、先ず、単
結晶シリコン基板１の表面及び裏面にシリコン窒化膜
３，４を形成する。
工程を示す略断面図である。従来においては、先ず、単
結晶シリコン基板１の表面及び裏面にシリコン窒化膜
３，４を形成する。
【０００３】続いて、単結晶シリコン基板１の裏面に形
成されたシリコン窒化膜４上にフォトレジスト（図示せ
ず）を塗布し、露光，現像を行うことによりフォトレジ
ストを所定形状にパターニングし、所定形状にパターニ
ングされたフォトレジストをマスクとしてシリコン窒化
膜４のエッチングを行うことにより開孔部５を形成し、
プラズマアッシング等によりフォトレジストを除去する
（図７（ａ））。
成されたシリコン窒化膜４上にフォトレジスト（図示せ
ず）を塗布し、露光，現像を行うことによりフォトレジ
ストを所定形状にパターニングし、所定形状にパターニ
ングされたフォトレジストをマスクとしてシリコン窒化
膜４のエッチングを行うことにより開孔部５を形成し、
プラズマアッシング等によりフォトレジストを除去する
（図７（ａ））。
【０００４】次に、開孔部５が形成されたシリコン窒化
膜４をマスクとして、水酸化カリウム（ＫＯＨ）水溶液
等のアルカリ系のエッチャントを用いてウェットエッチ
ングを行うことによりダイヤフラム形成領域下部の単結
晶シリコン基板１を除去する（図７（ｂ））。
膜４をマスクとして、水酸化カリウム（ＫＯＨ）水溶液
等のアルカリ系のエッチャントを用いてウェットエッチ
ングを行うことによりダイヤフラム形成領域下部の単結
晶シリコン基板１を除去する（図７（ｂ））。
【０００５】
【発明が解決しようとする課題】ところが、上述のよう
に単結晶シリコン基板１をアルカリ系のエッチャントを
用いてウェットエッチングする場合、単結晶シリコン基
板１の面方位毎にエッチング速度が異なるため、任意の
形状に単結晶シリコン基板１をエッチングにより除去す
ることが難しいという問題があった。
に単結晶シリコン基板１をアルカリ系のエッチャントを
用いてウェットエッチングする場合、単結晶シリコン基
板１の面方位毎にエッチング速度が異なるため、任意の
形状に単結晶シリコン基板１をエッチングにより除去す
ることが難しいという問題があった。
【０００６】また、面方位が（１００）の単結晶シリコ
ン基板１を用いた場合、ウェットエッチングが（１１
１）面を保ちながら進むため、単結晶シリコン基板１は
約５５゜の角度を持ってエッチングされる。
ン基板１を用いた場合、ウェットエッチングが（１１
１）面を保ちながら進むため、単結晶シリコン基板１は
約５５゜の角度を持ってエッチングされる。
【０００７】このため、例えば５００μｍ厚の単結晶シ
リコン基板１をエッチングする場合、エッチングを行う
箇所の側壁部分に、ダイヤフラム形成領域以外に両側で
約７００μｍもの幅を持たせる必要があるため、小型化
することが難しく、コスト低減の妨げとなっていた。
リコン基板１をエッチングする場合、エッチングを行う
箇所の側壁部分に、ダイヤフラム形成領域以外に両側で
約７００μｍもの幅を持たせる必要があるため、小型化
することが難しく、コスト低減の妨げとなっていた。
【０００８】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、大型化することな
く、ダイヤフラム形状またはマイクロブリッジ形状を形
成することのできる半導体装置の製造方法を提供するこ
とにある。
であり、その目的とするところは、大型化することな
く、ダイヤフラム形状またはマイクロブリッジ形状を形
成することのできる半導体装置の製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
単結晶シリコン基板表面に所定形状にパターニングされ
たエッチングストップ層を形成し、前記単結晶シリコン
基板における前記エッチングストップ層を形成した面側
にダイヤフラム形状またはマイクロブリッジ形状の構造
体を構成する構造体形成層を形成し、前記単結晶シリコ
ン基板の裏面に所定形状にパターニングされたエッチン
グマスク層を形成し、該エッチングマスク層をマスクと
して前記単結晶シリコン基板をドライエッチングし、前
記エッチングストップ層によりエッチングをストップさ
せるようにした半導体装置の製造方法において、前記構
造体形成層と前記エッチングストップ層間及び前記構造
体形成層と前記単結晶シリコン基板間に、前記エッチン
グストップ層及び前記構造体形成層よりもエッチング速
度の速い緩衝層を形成し、前記ドライエッチングにより
同緩衝層が除去されて、前記単結晶シリコン基板の裏面
側から表面側に連通する通路が形成されるようになした
ことを特徴とするものである。
単結晶シリコン基板表面に所定形状にパターニングされ
たエッチングストップ層を形成し、前記単結晶シリコン
基板における前記エッチングストップ層を形成した面側
にダイヤフラム形状またはマイクロブリッジ形状の構造
体を構成する構造体形成層を形成し、前記単結晶シリコ
ン基板の裏面に所定形状にパターニングされたエッチン
グマスク層を形成し、該エッチングマスク層をマスクと
して前記単結晶シリコン基板をドライエッチングし、前
記エッチングストップ層によりエッチングをストップさ
せるようにした半導体装置の製造方法において、前記構
造体形成層と前記エッチングストップ層間及び前記構造
体形成層と前記単結晶シリコン基板間に、前記エッチン
グストップ層及び前記構造体形成層よりもエッチング速
度の速い緩衝層を形成し、前記ドライエッチングにより
同緩衝層が除去されて、前記単結晶シリコン基板の裏面
側から表面側に連通する通路が形成されるようになした
ことを特徴とするものである。
【００１０】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記エッチングストップ
層として、シリコン酸化膜またはクロム膜を形成したこ
とを特徴とするものである。
導体装置の製造方法において、前記エッチングストップ
層として、シリコン酸化膜またはクロム膜を形成したこ
とを特徴とするものである。
【００１１】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、前記構造
体形成層としてシリコン窒化膜を形成したことを特徴と
するものである。
求項２記載の半導体装置の製造方法において、前記構造
体形成層としてシリコン窒化膜を形成したことを特徴と
するものである。
【００１２】
【００１３】
【００１４】 請求項４記載の発明は、請求項１乃至請
求項３記載の半導体装置の製造方法において、前記緩衝
層として、多結晶シリコン層またはアモルファスシリコ
ン層を形成したことを特徴とするものである。
求項３記載の半導体装置の製造方法において、前記緩衝
層として、多結晶シリコン層またはアモルファスシリコ
ン層を形成したことを特徴とするものである。
【００１５】 請求項５記載の発明は、請求項１乃至請
求項４記載の半導体装置の製造方法において、前記エッ
チングストップ層を、マイクロブリッジ形状にパターニ
ングしたことを特徴とするものである。
求項４記載の半導体装置の製造方法において、前記エッ
チングストップ層を、マイクロブリッジ形状にパターニ
ングしたことを特徴とするものである。
【００１６】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。
図面に基づき説明する。
【００１７】＝参考形態１＝
図１は、本発明の参考形態１に係る半導体装置の製造工
程を示す略断面図である。先ず、単結晶シリコン基板１
の表面に、エッチングストップ層としてのシリコン酸化
膜２をプラズマＣＶＤ法等により形成し、エッチングに
よりダイヤフラム形成領域のシリコン酸化膜２を残し
て、その他の箇所のシリコン酸化膜２を除去する。
程を示す略断面図である。先ず、単結晶シリコン基板１
の表面に、エッチングストップ層としてのシリコン酸化
膜２をプラズマＣＶＤ法等により形成し、エッチングに
よりダイヤフラム形成領域のシリコン酸化膜２を残し
て、その他の箇所のシリコン酸化膜２を除去する。
【００１８】なお、シリコン酸化膜２のエッチング方法
の一例としては、シリコン酸化膜２上にフォトレジスト
を塗布し、露光，現像を行うことによりフォトレジスト
を所定形状にパターニングする。そして、所定形状にパ
ターニングされたフォトレジストをマスクとしてフッ酸
によりエッチングを行い、プラズマアッシング等により
フォトレジストを除去する方法がある。
の一例としては、シリコン酸化膜２上にフォトレジスト
を塗布し、露光，現像を行うことによりフォトレジスト
を所定形状にパターニングする。そして、所定形状にパ
ターニングされたフォトレジストをマスクとしてフッ酸
によりエッチングを行い、プラズマアッシング等により
フォトレジストを除去する方法がある。
【００１９】続いて、単結晶シリコン基板１の表面側に
構造体形成層としてのシリコン窒化膜３を形成し、同様
にして裏面側にエッチングマスク層としてのシリコン窒
化膜４を形成し、シリコン酸化膜２に略対向する部分の
シリコン窒化膜４をエッチングにより除去することによ
り、開孔部５を形成する（図１（ａ））。
構造体形成層としてのシリコン窒化膜３を形成し、同様
にして裏面側にエッチングマスク層としてのシリコン窒
化膜４を形成し、シリコン酸化膜２に略対向する部分の
シリコン窒化膜４をエッチングにより除去することによ
り、開孔部５を形成する（図１（ａ））。
【００２０】なお、本参考形態においては、エッチング
ストップ層としてシリコン酸化膜２を形成したが、これ
に限定される必要はなく、エッチングをストップできる
層であれば良く、例えば、クロム膜等でも良い。また、
本参考形態においては、エッチングマスク層としてシリ
コン窒化膜４を形成したが、これに限定される必要はな
く、例えば、フォトレジスト，シリコン酸化膜，アルミ
ニウム（Ａｌ），クロム（Ｃｒ）等でも良い。また、シ
リコン窒化膜３，４の形成方法の一例としては、原料ガ
スとしてシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用
いてプラズマＣＶＤ法により形成する方法がある。さら
に、開口部５の形成方法の一例としては、シリコン窒化
膜４上にフォトレジストを塗布し、露光，現像を行うこ
とにより所定形状にパターニングし、パターニングされ
たフォトレジストをマスクとしてＣＦ4−Ｈ2のガスプラ
ズマ中でフッ素ラジカルでエッチングを行い、プラズマ
アッシング等によりフォトレジストを除去する方法があ
る。
ストップ層としてシリコン酸化膜２を形成したが、これ
に限定される必要はなく、エッチングをストップできる
層であれば良く、例えば、クロム膜等でも良い。また、
本参考形態においては、エッチングマスク層としてシリ
コン窒化膜４を形成したが、これに限定される必要はな
く、例えば、フォトレジスト，シリコン酸化膜，アルミ
ニウム（Ａｌ），クロム（Ｃｒ）等でも良い。また、シ
リコン窒化膜３，４の形成方法の一例としては、原料ガ
スとしてシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用
いてプラズマＣＶＤ法により形成する方法がある。さら
に、開口部５の形成方法の一例としては、シリコン窒化
膜４上にフォトレジストを塗布し、露光，現像を行うこ
とにより所定形状にパターニングし、パターニングされ
たフォトレジストをマスクとしてＣＦ4−Ｈ2のガスプラ
ズマ中でフッ素ラジカルでエッチングを行い、プラズマ
アッシング等によりフォトレジストを除去する方法があ
る。
【００２１】次に、開孔部５が形成されたシリコン窒化
膜４をマスクとして、単結晶シリコン基板１をシリコン
酸化膜２までドライエッチングし、最後にシリコン酸化
膜２をフッ酸等によりエッチングを行うことにより除去
してダイヤフラムを形成する（図１（ｂ））。
膜４をマスクとして、単結晶シリコン基板１をシリコン
酸化膜２までドライエッチングし、最後にシリコン酸化
膜２をフッ酸等によりエッチングを行うことにより除去
してダイヤフラムを形成する（図１（ｂ））。
【００２２】なお、単結晶シリコン基板１のエッチング
方法の一例としては、六フッ化硫黄と酸素の混合ガスの
ガスプラズマ中でフッ素ラジカルでエッチングを行う方
法がある。
方法の一例としては、六フッ化硫黄と酸素の混合ガスの
ガスプラズマ中でフッ素ラジカルでエッチングを行う方
法がある。
【００２３】従って、本参考形態においては、ドライエ
ッチングにより単結晶シリコン基板１を裏面側から表面
側に垂直方向にエッチングを行うようにしたので、エッ
チングを行う箇所の側壁のサイズが制約を受けることが
なく、半導体装置を小型化することができる。
ッチングにより単結晶シリコン基板１を裏面側から表面
側に垂直方向にエッチングを行うようにしたので、エッ
チングを行う箇所の側壁のサイズが制約を受けることが
なく、半導体装置を小型化することができる。
【００２４】また、ドライエッチングをエッチングスト
ップ層としてのシリコン酸化膜２により止めるようにし
ているので、構造体形成層としてのシリコン窒化膜３が
ドライエッチングによりダメージを受けることがなく、
ダメージのないダイヤフラムを形成することができる。
ップ層としてのシリコン酸化膜２により止めるようにし
ているので、構造体形成層としてのシリコン窒化膜３が
ドライエッチングによりダメージを受けることがなく、
ダメージのないダイヤフラムを形成することができる。
【００２５】更に、ドライエッチング終了後、エッチン
グストップ層としてのシリコン酸化膜２をダメージの少
ないウェットエッチングにより除去するようにしている
ので、応力の少ないダイヤフラムを形成することができ
る。
グストップ層としてのシリコン酸化膜２をダメージの少
ないウェットエッチングにより除去するようにしている
ので、応力の少ないダイヤフラムを形成することができ
る。
【００２６】 ＝参考形態２＝
図２は、本発明の参考形態２に係る半導体装置の製造工
程を示す略断面図である。先ず、単結晶シリコン基板１
の表面にエッチングストップ層としてのシリコン酸化膜
２を形成し、シリコン酸化膜２上にＬＰＣＶＤ法等によ
り緩衝層としてのシリコン窒化膜６を形成する。
程を示す略断面図である。先ず、単結晶シリコン基板１
の表面にエッチングストップ層としてのシリコン酸化膜
２を形成し、シリコン酸化膜２上にＬＰＣＶＤ法等によ
り緩衝層としてのシリコン窒化膜６を形成する。
【００２７】続いて、シリコン窒化膜６上にプラズマＣ
ＶＤ法等により構造体形成層としてのシリコン窒化膜３
を形成し、単結晶シリコン基板１の裏面にエッチングマ
スク層としてのシリコン窒化膜４を形成し、エッチング
によりシリコン窒化膜４の所望の箇所に開孔部５を形成
する（図２（ａ））。
ＶＤ法等により構造体形成層としてのシリコン窒化膜３
を形成し、単結晶シリコン基板１の裏面にエッチングマ
スク層としてのシリコン窒化膜４を形成し、エッチング
によりシリコン窒化膜４の所望の箇所に開孔部５を形成
する（図２（ａ））。
【００２８】 なお、本参考形態においては、エッチン
グストップ層としてシリコン酸化膜２を形成したが、こ
れに限定される必要はなく、エッチングをストップでき
る層であれば良く、例えば、クロム膜等でも良い。ま
た、本参考形態においては、エッチングマスク層として
シリコン窒化膜４を形成したが、これに限定される必要
はなく、例えば、フォトレジスト，シリコン酸化膜，ア
ルミニウム（Ａｌ），クロム（Ｃｒ）等でも良い。最後
に、開口部５が形成されたシリコン窒化膜４をマスクと
してドライエッチングにより単結晶シリコン基板１のエ
ッチングを行い、ダイヤフラムを形成する（図２
（ｂ））。
グストップ層としてシリコン酸化膜２を形成したが、こ
れに限定される必要はなく、エッチングをストップでき
る層であれば良く、例えば、クロム膜等でも良い。ま
た、本参考形態においては、エッチングマスク層として
シリコン窒化膜４を形成したが、これに限定される必要
はなく、例えば、フォトレジスト，シリコン酸化膜，ア
ルミニウム（Ａｌ），クロム（Ｃｒ）等でも良い。最後
に、開口部５が形成されたシリコン窒化膜４をマスクと
してドライエッチングにより単結晶シリコン基板１のエ
ッチングを行い、ダイヤフラムを形成する（図２
（ｂ））。
【００２９】 従って、本参考形態においては、ドライ
エッチングにより単結晶シリコン基板１を裏面側から表
面側に垂直方向にエッチングを行うようにしたので、エ
ッチングを行う箇所の側壁のサイズが制約を受けること
がなく、半導体装置を小型化することができる。
エッチングにより単結晶シリコン基板１を裏面側から表
面側に垂直方向にエッチングを行うようにしたので、エ
ッチングを行う箇所の側壁のサイズが制約を受けること
がなく、半導体装置を小型化することができる。
【００３０】また、緩衝層としてのシリコン窒化膜６及
び構造体形成層としてのシリコン窒化膜３は、各々膜中
の応力を制御できるため、エッチングストップ層として
のシリコン酸化膜２，緩衝層としてのシリコン窒化膜６
及び構造体形成層としてのシリコン窒化膜３の多層膜全
体における膜の応力を最小に制御することができ、エッ
チングストップ層としてのシリコン酸化膜２を除去する
必要がない。
び構造体形成層としてのシリコン窒化膜３は、各々膜中
の応力を制御できるため、エッチングストップ層として
のシリコン酸化膜２，緩衝層としてのシリコン窒化膜６
及び構造体形成層としてのシリコン窒化膜３の多層膜全
体における膜の応力を最小に制御することができ、エッ
チングストップ層としてのシリコン酸化膜２を除去する
必要がない。
【００３１】 ＝参考形態３＝
図３は、本発明の参考形態３に係る半導体装置の製造工
程を示す略断面図であり、図４は、本参考形態に係るシ
リコン酸化膜２の形状を示す模式図であり、図５は、本
参考形態に係る半導体装置の上面から見た状態を示す略
平面図である。先ず、単結晶シリコン基板１の表面に、
エッチングストップ層としてのシリコン酸化膜２をプラ
ズマＣＶＤ法等により形成し、図４に示すように、中心
部に平板部２ａを有し、平板部２ａの四隅を梁２ｂに支
持された形状にエッチングによりシリコン酸化膜２をパ
ターニングする。
程を示す略断面図であり、図４は、本参考形態に係るシ
リコン酸化膜２の形状を示す模式図であり、図５は、本
参考形態に係る半導体装置の上面から見た状態を示す略
平面図である。先ず、単結晶シリコン基板１の表面に、
エッチングストップ層としてのシリコン酸化膜２をプラ
ズマＣＶＤ法等により形成し、図４に示すように、中心
部に平板部２ａを有し、平板部２ａの四隅を梁２ｂに支
持された形状にエッチングによりシリコン酸化膜２をパ
ターニングする。
【００３２】続いて、単結晶シリコン基板１の表面側に
構造体形成層としてのシリコン窒化膜３を形成し、同様
にして裏面側にエッチングマスク層としてのシリコン窒
化膜４を形成し、シリコン酸化膜２が形成された箇所に
略対向する部分のシリコン窒化膜４をエッチングにより
除去することにより、開孔部５を形成する（図３
（ａ））。
構造体形成層としてのシリコン窒化膜３を形成し、同様
にして裏面側にエッチングマスク層としてのシリコン窒
化膜４を形成し、シリコン酸化膜２が形成された箇所に
略対向する部分のシリコン窒化膜４をエッチングにより
除去することにより、開孔部５を形成する（図３
（ａ））。
【００３３】なお、本参考形態においては、エッチング
マスク層としてシリコン窒化膜４を形成したが、これに
限定される必要はなく、例えば、フォトレジスト，シリ
コン酸化膜，アルミニウム（Ａｌ），クロム（Ｃｒ）等
でも良い。
マスク層としてシリコン窒化膜４を形成したが、これに
限定される必要はなく、例えば、フォトレジスト，シリ
コン酸化膜，アルミニウム（Ａｌ），クロム（Ｃｒ）等
でも良い。
【００３４】次に、開孔部５が形成されたシリコン窒化
膜４をマスクとして、単結晶シリコン基板１をドライエ
ッチングし（図３（ｂ））、最後にシリコン酸化膜２を
フッ酸等によりエッチングを行うことにより除去してマ
イクロブリッジを形成する。
膜４をマスクとして、単結晶シリコン基板１をドライエ
ッチングし（図３（ｂ））、最後にシリコン酸化膜２を
フッ酸等によりエッチングを行うことにより除去してマ
イクロブリッジを形成する。
【００３５】このとき、シリコン酸化膜２のない箇所の
シリコン窒化膜３は、単結晶シリコン基板１をドライエ
ッチングする際に同時にエッチングされ、上面から見た
形状が図５に示すような形状となる。
シリコン窒化膜３は、単結晶シリコン基板１をドライエ
ッチングする際に同時にエッチングされ、上面から見た
形状が図５に示すような形状となる。
【００３６】従って、本参考形態においては、ドライエ
ッチングにより単結晶シリコン基板１を裏面側から表面
側に垂直方向にエッチングを行うようにしたので、エッ
チングを行う箇所の側壁のサイズが制約を受けることが
なく、半導体装置を小型化することができる。
ッチングにより単結晶シリコン基板１を裏面側から表面
側に垂直方向にエッチングを行うようにしたので、エッ
チングを行う箇所の側壁のサイズが制約を受けることが
なく、半導体装置を小型化することができる。
【００３７】また、エッチングストップ層としてのシリ
コン酸化膜２を図４に示すような形状にパターニングし
て、ドライエッチングを行うことによりマイクロブリッ
ジを形成するようにしたので、表面からの加工無しにマ
イクロブリッジを形成することができる。
コン酸化膜２を図４に示すような形状にパターニングし
て、ドライエッチングを行うことによりマイクロブリッ
ジを形成するようにしたので、表面からの加工無しにマ
イクロブリッジを形成することができる。
【００３８】 ＝実施形態１＝
図６は、本願発明の実施形態１に係る半導体装置の製造
工程を示す略断面図である。先ず、単結晶シリコン基板
１の表面に、エッチングストップ層としてのシリコン酸
化膜２をプラズマＣＶＤ法等により形成し、所望の位置
に開孔部７を形成する。
工程を示す略断面図である。先ず、単結晶シリコン基板
１の表面に、エッチングストップ層としてのシリコン酸
化膜２をプラズマＣＶＤ法等により形成し、所望の位置
に開孔部７を形成する。
【００３９】続いて、単結晶シリコン基板１の表面側に
エッチングストップ層及び構造体形成層よりもドライエ
ッチング速度の速い緩衝層としての多結晶シリコン層８
を形成する。
エッチングストップ層及び構造体形成層よりもドライエ
ッチング速度の速い緩衝層としての多結晶シリコン層８
を形成する。
【００４０】なお、本実施形態においては、エッチング
ストップ層及び構造体形成層よりもドライエッチング速
度の速い緩衝層として多結晶シリコン層８を形成した
が、これに限定される必要はなく、例えばアモルファス
シリコン等でも良い。
ストップ層及び構造体形成層よりもドライエッチング速
度の速い緩衝層として多結晶シリコン層８を形成した
が、これに限定される必要はなく、例えばアモルファス
シリコン等でも良い。
【００４１】次に、多結晶シリコン層８上に構造体形成
層としてのシリコン窒化膜３を形成し、単結晶シリコン
基板１の裏面側にエッチングマスク層としてのシリコン
窒化膜４を形成する。
層としてのシリコン窒化膜３を形成し、単結晶シリコン
基板１の裏面側にエッチングマスク層としてのシリコン
窒化膜４を形成する。
【００４２】そして、シリコン窒化膜３におけるマイク
ロブリッジを形成する箇所の略中心部分に、エッチング
により開孔部９を形成し、マイクロブリッジを形成する
箇所に略対向する部分のシリコン窒化膜４をエッチング
により除去して、開孔部５を形成する（図６（ａ））。
ロブリッジを形成する箇所の略中心部分に、エッチング
により開孔部９を形成し、マイクロブリッジを形成する
箇所に略対向する部分のシリコン窒化膜４をエッチング
により除去して、開孔部５を形成する（図６（ａ））。
【００４３】なお、本実施形態においては、エッチング
ストップ層としてシリコン酸化膜２を形成したが、これ
に限定される必要はなく、エッチングをストップできる
層であれば良く、例えば、クロム膜等でも良い。また、
本実施形態においては、エッチングマスク層としてシリ
コン酸化膜４を形成したが、これに限定される必要はな
く、例えば、フォトレジスト，シリコン酸化膜，アルミ
ニウム（Ａｌ），クロム（Ｃｒ）等でも良い。
ストップ層としてシリコン酸化膜２を形成したが、これ
に限定される必要はなく、エッチングをストップできる
層であれば良く、例えば、クロム膜等でも良い。また、
本実施形態においては、エッチングマスク層としてシリ
コン酸化膜４を形成したが、これに限定される必要はな
く、例えば、フォトレジスト，シリコン酸化膜，アルミ
ニウム（Ａｌ），クロム（Ｃｒ）等でも良い。
【００４４】次に、開孔部５が形成されたシリコン窒化
膜４をマスクとして、単結晶シリコン基板１をドライエ
ッチングする。
膜４をマスクとして、単結晶シリコン基板１をドライエ
ッチングする。
【００４５】このとき、シリコン酸化膜２により保護さ
れた箇所の多結晶シリコン層８は、ドライエッチングに
より直接エッチングされないのに対し、開孔部７の部分
に形成された多結晶シリコン層８はドライエッチングに
より除去される。
れた箇所の多結晶シリコン層８は、ドライエッチングに
より直接エッチングされないのに対し、開孔部７の部分
に形成された多結晶シリコン層８はドライエッチングに
より除去される。
【００４６】ここで、多結晶シリコン層８は、エッチン
グストップ層としてのシリコン酸化膜２及び構造体形成
層としてのシリコン窒化膜３よりもドライエッチング速
度が速いため、シリコン酸化膜２上の多結晶シリコン層
８は、横方向にエッチングが進み、開孔部９の部分まで
エッチングされる（図６（ｂ））。
グストップ層としてのシリコン酸化膜２及び構造体形成
層としてのシリコン窒化膜３よりもドライエッチング速
度が速いため、シリコン酸化膜２上の多結晶シリコン層
８は、横方向にエッチングが進み、開孔部９の部分まで
エッチングされる（図６（ｂ））。
【００４７】従って、本実施形態においては、ドライエ
ッチングにより単結晶シリコン基板１を裏面側から表面
側に垂直方向にエッチングを行うようにしたので、エッ
チングを行う箇所の側壁のサイズが制約を受けることが
なく、半導体装置を小型化することができる。
ッチングにより単結晶シリコン基板１を裏面側から表面
側に垂直方向にエッチングを行うようにしたので、エッ
チングを行う箇所の側壁のサイズが制約を受けることが
なく、半導体装置を小型化することができる。
【００４８】また、緩衝層として、エッチングストップ
層及び構造体形成層よりもドライエッチング速度の速い
多結晶シリコン層８を形成したので、シリコン酸化膜２
を所望の形状にパターニングすることによりダイヤフラ
ム形状またはマイクロブリッジ形状の構造体内部を３次
元的に形成することができ、本実施形態においては、単
結晶シリコン基板１の裏面側から表面側への通路が形成
され、例えば、ガスのフローコントローラとして利用す
ることができる。
層及び構造体形成層よりもドライエッチング速度の速い
多結晶シリコン層８を形成したので、シリコン酸化膜２
を所望の形状にパターニングすることによりダイヤフラ
ム形状またはマイクロブリッジ形状の構造体内部を３次
元的に形成することができ、本実施形態においては、単
結晶シリコン基板１の裏面側から表面側への通路が形成
され、例えば、ガスのフローコントローラとして利用す
ることができる。
【００４９】
【発明の効果】請求項１乃至請求項３記載の発明は、単
結晶シリコン基板表面に所定形状にパターニングされた
シリコン酸化膜やクロム膜等のエッチングストップ層を
形成し、単結晶シリコン基板におけるエッチングストッ
プ層を形成した面側にダイヤフラム形状またはマイクロ
ブリッジ形状の構造体を構成するシリコン窒化膜等の構
造体形成層を形成し、単結晶シリコン基板の裏面に所定
形状にパターニングされたエッチングマスク層を形成
し、エッチングマスク層をマスクとして単結晶シリコン
基板をドライエッチングし、エッチングストップ層によ
りエッチングをストップさせるようにしたので、単結晶
シリコン基板の裏面側から表面側に垂直方向にエッチン
グを行うことができ、エッチングを行う箇所の側壁のサ
イズが制約を受けることがなくなり、また、ドライエッ
チングをエッチングストップ層により止めるようにして
いるので、構造体形成層がドライエッチングによりダメ
ージを受けることがなく、ダメージのないダイヤフラム
形状またはマイクロブリッジ形状をを形成することがで
き、大型化することなく、ダイヤフラム形状またはマイ
クロブリッジ形状を形成することのできる半導体装置の
製造方法を提供することができた。
結晶シリコン基板表面に所定形状にパターニングされた
シリコン酸化膜やクロム膜等のエッチングストップ層を
形成し、単結晶シリコン基板におけるエッチングストッ
プ層を形成した面側にダイヤフラム形状またはマイクロ
ブリッジ形状の構造体を構成するシリコン窒化膜等の構
造体形成層を形成し、単結晶シリコン基板の裏面に所定
形状にパターニングされたエッチングマスク層を形成
し、エッチングマスク層をマスクとして単結晶シリコン
基板をドライエッチングし、エッチングストップ層によ
りエッチングをストップさせるようにしたので、単結晶
シリコン基板の裏面側から表面側に垂直方向にエッチン
グを行うことができ、エッチングを行う箇所の側壁のサ
イズが制約を受けることがなくなり、また、ドライエッ
チングをエッチングストップ層により止めるようにして
いるので、構造体形成層がドライエッチングによりダメ
ージを受けることがなく、ダメージのないダイヤフラム
形状またはマイクロブリッジ形状をを形成することがで
き、大型化することなく、ダイヤフラム形状またはマイ
クロブリッジ形状を形成することのできる半導体装置の
製造方法を提供することができた。
【００５０】 請求項１または請求項４記載の発明は、
上記の半導体装置の製造方法において、構造体形成層と
エッチングストップ層間及び構造体形成層と単結晶シリ
コン基板間に、多結晶シリコン層，アモルファスシリコ
ン層等の緩衝層を形成したので、単結晶シリコン基板上
に形成された膜全体の応力を少ない状態にすることがで
きる。
上記の半導体装置の製造方法において、構造体形成層と
エッチングストップ層間及び構造体形成層と単結晶シリ
コン基板間に、多結晶シリコン層，アモルファスシリコ
ン層等の緩衝層を形成したので、単結晶シリコン基板上
に形成された膜全体の応力を少ない状態にすることがで
きる。
【００５１】 請求項１記載の発明は、上記の半導体装
置の製造方法において、緩衝層として、エッチングスト
ップ層及び構造体形成層よりもエッチング速度の速いも
のを形成したので、エッチングストップ層を所望の形状
にパターニングすることによりダイヤフラム形状または
マイクロブリッジ形状の構造体内部を３次元的に形成す
ることができる。
置の製造方法において、緩衝層として、エッチングスト
ップ層及び構造体形成層よりもエッチング速度の速いも
のを形成したので、エッチングストップ層を所望の形状
にパターニングすることによりダイヤフラム形状または
マイクロブリッジ形状の構造体内部を３次元的に形成す
ることができる。
【００５２】 請求項５記載の発明は、請求項１乃至請
求項４記載の半導体装置の製造方法において、エッチン
グストップ層を、マイクロブリッジ形状にパターニング
したので、表面からの加工無しにマイクロブリッジを形
成することができる。
求項４記載の半導体装置の製造方法において、エッチン
グストップ層を、マイクロブリッジ形状にパターニング
したので、表面からの加工無しにマイクロブリッジを形
成することができる。
【図１】本発明の参考形態１に係る半導体装置の製造工
程を示す略断面図である。
程を示す略断面図である。
【図２】本発明の参考形態２に係る半導体装置の製造工
程を示す略断面図である。
程を示す略断面図である。
【図３】本発明の参考形態３に係る半導体装置の製造工
程を示す略断面図である。
程を示す略断面図である。
【図４】本参考形態に係るシリコン酸化膜の形状を示す
模式図である。
模式図である。
【図５】本参考形態に係る半導体装置の上面から見た状
態を示す略平面図である。
態を示す略平面図である。
【図６】本発明の実施形態１に係る半導体装置の製造工
程を示す略断面図である。
程を示す略断面図である。
【図７】従来例に係るダイヤフラム形成工程を示す略断
面図である。
面図である。
１ 単結晶シリコン基板
２ シリコン酸化膜
２ａ 平板部
２ｂ 梁
３，４ シリコン窒化膜
５ 開孔部
６ シリコン窒化膜
７ 開孔部
８ 多結晶シリコン層
９ 開孔部
Claims (5)
- 【請求項１】 単結晶シリコン基板表面に所定形状にパ
ターニングされたエッチングストップ層を形成し、前記
単結晶シリコン基板における前記エッチングストップ層
を形成した面側にダイヤフラム形状またはマイクロブリ
ッジ形状の構造体を構成する構造体形成層を形成し、前
記単結晶シリコン基板の裏面に所定形状にパターニング
されたエッチングマスク層を形成し、該エッチングマス
ク層をマスクとして前記単結晶シリコン基板をドライエ
ッチングし、前記エッチングストップ層によりエッチン
グをストップさせるようにした半導体装置の製造方法に
おいて、前記構造体形成層と前記エッチングストップ層
間及び前記構造体形成層と前記単結晶シリコン基板間
に、前記エッチングストップ層及び前記構造体形成層よ
りもエッチング速度の速い緩衝層を形成し、前記ドライ
エッチングにより同緩衝層が除去されて、前記単結晶シ
リコン基板の裏面側から表面側に連通する通路が形成さ
れるようになしたことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記エッチングストップ層として、シリ
コン酸化膜またはクロム膜を形成したことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記構造体形成層としてシリコン窒化膜
を形成したことを特徴とする請求項１または請求項２記
載の半導体装置の製造方法。 - 【請求項４】 前記緩衝層として、多結晶シリコン層ま
たはアモルファスシリコン層を形成したことを特徴とす
る請求項１乃至請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記エッチングストップ層を、マイクロ
ブリッジ形状にパターニングしたことを特徴とする請求
項１乃至請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20082996A JP3489343B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20082996A JP3489343B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050667A JPH1050667A (ja) | 1998-02-20 |
| JP3489343B2 true JP3489343B2 (ja) | 2004-01-19 |
Family
ID=16430901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20082996A Expired - Fee Related JP3489343B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489343B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4590791B2 (ja) * | 2001-07-03 | 2010-12-01 | 株式会社デンソー | センサの製造方法 |
| JP2008079328A (ja) * | 2007-10-12 | 2008-04-03 | Fujitsu Media Device Kk | 圧電薄膜共振子及びその製造方法 |
| JP5257115B2 (ja) * | 2009-02-10 | 2013-08-07 | 大日本印刷株式会社 | 力学量センサ及びその製造方法 |
| JP5083369B2 (ja) * | 2010-04-28 | 2012-11-28 | オムロン株式会社 | 音響センサ及びその製造方法 |
-
1996
- 1996-07-30 JP JP20082996A patent/JP3489343B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050667A (ja) | 1998-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20090116675A1 (en) | Mems diaphragm structure and method for forming the same | |
| KR100290852B1 (ko) | 에칭 방법 | |
| US6242363B1 (en) | Method of etching a wafer layer using a sacrificial wall to form vertical sidewall | |
| JP7124959B2 (ja) | 半導体装置の製造方法 | |
| JP3489343B2 (ja) | 半導体装置の製造方法 | |
| JP2887773B2 (ja) | 位相反転マスクの製造方法 | |
| WO2023078137A1 (zh) | 具有弧形底角的凹槽的制备方法、mems麦克风的制备方法 | |
| JP3134822B2 (ja) | 酸化ケイ素を主成分とする基板のエッチング方法 | |
| JPH06204776A (ja) | 圧電薄膜振動子の製造方法 | |
| JP2570735B2 (ja) | 多層配線形成方法 | |
| WO2003015183A1 (fr) | Procede de fabrication d'une structure a couches minces | |
| JP2002075847A (ja) | マスク部材の製造方法 | |
| JP2000349013A (ja) | 半導体装置の製造方法 | |
| CN112953388B (zh) | 一种谐振器的制作方法 | |
| JP2578092B2 (ja) | エツチング方法 | |
| US6893977B2 (en) | Method of manufacturing a semiconductor device | |
| JP3428179B2 (ja) | 半導体ダイヤフラム構造および半導体ダイヤフラム製造方法 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| JPS63136548A (ja) | 半導体装置の製造方法 | |
| JPH01119028A (ja) | 半導体装置の製造方法 | |
| JPH05283378A (ja) | 半導体装置の製造方法 | |
| JP3395702B2 (ja) | ドライエッチング用レジストマスクの形成方法 | |
| JPH11163119A (ja) | 半導体装置の製造方法 | |
| JPS62137831A (ja) | 半導体装置の製造方法 | |
| JPH03257917A (ja) | レジストパターンの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |