JP3478894B2

JP3478894B2 - 表面型の加速度センサ

Info

Publication number: JP3478894B2
Application number: JP03111095A
Authority: JP
Inventors: 真村手; 仁岩田
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 1995-02-20
Filing date: 1995-02-20
Publication date: 2003-12-15
Anticipated expiration: 2018-12-15
Also published as: JPH08228016A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリコン基板に形成さ
れた表面型の加速度センサに関するものである。

【０００２】

【従来の技術】従来、自動車におけるＡＢＳ（アンチロ
ックブレーキシステム）、エアバッグシステム、サスペ
ンションコントロールシステム等に利用されている３次
元の加速度センサとして例えば図２３（ａ），（ｂ）に
示すように、バルク型の加速度センサ９１が知られてい
る。

【０００３】この加速度センサ９１は、四角台形上のマ
ス部９２が片持梁９３により四方向から支持され、その
片持梁９３の上面には複数の拡散歪みゲージ９４が形成
されている。拡散歪みゲージ９４は、マス部９２に印加
される加速度を、図２３（ａ）（ｂ）に示すｘ，ｙ，ｚ
方向それぞれの加速度として検出可能なように所定の配
置に形成されている。即ち、加速度が印加されると、そ
の加速度によりマス部９２が変位し、片持梁９３にたわ
みが発生する。このとき、片持梁９３の上面に形成され
た拡散歪みゲージ９４は、片持梁９３のたわみによりそ
れぞれ抵抗値が増加又は減少する。この抵抗値の変化を
検出することにより、印加された加速度とその方向を検
出することができるようになっている。

【０００４】

【発明が解決しようとする課題】ところで、この加速度
センサ９１は、直方体状をした面方位（１００）のシリ
コン単結晶基板９５のバルクを、その表面及び裏面の双
方から選択的にエッチング（結晶異方性エッチング）す
ることによって製造される。即ち、（１１１）面のエッ
チング速度が他の面に比べて遅いことを利用してマス部
９２を形成している。そのため、裏面の開口部９５ａの
寸法をある程度大きく設定しなければならない。一方、
マス部９２を小さくすると、加速度センサ９１の検出感
度が低下する。そのため、加速度センサ９１全体が大き
くなり、小型化することができないという問題があっ
た。また、基板の表面と裏面の双方からエッチングする
必要があるので、工程が複雑になるという問題があっ
た。

【０００５】また、加速度センサ９１を図示しない基板
に実装する場合、ｚ方向の加速度を検出するためには、
マス部９２が上下方向に変位する必要がある。しかしな
がら、マス部９２を加速度センサ９１の周囲に比べて薄
く加工することは難しく、また薄く加工できてもマス部
９２が軽くなって検出感度が低下する。そのため、図２
４に示すように、マス部９２が変位可能に凹部９６を形
成した台座９７をダイボンド材により接着したり、陽極
接合等の直接接合技術により接合したりして基板に実装
する必要があり、手間がかかるという問題があった。

【０００６】そのため、シリコン基板の表面側に形成さ
れた薄膜をエッチングすることによって製造される、い
わゆる表面型の加速度センサが知られている。この表面
型の加速度センサは、表面側にマス部等が形成されてい
るので、基板に直接実装することができる。この種の加
速度センサとしては、例えば特公平４−７１３４４号公
報開示された「陽極化成」によって製造する方法があ
る。その概要を以下に簡単に説明する。

【０００７】まず、ｐ型単結晶シリコン基板の一部陽極
化成し、多孔質シリコン層を形成する。次に、その表面
にｐ型の単結晶シリコン層をエピタキシャル成長させ、
そのエピタキシャル成長層の一部を除去し、そこから露
出した多孔質シリコン層を酸化させる。次に、エピタキ
シャル成長層上面の所定部分に、ｎ型の拡散歪みゲージ
を形成する。そして、酸化させた多孔質シリコン層をふ
っ酸でエッチングし、エピタキシャル成長層の下部に空
洞部を形成する。最後に、拡散歪みゲージに電極を形成
して、表面型の加速度センサが完成する。

【０００８】ところが、上記の製造方法によると、ｐ型
単結晶シリコン基板上にＳｉ₃Ｎ₄マスクを配置し、こ
の開口部を陽極化成するという方法が採られているた
め、形成する多孔質シリコン層の大きさや深さにばらつ
きが生じ易い。そのため、陽極化成の処理温度や処理時
間等を厳密に設定する必要があるので、設定に手間がか
かり面倒であるという問題があった。

【０００９】また、多孔質シリコン層の上にエピタキシ
ャル成長層を形成するのは、極めて困難である。また、
エピタキシャル成長層がｐ型であるため、拡散歪みゲー
ジをｎ型で形成しなければならない。この場合、ｐ型の
拡散歪みゲージに比べてゲージファクターが小さくな
り、所望の検出感度を得ることが難しいという問題があ
った。

【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、小型化することがで
き、かつ容易に実装することができる表面型の加速度セ
ンサを提供することにある。

【００１１】

【００１２】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１に記載の発明は、単結晶シリコン基板と、
該シリコン基板上に形成されたエピタキシャル層とから
構成された半導体基板の表面側に形成した凹部と、前記
エピタキシャル層からなり、凹部内に変移可能に配置さ
れた枠状のマス部と、前記エピタキシャル層からなり、
枠状のマス部の内側に形成された支持柱と、前記エピタ
キシャル層からなり、前記マス部と前記支持柱との間に
形成され、該マス部を支持する梁と、前記梁の上面に形
成された歪みゲージとから構成したことを要旨とする。

【００１３】請求項２に記載の発明は、前記歪みゲージ
は、印加される加速度を検出する検出方向に対応してブ
リッジ接続し、各検出方向に対応した検出電圧を出力す
るようにしたことを要旨とする。

【００１４】請求項３に記載の発明は、前記半導体基板
は、単結晶シリコン基板と、そのシリコン基板上に形成
された第１，第２のエピタキシャル層とから構成し、前
記マス部を第１，第２のエピタキシャル層により構成
し、前記梁を第２のエピタキシャル層により構成したこ
とを要旨とする。

【００１５】請求項４に記載の発明は、前記半導体基板
上には、前記歪みゲージから出力される検出電圧を増幅
して外部へ出力する信号処理回路部を形成したことを要
旨とする。

【００１６】

【００１７】

【００１８】

【作用】従って、請求項１に記載の発明によれば、半導
体基板はｐ型単結晶シリコン基板と、シリコン基板上に
形成されたエピタキシャル層とから構成され、表面側に
凹部が形成される。枠状のマス部はエピタキシャル層か
らなり、凹部内に変移可能に配置される。支持柱はエピ
タキシャル層からなり、枠状のマス部の内側に形成され
る。梁はエピタキシャル層からなり、マス部を支持す
る。その梁の上面には歪みゲージが形成される。

【００１９】請求項２に記載の発明によれば、歪みゲー
ジは、印加される加速度を検出する検出方向に対応して
ブリッジ接続され、各検出方向に対応した検出電圧が出
力される。

【００２０】請求項３に記載の発明によれば、半導体基
板は、ｐ型単結晶シリコン基板と、そのシリコン基板上
に形成された第１，第２のエピタキシャル層とから構成
される。マス部は第１，第２のエピタキシャル層により
構成され、梁は第２のエピタキシャル層により構成され
る。

【００２１】請求項４に記載の発明によれば、半導体
基板上には歪みゲージから出力される検出電圧を増幅し
て外部へ出力する信号処理回路部が形成される。

【００２２】

【００２３】

【実施例】

（第一実施例）以下、本発明を具体化した第一実施例を
図１〜図１０に従って説明する。

【００２４】図１（ａ），（ｂ）に示すように、表面型
の加速度センサ１は、半導体基板２に設けられている。
半導体基板２は、図１（ｂ）に示すように、面方位（１
１０）のｐ型シリコン単結晶基板（以下、単にシリコン
基板という）３と、そのシリコン基板３の上面にエピタ
キシャル成長により形成されたｎ型単結晶シリコンより
なるエピタキシャル層４とから構成されている。半導体
基板２の上面には、略正方形状の凹部２ａが形成されて
おり、その凹部２ａ内に加速度検知部５が配置されてい
る。

【００２５】加速度検知部５は、支持柱６，梁７〜１
０，マス部１１により構成されている。支持柱６はエピ
タキシャル層４よりなり、凹部２ａの中央に形成されて
いる。その支持柱６には、梁７〜１０の基端部が固定さ
れている。図１（ａ）に示すように、梁７，８はｘ軸方
向に形成され、梁９，１０はｙ軸方向に形成されてい
る。

【００２６】各梁７〜１０の自由端部にはマス部１１が
設けられている。マス部１１は、略正方形の枠状に形成
されている。即ち、マス部１１の中央に支持柱６が形成
され、その支持部６と梁７〜１０とによりマス部１１が
支持されている。梁７〜１０及びマス部１１は、ｎ型単
結晶シリコンのエピタキシャル層４によって構成されて
いる。

【００２７】梁７〜１０の基端部上面には、不純物添加
によってｐ型シリコンからなる拡散歪みゲージＲ１〜Ｒ
１２が所定の位置に形成されている。梁７の基端部両側
には拡散歪みゲージＲ１，Ｒ２が、梁８の基端部両側に
はＲ３，Ｒ４がそれぞれ形成されている。梁９の基端部
両側には拡散歪みゲージＲ５，Ｒ６が、また梁１０の基
端部両側には拡散歪みゲージＲ７，Ｒ８がそれぞれ形成
されている。また、梁９，１０の基端部中央には拡散歪
みゲージＲ９，Ｒ１２が、自由端部中央には拡散歪みゲ
ージＲ１０，Ｒ１１がそれぞれ形成されている。拡散歪
みゲージＲ９〜Ｒ１２は、ｙ軸方向に沿って１列に配列
されている。

【００２８】また、エピタキシャル層４には、信号処理
回路部１２が形成されている。信号処理回路部１２は、
図１（ｂ）に示すように、ｎ型シリコンよりなるエピタ
キシャル層４に回路素子が作り込まれており、ｐ⁺シリ
コンよりなる埋め込み層としてのｐ型シリコン層１３
と、ｐ⁺シリコンよりなる分離層としてのｐ型シリコン
層１４とより他のエピタキシャル層４から分離されて形
成されている。信号処理回路部１２は、図示しないオペ
アンプ等により構成されている。そして、信号処理回路
部１２は、梁７〜１０のたわみに応じた各拡散歪みゲー
ジＲ１〜Ｒ１２の抵抗値の変化による後述する検出電圧
を増幅し、外部へ出力するようになっている。

【００２９】図１（ｂ）に示すように、エピタキシャル
層４の上面には、層間絶縁層として薄い酸化膜（ＳｉＯ
₂膜）１５が形成されている。この酸化膜１５の上面に
は、スパッタリングや真空蒸着等の物理的成膜法によっ
て、配線パターン１６及びボンディングパッド１７が形
成されている。また、前記酸化膜１５の所定部分、即ち
拡散歪みゲージＲ１〜Ｒ１２の上側となる部分には、層
間接続用のコンタクトホール１８が形成されている。コ
ンタクトホール１８は、配線パターン１６とその下層に
ある拡散歪みゲージＲ１〜Ｒ１２とを電気的に接続して
いる。そして、これらの配線パターン１６は、ボンディ
ングパッド１７にそれぞれ電気的に接続されている。

【００３０】また、信号処理回路部１２上部の酸化膜１
５上面には、配線パターン１９及びボンディングパッド
２０が上記の物理的成膜法によって形成されている。酸
化膜１５には、コンタクトホール２１が形成され、その
コンタクトホール２１を介して配線パターン１９と信号
処理回路部１２とが電気的に接続されている。ボンディ
ングパッド１７，２０は、図示しないボンディングワイ
ヤにより互いに接続されている。そのボンディングワイ
ヤにより、拡散歪みゲージＲ１〜Ｒ１２と信号処理回路
部１２とは電気的に接続されている。

【００３１】酸化膜１５の上面には、表層における絶縁
を図るための薄いパッシベーション膜２２が、上記の物
理的成膜法によって形成されている。前記パッシベーシ
ョン膜２２の所定部分に設けられた開口部２３からは、
ボンディングパッド１４が露出されている。尚、図１
（ａ）は、図面が見にくくなるのを防ぐために、酸化膜
１５〜パッシベーション膜２２を省略してある。

【００３２】図２（ａ）〜（ｃ）に示すように、各拡散
歪みゲージＲ１〜Ｒ１２は、ｘ，ｙ，ｚ軸方向に対応し
てブリッジ接続されている。即ち、図２（ａ）に示すよ
うに、拡散歪みゲージＲ１〜Ｒ４は、ブリッジ接続され
ている。拡散歪みゲージＲ１，Ｒ３間のノードには、電
源電圧Ｖccが供給され、拡散歪みゲージＲ２，Ｒ４間の
ノードは接地されている。そして、拡散歪みゲージＲ
１，Ｒ４間のノードと、拡散歪みゲージＲ２，Ｒ３間の
ノードとの間から、検出電圧Ｖｘを出力するようになっ
ている。

【００３３】図２（ｂ）に示すように、拡散歪みゲージ
Ｒ５〜Ｒ８は、ブリッジ接続されている。拡散歪みゲー
ジＲ５，Ｒ７間のノードには、電源電圧Ｖccが供給さ
れ、拡散歪みゲージＲ６，Ｒ８間のノードは接地されて
いる。拡散歪みゲージＲ５，Ｒ８間のノードと、拡散歪
みゲージＲ６，Ｒ７間のノードとの間から、検出電圧Ｖ
ｙを出力するようになっている。

【００３４】図２（ｂ）に示すように、拡散歪みゲージ
Ｒ９〜Ｒ１２がブリッジ接続されている。拡散歪みゲー
ジＲ９，Ｒ１０間のノードには、電源電圧Ｖccが供給さ
れ、拡散歪みゲージＲ１１，Ｒ１２間のノードは接地さ
れている。拡散歪みゲージＲ９，Ｒ１１間のノードと、
拡散歪みゲージＲ１０，Ｒ１２間のノードとの間から、
検出電圧Ｖｚを出力するようになっている。

【００３５】この加速度センサ１にｘ軸方向の加速度が
印加されると、マス部１１がその加速度により移動して
梁７，８がたわむ。拡散歪みゲージＲ１〜Ｒ４の抵抗値
は、梁７，８のたわみに応じて増加又は減少する。例え
ば、梁７，８のたわみに応じて拡散歪みゲージＲ１，Ｒ
２の抵抗値が増加し、拡散歪みゲージＲ３，Ｒ４の抵抗
値が減少する。すると、各拡散歪みゲージＲ１〜Ｒ４の
抵抗値の変化に応じて、検出電圧Ｖｘが出力される。

【００３６】また、この加速度センサ１にｙ軸方向の加
速度が印加されると、マス部１１がその加速度により移
動して梁９，１０がたわむ。拡散歪みゲージＲ５〜Ｒ８
の抵抗値は、梁９，１０のたわみに応じて増加又は減少
する。例えば、梁９，１０のたわみに応じて拡散歪みゲ
ージＲ５，Ｒ６の抵抗値が増加し、拡散歪みゲージＲ
７，Ｒ８の抵抗値が減少する。すると、各拡散歪みゲー
ジＲ１〜Ｒ４の抵抗値の変化に応じて、検出電圧Ｖｙが
出力される。

【００３７】更にまた、この加速度センサ１にｚ軸方向
の加速度が印加されると、マス部１１がその加速度によ
り移動して梁７〜１０がたわむ。拡散歪みゲージＲ９〜
Ｒ１２の抵抗値は、梁７〜１０のたわみに応じて増加又
は減少する。例えば、梁７〜１０のたわみに応じて拡散
歪みゲージＲ９，Ｒ１２の抵抗値が増加し、拡散歪みゲ
ージＲ１０，Ｒ１１の抵抗値が減少する。すると、各拡
散歪みゲージＲ１〜Ｒ４の抵抗値の変化に応じて、検出
電圧Ｖｚが出力される。

【００３８】信号処理回路部１２は、各検出電圧Ｖｘ〜
Ｖｚをそれぞれ増幅し、外部へ出力するようになってい
る。尚、各拡散歪みゲージＲ１〜Ｒ１２に供給される電
源電圧Ｖccは、信号処理回路部１２からボンディングパ
ッド１７，２０及びボンディングワイヤを介して供給さ
れている。また、各拡散歪みゲージＲ１〜Ｒ１２の接地
は、ボンディングパッド１７，２０及びボンディングワ
イヤを介して信号処理回路部１２に接続され接地されて
いる。

【００３９】次に、本実施例の加速度センサ１の製造手
順を図３〜図１０に基づいて説明する。まず、図３に示
すように、面方位（１１０）のｐ型単結晶シリコン基板
３の表裏両面に、酸化膜（ＳｉＯ₂膜）３０を形成す
る。表面側の酸化膜３０に対してフォトエッチングを行
なうことによって、酸化膜３０に凹部２ａに対応した四
角形状の開口部３０ａと、信号処理回路部１２に対応し
た開口部３０ｂとを形成する。但し、開口部３０ａの中
央部には、後に支持柱６を形成するために円形状に酸化
膜３０を残すようにしている。次いで、シリコン基板３
に対してイオン注入等によって開口部３０ａ，３０ｂか
らほう素を打ち込み、さらにそのほう素を熱拡散させ
る。この結果、シリコン基板３の所定領域にｐ⁺シリコ
ンからなるｐ型シリコン層３１と、ｐ⁺シリコンよりな
る埋め込み層としてのｐ型シリコン層１３が形成され
る。その後、エッチングによって酸化膜３０を除去す
る。

【００４０】次に、図４に示すように、ｐ型シリコン層
３１，１３が形成されたシリコン基板３の上面に、気相
成長によってｎ型単結晶シリコンからなるエピタキシャ
ル層４を形成する。その結果、エピタキシャル層４内に
ｐ型シリコン層３１，１３が埋め込まれた状態となり、
シリコン基板３とエピタキシャル層４とからなる半導体
基板２が形成される。

【００４１】図５に示すように、半導体基板２の両面に
酸化膜３２を形成する。そして、表面側の酸化膜３２に
対してフォトエッチングを行なうことによって、略ロ字
状の開口部３２ａと、その開口部３２ａの内側に４つの
略四角形状の開口部３２ｂとを形成する。また、酸化膜
３２に対して所定領域に開口部３２ｃを形成する。そし
て、この開口部３２ａ〜３ｃから、エピタキシャル層４
に対してイオン注入等によってほう素を打ち込み、さら
にそのほう素を熱拡散させる。この結果、エピタキシャ
ル層４の、支持柱６，梁７〜１０及びマス部１１を除く
部分にｐ⁺シリコンよりなるｐ型シリコン層３３，３４
が形成される。また、信号処理回路部１２と他のエピタ
キシャル層４とを分離するためのｐ⁺シリコンよりなる
分離層としてのｐ型シリコン層１４が形成される。これ
らのｐ型シリコン層３３，３４，１４は、エピタキシャ
ル層４により埋め込まれているｐ型シリコン層３１，１
３の深さまで到達する。そして、ｐ型シリコン層１３，
１４により、エピタキシャル層４から分離されて信号処
理回路部１２が形成される。その後、エッチングによっ
て酸化膜３２を除去する。

【００４２】次に、図６に示すように、シリコン基板３
のエピタキシャル層４の上面に、図示しないマスクを配
置し、所定領域に開口部を形成する。次いで、前記シリ
コン基板３に対してイオン注入等によってほう素を打ち
込み、さらにそのほう素を熱拡散させる。この結果、後
に梁７〜１０となる部分の上面に、拡散歪みゲージＲ１
〜Ｒ１２が形成される。また、この拡散歪みゲージＲ１
〜Ｒ１２を形成する工程において、信号処理回路部１２
の回路素子を作り込む。

【００４３】次いで、図７に示すように、半導体基板２
上をエッチングレジスト３５で被覆し、フォトリソグラ
フィによって凹部２ａのうち支持柱６，梁７〜１０及び
マス部１１を除く部分に開口部３５ａ，３５ｂを形成す
る。この半導体基板２に対して陽極化成を行なう。陽極
化成は、電解液中で基板を陽極として電流を流すことに
より、多孔質のＳｉ・ＳｉＯ₂あるいは多孔質のＡl₂Ｏ
₃を生成する工程をいう。即ち、半導体基板２をふっ酸
水溶液中に浸漬し、半導体基板２を陽極として電流を流
す。すると、開口部３５ａ，３５ｂによりｐ型シリコン
層３３，３４のみが露出しているので、そのｐ型シリコ
ン層３３，３４と埋め込まれたｐ型シリコン層３１とが
選択的に多孔質シリコン層３６に変化する。一方、ｐ型
シリコン層１３，１４はエッチングレジスト３５により
覆われているので、変化しない。

【００４４】図８に示すように、半導体基板２の上面に
層間絶縁膜としての酸化膜１５を形成する。次いで、フ
ォトエッチングを行うことによって、酸化膜１５の所定
部分にコンタクトホール１８，２１を形成する。

【００４５】次に、図９に示すように、この半導体基板
２に対してアルミニウム（Ａl ）のスパッタリングまた
は真空蒸着を行った後、フォトリソグラフィを行うこと
によって、配線パターン１６，１９及びボンディングパ
ッド１７，２０を形成する。次いで、ＣＶＤ等によって
ＳｉＮやＳｉ₃Ｎ₄などを堆積させることにより、半導
体基板２の上面にパッシベーション膜２２を形成し、配
線パターン１６，１９を被覆する。前記パッシベーショ
ン工程において、パッシベーション膜２２には、ボンデ
ィングパッド１７，２０を露出させるための開口部２３
がそれぞれ形成される。また、パッシベーション膜２２
には、多孔質シリコン層３６の上面にあたる部分に開口
部２２ａが形成される。この後、開口部２２ａから酸化
膜１５を除去することによって、多孔質シリコン層３６
の上面を露出させる。

【００４６】次いで、図１０に示すように、パッシベー
ション膜２２の上面を全体的にエッチングレジスト３７
で被覆する。そして、フォトリソグラフィによって、多
孔質シリコン層３６の上面にあたる部分に開口部３７ａ
を形成する。

【００４７】次に、ＴＭＡＨ（テトラメチルアンモニウ
ムハイドロオキサイド）でアルカリエッチングを行うこ
とによって、多孔質シリコン層３６をエッチングする。
その結果、多孔質シリコン層３６があった部分に凹部２
ａが形成される。また、ｎ型単結晶シリコンのエピタキ
シャル層４よりなるマス部１１は、同じくｎ型単結晶シ
リコンのエピタキシャル層４よりなる梁７〜１０及び支
持柱６により支持される。最後に、不要となったエッチ
ングレジスト３７を除去した後、ボンディングパッド１
７，２０を図示しないボンディングワイヤにより接続す
ることにより、加速度センサ１が得られる。

【００４８】このように、本実施例の加速度センサ１に
よれば、ｐ型シリコン基板３上にエピタキシャル成長に
より形成したｎ型単結晶シリコンよりなるエピタキシャ
ル層４により梁７〜１０を形成した。その結果、エピタ
キシャル層４の上面に、ゲージファクターの大きなｐ型
シリコンからなる拡散歪みゲージＲ１〜Ｒ１２を形成す
ることができるので、ｎ型シリコンからなる拡散歪みゲ
ージを備えた従来の加速度センサに比べて、加速度セン
サ１の検出感度をより高感度にすることができる。

【００４９】また、マス部１１を四角形枠状に形成し、
その内側に形成された支持柱６及び梁７〜１０によりマ
ス部１１を支持するようにしたので、加速度センサ１の
全体に占めるマス部１１の重さの比率を大きくすること
ができる。その結果、マスをそのを周囲に形成した梁に
より支持する構造の加速度センサに比べて、マス部１１
を重くすることができるので、小さな加速度を検出する
ことができる。逆に、マス部１１の重さを同じにした場
合、加速度センサ１を小型化することができる。

【００５０】また、この加速度センサ１はシリコン基板
３の表面側に加速度検知部５と信号処理回路部１２とを
形成したいわゆる表面型であるので、シリコン基板３の
裏面側からの加工を必要としない分、製造工程を簡単に
することができる。また、加速度検知部５を形成する工
程のうち、陽極化成によりｐ型シリコン層３１，３３，
３４を多孔質シリコン層３６に変更する工程と、その多
孔質シリコン層３６をエッチングする工程を除けば、信
号処理回路部１２を形成する工程と同じである。その結
果、加速度検知部５と信号処理回路部１２とを別々の工
程で形成する必要がないので、加速度センサ１の製造工
程の増加を抑えることができる。

【００５１】更にまた、加速度センサ１は、結晶異方性
エッチングによりシリコン基板３の裏面は加工されてい
ないので、加速度センサ１をそのままダイボンド材等に
よりマザーボード等に直接実装することができるので、
実装を容易に行なうことができる。また、従来の加速度
センサ９１のように台座９７を必要としないので、部品
点数を減らすことができる。

【００５２】そして、本実施例の製造方法によれば、所
定領域にあらかじめｐ型シリコン層３１，３３，３４を
形成した後、同層３１，３３，３４を陽極化成する方法
であるため、シリコン基板の表面を直接的に陽極化成す
る従来方法と比較して、陽極化成部の形状や深さを精度
良く形成することができる。

【００５３】また、ｐ型シリコン層３１上にエピタキシ
ャル層４を形成する方法であるため、とりわけ形成が困
難であるということもない。また、パッシベーション工
程の完了後に陽極化成により形成した多孔質シリコン層
３６をアルカリエッチングにより除去する方法であるた
め、凹部２ａが未形成の状態でエッチングレジスト３７
を形成することができる。よって、エッチングレジスト
３７の形成が容易になる。即ち、凹部２ａ内にエッチン
グレジスト３７が入り込むことがないため、面倒な除去
作業を行う必要もなくなる。また、アルカリエッチング
をパッシベーション工程の完了後に行なうようにしたの
で、配線パターン１６，１９やボンディングパッド１
７，２０等がエッチャントに汚染される心配がない。そ
の結果、加速度センサ１を製造する際の工程を簡略化す
ることができるとともに、作業の容易化を行なうことが
できる。（第二実施例）以下、本発明を具体化した第二実施例を
図１１〜図２０に従って説明する。

【００５４】尚、本実施例において、第一実施例と同様
の部材については同一の符号を付してその説明を省略す
る。図１１は、表面型の加速度センサ４１の概略断面図
である。尚、本実施例において、加速度センサ４１の平
面図は、第一実施例の加速度センサ１の平面図を示す図
１（ａ）と同じであるので、省略する。

【００５５】表面型の加速度センサ４１には、半導体基
板４２が設けられている。半導体基板４２には、面方位
（１１０）のｐ型シリコン単結晶基板（以下、単にシリ
コン基板という）４３が設けられている。そのシリコン
基板４３の上面には、ｎ型単結晶シリコンよりなる第１
のエピタキシャル層４４が形成されている。第１のエピ
タキシャル層４４の上面には、ｎ型単結晶シリコンより
なる第２のエピタキシャル層４５が形成されている。そ
して、シリコン基板４３及び第１，第２のエピタキシャ
ル層４４，４５により半導体基板４２が構成されてい
る。その半導体基板４２の上面には、略正方形状の凹部
４２ａが形成されており、その凹部４２ａ内に加速度検
知部５が配置されている。

【００５６】加速度検知部５は、第一実施例と同様に、
支持柱６，梁７〜１０及びマス部１１により構成されて
いる。尚、本実施例では、支持柱６は第１，第２のエピ
タキシャル層４４，４５により構成され、凹部４２ａの
中央に形成されている。各梁７〜１０は、第２のエピタ
キシャル層４５により構成されている。そして、マス部
１１は、第１，第２のエピタキシャル層４４，４５によ
り構成されている。即ち、マス１１は、各梁７〜１０よ
りも厚く形成されている。従って、第一実施例のマス１
１に比べてその質量が重くなっている。

【００５７】各梁７〜１０には拡散歪みゲージＲ１〜Ｒ
１２が形成されている。尚、各拡散歪みゲージＲ１〜Ｒ
１２の形成方向，接続及び印加された加速度に対する抵
抗値の変化は、第一実施例と同じであるので、説明を省
略する。また、第２のエピタキシャル層４５上に形成さ
れた層間絶縁膜としての酸化膜１５からパッシベーショ
ン膜２２もまた、第一実施例と同じであるので、説明を
省略する。

【００５８】また、第２のエピタキシャル層４５には、
信号処理回路部１２が形成されている。信号処理回路部
１２は、第一実施例と同様に、ｎ型単結晶シリコンより
なる第２のエピタキシャル層４５に回路素子が作り込ま
れており、ｐ型シリコン層１３，１４により第１，第２
エピタキシャル層４４，４５から分離されて形成されて
いる。

【００５９】次に、この加速度センサ４１を製造する手
順を図１２〜図２０に基づいて説明する。尚、第一実施
例との相違点を中心に説明する。まず、図１２に示すよ
うに、面方位（１１０）のｐ型単結晶シリコン基板４３
の表裏両面に酸化膜（ＳｉＯ₂）６１を形成し、表面側
の酸化膜６１に対してフォトエッチングを行なうことに
よって、凹部４２ａに対応した開口部６１ａを形成す
る。但し、開口部６１ａの中央部には、後に支持柱６を
形成するために円形状に酸化膜６１を残すようにしてい
る。次いで、第一実施例のときと同様にほう素の不純物
拡散を行い、シリコン基板４３の所定領域にｐ⁺シリコ
ンからなる第１のｐ型シリコン層６２を形成する。その
後、エッチングにより酸化膜６１を除去する。

【００６０】次に、図１３に示すように、第１のｐ型シ
リコン層６２が形成されたシリコン基板４３の上面に、
気相成長によってｎ型単結晶シリコンからなる第１のエ
ピタキシャル層４４を形成する。その結果、第１のエピ
タキシャル層４４内に第１のｐ型シリコン層６２が埋め
込まれた状態となる。

【００６１】この後、図１４に示すように、第１のエピ
タキシャル層４４が形成されたシリコン基板４３の表裏
両面に、酸化膜６３を形成し、表面側の酸化膜６３に対
してフォトエッチングを行なうことによって、所定領域
に略ロ字状の開口部６３ａを形成する。また、その開口
部６３の内側に、略四角形状でかつ支持柱６を除く開口
部６３ｂとを形成する。また、開口部６３ｂの外側の所
定領域に略四角形状の開口部６３ｃを形成する。開口部
６３ａ，６３ｂは、加速度検知部５の支持柱６及びマス
部１１以外の部分に対応して形成される。次に、前記シ
リコン基板４３に対するほう素の不純物拡散によって、
第２，第３のｐ型シリコン層６４，６５を形成する。ま
た、同時にｐ⁺シリコンよりなる埋め込み層としてのｐ
型シリコン層１３を形成する。その後、エッチングによ
って酸化膜６３を除去する。

【００６２】次に、図１５に示すように、第２，第３の
のｐ型シリコン層６４，６５及びｐ型シリコン層１３が
形成された第１のエピタキシャル層４４の上面に、気相
成長によってｎ型単結晶シリコンからなる第２のエピタ
キシャル層４５を形成する。その結果、第１，第２のエ
ピタキシャル層４４，４５内に第１〜第３のｐ型シリコ
ン層６２，６４，６５及びｐ型シリコン層１３が埋め込
まれた状態となり、シリコン基板４３と第１，第２のエ
ピタキシャル層４４，４５よりなる半導体基板４２が形
成される。図１６に示すように、半導体基板４２の表裏
両面に酸化膜６６を形成する。そして、表面側の酸化膜
６６に対してフォトエッチングを行なうことによって、
略ロ字状の開口部６６ａと、その開口部６６ａの内側に
略四角形状の４つの開口部６６ｂを形成する。また、開
口部６６ａの外側の所定領域に略ロ字状の開口部６６ｃ
を形成する。この開口部６６ａ〜６６ｃから第２のエピ
タキシャル層４５に対するほう素の不純物拡散によっ
て、ｐ型シリコン層６７，６８を形成する。また、信号
処理回路部１２と他の第２のエピタキシャル層４５とを
分離するためのｐ型シリコン層１４を形成する。これら
のｐ型シリコン層６７，６８は、それぞれ埋め込まれて
いる第２，第３のｐ型シリコン層６４，６５の深さまで
到達する。また、ｐ型シリコン層１４は、埋め込まれて
いるｐ型シリコン層１３の深さまで到達する。そして、
ｐ型シリコン層１３，１４により第２のエピタキシャル
層４５から分離されて信号処理回路部１２が形成され
る。その後、エッチングにより酸化膜６６を除去する。

【００６３】次に、図１７に示すように、第２のエピタ
キシャル層４５の上面に、図示しないマスクを配置し、
所定領域に開口部を形成する。次いで、第２のエピタキ
シャル層４５に対してイオン注入等によってほう素を打
ち込み、さらにそのほう素を熱拡散させる。この結果、
後に梁７〜１０となる部分の上面に、拡散歪みゲージＲ
１〜Ｒ１２が形成される。また、この拡散歪みゲージＲ
１〜Ｒ１２を形成する工程において、信号処理回路部１
２の回路素子を同時に作り込む。

【００６４】次いで、図１８に示すように、半導体基板
２上をエッチングレジスト６９で被覆し、フォトリソグ
ラフィによって凹部２ａのうち支持柱６，梁７〜１０及
びマス１１を除く部分に開口部６９ａ，６９ｂを形成す
る。この半導体基板２に対して陽極化成、即ち、半導体
基板４２をふっ酸水溶液中に浸漬し、半導体基板４２を
陽極として電流を流す。すると、開口部６９ａ，６９ｂ
によりｐ型シリコン層６７，６８のみが露出しているの
で、そのｐ型シリコン層６７，６８と埋め込まれたｐ型
シリコン層６２，６４，６５とが選択的に多孔質シリコ
ン層３６に変化する。一方、ｐ型シリコン層１３，１４
はエッチングレジスト６９により覆われているので、変
化しない。

【００６５】これ以降の製造プロセス（層間絶縁膜とし
ての酸化膜１５の形成、配線・パッシベーション工程、
エッチングレジスト３７の形成、アルカリエッチング）
については、第一実施例と同様に行われる（図１９，図
２０参照）。最後に、不要となったエッチングレジスト
３７を除去すれば、本実施例の表面型の加速度センサ４
１が得られる。

【００６６】さて、本実施例の加速度センサ４１であっ
ても前記第一実施例の加速度センサ１と同様の作用効果
を奏することは明らかである。これに加えて、特にこの
製造方法であると、マス部１１を第１，第２のエピタキ
シャル層４４，４５により構成したので、第一実施例の
マス１１に比べてマス部１１の質量を大きくすることが
でき、微小な加速度を検出することができる。逆に言え
ば、第一実施例の加速度センサ１と同じ検出感度の加速
度センサ４１を形成した場合には、マス部１１の外形を
第一実施例のマス１１に比べて小さくすることができる
ので、更に加速度センサ４１を小型化することができ
る。なお、マス部１１の厚さは、第１及び第２のエピタ
キシャル層４４，４５の厚さ設定により、比較的簡単に
制御することができる。

【００６７】尚、この発明は、次のような別の実施例に
具体化することができる。１）上記各実施例では、マス１１を四角形枠状に形成し
たが、任意の形状に変更してもよく、例えば図２１に示
すように、円形枠状にマス１１を形成して実施してもよ
い。この構成によると、加速度センサ７１の検出感度の
対称性を良くすることができる。

【００６８】また、図２１の点線で示すように、マス１
１の内側に質量増加部７３を形成してもよい。この構成
によると、加速度センサ７１の面積を増加させることな
くマス１１の質量を増加させることができるので、加速
度センサ７１の検出感度を更に高めることが可能とな
る。

【００６９】また、上記各実施例において、エピタキシ
ャル層４に形成したｐ型シリコン層３４を形成するため
の開口部３２ｂ、又は第２のエピタキシャル層４５に形
成したｐ型シリコン層６８を形成するための開口部６６
ｂを略Ｌ字状に形成することにより加速度センサ１，４
１において容易に質量増加部７３を形成することができ
る。その結果、加速度センサ１，４１の検出感度を更に
高めることができる。

【００７０】２）上記各実施例では、ｘ，ｙ軸方向の加
速度を検出するための拡散歪みゲージＲ１〜Ｒ８を各梁
７〜１０の基端部に形成したが、梁７〜１０の自由端部
に形成して実施してもよい。

【００７１】３）上記各実施例では、ｚ軸方向の加速度
を検出するための拡散歪みゲージＲ９〜Ｒ１２を梁９，
１０上にｙ軸方向に配列したが、梁７，８上にｘ軸方向
に配列して実施してもよい。

【００７２】４）上記各実施例において、図２２に示す
ように、マス１１と凹部２ａ，４２ａの内側面との間に
バネ状部８２を設けて実施してもよい。この構成による
と、バネ状部８２によりマス１１が移動し難いので、小
さな加速度を検出し難くなるものの、大きな加速度が加
わったときに支持柱６や梁７〜１０の破損を防止するこ
とができる。また、バネ状部８２により、マス１１の不
要な振動を低減することができる。

【００７３】また、配線パターン１６，１９を形成する
工程において、バネ状部８２の上面に拡散歪みゲージＲ
１〜Ｒ１２と信号処理回路部１２とを接続する配線を形
成して実施してもよい。この構成によれば、拡散歪みゲ
ージＲ１〜Ｒ１２と信号処理回路部１２とを接続するワ
イヤボンディングの工程を省略することができる。ま
た、支持柱６の上面にボンディングパッド１７を形成す
る必要がないので、支持柱６の面積を小さくすることが
可能となる。更にまた、ボンディングパッド２０を形成
する必要がないので、加速度センサ１，４１を小型化す
ることができる。

【００７４】５）上記各実施例では、ｘ，ｙ，ｚ軸方向
の加速度を検出するいわゆる３次元の加速度センサ１，
４１に具体化したが、拡散歪みゲージＲ１〜Ｒ１２の数
を適宜変更して２次元又は１次元の加速度センサとして
実施してもよい。

【００７５】６）上記各実施例において、ｐ型単結晶シ
リコン基板３，４３として面方位（１１０）以外の基
板、例えば（１１１）基板や（１００）基板等を使用し
てもよい。なお、実施例１において（１００）基板を使
用すれば、より高感度にすることができる。

【００７６】７）上記各実施例において、ＴＭＡＨ以外
のアルカリ系エッチャントとして、例えばＫＯＨ、ヒド
ラジン、ＥＰＷ（エチレンジアミン−ピロカテコール−
水）等を使用してもよい。

【００７７】８）上記各実施例において、配線パターン
１６，１９及びボンディングパッド１７，２０を形成す
る金属材料として、Ａｌのほかに例えばＡｕ等を選択し
てもよい。

【００７８】９）上記各実施例の加速度センサ１，４１
を製造する場合、ｎ型単結晶シリコンのエピタキシャル
層４，４４，４５に代えて、例えばｎ型の多結晶シリコ
ン層やアモルファスシリコン層等を形成してもよい。

【００７９】１０）上記各実施例において例示した拡散
型の歪みゲージＲ１〜Ｒ１２に代えて、例えばＣｒや多
結晶シリコン等からなる薄膜歪みゲージを形成してもよ
い。以上、この発明の各実施例について説明したが、各
実施例から把握できる請求項以外の技術思想について、
以下にそれらの効果とともに記載する。

【００８０】イ）信号処理回路部１２は歪みゲージ７〜
１０とボンディングワイヤにより接続された請求項１〜
４に記載の表面型の加速度センサ。この構成により、信
号処理回路部１２と歪みゲージ７〜１０とを容易に接続
することができる。

【００８１】ロ）マス部１１は、そのマス部１１と凹部
２ａ，４２ａの内側面との間にバネ状部８２を形成した
請求項１〜４に記載の表面型の加速度センサ。この構成
により、支持柱６，梁７〜１０の破損を防止することが
できる。

【００８２】ハ）バネ状部８２の上面には歪みゲージ７
〜１０と信号処理回路部１２とを接続する配線が形成さ
れた上記ロ）記載の表面型の加速度センサ。この構成に
より、ボンディングワイヤを行なう工程を省略すること
ができる。

【００８３】

【発明の効果】以上詳述したように請求項１〜４の発明
によれば、小型化することができ、かつ容易に実装する
ことが可能な表面型の加速度センサを提供することがで
きる。

【図面の簡単な説明】

【図１】 (a) は第一実施例の加速度センサの平面図、
(b) は概略断面図。

【図２】 (a) 〜(c) は、ｘｙｚ軸の拡散歪みゲージの
接続を示す回路図。

【図３】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図４】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図５】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図６】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図７】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図８】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図９】第一実施例の加速度センサの製造手順を示す
概略断面図。

【図１０】第一実施例の加速度センサの製造手順を示
す概略断面図。

【図１１】第二実施例の加速度センサの概略断面図。

【図１２】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１３】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１４】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１５】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１６】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１７】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１８】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図１９】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図２０】第二実施例の加速度センサの製造手順を示
す概略断面図。

【図２１】別例の加速度センサの平面図。

【図２２】別例の加速度センサの平面図。

【図２３】 (a) は従来の加速度センサの平面図、(b)
は概略断面図。

【図２４】従来の加速度センサの実装状態を示す概略
断面図。

【符号の説明】

２，４２…半導体基板、２ａ，４２ａ…凹部、３，４３
…ｐ型単結晶シリコン基板、４，４４，４５…（第１，
第２の）エピタキシャル層、Ｒ１〜Ｒ１２…歪みゲージ
としての拡散歪みゲージ、７〜１０…梁、１１…マス、
６…支持柱、３６…多孔質シリコン層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/84 G01P 15/12

Claims

(57)【特許請求の範囲】

【請求項１】単結晶シリコン基板（３，４３）と、該
シリコン基板（３，４３）上に形成されたエピタキシャ
ル層（４，４４，４５）とから構成された半導体基板
（２，４２）の表面側に形成した凹部（２ａ，４２ａ）
と、前記エピタキシャル層（４，４４，４５）からな
り、凹部（２ａ，４２ａ）内に変移可能に配置された枠
状のマス部（１１）と、前記エピタキシャル層（４，
４４，４５）からなり、枠状のマス部（１１）の内側に
形成された支持柱（６）と、前記エピタキシャル層
（４，４４，４５）からなり、前記マス部（１１）と前
記支持柱（６）との間に形成され、該マス部（１１）を
支持する梁（７〜１０）と、前記梁（７〜１０）の上
面に形成された歪みゲージ（Ｒ１〜Ｒ１２）とから構成
された表面型の加速度センサ。
【請求項２】前記歪みゲージ（Ｒ１〜Ｒ１２）は、印
加される加速度を検出する検出方向（ｘ，ｙ，ｚ）に対
応してブリッジ接続し、各検出方向（ｘ，ｙ，ｚ）に対
応した検出電圧（Ｖｘ，Ｖｙ，Ｖｚ）を出力するように
した請求項１に記載の表面型の加速度センサ。
【請求項３】前記半導体基板（４２）は、単結晶シリ
コン基板（４３）と、そのシリコン基板（４３）上に形
成された第１，第２のエピタキシャル層（４４，４５）
とから構成し、前記マス部（１１）を第１，第２のエ
ピタキシャル層（４４，４５）により構成し、前記梁
（７〜１０）を第２のエピタキシャル層（４５）により
構成した請求項１又は２に記載の表面型の加速度セン
サ。
【請求項４】前記半導体基板（２，４２）上には、前
記歪みゲージ（Ｒ１〜Ｒ１２）から出力される検出電圧
（Ｖｘ，Ｖｙ，Ｖｚ）を増幅して外部へ出力する信号処
理回路部（１２）を形成した請求項１〜３のうちいずれ
か１項に記載の表面型の加速度センサ。