JP3187754B2 - 半導体センサおよびその製造方法 - Google Patents
半導体センサおよびその製造方法Info
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- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
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- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
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Description
【０００１】
【発明の属する技術分野】本発明は、支持基板上に絶縁
性基板を介して形成された層にセンサ機能が作り込まれ
た半導体センサおよびその製造方法に関する。
性基板を介して形成された層にセンサ機能が作り込まれ
た半導体センサおよびその製造方法に関する。
【０００２】
【従来の技術】従来における半導体センサの第１の従来
例（特許第２５５１６２５号公報参照）を、図１２およ
び図１３に基づいて説明する。図１２は、半導体加速度
センサの斜視図を示す。図１３は、図１２のｄ−ｄ断面
図である。
例（特許第２５５１６２５号公報参照）を、図１２およ
び図１３に基づいて説明する。図１２は、半導体加速度
センサの斜視図を示す。図１３は、図１２のｄ−ｄ断面
図である。
【０００３】この半導体加速度センサは、シリコン単結
晶基板をエッチング加工することにより、支持枠１と、
重り部２ａ，２ｂと、これら支持枠１と重り部２ａ，２
ｂとの間を各々連結する梁部３ａ，３ｂ，３ｃとによっ
て構成される。これら梁部３ａ，３ｂ，３ｃ上にはゲー
ジ抵抗４ａ，４ｂ，４ｃ，４ｄが配線され、これにより
ホイートストーンブリッジが構成されている。そして、
図１３の矢印で示す方向に加速度が働くと、ゲージ抵抗
４ａ，４ｂ，４ｃ，４ｄの抵抗値が変化するのを利用し
て加速度を計測する。
晶基板をエッチング加工することにより、支持枠１と、
重り部２ａ，２ｂと、これら支持枠１と重り部２ａ，２
ｂとの間を各々連結する梁部３ａ，３ｂ，３ｃとによっ
て構成される。これら梁部３ａ，３ｂ，３ｃ上にはゲー
ジ抵抗４ａ，４ｂ，４ｃ，４ｄが配線され、これにより
ホイートストーンブリッジが構成されている。そして、
図１３の矢印で示す方向に加速度が働くと、ゲージ抵抗
４ａ，４ｂ，４ｃ，４ｄの抵抗値が変化するのを利用し
て加速度を計測する。
【０００４】この種の半導体加速度センサでは、一般的
に、シリコン基板を裏面側から深くエッチング加工し
て、３００μｍから４００μｍ程度の肉厚の重り部と、
１０μｍから５０μｍ程度の肉薄の梁部とを形成してい
る。シリコン基板としては、一般的に４インチウエハが
多く用いられている。その理由は以下の通りである。す
なわち、梁部を薄くするために基板を深くエッチングす
る必要があり、加工時間からくる生産性の制約からウエ
ハの厚さは薄い方が有利である。重り部の厚さに相当す
る３００μｍから４００μｍ程度の厚さでプロセス上取
り扱いが可能なウエハは４インチ程度であり、これ以上
の５インチや６インチの大口径ウエハの取り扱いがかな
り困難だからである。
に、シリコン基板を裏面側から深くエッチング加工し
て、３００μｍから４００μｍ程度の肉厚の重り部と、
１０μｍから５０μｍ程度の肉薄の梁部とを形成してい
る。シリコン基板としては、一般的に４インチウエハが
多く用いられている。その理由は以下の通りである。す
なわち、梁部を薄くするために基板を深くエッチングす
る必要があり、加工時間からくる生産性の制約からウエ
ハの厚さは薄い方が有利である。重り部の厚さに相当す
る３００μｍから４００μｍ程度の厚さでプロセス上取
り扱いが可能なウエハは４インチ程度であり、これ以上
の５インチや６インチの大口径ウエハの取り扱いがかな
り困難だからである。
【０００５】さらに、図１３に示すように、薄肉の、共
振周波数の低い梁部が多数形成されたダイシングを行う
前のウエハは、剛性が低く、衝撃が加わるとセンサ部あ
るいはウエハ自身の共振現象が発生し易く、梁部に多大
な変位、応力が働く危険性がある。従って、ウエハの寸
法には取り扱い上限界があった。
振周波数の低い梁部が多数形成されたダイシングを行う
前のウエハは、剛性が低く、衝撃が加わるとセンサ部あ
るいはウエハ自身の共振現象が発生し易く、梁部に多大
な変位、応力が働く危険性がある。従って、ウエハの寸
法には取り扱い上限界があった。
【０００６】次に、第２の従来例（特開平８−２４８０
５８号公報参照）を、図１４および図１５に基づいて説
明する。図１４は、加速度センサの斜視図である。図１
５は、その加速度センサの要部である櫛形電極部を模式
的に示す。
５８号公報参照）を、図１４および図１５に基づいて説
明する。図１４は、加速度センサの斜視図である。図１
５は、その加速度センサの要部である櫛形電極部を模式
的に示す。
【０００７】この加速度センサは、支持基板である第１
の層１０と、その上の絶縁層である第２の層１１と、さ
らにその上の第３の層１２とからなる３層系の基板構造
を用いたものである。この３層系の基板としては、例え
ば、ＳＯＩ（シリコンオンインシュレータ）のウエハ、
又は、単結晶シリコン基板上に絶縁層を介して第３の層
としてポリシリコンを形成させたウエハを用いることが
できる。
の層１０と、その上の絶縁層である第２の層１１と、さ
らにその上の第３の層１２とからなる３層系の基板構造
を用いたものである。この３層系の基板としては、例え
ば、ＳＯＩ（シリコンオンインシュレータ）のウエハ、
又は、単結晶シリコン基板上に絶縁層を介して第３の層
としてポリシリコンを形成させたウエハを用いることが
できる。
【０００８】第３の層１２には、下部の層から離間して
変位可能な第１の支持体１３と、下部の層と接続され変
位不能な第２の支持体１６とが設けられている。第１の
支持体１３は、中央に配置された直線状の質量体１５
と、この質量体１５に対して直角方向に伸びる複数の第
１のプレート１４とを有している。第２の支持体１６
は、両端の直線状に配置された２本の固定部１８と、こ
の固定部１８に対して直角方向に伸びる複数の第２のプ
レート１７とを有している。複数の第１のプレート１４
および質量体１５の下部に位置する第２の層１１はエッ
チング除去されており、これにより第１の支持体１３
は、第１の層１０の面に対して平行に変位可能である。
変位可能な第１の支持体１３と、下部の層と接続され変
位不能な第２の支持体１６とが設けられている。第１の
支持体１３は、中央に配置された直線状の質量体１５
と、この質量体１５に対して直角方向に伸びる複数の第
１のプレート１４とを有している。第２の支持体１６
は、両端の直線状に配置された２本の固定部１８と、こ
の固定部１８に対して直角方向に伸びる複数の第２のプ
レート１７とを有している。複数の第１のプレート１４
および質量体１５の下部に位置する第２の層１１はエッ
チング除去されており、これにより第１の支持体１３
は、第１の層１０の面に対して平行に変位可能である。
【０００９】そして、複数の第１のプレート１４と複数
の第２のプレート１７とはそれぞれ櫛形電極を構成し、
変位可能な質量体１５が第１のプレート１４と直角の方
向に変位すると、第１のプレート１４と第２のプレート
１７との間の容量が変化することを利用して加速度を計
測する。また、これらの櫛形電極を外部回路へ導く導体
路１９は、第２の層（絶縁層）１１によって第１の層１
０から電気的に絶縁され、さらに、切欠部２０によって
第３の層１２から電気的に絶縁された構造である。
の第２のプレート１７とはそれぞれ櫛形電極を構成し、
変位可能な質量体１５が第１のプレート１４と直角の方
向に変位すると、第１のプレート１４と第２のプレート
１７との間の容量が変化することを利用して加速度を計
測する。また、これらの櫛形電極を外部回路へ導く導体
路１９は、第２の層（絶縁層）１１によって第１の層１
０から電気的に絶縁され、さらに、切欠部２０によって
第３の層１２から電気的に絶縁された構造である。
【００１０】
【発明が解決しようとする課題】しかしながら、第１の
従来例の半導体加速度センサの場合、そのコストのほと
んどがチップサイズとウエハサイズとで決まってしま
う。例えば、この第１の従来例と同等の技術レベルで加
速度センサを製造した場合、ウエハサイズが大きけれ
ば、１回のバッチ工程で処理できるチップ数が多く、当
然チップ単価は安くなる。しかし、この第１の従来例で
は、使用できるウエハサイズに限界があり、コストの引
き下げはチップサイズの減少に求めるしかないが、チッ
プサイズの減少にも、感度の低下や、製造歩留まりの低
下からくる限界がある。さらに、今後、半導体ウエハの
大口径化が進み、４インチウエハの供給が減少すること
も予想される。仮に、５インチまたは６インチ等の大口
径ウエハで、このような加速度センサを実現するには、
６００μｍ〜７００μｍ程度の厚さのシリコン基板から
１０μｍ〜３０μｍの厚さの梁部を形成しなければなら
ず、エッチング加工時間の増加だけでなく、製造歩留ま
り低下の原因となる。
従来例の半導体加速度センサの場合、そのコストのほと
んどがチップサイズとウエハサイズとで決まってしま
う。例えば、この第１の従来例と同等の技術レベルで加
速度センサを製造した場合、ウエハサイズが大きけれ
ば、１回のバッチ工程で処理できるチップ数が多く、当
然チップ単価は安くなる。しかし、この第１の従来例で
は、使用できるウエハサイズに限界があり、コストの引
き下げはチップサイズの減少に求めるしかないが、チッ
プサイズの減少にも、感度の低下や、製造歩留まりの低
下からくる限界がある。さらに、今後、半導体ウエハの
大口径化が進み、４インチウエハの供給が減少すること
も予想される。仮に、５インチまたは６インチ等の大口
径ウエハで、このような加速度センサを実現するには、
６００μｍ〜７００μｍ程度の厚さのシリコン基板から
１０μｍ〜３０μｍの厚さの梁部を形成しなければなら
ず、エッチング加工時間の増加だけでなく、製造歩留ま
り低下の原因となる。
【００１１】また、第２の従来例における櫛形電極を用
いた容量型の加速度センサでは、容量変化を大きくして
感度を増加させるために、可動電極（第１のプレート１
４）の剛性を低下させた構造を形成する必要がある。こ
のようなセンサを構成する場合の感度のばらつき要因と
して、２つの要因がある。その第１の要因は、可動電極
（第１のプレート１４）の剛性のばらつき、すなわち加
工精度に依存し、剛性が高いと感度が小さくなる。その
第２の要因は、可動電極（第１のプレート１４）と固定
電極（第２のプレート１７）とのギャップのばらつき
で、ギャップが大きいと感度が低下する。
いた容量型の加速度センサでは、容量変化を大きくして
感度を増加させるために、可動電極（第１のプレート１
４）の剛性を低下させた構造を形成する必要がある。こ
のようなセンサを構成する場合の感度のばらつき要因と
して、２つの要因がある。その第１の要因は、可動電極
（第１のプレート１４）の剛性のばらつき、すなわち加
工精度に依存し、剛性が高いと感度が小さくなる。その
第２の要因は、可動電極（第１のプレート１４）と固定
電極（第２のプレート１７）とのギャップのばらつき
で、ギャップが大きいと感度が低下する。
【００１２】これらの感度のばらつき要因について説明
する。まず、第１の要因について詳細に述べる。可動電
極と固定電極との間や、可動電極の支持部の加工工程に
おいて、一般的には、ウエットエッチングや、ＲＩＥ
（Reactive Ion Etching）、プラズマエッチングなどの
加工方法を用いる。これらの加工方法によると、加工幅
によって深さ方向のエッチング速度が異なるため、エッ
チングパターンの幅によって加工形状にばらつきを生じ
てしまう。また、これを回避するためには、パターンの
幅毎に変化するエッチング速度を考慮して、複雑なマス
ク設計をする必要があり、工程が複雑化する。
する。まず、第１の要因について詳細に述べる。可動電
極と固定電極との間や、可動電極の支持部の加工工程に
おいて、一般的には、ウエットエッチングや、ＲＩＥ
（Reactive Ion Etching）、プラズマエッチングなどの
加工方法を用いる。これらの加工方法によると、加工幅
によって深さ方向のエッチング速度が異なるため、エッ
チングパターンの幅によって加工形状にばらつきを生じ
てしまう。また、これを回避するためには、パターンの
幅毎に変化するエッチング速度を考慮して、複雑なマス
ク設計をする必要があり、工程が複雑化する。
【００１３】また、第２の要因について詳細に述べる。
単結晶シリコン基板上に絶縁層を介して第３の層として
ポリシリコンを形成させたウエハおよびＳＯＩのウエハ
を用いたセンサでは、第１の層と第３の層の間に、Ｓｉ
Ｏ2 などの絶縁層からなる第２の層あるいは第３の層の
上面に、回路を保護するためのパッシベーション膜が形
成される。このため、ウエハの剛性を支配している第１
の層上に第２および第３の層がある側の面と、反対側の
裏面との内部応力のバランスが崩れ、ウエハが反ってし
まう。したがって、このようなウエハの反りによって、
第３の層に形成されたセンサ構造体に歪みが生じ、例え
ば容量型のセンサの櫛形電極を構成する可動電極と固定
電極とのギャップがばらついてしまうという問題があ
る。また、このように検出物理量が発生していない測定
前の初期状態で、センサ構造体に歪みが生じることは、
オフセットの増大をもたらして補正回路が複雑化すると
いう問題がある。
単結晶シリコン基板上に絶縁層を介して第３の層として
ポリシリコンを形成させたウエハおよびＳＯＩのウエハ
を用いたセンサでは、第１の層と第３の層の間に、Ｓｉ
Ｏ2 などの絶縁層からなる第２の層あるいは第３の層の
上面に、回路を保護するためのパッシベーション膜が形
成される。このため、ウエハの剛性を支配している第１
の層上に第２および第３の層がある側の面と、反対側の
裏面との内部応力のバランスが崩れ、ウエハが反ってし
まう。したがって、このようなウエハの反りによって、
第３の層に形成されたセンサ構造体に歪みが生じ、例え
ば容量型のセンサの櫛形電極を構成する可動電極と固定
電極とのギャップがばらついてしまうという問題があ
る。また、このように検出物理量が発生していない測定
前の初期状態で、センサ構造体に歪みが生じることは、
オフセットの増大をもたらして補正回路が複雑化すると
いう問題がある。
【００１４】以上述べたような問題点をまとめると、以
下のようになる。
下のようになる。
【００１５】１）単体の単結晶シリコンウエハを用いた
加速度センサでは、ウエハ厚さの厚い大口径のウエハ使
用が困難である。
加速度センサでは、ウエハ厚さの厚い大口径のウエハ使
用が困難である。
【００１６】２）ＳＯＩのウエハあるいは単結晶シリコ
ン基板上に絶縁層を介して第３の層としてポリシリコン
を形成させたウエハを用いた容量型のセンサの場合は、
ａ）センサ感度のばらつきを低減させるのが困難なこと
や、ｂ）ウエハの反りによるセンサ歪みにより、感度お
よびオフセットのばらつきが大きくなるという問題があ
る。
ン基板上に絶縁層を介して第３の層としてポリシリコン
を形成させたウエハを用いた容量型のセンサの場合は、
ａ）センサ感度のばらつきを低減させるのが困難なこと
や、ｂ）ウエハの反りによるセンサ歪みにより、感度お
よびオフセットのばらつきが大きくなるという問題があ
る。
【００１７】そこで、本発明の目的は、大口径のウエハ
を用いて大量生産を行うことにより生産コストを削減
し、また、工程の容易化を図り、歩留まりを向上させる
ことが可能な半導体センサおよびその製造方法を提供す
ることにある。
を用いて大量生産を行うことにより生産コストを削減
し、また、工程の容易化を図り、歩留まりを向上させる
ことが可能な半導体センサおよびその製造方法を提供す
ることにある。
【００１８】また、本発明の他の目的は、３層構造のウ
エハを用いてセンサを構成する場合におけるセンサ感度
のばらつきや、ウエハの反りによるオフセットのばらつ
きの低減を図り、信頼性の高い半導体センサおよびその
製造方法を提供することにある。
エハを用いてセンサを構成する場合におけるセンサ感度
のばらつきや、ウエハの反りによるオフセットのばらつ
きの低減を図り、信頼性の高い半導体センサおよびその
製造方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明に係る半導体セン
サは、支持基板の第１層上に絶縁性の第２層を介して第
３層が形成され、該第３層にセンサ機能の検出構造体を
有する半導体センサであって、前記検出構造体の検出面
と前記第１層との間の前記第２層は除去されており、前
記第２層が除去されている前記検出構造体の検出面の全
面に渡って、幅が同一な複数の貫通孔と該貫通孔の幅寸
法と同一の幅を有する複数のスリットとが形成されて、
前記構造体の検出面に、前記第３層に連結された梁部と
該梁部を変位させる重り部とが設けられていることを特
徴とする。
サは、支持基板の第１層上に絶縁性の第２層を介して第
３層が形成され、該第３層にセンサ機能の検出構造体を
有する半導体センサであって、前記検出構造体の検出面
と前記第１層との間の前記第２層は除去されており、前
記第２層が除去されている前記検出構造体の検出面の全
面に渡って、幅が同一な複数の貫通孔と該貫通孔の幅寸
法と同一の幅を有する複数のスリットとが形成されて、
前記構造体の検出面に、前記第３層に連結された梁部と
該梁部を変位させる重り部とが設けられていることを特
徴とする。
【００２０】また、本発明に係る半導体センサの製造方
法は、支持基板の第１層上に絶縁性の第２層を介して設
けられた第３層に、センサ機能を持つ検出構造体を作り
込む半導体センサの製造方法であって、前記第３層に、
幅が同一な複数の貫通孔と該貫通孔の幅寸法と同一の幅
を有する複数のスリットとを形成することにより、梁部
と、該梁部を変位させるための重り部とに分離して構成
される前記検出構造体の検出面を作成する第１工程と、
前記検出構造体の検出面に設けられた前記複数の同一幅
の貫通孔およびスリットを封止剤により埋め込み、該検
出構造体を含む前記第３層の表面を平坦化する第２工程
と、前記表面が平坦化された第３層の前記検出構造体の
周辺領域に、該検出構造体と電気的に接続される回路部
を形成する第３工程と、前記複数の同一幅の貫通孔およ
びスリットに埋め込んだ前記封止剤の除去、および、前
記検出構造体の検出面の位置する前記第２層の除去を行
うことにより、該検出構造体の検出面に設けられた前記
梁部および前記重り部を変位可能に作成する第４工程と
を備えたことを特徴とする。
法は、支持基板の第１層上に絶縁性の第２層を介して設
けられた第３層に、センサ機能を持つ検出構造体を作り
込む半導体センサの製造方法であって、前記第３層に、
幅が同一な複数の貫通孔と該貫通孔の幅寸法と同一の幅
を有する複数のスリットとを形成することにより、梁部
と、該梁部を変位させるための重り部とに分離して構成
される前記検出構造体の検出面を作成する第１工程と、
前記検出構造体の検出面に設けられた前記複数の同一幅
の貫通孔およびスリットを封止剤により埋め込み、該検
出構造体を含む前記第３層の表面を平坦化する第２工程
と、前記表面が平坦化された第３層の前記検出構造体の
周辺領域に、該検出構造体と電気的に接続される回路部
を形成する第３工程と、前記複数の同一幅の貫通孔およ
びスリットに埋め込んだ前記封止剤の除去、および、前
記検出構造体の検出面の位置する前記第２層の除去を行
うことにより、該検出構造体の検出面に設けられた前記
梁部および前記重り部を変位可能に作成する第４工程と
を備えたことを特徴とする。
【００２１】ここで、前記第４工程後の前記検出構造体
を含む前記第３層の表面に保護膜を塗布し、該保護膜が
塗布された第３層にスリットを形成してダイシングを行
う第５工程と、前記ダイシング後の第３層の保護膜を除
去する第６工程とをさらに具えてもよい。
を含む前記第３層の表面に保護膜を塗布し、該保護膜が
塗布された第３層にスリットを形成してダイシングを行
う第５工程と、前記ダイシング後の第３層の保護膜を除
去する第６工程とをさらに具えてもよい。
【００２２】前記第１層の裏面に、該第１層の材料より
も熱膨張係数が小さな膜を形成してもよい。
も熱膨張係数が小さな膜を形成してもよい。
【００２３】前記検出構造体に形成される前記複数の切
欠部の同一幅を、２μｍ以下の幅とすることができる。
欠部の同一幅を、２μｍ以下の幅とすることができる。
【００２４】前記第１層、前記第２層、前記第３層から
なる基板として、シリコン−オン−インシュレータ構造
の基板、若しくは、単結晶シリコン基板上に絶縁層を介
して第３の層としてポリシリコンを形成させた基板を用
いてもよい。
なる基板として、シリコン−オン−インシュレータ構造
の基板、若しくは、単結晶シリコン基板上に絶縁層を介
して第３の層としてポリシリコンを形成させた基板を用
いてもよい。
【００２５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００２６】図３および図４は、本発明に係る半導体セ
ンサの全体構成を示す。
ンサの全体構成を示す。
【００２７】図４は、図３のａ−ａ断面図である。図４
において、本センサは、第１層としてのシリコン基板
（以下、Ｓｉ基板という）１００と、第２層としてのＳ
ｉＯ2からなる犠牲層１０２と、第３層としてのシリコ
ン活性層（以下、単に活性層という）１０１とからなっ
ている。活性層１０１は、犠牲層１０２によってＳｉ基
板１００から電気的に分離されている。また、Ｓｉ基板
１００には、活性層１０１の反対側に位置する裏面に、
裏面酸化膜１１２が形成されている。この裏面酸化膜１
１２は、第１層の材料であるシリコンよりも熱膨張係数
が小さな膜、例えばＳｉＯ2 やＳｉＮ等によって構成さ
れている。
において、本センサは、第１層としてのシリコン基板
（以下、Ｓｉ基板という）１００と、第２層としてのＳ
ｉＯ2からなる犠牲層１０２と、第３層としてのシリコ
ン活性層（以下、単に活性層という）１０１とからなっ
ている。活性層１０１は、犠牲層１０２によってＳｉ基
板１００から電気的に分離されている。また、Ｓｉ基板
１００には、活性層１０１の反対側に位置する裏面に、
裏面酸化膜１１２が形成されている。この裏面酸化膜１
１２は、第１層の材料であるシリコンよりも熱膨張係数
が小さな膜、例えばＳｉＯ2 やＳｉＮ等によって構成さ
れている。
【００２８】図３は、その活性層１０１の表面状態を示
す。この活性層１０１には、チップの中心部に配置され
たセンサ部１０３と、このセンサ部１０３の周囲に配置
されたデジタル調整回路１０４、アナログ増幅回路１０
５、入出力端子１０６およびデジタル調整用端子１０７
等からなる回路部とが設けられている。アナログ増幅回
路１０５はセンサ部１０３の出力を増幅するための回路
であり、デジタル調整回路１０４はセンサの感度補正お
よび温度補正などを行うための回路であり、例えばＲＯ
Ｍによって構成される。また、デジタル調整用端子１０
７は、データをデジタル調整用回路１０４に入力するた
めの端子である。
す。この活性層１０１には、チップの中心部に配置され
たセンサ部１０３と、このセンサ部１０３の周囲に配置
されたデジタル調整回路１０４、アナログ増幅回路１０
５、入出力端子１０６およびデジタル調整用端子１０７
等からなる回路部とが設けられている。アナログ増幅回
路１０５はセンサ部１０３の出力を増幅するための回路
であり、デジタル調整回路１０４はセンサの感度補正お
よび温度補正などを行うための回路であり、例えばＲＯ
Ｍによって構成される。また、デジタル調整用端子１０
７は、データをデジタル調整用回路１０４に入力するた
めの端子である。
【００２９】図１は、センサ部１０３の構造を示す。こ
のセンサ部１０３は、変位可能な検出面２００と、この
検出面２００と連結された支持部３００とから構成され
ている。検出面２００は、重り部１１０ａ，１１０ｂ
と、梁部１１ｌａ，１１１ｂ，１１１ｃ，１１１ｄ，１
１１ｅ，１１１ｆ，１１１ｇ，１１ｌｈとからなる。重
り部１１０ａ，１１０ｂには、貫通孔１０８ａとスリッ
ト１０８ｂとが形成されており、中央部のスリット形成
方向に沿って２分割されている。重り部１１０ａ，１１
０ｂは梁部１１１ｄ，ｌ１１ｅによって連結されてお
り、また、この重り部１１０ａ，１１０ｂは梁部１１１
ａ，１１１ｂ，１１ｌｃ，１１１ｆ，１１１ｇ，１１１
ｈを介して周囲の支持部３００と連結されている。支持
部３００は活性層１０１と一体化されている。
のセンサ部１０３は、変位可能な検出面２００と、この
検出面２００と連結された支持部３００とから構成され
ている。検出面２００は、重り部１１０ａ，１１０ｂ
と、梁部１１ｌａ，１１１ｂ，１１１ｃ，１１１ｄ，１
１１ｅ，１１１ｆ，１１１ｇ，１１ｌｈとからなる。重
り部１１０ａ，１１０ｂには、貫通孔１０８ａとスリッ
ト１０８ｂとが形成されており、中央部のスリット形成
方向に沿って２分割されている。重り部１１０ａ，１１
０ｂは梁部１１１ｄ，ｌ１１ｅによって連結されてお
り、また、この重り部１１０ａ，１１０ｂは梁部１１１
ａ，１１１ｂ，１１ｌｃ，１１１ｆ，１１１ｇ，１１１
ｈを介して周囲の支持部３００と連結されている。支持
部３００は活性層１０１と一体化されている。
【００３０】また、犠牲層１０２に設けられた貫通孔１
０８ａおよびスリット１０８ｂは、それぞれ、重り部１
１０ａ，１１０ｂと梁部１１１ａ，１１１ｂ，１１１
ｃ，１１１ｄ，１１１ｅ，１１１ｆ，１１１ｇ，１１１
ｈとに対向する犠牲層１０２のＳｉＯ2 層の除去、およ
び、センサ部１０３の外形を活性層１０１から分離する
ためのものである。また、貫通孔１０８ａの径または辺
およびスリット１０８ｂの幅は一定（本例では２μｍ以
下の幅とするがこれに限るものではない）に構成されて
いる。そして、重り部１１０ａ，１１０ｂと梁部１１１
ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１ｌｅ，１１１
ｆ，１１１ｇ，１１１ｈとからなる検出面２００は、そ
の下部の犠牲層１０２が除去されており、これにより、
検出面２００はその面に対して垂直な方向に変位するこ
とが可能な構成となっている。
０８ａおよびスリット１０８ｂは、それぞれ、重り部１
１０ａ，１１０ｂと梁部１１１ａ，１１１ｂ，１１１
ｃ，１１１ｄ，１１１ｅ，１１１ｆ，１１１ｇ，１１１
ｈとに対向する犠牲層１０２のＳｉＯ2 層の除去、およ
び、センサ部１０３の外形を活性層１０１から分離する
ためのものである。また、貫通孔１０８ａの径または辺
およびスリット１０８ｂの幅は一定（本例では２μｍ以
下の幅とするがこれに限るものではない）に構成されて
いる。そして、重り部１１０ａ，１１０ｂと梁部１１１
ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１ｌｅ，１１１
ｆ，１１１ｇ，１１１ｈとからなる検出面２００は、そ
の下部の犠牲層１０２が除去されており、これにより、
検出面２００はその面に対して垂直な方向に変位するこ
とが可能な構成となっている。
【００３１】ここで、重り部１１０ａ，１１０ｂと、梁
部１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１
ｅ，１１１ｆ，１１１ｇ，１１１ｈとの厚さは等しく、
例えば５μｍである。重り部１１０ａ，１１０ｂの寸法
は例えば２５０μｍ×８５０μｍとし、梁部１１１ａ，
１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｆ，
１１１ｇ，１１１ｈの幅は例えば３０μｍとする。梁部
１１１ｂ，１１１ｄ，１１１ｅ，１１１ｇには、合計４
つの半導体ストレンゲージ１１３ａ，１１３ｂ，１１３
ｃ，１１３ｄが不純物拡散によって形成されており、こ
れら４つのストレンゲージによって、後述する図１０に
示すようなホイートストーンブリッジが形成されてい
る。このホイートストーンブリッジは、定電圧電源Ｖｃ
ｃおよびグランドＧＮＤに接続され、その出力はＶ＋、
Ｖ−に導かれる。また、裏面酸化膜１１２の厚さは例え
ば０．２５μｍとする。
部１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１
ｅ，１１１ｆ，１１１ｇ，１１１ｈとの厚さは等しく、
例えば５μｍである。重り部１１０ａ，１１０ｂの寸法
は例えば２５０μｍ×８５０μｍとし、梁部１１１ａ，
１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｆ，
１１１ｇ，１１１ｈの幅は例えば３０μｍとする。梁部
１１１ｂ，１１１ｄ，１１１ｅ，１１１ｇには、合計４
つの半導体ストレンゲージ１１３ａ，１１３ｂ，１１３
ｃ，１１３ｄが不純物拡散によって形成されており、こ
れら４つのストレンゲージによって、後述する図１０に
示すようなホイートストーンブリッジが形成されてい
る。このホイートストーンブリッジは、定電圧電源Ｖｃ
ｃおよびグランドＧＮＤに接続され、その出力はＶ＋、
Ｖ−に導かれる。また、裏面酸化膜１１２の厚さは例え
ば０．２５μｍとする。
【００３２】図２（ａ）は、図１のｂ−ｂ断面図であ
る。図２（ｂ）は、図１のｃ−ｃ断面図である。図２
（ａ）は検出面を構成する重り部１１０ａ，１１０ｂの
貫通孔１０８ａを通過する位置で切断した図であり、図
２（ｂ）は梁部１１１ａ，１１１ｂ，１１１ｃ，１１１
ｄ，１１１ｅ，１１１ｆ，１１１ｇ，１１１ｈのスリッ
ト１０８ｂを通過する位置で切断した図である。
る。図２（ｂ）は、図１のｃ−ｃ断面図である。図２
（ａ）は検出面を構成する重り部１１０ａ，１１０ｂの
貫通孔１０８ａを通過する位置で切断した図であり、図
２（ｂ）は梁部１１１ａ，１１１ｂ，１１１ｃ，１１１
ｄ，１１１ｅ，１１１ｆ，１１１ｇ，１１１ｈのスリッ
ト１０８ｂを通過する位置で切断した図である。
【００３３】次に、本発明に係る半導体センサの製造方
法を図５および図６に基づいて説明する。
法を図５および図６に基づいて説明する。
【００３４】図５（ａ）の第１工程において、単結晶Ｓ
ｉの基板１００と、ＳｉＯ2 の犠牲層１０２と、単結晶
Ｓｉの活性層１０１とからなるＳＯＩウエハを準備す
る。本例においては、口径６インチのウエハを用い、Ｓ
ｉ基板１００の厚さを６２５μｍ、犠牲層１０２の厚さ
を１μｍ、活性層１０１の厚さを５μｍとする。
ｉの基板１００と、ＳｉＯ2 の犠牲層１０２と、単結晶
Ｓｉの活性層１０１とからなるＳＯＩウエハを準備す
る。本例においては、口径６インチのウエハを用い、Ｓ
ｉ基板１００の厚さを６２５μｍ、犠牲層１０２の厚さ
を１μｍ、活性層１０１の厚さを５μｍとする。
【００３５】図５（ｂ）の第２工程において、センサ部
１０３の検出面を構成する重り部１１０ａ，１１０ｂお
よび梁部１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１
１１ｅ，１１１ｆ，１１１ｇ，１１１ｈを形成するため
の貫通孔１０８ａおよびスリット１０８ｂを、エッチン
グ処理によって形成する。この場合、ＲＩＥ又はプラズ
マエッチング又はウェットエッチング等によりトレンチ
加工することによって、検出面の全面に渡って２μｍ以
下の均一な幅で貫通孔１０８ａおよびスリット１０８ｂ
を形成することができ、そのエッチング深さとしては絶
縁層１０２まで到達させる。なお、エッチング領域以外
の領域には予め保護膜１３０を表面に塗布しておき、エ
ッチング処理の終了後に除去する。
１０３の検出面を構成する重り部１１０ａ，１１０ｂお
よび梁部１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１
１１ｅ，１１１ｆ，１１１ｇ，１１１ｈを形成するため
の貫通孔１０８ａおよびスリット１０８ｂを、エッチン
グ処理によって形成する。この場合、ＲＩＥ又はプラズ
マエッチング又はウェットエッチング等によりトレンチ
加工することによって、検出面の全面に渡って２μｍ以
下の均一な幅で貫通孔１０８ａおよびスリット１０８ｂ
を形成することができ、そのエッチング深さとしては絶
縁層１０２まで到達させる。なお、エッチング領域以外
の領域には予め保護膜１３０を表面に塗布しておき、エ
ッチング処理の終了後に除去する。
【００３６】図５（ｃ）の第３工程において、そのエッ
チングされた貫通孔１０８ａおよびスリット１０８ｂ
を、酸化膜１５０およびポリシリコン１５１を用いて埋
め込む。その埋め込みに際しては、まず、酸化膜１５０
を、貫通孔１０８ａおよびスリット１０８ｂの内部と活
性層１０１の表面とに形成する。この酸化膜１５０の形
成は拡散炉等を用いて行う。次に、その酸化膜１５０が
形成された表面にポリシリコン１５１を、ＣＶＤ（Chem
ical Vapor Deposition ）等を用いて形成する。このと
きの形成される膜厚は、経験上最適な膜厚として、約１
μｍとする。そして、ポリシリコン１５１が付着された
活性層１０１の表面をエッチング（プラズマエッチング
やウェットエッチング等）により平坦化する。
チングされた貫通孔１０８ａおよびスリット１０８ｂ
を、酸化膜１５０およびポリシリコン１５１を用いて埋
め込む。その埋め込みに際しては、まず、酸化膜１５０
を、貫通孔１０８ａおよびスリット１０８ｂの内部と活
性層１０１の表面とに形成する。この酸化膜１５０の形
成は拡散炉等を用いて行う。次に、その酸化膜１５０が
形成された表面にポリシリコン１５１を、ＣＶＤ（Chem
ical Vapor Deposition ）等を用いて形成する。このと
きの形成される膜厚は、経験上最適な膜厚として、約１
μｍとする。そして、ポリシリコン１５１が付着された
活性層１０１の表面をエッチング（プラズマエッチング
やウェットエッチング等）により平坦化する。
【００３７】このようにしてＳＯＩウエハの表面を平坦
化した状態で、活性層１０１のセンサ部１０３における
半導体ストレンゲージ１１３ａ，１１３ｂ，１１３ｃ，
１１３ｄに対応する位置にボロンまたはリンをイオン注
入し（又は熱拡散でもよい）、拡散抵抗を形成する。
化した状態で、活性層１０１のセンサ部１０３における
半導体ストレンゲージ１１３ａ，１１３ｂ，１１３ｃ，
１１３ｄに対応する位置にボロンまたはリンをイオン注
入し（又は熱拡散でもよい）、拡散抵抗を形成する。
【００３８】また、平坦化後の処理の中で、活性層１０
１上にデジタル調整用回路１０４、アナログ増幅回路１
０５、端子１０６，１０７、配線１０９等その他の回路
部の構成に必要なデバイスも同時に形成しておく。な
お、この回路部は、例えばＣ−ＭＯＳを作成するときの
通常のプロセスを用いて行うことができる。
１上にデジタル調整用回路１０４、アナログ増幅回路１
０５、端子１０６，１０７、配線１０９等その他の回路
部の構成に必要なデバイスも同時に形成しておく。な
お、この回路部は、例えばＣ−ＭＯＳを作成するときの
通常のプロセスを用いて行うことができる。
【００３９】図５（ｄ）の第４工程において、ウエハ全
面に保護膜１３１を設け、パターニング後、バッファフ
ッ酸（ＨＦ＋ＮＨ4 Ｆ）を用いたエッチング液によっ
て、重り部１１０ａ，１１０ｂおよび梁部１１１ａ，１
１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｆ，１
１１ｇ，１１１ｈの位置に対向する絶縁層１０２のＳｉ
Ｏ2 をエッチング除去する。その後、基板シリコン１０
０に裏面酸化膜１１２を形成する。なお、裏面酸化膜１
１２は、この第４工程に限らず、第１工程〜第４工程の
いずれかの工程で形成すればよい。
面に保護膜１３１を設け、パターニング後、バッファフ
ッ酸（ＨＦ＋ＮＨ4 Ｆ）を用いたエッチング液によっ
て、重り部１１０ａ，１１０ｂおよび梁部１１１ａ，１
１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｆ，１
１１ｇ，１１１ｈの位置に対向する絶縁層１０２のＳｉ
Ｏ2 をエッチング除去する。その後、基板シリコン１０
０に裏面酸化膜１１２を形成する。なお、裏面酸化膜１
１２は、この第４工程に限らず、第１工程〜第４工程の
いずれかの工程で形成すればよい。
【００４０】次に、図６（ａ）〜（ｅ）は、上記図５
（ａ）〜（ｄ）に続く工程である。
（ａ）〜（ｄ）に続く工程である。
【００４１】図６（ａ）の第５工程において、前記保護
膜１３１を除去し、スピナーを用いて、改めてウエハ全
面にレジストなどの保護膜１１８を塗布する。この保護
膜１１８は、次のダイシング工程においてセンサ部１０
３および回路部を保護すると共に、センサ部１０３と基
板１００との間に形成されたギャップに異物が侵入する
のを防ぐためのものである。
膜１３１を除去し、スピナーを用いて、改めてウエハ全
面にレジストなどの保護膜１１８を塗布する。この保護
膜１１８は、次のダイシング工程においてセンサ部１０
３および回路部を保護すると共に、センサ部１０３と基
板１００との間に形成されたギャップに異物が侵入する
のを防ぐためのものである。
【００４２】図６（ｂ）の第６工程において、ダイシン
グによって、ウエハの厚さを少し残してチップを分割す
るためのスリット１１７を形成する。
グによって、ウエハの厚さを少し残してチップを分割す
るためのスリット１１７を形成する。
【００４３】図６（ｃ）の第７工程において、Ｏ2 プラ
ズマによって、ウエハ表面上の保護膜１１８をアッシン
グ（灰化）して除去する。
ズマによって、ウエハ表面上の保護膜１１８をアッシン
グ（灰化）して除去する。
【００４４】図６（ｄ）の第８工程において、スリット
１１７に応力を集中させる治具１２０を用いて、チップ
に分割する。
１１７に応力を集中させる治具１２０を用いて、チップ
に分割する。
【００４５】図６（ｅ）の第９工程において、このよう
にして分割されたチップが完成する。
にして分割されたチップが完成する。
【００４６】以上述べたように、センサ部１０３を作成
する際、一定な幅（例えば２μｍ以下）をもつ貫通孔１
０８ａやスリット１０８ｂを検出面の全面に渡って形成
することにより、エッチングを効率良く行えると共に、
ポリシリコン１５１等の埋め込みを広範囲に渡って均一
に行うことができ、これにより、従来の４インチウエハ
のみならず、５インチや６インチの大口径ウエハ（例え
ば、５００〜６００μｍ程度の厚さのもの）から多数の
センサを一括して生産でき、しかも、製造工程中に基板
１００とセンサ部１０３の可動部（重り部および梁部）
との間のギャップに異物が侵入することを防ぐことがで
きる。
する際、一定な幅（例えば２μｍ以下）をもつ貫通孔１
０８ａやスリット１０８ｂを検出面の全面に渡って形成
することにより、エッチングを効率良く行えると共に、
ポリシリコン１５１等の埋め込みを広範囲に渡って均一
に行うことができ、これにより、従来の４インチウエハ
のみならず、５インチや６インチの大口径ウエハ（例え
ば、５００〜６００μｍ程度の厚さのもの）から多数の
センサを一括して生産でき、しかも、製造工程中に基板
１００とセンサ部１０３の可動部（重り部および梁部）
との間のギャップに異物が侵入することを防ぐことがで
きる。
【００４７】また、ＳＯＩウエハに潜在する内部応力を
裏面酸化膜１１２を形成することによって、釣り合いを
保つことができ、これにより、センサ部１０３に生じる
歪みおよび応力を極力抑えることができる。
裏面酸化膜１１２を形成することによって、釣り合いを
保つことができ、これにより、センサ部１０３に生じる
歪みおよび応力を極力抑えることができる。
【００４８】次に、上記製造工程において、センサ部１
０３の検出面の全面に渡って形成する貫通孔１０８ａお
よびスリット１０８ｂの幅を一定とし、また、その幅を
２μｍ以下とした理由を、図７〜図９に基づいて説明す
る。
０３の検出面の全面に渡って形成する貫通孔１０８ａお
よびスリット１０８ｂの幅を一定とし、また、その幅を
２μｍ以下とした理由を、図７〜図９に基づいて説明す
る。
【００４９】まず、図７（ａ）は、本発明に係る第２工
程における幅を均一に形成した場合の例である。図７
（ｂ）は、幅が不均一な場合の例である。今、図７
（ａ）の本発明のように幅が均一な場合は同じ深さにエ
ッチングされるが、図７（ｂ）のように幅が不均一な場
合は一定時間経過してもエッチングされない部分が生
じ、この傾向はエッチングする検出面の領域が広くなれ
ばなるほどその差は顕著に現れることになる。従って、
本発明では、センサ部１０３の全面に渡って貫通孔１０
８ａおよびスリット１０８ｂの幅を一定に形成したもの
である。
程における幅を均一に形成した場合の例である。図７
（ｂ）は、幅が不均一な場合の例である。今、図７
（ａ）の本発明のように幅が均一な場合は同じ深さにエ
ッチングされるが、図７（ｂ）のように幅が不均一な場
合は一定時間経過してもエッチングされない部分が生
じ、この傾向はエッチングする検出面の領域が広くなれ
ばなるほどその差は顕著に現れることになる。従って、
本発明では、センサ部１０３の全面に渡って貫通孔１０
８ａおよびスリット１０８ｂの幅を一定に形成したもの
である。
【００５０】また、図８（ａ）〜（ｃ）は、本発明に係
る第３工程における幅を均一な２μｍ以下にして形成し
た場合の例である。図９（ａ）〜（ｃ）は、幅が不均一
な場合の例である。今、仮に、幅を２μｍとすると、本
発明では、図８（ａ）の酸化膜１５０を形成した段階で
は、その膜厚を考慮して、貫通孔１０８ａおよびスリッ
ト１０８ｂの幅は約１．８μｍ前後になる。そして、図
８（ｂ）のポリシリコン１５１を活性層１０１上に約１
μｍの膜厚を形成する場合は、貫通孔１０８ａおよびス
リット１０８ｂの内壁面において互いに対向する側の面
から同時に付着が約０．９μｍずつ進行し、その孔部分
がポリシリコン１５１で埋められた段階で、活性層１０
１上においてもポリシリコン１５１が所望とする約１μ
ｍの膜厚で付着されることになる。
る第３工程における幅を均一な２μｍ以下にして形成し
た場合の例である。図９（ａ）〜（ｃ）は、幅が不均一
な場合の例である。今、仮に、幅を２μｍとすると、本
発明では、図８（ａ）の酸化膜１５０を形成した段階で
は、その膜厚を考慮して、貫通孔１０８ａおよびスリッ
ト１０８ｂの幅は約１．８μｍ前後になる。そして、図
８（ｂ）のポリシリコン１５１を活性層１０１上に約１
μｍの膜厚を形成する場合は、貫通孔１０８ａおよびス
リット１０８ｂの内壁面において互いに対向する側の面
から同時に付着が約０．９μｍずつ進行し、その孔部分
がポリシリコン１５１で埋められた段階で、活性層１０
１上においてもポリシリコン１５１が所望とする約１μ
ｍの膜厚で付着されることになる。
【００５１】これに対して、幅が不均一な場合、図９
（ａ）の酸化膜１５０を形成した段階では、貫通孔１０
８ａおよびスリット１０８ｂの幅が２μｍを超える領域
が存在すると仮定する。このような状態で、ポリシリコ
ン１５１を活性層１０１上に約１μｍの膜厚を形成して
も、図９（ｂ）に示すように、貫通孔１０８ａおよびス
リット１０８ｂには完全に埋まらない領域が存在し、部
分的な窪み１４０が発生する。
（ａ）の酸化膜１５０を形成した段階では、貫通孔１０
８ａおよびスリット１０８ｂの幅が２μｍを超える領域
が存在すると仮定する。このような状態で、ポリシリコ
ン１５１を活性層１０１上に約１μｍの膜厚を形成して
も、図９（ｂ）に示すように、貫通孔１０８ａおよびス
リット１０８ｂには完全に埋まらない領域が存在し、部
分的な窪み１４０が発生する。
【００５２】そして、活性層１０１の表面をエッチング
により平坦化すると、本発明の図８（ｃ）では孔部分は
完全に埋まり平坦化するが、図９（ｃ）の場合は窪み１
４０が残ったままの状態となる。従って、以上のような
理由から、センサ部１０３の全面に渡って貫通孔１０８
ａおよびスリット１０８ｂの幅を２μｍ以下に設定した
ものである。
により平坦化すると、本発明の図８（ｃ）では孔部分は
完全に埋まり平坦化するが、図９（ｃ）の場合は窪み１
４０が残ったままの状態となる。従って、以上のような
理由から、センサ部１０３の全面に渡って貫通孔１０８
ａおよびスリット１０８ｂの幅を２μｍ以下に設定した
ものである。
【００５３】次に、上記半導体センサを用いた加速度検
出回路の構成を図１０に基づいて説明する。
出回路の構成を図１０に基づいて説明する。
【００５４】４個の半導体ストレンゲージ１１３ａ、１
１３ｂ、１１３ｃ、１１３ｄによって構成されるホイー
トストーンブリッジの出力Ｖ＋、Ｖ−が、増幅回路１０
５に入力され増幅される。ここで、センサ部１０３が形
成された面からＳｉ基板１００側に向かって垂直に加速
度が働くと、重り部１１０ａ，１１０ｂ間の梁部１１１
ｄ，１１１ｅ上に形成されたストレンゲージ１１３ｂ，
１１３ｄには圧縮応力が働いて抵抗値が下がり、重り部
１１０ａ，１１０ｂと周辺の支持部となる活性層１０１
との間の梁部１１１ｂ，１１１ｇ上に形成されたストレ
ンゲージ１１３ａ、１１３ｃには引っ張り応力が働いて
抵抗値が上がる。その結果、ホイートストーンブリツジ
から加速度の大きさに応じたセンサ出力が得られ、増幅
回路１０５で増幅される。
１３ｂ、１１３ｃ、１１３ｄによって構成されるホイー
トストーンブリッジの出力Ｖ＋、Ｖ−が、増幅回路１０
５に入力され増幅される。ここで、センサ部１０３が形
成された面からＳｉ基板１００側に向かって垂直に加速
度が働くと、重り部１１０ａ，１１０ｂ間の梁部１１１
ｄ，１１１ｅ上に形成されたストレンゲージ１１３ｂ，
１１３ｄには圧縮応力が働いて抵抗値が下がり、重り部
１１０ａ，１１０ｂと周辺の支持部となる活性層１０１
との間の梁部１１１ｂ，１１１ｇ上に形成されたストレ
ンゲージ１１３ａ、１１３ｃには引っ張り応力が働いて
抵抗値が上がる。その結果、ホイートストーンブリツジ
から加速度の大きさに応じたセンサ出力が得られ、増幅
回路１０５で増幅される。
【００５５】また、デジタル調整回路１０４から感度補
正のためのデータＶｇと、感度の温度特性を補正するた
めのデータＴＣＳと、オフセット電圧Ｖｏｆｆ（加速度
を印加しない状態でのセンサ出力）と、オフセット電圧
のずれを補正するための補正値△Ｖｏｆｆとが増幅回路
１０５に入力される。増幅回路１０５の出力は、ハイパ
スフィルタ１２６、ローパスフィルタ１２７を通して出
力Ｖｏｕｔが得られる。
正のためのデータＶｇと、感度の温度特性を補正するた
めのデータＴＣＳと、オフセット電圧Ｖｏｆｆ（加速度
を印加しない状態でのセンサ出力）と、オフセット電圧
のずれを補正するための補正値△Ｖｏｆｆとが増幅回路
１０５に入力される。増幅回路１０５の出力は、ハイパ
スフィルタ１２６、ローパスフィルタ１２７を通して出
力Ｖｏｕｔが得られる。
【００５６】このようにして、必要に応じて補正された
検出結果をブリッジ出力電圧Ｖｏｕｔとして取り出すこ
とができる。ハイパスフィルタ１２６およびローパスフ
ィルタ１２７は外部回路でもよい。それらの周波数応答
領域の調整部分などをデジタル調整回路１０４に組み込
んでもよい。これらを構成したセンサは、貫通穴１０８
ａとスリット１０８ｂを形成する際、それぞれの深さは
均一に加工され、センサ部１０３外形を精度良く形成す
ることができる。また、基板１００に形成された裏面酸
化膜１１２によってＳＯＩウエハに潜在している内部応
力が釣り合うことにより、センサ部１０３への歪みを低
減することが可能である。
検出結果をブリッジ出力電圧Ｖｏｕｔとして取り出すこ
とができる。ハイパスフィルタ１２６およびローパスフ
ィルタ１２７は外部回路でもよい。それらの周波数応答
領域の調整部分などをデジタル調整回路１０４に組み込
んでもよい。これらを構成したセンサは、貫通穴１０８
ａとスリット１０８ｂを形成する際、それぞれの深さは
均一に加工され、センサ部１０３外形を精度良く形成す
ることができる。また、基板１００に形成された裏面酸
化膜１１２によってＳＯＩウエハに潜在している内部応
力が釣り合うことにより、センサ部１０３への歪みを低
減することが可能である。
【００５７】次に、裏面酸化膜１１２を設けた効果を図
１１に基づいて説明する。
１１に基づいて説明する。
【００５８】図１１は、ＦＥＭ（有限要素）解析によっ
て確認した結果である。ＦＥＭ解析によって得られた活
性層１０１の表面に平行なＡ−Ｂ間（図４参照）におけ
る厚さ方向の歪み分布と応力分布とを示す。ここで、横
軸の位置が０．２ｍｍ〜０．８ｍｍの部分がセンサ部１
０３に相当する。裏面酸化膜１１２が無い場合の歪みを
Ｃ−１とし、応力をＣ−２とする。裏面酸化膜ｌ１２の
厚さを０．５μｍとした場合の歪みをＤ−１とし、応力
をＤ−２とする。裏面酸化膜１１２の厚さを０．２５μ
ｍとした場合の歪みをＥ−１とし、応力をＥ−２とす
る。これらの測定結果から、本例の場合には、裏面酸化
膜１１２の厚さを０．２５μｍに設定することによっ
て、センサ部１０３に発生する歪みおよび応力を最も小
さくすることができる。
て確認した結果である。ＦＥＭ解析によって得られた活
性層１０１の表面に平行なＡ−Ｂ間（図４参照）におけ
る厚さ方向の歪み分布と応力分布とを示す。ここで、横
軸の位置が０．２ｍｍ〜０．８ｍｍの部分がセンサ部１
０３に相当する。裏面酸化膜１１２が無い場合の歪みを
Ｃ−１とし、応力をＣ−２とする。裏面酸化膜ｌ１２の
厚さを０．５μｍとした場合の歪みをＤ−１とし、応力
をＤ−２とする。裏面酸化膜１１２の厚さを０．２５μ
ｍとした場合の歪みをＥ−１とし、応力をＥ−２とす
る。これらの測定結果から、本例の場合には、裏面酸化
膜１１２の厚さを０．２５μｍに設定することによっ
て、センサ部１０３に発生する歪みおよび応力を最も小
さくすることができる。
【００５９】本発明は、上述したＳＯＩウエハを用い
て、半導体ストレンゲージによって検出を行う加速度セ
ンサを説明したが、これに限定されるものでない。この
他に、例えば、ＳＯＩウエハを用いた容量型センサや、
単結晶シリコン基板上に絶縁層を介して第３の層として
ポリシリコンを形成させたウエハを用いた容量型センサ
にも同様に適用することが可能である。なお、その容量
型センサに適用する場合には、図１５を例に挙げて説明
すると、変位可能な第１の支持体１３の中央に配置され
た特に直線状の質量体１５の領域に、同一幅の切欠部
（孔等）を形成することによって作製可能である。
て、半導体ストレンゲージによって検出を行う加速度セ
ンサを説明したが、これに限定されるものでない。この
他に、例えば、ＳＯＩウエハを用いた容量型センサや、
単結晶シリコン基板上に絶縁層を介して第３の層として
ポリシリコンを形成させたウエハを用いた容量型センサ
にも同様に適用することが可能である。なお、その容量
型センサに適用する場合には、図１５を例に挙げて説明
すると、変位可能な第１の支持体１３の中央に配置され
た特に直線状の質量体１５の領域に、同一幅の切欠部
（孔等）を形成することによって作製可能である。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
３層構造の基板を用いた場合、検出構造体の可動部分の
全面に渡って均一な幅の切欠部を設けたので、検出構造
体の加工精度が向上し、感度ばらつきの少ないセンサを
製造することができると共に、大口径ウエハに対応でき
低コストなセンサを作製することが可能となる。
３層構造の基板を用いた場合、検出構造体の可動部分の
全面に渡って均一な幅の切欠部を設けたので、検出構造
体の加工精度が向上し、感度ばらつきの少ないセンサを
製造することができると共に、大口径ウエハに対応でき
低コストなセンサを作製することが可能となる。
【００６１】また、本発明によれば、検出構造体を形成
する加工工程が、回路部の形成工程より前にあるので、
加工時における反応媒体が回路部へ及ぼす影響が無くな
り、また、犠牲層を除去する除去工程が検出構造体を形
成する加工工程と分離して行われるので、工程が容易に
なり、さらに、犠牲層を除去した後のダイシング工程で
センサ構造体への異物侵入を低減でき、これにより、製
造工程において歩留りの高いセンサを実現することがで
きる。
する加工工程が、回路部の形成工程より前にあるので、
加工時における反応媒体が回路部へ及ぼす影響が無くな
り、また、犠牲層を除去する除去工程が検出構造体を形
成する加工工程と分離して行われるので、工程が容易に
なり、さらに、犠牲層を除去した後のダイシング工程で
センサ構造体への異物侵入を低減でき、これにより、製
造工程において歩留りの高いセンサを実現することがで
きる。
【００６２】さらに、本発明によれば、支持基板の裏面
に熱膨張係数が小さな膜を形成したので、検出構造体の
形成された層とその下にある犠牲層と支持基板との応力
が釣り合い、検出構造体への歪みを低減でき、これによ
り、感度およびオフセットのばらつきが少ない信頼性の
高いセンサを作製することができる。
に熱膨張係数が小さな膜を形成したので、検出構造体の
形成された層とその下にある犠牲層と支持基板との応力
が釣り合い、検出構造体への歪みを低減でき、これによ
り、感度およびオフセットのばらつきが少ない信頼性の
高いセンサを作製することができる。
【図１】本発明の実施の形態である半導体センサのセン
サ部の構成を示す平面図である。
サ部の構成を示す平面図である。
【図２】（ａ）は図１のｂ−ｂ断面図、（ｂ）は図１の
ｃ−ｃ断面図である。
ｃ−ｃ断面図である。
【図３】半導体センサのチップ構造を示す平面図であ
る。
る。
【図４】図３のａ−ａ断面図である。
【図５】本発明に係る半導体センサの製造方法を示す工
程図である。
程図である。
【図６】図５に続く製造方法を示す工程図である。
【図７】切欠部の幅を均一、不均一にした場合のエッチ
ングを比較して示す工程図である。
ングを比較して示す工程図である。
【図８】切欠部の幅を均一にした場合の埋め込み状態を
説明する工程図である。
説明する工程図である。
【図９】切欠部の幅を不均一にした場合の埋め込み状態
を図８に比較して説明する工程図である。
を図８に比較して説明する工程図である。
【図１０】本発明に係る半導体センサを用いた場合にお
ける加速度検出回路の構成を示すブロック図である。
ける加速度検出回路の構成を示すブロック図である。
【図１１】裏面膜を設けた効果を説明する特性図であ
る。
る。
【図１２】第１の従来例を示す斜視図である。
【図１３】図１２のｄ−ｄ断面図である。
【図１４】第２の従来例を示す斜視図である。
【図１５】図１４の櫛形電極部を簡略化して示す平面図
である。
である。
１００ 第１層 １０１ 第３層 １０２ 第２層 １０３ 検出構造体 １０４，１０５ 回路部 １０８ａ，１０８ｂ 切欠部 １１０ａ，１１０ｂ 重り部（可動部） １１１ａ〜１１１ｈ 梁部（可動部） １１２ 裏面膜 １１３ａ〜１１３ｄ 検出素子 ２００ 検出面 ３００ 支持部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−301176（ＪＰ，Ａ) 特開 平５−273229（ＪＰ，Ａ) 特開 平７−98327（ＪＰ，Ａ) 特開 平８−248058（ＪＰ，Ａ) 特開 平７−231102（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01P 15/12 H01L 29/84
Claims (12)
- 【請求項１】 支持基板の第１層上に絶縁性の第２層を
介して第３層が形成され、該第３層にセンサ機能の検出
構造体を有する半導体センサであって、 前記検出構造体の検出面と前記第１層との間の前記第２
層は除去されており、前記 第２層が除去されている前記検出構造体の検出面の
全面に渡って、幅が同一な複数の貫通孔と該貫通孔の幅
寸法と同一の幅を有する複数のスリットとが形成され
て、前記構造体の検出面に、前記第３層に連結された梁
部と該梁部を変位させる重り部とが設けられていること
を特徴とする半導体センサ。 - 【請求項２】 前記複数のスリットは互いに対向して設
けられ、これら互いに対向するスリットの間に前記梁部
が形成されていることを特徴とする請求項１に記載の半
導体センサ。 - 【請求項３】 前記検出面の中央部にも前記スリットが
形成されて前記検出面が二つに分割されるとともに、分
割された二つの検出面間に少なくとも一つの梁部が形成
され、前記二つの検出面と前記第３層とを連結するそれ
ぞれの梁部が形成されていることを特徴とする請求項２
に記載の半導体センサ。 - 【請求項４】 前記貫通孔およびスリットの同一幅の寸
法が２μｍ以下に設定されていることを特徴とする請求
項１ないし３のいずれかに記載の半導体センサ。 - 【請求項５】 前記梁部には検出素子が取り付けられて
いることを特徴とする請求項１ないし４のいずれかに記
載の半導体センサ。 - 【請求項６】 前記第１層の裏面に、該第１層の材料よ
りも熱膨張係数が小さな膜が形成されていることを特徴
とする請求項１ないし５のいずれかに記載の半導体セン
サ。 - 【請求項７】 前記第１層、第２層、および第３層から
なる基板として、シリコン−オン−インシュレータ構造
の基板、もしくは、単結晶シリコン基板上に絶縁層を介
して第３の層としてポリシリコンが形成されてなる基板
が用いられていることを特徴とする請求項１ないし６の
いずれかに記載の半導体センサ。 - 【請求項８】 支持基板の第１層上に絶縁性の第２層を
介して設けられた第３層に、センサ機能を持つ検出構造
体を作り込む半導体センサの製造方法であって、 前記第３層の前記検出構造体を形成しようとする部分の
全面に、幅が同一な複数の貫通孔と該貫通孔の幅寸法と
同一の幅を有する複数のスリットとを形成することによ
り、梁部と、該梁部を変位させるための重り部とに分離
して構成される前記検出構造体の検出面を作成する第１
工程と、 前記検出構造体の検出面に設けられた前記複数の同一幅
の貫通孔およびスリットを封止剤により埋め込み、該検
出構造体を含む前記第３層の表面を平坦化する第２工程
と、 前記表面が平坦化された第３層の前記検出構造体の周辺
領域に、該検出構造体と電気的に接続される回路部を形
成する第３工程と、 前記複数の同一幅の貫通孔およびスリットに埋め込んだ
前記封止剤の除去、および、前記検出構造体の検出面の
下方に位置する前記第２層の除去を行うことにより、該
検出構造体の検出面に設けられた前記梁部および前記重
り部を変位可能に作成する第４工程とを備えたことを特
徴とする半導体センサの製造方法。 - 【請求項９】 前記第４工程後の前記検出構造体を含む
前記第３層の表面に保護膜を塗布し、該保護膜が塗布さ
れた第３層にスリットを形成してダイシングを行う第５
工程と、 前記ダイシング後の第３層の保護膜を除去する第６工程
とをさらに具えたことを特徴とする請求項８記載の半導
体センサの製造方法。 - 【請求項１０】 前記第１工程から前記第４工程までの
いずれかの工程において、前記第１層の裏面に、該第１
層の材料よりも熱膨張係数が小さな膜を形成することを
特徴とする請求項８または９記載の半導体センサの製造
方法。 - 【請求項１１】 前記検出構造体に形成される前記貫通
孔およびスリットの同一幅の寸法を、２μｍ以下とする
ことを特徴とする請求項８ないし１０のいずれかに記載
の半導体センサの製造方法。 - 【請求項１２】 前記第１層、第２層、および第３層か
らなる基板として、シリコン−オン−インシュレータ構
造の基板、もしくは、単結晶シリコン基板上に絶縁層を
介して第３の層としてポリシリコンが形成されてなる基
板を用いることを特徴とする請求項８ないし１１のいず
れかに記載の半導体センサの製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26136997A JP3187754B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体センサおよびその製造方法 |
| DE19843716A DE19843716B4 (de) | 1997-09-26 | 1998-09-23 | Halbleitersensor und Verfahren zu dessen Herstellung |
| US09/241,096 US6332359B1 (en) | 1997-04-24 | 1999-02-01 | Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor |
| US09/957,503 US6526827B2 (en) | 1997-04-24 | 2001-09-21 | Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor |
| US09/957,241 US6494092B2 (en) | 1997-04-24 | 2001-09-21 | Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor |
| US09/957,504 US6446507B2 (en) | 1997-04-24 | 2001-09-21 | Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor |
| US09/956,969 US6632697B2 (en) | 1997-04-24 | 2001-09-21 | Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor |
| US09/957,242 US6564634B2 (en) | 1997-04-24 | 2001-09-21 | Semiconductor sensor chip and method for producing the chip, and semiconductor sensor and package for assembling the sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26136997A JP3187754B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体センサおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11101818A JPH11101818A (ja) | 1999-04-13 |
| JP3187754B2 true JP3187754B2 (ja) | 2001-07-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26136997A Expired - Fee Related JP3187754B2 (ja) | 1997-04-24 | 1997-09-26 | 半導体センサおよびその製造方法 |
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| Country | Link |
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| DE (1) | DE19843716B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101820449B1 (ko) | 2017-03-07 | 2018-01-19 | 주식회사 도시환경이엔지 | 폐석산을 이용한 태양광 발전장치 |
| KR101868579B1 (ko) * | 2016-11-25 | 2018-06-18 | 윤미경 | 태양광 집광장치 지주 받침구 |
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|---|---|---|---|---|
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| JP7173663B2 (ja) * | 2018-12-07 | 2022-11-16 | 日清紡マイクロデバイス株式会社 | Ｍｅｍｓ素子 |
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|---|---|---|---|---|
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| JPH0750789B2 (ja) * | 1986-07-18 | 1995-05-31 | 日産自動車株式会社 | 半導体圧力変換装置の製造方法 |
| DE3727142C2 (de) * | 1987-08-14 | 1994-02-24 | Kernforschungsz Karlsruhe | Verfahren zur Herstellung von Mikrosensoren mit integrierter Signalverarbeitung |
| JP2551625B2 (ja) * | 1988-04-08 | 1996-11-06 | 株式会社フジクラ | 半導体加速度センサ |
| DE4332843C2 (de) * | 1993-09-27 | 1997-04-24 | Siemens Ag | Verfahren zur Herstellung einer mikromechanischen Vorrichtung und mikromechanische Vorrichtung |
| DE4418207C1 (de) * | 1994-05-25 | 1995-06-22 | Siemens Ag | Thermischer Sensor/Aktuator in Halbleitermaterial |
| FR2732467B1 (fr) * | 1995-02-10 | 1999-09-17 | Bosch Gmbh Robert | Capteur d'acceleration et procede de fabrication d'un tel capteur |
| JP3506794B2 (ja) * | 1995-02-23 | 2004-03-15 | 株式会社東海理化電機製作所 | 加速度センサ及びその製造方法 |
-
1997
- 1997-09-26 JP JP26136997A patent/JP3187754B2/ja not_active Expired - Fee Related
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1998
- 1998-09-23 DE DE19843716A patent/DE19843716B4/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101868579B1 (ko) * | 2016-11-25 | 2018-06-18 | 윤미경 | 태양광 집광장치 지주 받침구 |
| KR101820449B1 (ko) | 2017-03-07 | 2018-01-19 | 주식회사 도시환경이엔지 | 폐석산을 이용한 태양광 발전장치 |
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| Publication number | Publication date |
|---|---|
| DE19843716B4 (de) | 2009-12-31 |
| DE19843716A1 (de) | 1999-04-01 |
| JPH11101818A (ja) | 1999-04-13 |
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