JP3449363B2 - アクティブマトリクス型表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＯＡ機器等の画
像，文字情報の表示装置として用いられる、アクティブ
マトリクス型表示装置に関する。

【０００２】

【従来の技術】薄膜トランジスタ(以下ＴＦＴと記す)を
用いたアクティブマトリクス型表示装置においては、従
来、ＴＦＴのリーク電流や汚染等による液晶抵抗の低下
に起因する液晶駆動電圧低下の補償、または、ＴＦＴの
ゲート−ソース間寄生容量によるフィードスルー電圧に
起因する液晶駆動電圧への直流成分重畳を防止するため
に、液晶容量と並列に付加容量を設けることが一般に行
われている。付加容量の構造として、特開平2−137826
号においては、Ｔａ₂Ｏ₅と窒化シリコン(ＳｉＮ)の２層
絶縁膜を有する容量が開示されている（第一の従来技
術）。この第一の従来技術の問題点は、ＳｉＮ膜上のう
ち、ＴＦＴ部分にのみ選択的に半導体膜を残す必要があ
るので、ＳｉＮのホト／エッチング工程と半導体膜のホ
ト／エッチング工程は別個に行う必要が有り、必然的に
製造工程が長くなる点である。

【０００３】これに対して、特開平3−15827号において
は、Ｔａ₂Ｏ₅とＳｉＮ膜と半導体膜とからなる付加容量
が開示されている（第二の従来技術）。また、特開昭62
−32651 号においては、半導体膜と絶縁膜を同一の平面
形状とすることにより一回のホト／エッチング工程によ
り加工する技術が開示されている(第三の従来技術)。こ
の第二の従来技術において、付加容量部分の半導体膜と
絶縁膜を同一の平面形状とすることにより、第三の従来
技術のように一回のホト／エッチング工程により加工す
ることができるので、工程数を削減できる可能性があ
る。

【０００４】

【発明が解決しようとする課題】ところが、第二の従来
技術では、ｎ型低抵抗半導体層／真性半導体層／絶縁層
の積層構造を誘電体とするＭＩＳ型コンデンサを付加容
量としており、ＭＩＳ型コンデンサに特有な過渡応答特
性により液晶駆動電圧が減衰し、正常な画像表示ができ
ないという問題がある。

【０００５】図２２（ａ）に、ｎ型低抵抗半導体層／真
性半導体層／絶縁層の積層構造を誘電体とするＭＩＳ型
コンデンサを付加容量とするアクティブマトリクス型表
示装置における、画素電位の波形を示す。図２２におい
て、ＶＥＰは画素電極の電位、期間４０２は画素が接続
された薄膜トランジスタがＯＦＦになって電圧を保持す
る電圧保持期間で約１６ｍｓある。このとき、期間４０
２において、ＶＥＰが比較的ゆっくりとした時定数で減
衰する現象がみられる。図２２（ｂ）に、絶縁層のみを
誘電体とするコンデンサを付加容量とするアクティブマ
トリクス型表示装置における、画素電位の波形を示す。
この場合、期間４０２にはＭＩＳ型コンデンサで見られ
た電圧減衰はほとんど観測されない。以上のことから、
ゆっくりとした時定数での画素電位ＶＥＰの減衰は、真
性半導体層とｎ型低抵抗半導体層に起因することがわか
る。

【０００６】このＭＩＳ型コンデンサ特有の電圧減衰
は、次のようにして起こる。真性半導体層と絶縁層との
界面付近にはキャリア捕獲中心（トラップ）が存在す
る。このトラップに蓄積されたキャリアは、１ｍｓから
１０ｍｓの時定数をもって、熱的に放出される。このと
き放出されたキャリアは、真性半導体層を移動し、ｎ型
低抵抗半導体層を通って電極に到達する。このキャリア
の移動距離ｄは、真性半導体層の膜厚と同程度となる。
このキャリアの移動に伴い、ポアソン方程式から導かれ
る次の式で表される電圧ΔＶだけ変化する。

【０００７】 ΔＶ＝ρ＊ｄ／ε０／εｓ …（式１） 但し、ρは移動したキャリアの電荷密度、ｄは移動距
離、εｓは真性半導体層の比誘電率、ε０は真空の誘電
率である。

【０００８】このＭＩＳ型コンデンサ特有の電圧減衰の
ために、液晶にかかる電圧（液晶保持電圧）が保持期間
中にゆっくりと減衰することになる。これは、液晶駆動
電圧の実効値の低下や液晶駆動電圧の直流成分をキャン
セルするためのオフセット電圧のシフトをもたらす。こ
の結果、コントラストの低下，フリッカ，残像など、表
示画像に悪影響を与える。

【０００９】本発明の目的は、フリッカや残像等の表示
不良を抑さえた液晶表示装置を提供することを目的とす
る。更に本発明の他の目的は、真性半導体／絶縁層が略
同一パターンである工程短縮可能な構造において、液晶
駆動電圧の減衰がない付加容量を実現することである。

【００１０】

【課題を解決するための手段】この目的を達成するた
め、本発明のアクティブマトリクス型表示装置によれ
ば、付加容量は絶縁層と真性半導体層を含み、それが接
続された走査電極の非選択期間において、付加容量のキ
ャリアを前記絶縁層と前記真性半導体層との界面付近に
蓄積する。

【００１１】更に、本発明のアクティブマトリクス型表
示装置によれば、薄膜トランジスタは走査電極上に形成
された絶縁層と、前記絶縁層上に形成された真性半導体
層と、前記真性半導体層上の一部に形成された第一伝導
型半導体層と、前記第一伝導型半導体層上に形成された
ソース電極およびドレイン電極とからなり、付加容量は
第一電極と、前記第一電極上に形成された絶縁層と、前
記絶縁層上に形成された真性半導体層と、前記真性半導
体層上に形成された第二伝導型半導体層と、前記第二伝
導型半導体層上に形成された第二電極とから構成され
る。

【００１２】更に、本発明のアクティブマトリクス型表
示装置によれば、薄膜トランジスタは前記走査電極上に
形成された絶縁層と、前記絶縁層上に形成された真性半
導体層と、前記真性半導体層上の一部に形成されたｎ型
またはｐ型半導体層と、前記ｎ型またはｐ型半導体層上
に形成されたドレイン電極およびソース電極とからな
り、付加容量は、前記画素電極に接続された第一電極
と、前記第一電極上に形成された絶縁層と、前記絶縁層
上に形成された真性半導体層と、前記半導体層上に形成
された前記薄膜トランジスタと同じ導電型のｎ型または
ｐ型半導体層と、前記ｎ型またはｐ型半導体層上に形成
された第二電極で構成され、前記第二電極が前記走査電
極に接続される。

【００１３】更に、本発明のアクティブマトリクス型表
示装置によれば、付加容量は、絶縁層と真性半導体層を
含み、前記真性半導体層に存在するキャリア捕獲中心お
よび、前記絶縁層と前記真性半導体層との界面に存在す
るキャリア捕獲中心からのキャリア放出時定数を短くす
る処理を施す。

【００１４】更に、本発明のアクティブマトリクス型表
示装置によれば、付加容量は、絶縁層と真性半導体層を
含み、前記真性半導体層に光を照射する。

【００１５】更に、本発明のアクティブマトリクス型表
示装置によれば、付加容量は、第一電極と真性半導体層
と第二電極を含み、前記第一電極と前記真性半導体層の
間の層の一つに第一絶縁層を含み、前記第二電極と前記
真性半導体層の間の層の一つに第二絶縁層を含む。

【００１６】本発明では、薄膜トランジスタは走査電極
上に形成された絶縁層と、前記絶縁層上に形成された真
性半導体層と、前記真性半導体層上の一部に形成された
第一伝導型半導体層と、前記第一伝導型半導体層上に形
成されたソース電極およびドレイン電極とからなり、前
記付加容量は第一電極と、前記第一電極上に形成された
絶縁層と、前記絶縁層上に形成された真性半導体層と、
前記真性半導体層上に形成された第二伝導型半導体層
と、前記第二伝導型半導体層上に形成された第二電極と
から構成される。このため、付加容量の真性半導体層／
絶縁層界面のトラップに蓄積されるキャリアは正孔とな
る。付加容量に印加される電界の向きを考慮すると、保
持期間中において、トラップから放出されたキャリアは
界面付近に蓄積される。このときキャリアは界面から他
に移動しないため、キャリアの移動距離ｄがほとんど０
となる。この結果、（式１）から導かれるように電圧変
動ΔＶもほとんど０となるため、トラップからのキャリ
ア放出に伴う電圧減衰はなくなることがわかる。また、
薄膜トランジスタをｐ型、ＭＩＳ型保持容量をｎ型とし
た場合でも、ＭＩＳ型保持容量にかかる電圧の極性、キ
ャリアの極性が共に入れ替わるため、同様の議論が成り
立つことがわかる。

【００１７】更に本発明の別の手段では、薄膜トランジ
スタの導電型とＭＩＳ型付加容量の低抵抗半導体層の伝
導型が同じ場合で、付加容量において、低抵抗半導体層
に接続された第二電極を走査電極に接続し、絶縁層に接
続された第一電極を画素電極に接続した付加容量で構成
される。このため、保持期間中のＭＩＳ型コンデンサに
かかる電界の向きは従来の場合と反対になる。この場合
もトラップから放出されたキャリアは界面付近に蓄積さ
れる結果、さきほどの議論と同様に電圧減衰を防止する
ことが可能である。

【００１８】更に本発明の別の手段では、ＭＩＳ型コン
デンサを付加容量部としたとき、その真性半導体層に光
を照射する。この場合、トラップされているキャリア
は、光により励起されるために、その放出時定数を非常
に短くすることができる。保持期間の１／１０以下など
と短い時間でトラップされているキャリアをすべて放出
するように設計すれば、保持期間中のほとんどは、電圧
が減衰しないようにできる。

【００１９】更に本発明の別の手段では、付加容量は、
第一電極と真性半導体層と第二電極を含み、前記第一電
極と前記真性半導体層の間の層の一つに第一絶縁層を含
み、前記第二電極と前記真性半導体層の間の層の一つに
第二絶縁層を含む。この場合、電圧が変動するＭＩＳ型
コンデンサと、第二電極と真性半導体層の間に形成した
絶縁層を誘電体とするコンデンサが直列に接続されるの
と等価になり、変動する電圧がコンデンサの容量で分割
されるため、電圧減衰を低減することができる。

【００２０】例えば残像を防止するためには、薄膜トラ
ンジスタのゲート−ソース間寄生容量によるフィードス
ルー電圧に起因する液晶駆動電圧への直流成分重畳を防
ぐ必要があるが、そのために付加容量をなるべく大きく
する方法がある。従来のMIS型コンデンサを使用する場
合、付加容量を大きくすればするほど保持電圧減衰が大
きくなるため、残像やフリッカを抑制する設計が非常に
困難であった。ところが、本発明で提供される付加容量
は、容量を大きくしてもそのような電圧減衰の増大は起
こらない。このため、真性半導体／絶縁層が略同一パタ
ーンである工程短縮可能な構造のアクティブマトリクス
型表示装置において、残像を抑制するための設計が可能
となる。

【００２１】これら本発明のその他の作用，効果につい
ては、以下に述べる実施例においてさらに詳しく述べら
れるであろう。

【００２２】

【発明の実施の形態】（実施例１）以下、本発明アクテ
ィブマトリクス駆動型表示装置を実施例として示した図
面を用いて詳細に説明する。図１８は、本発明アクティ
ブマトリクス型液晶表示装置の代表的な実施例を示す概
略回路図である。図１８において、１はアクティブマト
リクスアレイで、所定間隔で第１の方向（図で横方向）
に延びる複数の走査信号電極Ｙ１，Ｙ２，Ｙ３，…，Ｙ
ｎ、所定間隔で走査信号電極Ｙ０，Ｙ１，Ｙ２，Ｙ３，
…，Ｙｎと交差する第２の方向（図で縦方向）に延びる
複数の映像信号電極Ｘ１，Ｘ２，Ｘ３，…，Ｘｍ、走査
信号電極と映像信号電極の各交差点付近に位置し、ゲー
ト電極が走査信号電極に、ドレイン電極が映像信号電極
にそれぞれ接続された薄膜トランジスタＴＦＴ、隣接す
る２個の走査信号電極と隣接する２個の映像信号電極に
よって規定される各領域に配置され、各薄膜トランジス
タのソース電極に接続された画素電極ＥＰ，各画素電極
と該画素電極が薄膜トランジスタを介して接続される走
査信号電極の前段の走査信号電極との間に接続された付
加容量Ｃａｄｄから構成されている。ＥＣは、液晶層を
介してアクティブマトリクスアレイ１の各画素電極に対
向配置された対向電極、２は走査信号電極Ｙ０，Ｙ１，
Ｙ２，Ｙ３，…，Ｙｎを駆動する垂直走査回路、３及び
４はアクティブマトリクスアレイ１の第２の方向の両側
に配置されて映像信号電極Ｘ１，Ｘ２，Ｘ３，…，Ｘｍ
を駆動する映像信号駆動回路、５は対向電極ＥＣに所定
の電位を付与する対向電極電圧制御回路、６はホストか
らの信号から各回路の駆動信号を作る回路である。画素
電極ＥＰに付与された記号Ｒ，Ｇ，Ｂは、それぞれ赤，
緑，青の各色用の画素電極を示す。この実施例では、映
像信号駆動回路を、アクティブマトリクスアレイの両側
に配置する例を示したが、片側に配置する場合であって
も本発明の本質には関わりない。

【００２３】図１９はアクティブマトリクスアレイ１の
単位画素の回路図である。図１９において、Ｙ１，Ｙ２
は走査信号電極、Ｘ１，Ｘ２は映像信号電極、ＣＬＣは
画素電極ＥＰと対向電極ＥＣとの間に狭持された液晶や
配向膜などを誘電体とするコンデンサの容量である。

【００２４】図２４に、本発明アクティブマトリクス型
表示装置における画素の一部分の概略断面図を示す。１
００は透明ガラス板からなる第一の絶縁基板、１０１及
び１０２は第一の絶縁基板１００の両面に形成された酸
化シリコンである。ＥＰは酸化シリコン膜１０１上の走
査信号電極Ｙ１，Ｙ２及び映像信号電極Ｘ１，Ｘ２で包
囲された領域に形成されたネサ膜のような透明導電膜か
らなる画素電極、１１１はＥＰ上に形成された保護膜、
１１２は保護膜１１１上に形成された配向膜、１１３は
第一の絶縁基板１００の他方の酸化シリコン膜１０２上
に形成された第一の偏向板である。

【００２５】２００は第一の絶縁基板１００上に所定間
隔を隔てて対向配置された透明ガラス板からなる第二の
絶縁基板、２０１及び２０２は第二の絶縁基板２００の
両面に形成された酸化シリコン膜である。２０４は一方
の酸化シリコン膜２０１上に形成されたカラーフィル
タ、２０５は遮光膜２０３及びカラーフィルタ２０４上
に形成された例えばエポキシ樹脂又はアクリル樹脂から
なる保護膜、ＥＣは保護膜２０５上に形成されたネサ膜
のような透明導電膜からなる対向電極、２０６は対向電
極ＥＣ上に形成された第二の配向膜、２０７は第二の絶
縁基板２００の他方の酸化シリコン膜２０２上に形成さ
れた第二の偏向板である。

【００２６】３００は第一の絶縁基板１００と第二の絶
縁基板２００との間の間隙に充填された液晶層、３５０
は第二の絶縁基板の他方の酸化シリコン膜２０２側に配
置されたバックライト、３５１はバックライト３５０か
らの光である。

【００２７】本実施例においては保護膜１１１上に配向
膜１１２を形成したが、液晶に印加される電界強度を大
きくするなどの目的で、１１１を選択的に除去して画素
電極ＥＰ上に配向膜１１２を形成することも考えられる
が、この違いは本発明の骨子とは関係がない。

【００２８】本発明の第一の実施例における単位画素の
平面構造を、図１により説明する。図１は、第一の実施
例におけるアクティブマトリクスアレイ１の単位画素と
その周辺の具体的構成を示す概略平面図である。Ｙ１及
びＹ２は一方の酸化シリコン膜１０１上に一方向に延び
一方向と直角方向に所定間隔で並設された、アルミニウ
ム，クロム，タンタル，モリブデン等から選ばれた金属
からなる走査信号電極である。１０４は酸化シリコン膜
１０１上に形成された例えば窒化シリコン膜からなる絶
縁層で、一部が走査信号電極Ｙ１，Ｙ２及び画素電極Ｅ
Ｐ上に延びている。１０５は絶縁層１０４上に絶縁層１
０４と略同一パターンを有して形成された、積極的に不
純物を添加していない非晶質シリコンからなる真性半導
体層である。１０６ｎは真性半導体層１０５の選択され
た表面上に形成された、例えば燐を添加した非晶質シリ
コン（ｎ＋ａ−Ｓｉ）からなるｎ型低抵抗半導体層であ
る。絶縁層１０４，真性半導体層１０５及びｎ型低抵抗
半導体層１０６ｎの積層体は、映像信号電極Ｘ１，Ｘ２
が形成される箇所即ち隣接する画素電極の間を走査信号
電極Ｙ１，Ｙ２と直交する方向に延び、その一部が走査
信号電極Ｙ１，Ｙ２上に延びている部分を有している。
１０７と１０８は、ｎ型低抵抗半導体層106nの選択され
た表面上に形成された、例えばアルミニウム，クロム，
タンタル，モリブデン等から選ばれた電極である。１０
７は映像信号電極Ｘ１，Ｘ２、および薄膜トランジスタ
ＴＦＴのドレイン電極となる。１０８は薄膜トランジス
タTFTのソース電極となり、一部が画素電極ＥＰに延び
ている。１０６ｐは真性半導体層１０５の選択された表
面に形成された、例えばホウ素を添加した非晶質シリコ
ン（ｐ＋ａ−Ｓｉ）からなるｐ型低抵抗半導体層であ
る。絶縁層１０４，真性半導体層１０５及びｐ型低抵抗
半導体層１０６ｐの積層体は、他から離れて島状に走査
信号電極Ｙ１，Ｙ２から画素電極ＥＰ上に延びている部
分を有している。１０９は例えばアルミニウム，クロ
ム，タンタル，モリブデン等から選ばれた金属で形成さ
れた電極で、付加容量Ｃａｄｄの第二電極となり、一部
が画素電極ＥＰ上に延びている。１１１は酸化シリコン
膜１０１から画素電極ＥＰ，電極１０７，１０８，１０
９までの露出部分を被覆する保護膜で、例えば透明性と
耐湿性に優れた酸化シリコン膜や窒化シリコン膜で形成
される。これらによって液晶表示装置用薄膜トランジス
タアレイ基板が構成される。

【００２９】本実施例の薄膜トランジスタの構造を図２
を用いて説明する。図２は図１のII−II線に沿う概略断
面図である。薄膜トランジスタＴＦＴは、前記走査信号
電極Ｙ１をゲート電極とし、このゲート電極上に形成さ
れた絶縁層１０４をゲート絶縁層とし、この絶縁層１０
４上に形成された真性半導体層１０５をチャネル領域と
し、この真性半導体層１０５上の一部に形成されたｎ型
低抵抗半導体層106nをコンタクト層とし、このｎ型低抵
抗半導体層１０６ｎ上に形成された電極１０７をドレイ
ン電極、ｎ型低抵抗半導体層１０６ｎ上に形成された電
極１０９をソース電極として構成されている。２０３は
酸化シリコン膜２０１上に形成された遮光性の高い例え
ばクロム膜またはアルミニウム膜からなる遮光層で、画
素電極ＥＰに対向する箇所は遮光層２０３は選択的に除
去されている。これによって画素部と他の箇所とのコン
トラストの向上を図ると共に、薄膜トランジスタを構成
する真性半導体層１０５への遮光機能を果たしている。

【００３０】本実施例の特徴である付加容量Ｃａｄｄの
構造を図３を用いて説明する。図３は図１のIII−III線
に沿う概略断面図である。付加容量Ｃａｄｄは、前記走
査信号電極Ｙ１を第一電極とし、この第一電極上に形成
された絶縁層１０４と、この絶縁層１０４上に形成され
た真性半導体層１０５と、この真性半導体層１０５上に
形成されたｐ型低抵抗半導体層１０６ｐと、このｐ型低
抵抗半導体層１０６ｐ上に形成された電極１０９からな
る第二電極とから構成され、この第二電極は、前記画素
電極ＥＰに接続されている。

【００３１】薄膜トランジスタＴＦＴには、ｎ型低抵抗
半導体層１０６ｎを含むため、電子が多数キャリアであ
り、正孔は少数キャリアである。一方、付加容量Ｃａｄ
ｄは、ｐ＋ａ−Ｓｉからなるｐ型低抵抗半導体層１０６
ｐを含むため、正孔を真性半導体層１０５に注入するこ
とが可能である。すなわち、薄膜トランジスタＴＦＴに
おける少数キャリアを、前記付加容量Ｃａｄｄの真性半
導体層に注入することが可能になっている。

【００３２】本発明の第一の実施例の代表的な駆動方法
を、図２０および図２１（ａ）を用いて説明する。図２
０に、ＶＧ１，ＶＧ２，ＶＤのタイミングチャート、図
２１（ａ）に、本発明の第一の実施例におけるＶＥＰの
タイミングチャートを示す。

【００３３】図２０および図２１において、ＶＧ１は付
加容量Ｃａｄｄが接続された走査信号電極Ｙ１の電位、
ＶＧ２は前記付加容量Ｃａｄｄが接続されている画素電
極ＥＰに接続されている薄膜トランジスタＴＦＴのゲー
ト電極に接続されている走査信号電極Ｙ１の電位と、Ｖ
Ｄは薄膜トランジスタＴＦＴのドレイン電極に接続され
ている映像信号電極Ｘ１の電位、ＶＥＰは前記付加容量
Ｃａｄｄが接続されている画素電極ＥＰの電位、期間４
００は、走査信号電極Ｙ１が選択されている期間（前段
書き込み期間４００）で約３２μ秒、期間４０１は走査
信号電極Ｙ２が選択されている期間（電圧書き込み期間
４０１）で約３２μ秒、期間４０２は走査信号電極Ｙ
１，Ｙ２共に非選択期間（電圧保持期間４０２）で約１
６.６ｍ秒である。

【００３４】また、この例では駆動が単純なフレーム反
転方式の場合を示したが、行毎反転駆動法など他の交流
駆動方式においても、付加容量Ｃａｄｄの電極の電位の
大小関係は変わらないので、以下の説明を同様に適用で
きる。

【００３５】本発明の第一の実施例の付加容量Ｃａｄｄ
の動作を、図４に示すエネルギーバンド図により説明す
る。図４において、５００は絶縁層１０４に接続された
第一電極の領域、５０１は絶縁層１０４の領域、５０２
は真性半導体層１０５の領域、５０３ｐはｐ型低抵抗半
導体層１０６ｐの領域、５０４はｐ型低抵抗半導体層１
０６ｐに接続された第二電極の領域、５０５ａはｎ型低
抵抗半導体層１０６ｎのイオン化したアクセプタ、５０
６ｐは絶縁層／真性半導体層界面および界面付近のキャ
リア捕獲中心（トラップ）およびそれにトラップされた
正孔、５０７ｐは絶縁層／真性半導体層界面付近のチャ
ネルに蓄積された正孔、５０８ｐはトラップから正孔が
放出される過程、５０９ｐはトラップから放出された正
孔である。

【００３６】電圧保持期間中４０２においては図２０お
よび図２１（ａ）に示したように、保持容量Ｃａｄｄに
おいて、第一電極に接続されている走査信号電極Ｙ１の
電位ＶＧ１よりも、第二電極に接続されている画素電極
ＥＰの電位ＶＥＰのほうが高い。このため、多数キャリ
アである正孔が第二電極から絶縁層へ向かって移動する
方向に電界が印加されることになる。そのため、電圧書
き込み期間４０１および電圧保持期間４０２中には、絶
縁層と真性半導体層の界面付近に正孔が蓄積され、それ
と同時に前記界面や前記界面付近の真性半導体層に含ま
れるトラップに正孔が捕らえられている。この様子を図
４（ａ）に示す。

【００３７】図４（ｂ）に、正孔がトラップから放出さ
れた場合の様子を示す。トラップから放出された正孔は
価電子帯を移動するが、電界の向きに従い界面方向へ移
動するため、前記界面付近に蓄積される。このキャリア
の移動距離はトラップから界面の距離であり、トラップ
された正孔の分布範囲である約１０ｎｍよりも短い距離
である。従来構造の付加容量におけるキャリアの移動距
離は、前述したように界面と第二電極との距離（本実施
例の場合約２００ｎｍ）よりもかなり短くなる。この効
果により電圧減衰が非常に小さくなることがわかる。と
いうのは、（式１）によれば、電圧減衰はこのキャリア
の移動距離に比例するからである。

【００３８】また、以上の説明は、低抵抗半導体層の導
電型についてｎ型とｐ型を互いに入れ替えた場合につい
ても、多数キャリアの極性が反転するのに伴い電位の高
低の関係が反転するので、トラップから放出されたキャ
リアの移動方向は変わらないため、前述した理由が同様
に適用され、電圧減衰が非常に小さくなることがわか
る。

【００３９】本実施例におけるアクティブマトリクス基
板の製造工程が、第一の従来技術に比べて短縮可能であ
ることを示す。第一の従来技術における付加容量の構造
においては、絶縁層と真性半導体層は異なるパターンを
有するため、ホト工程とエッチング工程がそれぞれ二回
必要であった。本実施例のアクティブマトリクス基板の
構造では、絶縁層１０４と真性半導体層１０５が略同一
パターンを持つため、ホト工程とエッチング工程がそれ
ぞれ一回ですむため、工程短縮が可能であることがわか
る。

【００４０】また、本実施例におけるアクティブマトリ
クス基板は、ｎ型とｐ型両方の低抵抗半導体層を有す
る。このため、アクティブマトリクス基板上にｎ型とｐ
型両方の薄膜トランジスタを同一工程で形成可能なの
で、例えば画素部分や画素以外の周辺部分に、例えばＣ
ＭＯＳ型の回路を作製可能である。このＣＭＯＳ型の回
路に、図１８に示した垂直走査回路２や映像信号駆動回
路３，４などの全部あるいはその一部を機能させること
により、アクティブマトリクス基板への入力端子数を削
減でき、表示装置の製造コストを削減できる。特にＣＭ
ＯＳ型回路を採用することにより、低消費電力化や回路
構成の単純化などの利点がある。このことを実施したア
クティブマトリクス型表示装置の概略回路図を図２３に
示す。図２３において、７００は、この実施例のアクテ
ィブマトリクスアレイ基板である。７０１は、アクティ
ブマトリクスアレイ基板上に形成された付加容量で、第
一の実施例で示した付加容量と同じ構造である。７０２
はアクティブマトリクスアレイ基板上に形成されたＣＭ
ＯＳ型の垂直走査回路である。７０３および７０４は、
アクティブマトリクスアレイ基板上に形成されたＣＭＯ
Ｓ型映像信号駆動回路である。

【００４１】（実施例２）本発明の第二の実施例におけ
る単位画素の平面構造を、図５により説明する。図５
は、第二の実施例におけるアクティブマトリクスアレイ
１の単位画素とその周辺の具体的構成を示す概略平面図
である。図１に示した第一の実施例の液晶表示装置用薄
膜トランジスタアレイ基板とは、映像信号電極Ｘ１，Ｘ
２，…，Ｘｍが、例えばネサ膜のような透明導電膜で形
成された透明電極１１４で構成されていること、薄膜ト
ランジスタのドレイン電極が透明電極１１４で構成され
ていること、薄膜トランジスタのソース電極が画素電極
ＥＰで構成されていること、付加容量部の第二電極１１
７が、例えばネサ膜のような透明導電膜で形成された透
明電極で形成されていること、付加容量部のｐ型低抵抗
半導体層１０６ｐに替わってｎ型低抵抗半導体層１０６
ｎが形成されていること、付加容量部の第一電極１１６
が画素電極ＥＰに接続されていること、付加容量部の第
二電極が走査信号電極Ｙ１に接続されていること、にお
いて相違している。

【００４２】本実施例の薄膜トランジスタの構造を図６
を用いて説明する。図６は図５のVI−VIに沿う概略断面
図である。図２に示した第一の実施例の薄膜トランジス
タとは、薄膜トランジスタのドレイン電極がネサ膜のよ
うな透明導電膜で形成された透明電極１１４で構成され
ていること、薄膜トランジスタのソース電極が画素電極
ＥＰで構成されていること、において相違している。

【００４３】本実施例の特徴である付加容量Ｃａｄｄの
構造を、図７を用いて説明する。図７は図５のVII−VII
に沿う概略断面図である。付加容量Ｃａｄｄは、酸化シ
リコン１０１上に形成された、例えばアルミニウム，ク
ロム，タンタル，モリブデン等から選ばれた金属からな
る第一電極１１６と、第一電極１１６上から走査信号電
極Ｙ１上に延びて形成された絶縁層１０４と、絶縁層１
０４上に略同一パターンで形成された真性半導体層１０
５と、真性半導体層１０５上の選択された表面上に形成
されたｎ型低抵抗半導体層１０６ｎと、ｎ型低抵抗半導
体層１０６ｎ上から走査信号電極Ｙ１に延びて形成され
た、例えばネサ膜のような透明導電膜からなる第二電極
１１７とから構成される。第一電極１１６は画素電極Ｅ
Ｐに接続されている。

【００４４】本発明の第二の実施例の代表的な駆動方法
は、図２０に示したとおり、第一の実施例と同様であ
る。また、本発明の第二の実施例におけるＶＥＰのタイ
ミングチャートは、図２１（ａ）に示した通り、第一の
実施例とほぼ同様である。

【００４５】本発明の第二の実施例の付加容量Ｃａｄｄ
の動作を、図８に示すエネルギーバンド図により説明す
る。図８においては、図４に示したエネルギーバンド図
とは、５０３ｐに替わってｎ型低抵抗半導体層の領域５
０３ｎがあること、５０５ａに替わってイオン化したド
ナー５０５ｄがあること、５０６ｐに替わってキャリア
捕獲中心およびそれにトラップに蓄積された電子５０６
ｎがあること、507pに替わって絶縁層／真性半導体層界
面付近のチャネルに蓄積された電子５０７ｎがあるこ
と、５０８ｐに替わってトラップから電子が放出される
過程５０８ｎがあること、５０９ｐに替わってトラップ
から放出された電子５０９ｎがあること、絶縁層の領域
５０１に印加される電界の向きが反転していること、に
おいて相違している。

【００４６】電圧書き込み期間４０１および電圧保持期
間４０２中には、図２０および図２１（ａ）に示したよ
うに、保持容量Ｃａｄｄにおいて、第一電極に接続され
ている画素電極ＥＰの電位ＶＥＰよりも、第二電極に接
続されている走査信号電極Ｙ１の電位ＶＧ１のほうが低
いため、多数キャリアである電子が第二電極から絶縁層
へ向かって移動する方向に電界が印加されていることに
なる。そのため、電圧保持期間４０２中には、絶縁層と
真性半導体層の界面付近に電子が蓄積され、それと同時
に前記界面や前記界面付近の真性半導体層に含まれるキ
ャリア捕獲中心（トラップ）に電子が捕らえられてい
る。この様子を図８（ａ）に示す。

【００４７】図８（ｂ）に、電子がトラップから放出さ
れた場合の様子を示す。トラップから放出された電子は
導電帯を移動するが、電界の向きに応じて界面方向へ移
動するため、前記界面付近に蓄積される。このキャリア
の移動距離はトラップから界面の距離であり、トラップ
された電子の分布範囲である約１０ｎｍよりも短い距離
である。第一の実施例において説明した理由と同様に、
キャリア移動に伴う電圧減衰が非常に小さくなる。

【００４８】本実施例におけるアクティブマトリクス基
板の製造工程が、第一の実施例に比べて短縮可能である
ことを示す。第一の実施例においては、ｐ型低抵抗半導
体層を形成するため、例えば選択的なドーピングが必要
であり、ホト工程とイオン照射工程が必要であった。本
実施例のアクティブマトリクス基板の構造では、ｎ型低
抵抗半導体層のみ形成すれば良いので、ｐ型低抵抗半導
体層を形成する工程は必要ない。また、映像信号電極Ｘ
１，Ｘ２，…，Ｘｍ、薄膜トランジスタのソース電極及
びドレイン電極、付加容量部の第二電極が画素電極と同
じ透明導電膜を用いて形成するため、これらの電極を同
一工程で形成可能である。このため、電極膜形成工程，
ホト工程およびエッチング工程を短縮可能である。

【００４９】（実施例３）本発明の第三の実施例の特徴
を、図９および図１０を用いて説明する。図９は、第三
の実施例におけるアクティブマトリクスアレイ１の単位
画素とその周辺の具体的構成を示す概略平面図である。
図１０は図９のＸ−Ｘに沿う断面図である。図５、およ
び図７に示した付加容量とは、付加容量に対向する部分
の遮光層２０３を選択的に除去した開口部２０３ｂが存
在すること、において相違している。このため、液晶層
３００まで到達したバックライト光３５１は、第一の配
向膜１１２、透明導電膜からなる第二電極１１４とｎ型
低抵抗半導体層１０６ｎを透過して、真性半導体層１０
５に照射されている。この光照射によって真性半導体層
１０５の抵抗が低下する。

【００５０】この効果を、図１１に示した本実施例の単
位画素の等価回路を用いて説明する。図１１において、
６００は付加容量部の絶縁層１０４を誘電体層とし、真
性半導体層１０５と絶縁層１０４との界面に蓄積された
電子が形成するチャネルと、走査信号電極Ｙ１を電極と
したコンデンサ、６０１は真性半導体層１０５の抵抗成
分を表した抵抗、６０２はｎ型低抵抗半導体層１０６ｎ
の抵抗成分を表した抵抗である。電圧書き込み期間４０
１において、抵抗６０１，抵抗６０２を通してコンデン
サ６００に充電する。抵抗６０２は抵抗６０１に比べて
かなり低いため、充電の時定数は抵抗６０１で律速され
る。本実施例の場合、光照射により抵抗６０１が第二の
実施例に比べて低くなるため、充電の時定数が短縮さ
れ、電圧書き込み特性の改善を図ることができる。

【００５１】本実施例では、真性半導体層１０５にバッ
クライト光３５１を照射するために第二電極を透明導電
膜で形成した場合について述べたが、第二電極が不透明
な場合でも絶縁層１０４と真性半導体１０５の積層体を
選択的に延長し、その部分に光を照射する場合でも同様
な効果が期待出来る。

【００５２】また、本実施例では、第二の実施例の付加
容量に含まれる真性半導体層１０５にバックライト光を
照射する場合を述べたが、第一の実施例の付加容量につ
いて、その真性半導体層１０５にバックライト光を照射
する場合でも同じ効果が期待出来る。

【００５３】また、本実施例では、第一の絶縁基板１０
０を通してバックライト光を照射する場合について述べ
たが、第二の絶縁基板２００を通してバックライト光を
照射する場合には、付加容量部の遮光層の一部を選択的
に除去する替わりに、付加容量部の第一電極の一部を選
択的に除去する。これにより、第一の絶縁基板１００ま
で到達したバックライト光は、酸化シリコン１０１，絶
縁層１０４を透過して、真性半導体層１０５に照射でき
るので、同様な効果が期待できる。

【００５４】また、表示装置において、使用者の好みに
よってバックライト光３５１の強度を変更する調光機能
を備える場合、バックライト光３５１の強度によって画
素の書き込み特性が微妙に変化する可能性がある。フリ
ッカや残像を抑えるためには、その書き込み特性に応じ
て対向電極ＥＣの電位を調整する必要がある。そのた
め、バックライト光３５１の光強度に応じて対向電極Ｅ
Ｃの電位を調整する回路を追加すれば、より表示品質の
高い表示装置を実現できる。

【００５５】また、本実施例では、バックライト光を照
射することによって真性半導体層１０５の抵抗を減少さ
せたが、他にも、選択的にイオン照射することで不純物
を添加し、付加容量部分の真性半導体層１０５の抵抗を
減少させる場合でも、同様の効果が期待できる。

【００５６】（実施例４）本発明の第四の実施例の特徴
である付加容量Ｃａｄｄの構造を、図１２および図１３
により説明する。図１２は、第四の実施例におけるアク
ティブマトリックスアレイ１の単位画素とその周辺の具
体的構成を示す概略平面図、図１３は図１２のXIII−XI
IIに沿う断面図である。図１、および図３に示した第一
の実施例におけるアクティブマトリクスアレイ基板と
は、映像信号電極Ｘ１，Ｘ２，…，Ｘｍが例えばネサ膜
のような透明導電膜で形成された透明電極１１４で構成
されていること、薄膜トランジスタのドレイン電極が透
明電極１１４で構成されていること、薄膜トランジスタ
のソース電極が画素電極ＥＰで構成されていること、付
加容量部の第二電極が、画素電極ＥＰで構成されている
こと、付加容量部のｐ型低抵抗半導体層１０６ｐに替わ
ってｎ型低抵抗半導体層１０６ｎが形成されているこ
と、付加容量に対向する部分に遮光層２０３を選択的に
除去した開口部２０３ｂが存在すること、において相違
している。

【００５７】本発明の第四の実施例の代表的な駆動方法
は、図２０に示したとおり、第一の実施例と同様であ
る。このとき、図２１（ｂ）に、本発明の第四の実施例
におけるＶＥＰのタイミングチャートを示す。

【００５８】本発明の第四の実施例の付加容量Ｃａｄｄ
の動作を、図１４に示すエネルギーバンド図により説明
する。図１４において、５１０は電圧変動の大きさであ
る。

【００５９】この図１４に示したエネルギーバンド図
は、図８に示したエネルギーバンド図とは、印加される
電界の向きおよび放出されたキャリアの移動距離におい
て相違している。

【００６０】前段書き込み期間４００中には、図２０お
よび図２１（ｂ）に示したように、保持容量Ｃａｄｄに
おいて、第一電極に接続されている画素電極ＥＰの電位
VEPよりも、第二電極に接続されている走査信号電極Ｙ
１の電位ＶＧ１のほうが低いため、多数キャリアである
電子が第二電極から絶縁層へ向かって移動する方向に電
界が印加されていることになる。そのため、前段書き込
み期間４００中には、絶縁層と真性半導体層の界面付近
に電子が蓄積され、それと同時に前記界面や前記界面付
近の真性半導体層に含まれるキャリア捕獲中心（トラッ
プ）に電子が捕らえられている。この様子を図１４
（ａ）に示す。

【００６１】次に、電圧書き込み期間４０１および電圧
保持期間４０２中には、保持容量Ｃａｄｄに印加される
電圧の極性が反転する。その様子を図１４（ｂ）に示
す。

【００６２】この期間中にはトラップから放出された電
子が第二電極へ移動するのに伴い、前述したように電圧
が減衰する。やがて、すべてのトラップされた電子５０
６ｎが放出されれば、それ以上電圧が減衰することはな
い。その様子を図１４（ｃ）に示す。この間に減衰した
電圧は図中の記号５１０で示した大きさである。

【００６３】本実施例においては、バックライト光が第
二電極を構成する画素電極ＥＰとｎ型低抵抗半導体層を
通して真性半導体層に照射されているため、電子がトラ
ップから放出される時定数が光を照射しない場合に比べ
て非常に短くなっており、期間４０２よりも短い時間で
すべてのトラップされた電子５０６ｎが放出される。

【００６４】この結果、図２１（ｂ）に示すような画素
電位ＶＥＰの時間推移となる。図２１（ｂ）において、
４１０はトラップから電子が放出されるまでの期間であ
る。この期間４１０の間は画素電位が減衰するが、それ
以降はすべての電子がトラップから放出されており、そ
れ以上は減衰しない。

【００６５】本実施例の付加容量部においては、電極を
接続する部分が少ないため、第二，第三の実施例よりも
平面構造が単純であり、薄膜トランジスタ基板の製造歩
留まりの向上が期待できる。また、走査信号電極に他の
電極が接続する部分が単位画素中にはないため、例えば
アルミニウムやチタン，タンタルなどの金属およびそれ
らの合金を使用して自己酸化膜を形成可能である。これ
により、絶縁耐圧上昇による信頼性向上が期待できる。
また、ｐ型半導体層を含まないため、それを形成やパタ
ーンニングする工程が必要ないため、第一の実施例に比
べて工程を短縮可能である。

【００６６】本実施例では、真性半導体層１０５にバッ
クライト光３５１を照射するために第二電極を透明導電
膜で形成した場合について述べたが、第二電極が不透明
な場合でも絶縁層１０４と真性半導体１０５の積層体を
選択的に延長し、その部分に光を照射する場合でも同様
な効果が期待出来る。

【００６７】また、本実施例では、第一の絶縁基板１０
０を通してバックライト光を照射する場合について述べ
たが、第二の絶縁基板２００を通してバックライト光を
照射する場合には、付加容量部の遮光層の一部を選択的
に除去する替わりに、付加容量部の第一電極の一部を選
択的に除去することにより真性半導体層１０５にバック
ライト光を照射できるので、同様な効果が期待できる。

【００６８】また、表示装置において、使用者の好みに
よってバックライト光３５１の強度を変更する調光機能
を備える場合、バックライト光３５１の強度によってト
ラップからのキャリア放出時定数が微妙に変化する可能
性がある。フリッカや残像を抑えるためには、それに応
じて対向電極ＥＣの電位を調整する必要がある。そのた
め、バックライト光３５１の光強度に応じて対向電極Ｅ
Ｃの電位を調整する回路を追加すれば、より表示品質の
高い表示装置を実現できる。

【００６９】（実施例５）本発明の第五の実施例の特徴
である付加容量Ｃａｄｄの構造を、図１５および図１６
により説明する。図１５は、第五の実施例におけるアク
ティブマトリックスアレイ１の単位画素とその周辺の具
体的構成を示す概略平面図、図１６は図１２のXVI−XVI
に沿う断面図である。図１、および図３に示した第一の
実施例におけるアクティブマトリクスアレイ基板とは、
付加容量部のｐ型低抵抗半導体層１０６ｐに替わってｎ
型低抵抗半導体層１０６ｎが形成されていること、真性
半導体層１０５とｎ型低抵抗半導体層１０６ｎとに狭持
された第二絶縁層１１５を有すること、において相違し
ている。

【００７０】本発明の第五の実施例における単位画素の
動作を、図１７の等価回路を用いて説明する。図１７に
おいて、６１０は第一絶縁層１０４と真性半導体層１０
５を誘電体とするＭＩＳ型コンデンサ、６１１は第二絶
縁層１１５を誘電体とするコンデンサ、６１２はｎ型低
抵抗半導体層を導電体とする抵抗、である。前述したよ
うに、保持期間中には電圧減衰するが、それはコンデン
サ６１０の両端の電圧が変動することに相当する。この
電圧の変化は、コンデンサ６１０，６１１によって分割
された電圧が画素電極ＥＰに影響する。そのため、第二
絶縁層１１５を形成しない場合に比べて電圧減衰が小さ
くなることがわかる。

【００７１】他にも、第二絶縁層１１５を形成しない場
合に比べて、誘電体の膜厚が増加しているため、付加容
量の絶縁耐圧が上昇し、信頼性向上が期待できる。

【００７２】本実施例では、第二絶縁層１１５を真性半
導体層１０５とｎ型低抵抗半導体層１０６ｎとの間に形
成したが、ｎ型低抵抗半導体層１０６ｎと第二の電極１
０９と間に形成する場合について説明する。図１７に示
した等価回路において、コンデンサ６１１と抵抗６１２
の位置が入れ替わるだけであり、電気的な動作は変らな
いため、同様な効果が期待できる。

【００７３】以上は、本発明を代表的な実施例により説
明したが、本発明はこれに限定されず種々の変形が可能
である。

【００７４】

【発明の効果】本発明により、工程数の削減が可能な保
持容量の構造を有すると共に、電圧保持期間における電
圧減衰を防止できるので、フリッカや残像などの表示不
良を低減出来るため、表示品質の向上が図れる。

【図面の簡単な説明】

【図１】本発明アクティブマトリクス型表示装置の第一
の実施例で用いる単位画素の概略平面図である。

【図２】本発明アクティブマトリクス型表示装置の第一
の実施例で用いる薄膜トランジスタの概略断面図で、図
１のII−II線に沿う概略断面図である。

【図３】本発明アクティブマトリクス型表示装置の第一
の実施例で用いる付加容量の概略断面図で、図１のIII
−III線に沿った概略断面図である。

【図４】本発明アクティブマトリクス型表示装置の第一
の実施例で用いる付加容量のエネルギーバンド図であ
る。

【図５】本発明アクティブマトリクス型表示装置の第二
の実施例で用いる単位画素の概略平面図である。

【図６】本発明アクティブマトリクス型表示装置の第二
の実施例で用いる薄膜トランジスタの概略断面図で、図
５のVI−VI線に沿う概略断面図である。

【図７】本発明アクティブマトリクス型表示装置の第二
の実施例で用いる付加容量の概略断面図で、図５のVII
−VII線に沿う概略断面図である。

【図８】本発明アクティブマトリクス型表示装置の第二
の実施例で用いる付加容量のエネルギーバンド図であ
る。

【図９】本発明アクティブマトリクス型表示装置の第三
の実施例で用いる単位画素の概略平面図である。

【図１０】本発明アクティブマトリクス型表示装置の第
三の実施例で用いる付加容量の概略断面図で、図９のＸ
−Ｘ線に沿う概略断面図である。

【図１１】本発明アクティブマトリクス型表示装置の第
三の実施例で用いる単位画素の等価回路図である。

【図１２】本発明アクティブマトリクス型表示装置の第
四の実施例で用いる単位画素の概略平面図である。

【図１３】本発明アクティブマトリクス型表示装置の第
四の実施例で用いる付加容量の概略断面図で、図１２の
XIII−XIII線に沿う概略断面図である。

【図１４】本発明アクティブマトリクス型表示装置の第
四の実施例で用いる付加容量のエネルギーバンド図であ
る。

【図１５】本発明アクティブマトリクス型表示装置の第
五の実施例で用いる単位画素の概略平面図である。

【図１６】本発明アクティブマトリクス型表示装置の第
五の実施例で用いる付加容量の概略断面図で、図１５の
XVI−XVI線に沿う概略断面図である。

【図１７】本発明アクティブマトリクス型表示装置の第
五の実施例で用いる単位画素の等価回路図である。

【図１８】本発明アクティブマトリクス型表示装置の代
表的な実施例を示す概略回路図である。

【図１９】本発明アクティブマトリクス型表示装置に用
いるアクティブマトリクスの単位画素の等価回路図であ
る。

【図２０】本発明アクティブマトリクス型表示装置の代
表的な駆動波形である。

【図２１】本発明アクティブマトリクス型表示装置に図
２０に示す駆動波形を与えたときの、画素電位の波形で
ある。

【図２２】従来型ＭＩＳ型コンデンサ、および絶縁層の
みを誘電体としたコンデンサを用いたアクティブマトリ
クス型表示装置における、それぞれの画素電位の波形で
ある。

【図２３】本発明アクティブマトリクス型表示装置の第
一の実施例の応用例の代表的な概略断面図である。

【図２４】本発明アクティブマトリクス型表示装置の画
素の一部の代表的な概略断面図である。

【符号の説明】

Ｙ１，…，Ｙｎ…走査信号電極、Ｘ１，…，Ｘｍ…映像
信号電極、ＥＰ…画素電極、ＥＣ…対向電極、Ｃａｄｄ
…付加容量、ＴＦＴ…薄膜トランジスタ、１…アクティ
ブマトリクスアレイ、１００…第一の絶縁基板、１０４
…絶縁層、105…真性半導体層、１０６ｎ…ｎ型低抵抗
半導体層、１０６ｐ…ｐ型低抵抗半導体層、１０７，１
０９…電極、１１２…第一の配向膜、１１３…第一の偏
光板、２００…第二の絶縁基板、２０３…遮光層、２０
４…カラーフィルタ、２０６…第二の配向膜、２０７…
第二の偏光板、３００…液晶層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北島 雅明 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平６−67201（ＪＰ，Ａ) 特開 平６−196697（ＪＰ，Ａ) 特開 平７−94756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/1345 G02F 1/1343 H01L 29/78

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】ＣＭＯＳ型駆動回路を有する液晶表示装置
   において、 前記ＣＭＯＳ型駆動回路に接続された表示領域における
   各画素には薄膜トランジスタ及び付加容量が形成されて
   おり、前記薄膜トランジスタはｎ型薄膜トランジスタであり、 前記付加容量はｐ型ＭＩＳ型コンデンサである液晶表示
   装置。
2. 【請求項２】 ＣＭＯＳ型駆動回路を有する液晶表示装置
   において、 前記ＣＭＯＳ型駆動回路に接続された表示領域における
   各画素には薄膜トランジスタ及び付加容量が形成されて
   おり、 前記薄膜トランジスタはｐ薄膜トランジスタであり、 前記付加容量はｎ型ＭＩＳ型コンデンサである液晶表示
   装置。
3. 【請求項３】ＭＯＳ型駆動回路を有する液晶表示装置に
   おいて、 前記ＭＯＳ型駆動回路に接続された表示領域における各
   画素には薄膜トランジスタ及び付加容量が形成されてお
   り、 前記薄膜トランジスタはｎ型薄膜トランジスタであり、 前記付加容量は、ｐ型ＭＩＳ型コンデンサである液晶表
   示装置。
4. 【請求項４】ＭＯＳ型駆動回路を有する液晶表示装置で
   あって、 前記ＭＯＳ型駆動回路に接続された表示領域における各
   画素には薄膜トランジスタ及び付加容量が形成されてお
   り、 前記薄膜トランジスタはｐ型薄膜トランジスタであり、 前記付加容量はｎ型ＭＩＳ型コンデンサである液晶表示
   装置。
5. 【請求項５】前記付加容量を、前記表示領域に配置され
   ているソース電極，走査電極、及び前記ソース電極と走
   査電極との間に配置された絶縁膜により形成することを
   特徴とする請求項１〜４のいずれか一項に記載の液晶表
   示装置。
6. 【請求項６】 ＣＭＯＳ型駆動回路を有するアクティブマ
   トリクス型表示装置であって、 前記ＣＭＯＳ型駆動回路に接続された表示領域における
   各画素には薄膜トランジスタ及び付加容量が形成されて
   おり、 前記薄膜トランジスタはｎ型薄膜トランジスタであり、 前記付加容量はｐ型ＭＩＳ型コンデンサであるアクティ
   ブマトリクス型表示装置。
7. 【請求項７】 ＣＭＯＳ型駆動回路を有するアクティブマ
   トリクス型表示装置であって、 前記ＣＭＯＳ型駆動回路に接続された表示領域における
   各画素には薄膜トランジスタ及び付加容量が形成されて
   おり、 前記薄膜トランジスタはｐ型薄膜トランジスタであり、 前記付加容量はｎ型ＭＩＳ型コンデンサであるアクティ
   ブマトリクス型表示装置。
8. 【請求項８】 ＭＯＳ型駆動回路を有するアクティブマト
   リクス型表示装置において、 前記ＭＯＳ型駆動回路に接続された表示領域における各
   画素には薄膜トランジスタ及び付加容量が形成されてお
   り、 前記薄膜トランジスタはｎ型薄膜トランジスタであり、 前記付加容量は、ｐ型ＭＩＳ型コンデンサであるアクテ
   ィブマトリクス型表示装置。
9. 【請求項９】 ＭＯＳ型駆動回路を有するアクティブマト
   リクス型表示装置において、 前記ＭＯＳ型駆動回路に接続された表示領域における各
   画素には薄膜トランジスタ及び付加容量が形成されてお
   り、 前記薄膜トランジスタはｐ型薄膜トランジスタであり、 前記付加容量はｎ型ＭＩＳ型コンデンサであるアクティ
   ブマトリクス型表示装置。
10. 【請求項１０】 前記付加容量を、前記表示領域に配置さ
    れているソース電極，走査電極、及び前記ソース電極と
    走査電極との間に配置された絶縁膜により形成すること
    を特徴とする請求項６〜９のいずれか一項に記載のアク
    ティブマトリクス型表示装置。