JP3429620B2 - ワイドクリアビジョン受像機用デコーダ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はワイドクリアビジョン受
像機に関する。

【０００２】

【従来技術】ワイドクリアビジョン（ＥＤＴＶ−ＩＩ）
を識別、制御するために、映像信号の第２２ライン及び
２８５ラインに識別制御信号が挿入されている。識別制
御信号は図１２に示すように２７ビットで構成され、１
ビットの期間は３．５８ＭＨｚ色副搬送波ｆｓｃの７周
期分である。第１ビット（Ｂ１）から第５ビット（Ｂ
５）までをＮＲＺ波形、Ｂ６〜Ｂ２３をｆｓｃで位相変
調された信号として、多重信号ＯＮ／ＯＦＦ等の識別コ
マンド及び誤り訂正信号を伝送している。また、Ｂ２５
〜Ｂ２７は４／７ｆｓｃの正弦波となっており、これは
確認機能や補強信号再生用の位相基準となる制御機能の
ためのものである。

【０００３】この識別制御信号を用いて、ＨＨ信号（水
平高域補強信号）を再生する機能を有するデコーダの従
来例を図８から図１０を用いて説明する。

【０００４】図８に示した従来のデコーダにおいて、入
力端子１から入力されたＥＤＴＶ−ＩＩコンポジットビ
デオ信号はＡ／Ｄ変換器２、同期分離回路１４、ｆｓｃ
発生回路１６に供給される。

【０００５】ｆｓｃ発生回路１６は、入力映像信号のバ
ースト信号にロックしたｆｓｃの周波数の信号を発生し
４逓倍回路１７により、４ｆｓｃの周波数の信号をシス
テムクロックとして各回路に供給する。

【０００６】同期分離回路１４は、映像信号から同期信
号を分離し、ゲート信号発生回路１５を介して識別制御
信号の処理に必要な各種のゲート信号を供給する。

【０００７】Ａ／Ｄ変換器２によりサンプリングされた
映像信号はＹ／Ｃ／ＨＨ分離回路３により輝度（Ｙ）信
号、色（Ｃ）信号、水平高域補強（ＨＨ）信号に分離さ
れる。ＨＨ信号はＨＨ復調回路４により復調され、加算
器５によりＹ信号と加算される。Ｙ、Ｃ信号それぞれは
Ｄ／Ａ変換器６、７でアナログ変換され、出力端子８、
９から出力される。

【０００８】またデジタル信号に変換された映像信号は
制御信号再生回路１０、確認信号検出回路１２、識別信
号再生回路１３に供給される。確認信号検出回路１２
は、映像信号の第２２ライン及び第２８５ラインに識別
制御信号が挿入されているかどうか判別する。これは、
Ｂ２５〜Ｂ２７の直流分の検出や４／７ｆｓｃ成分の検
出などにより行われる。確認信号が検出されると制御信
号再生回路１０、識別信号再生回路１３が動作する。識
別信号再生回路１３は、Ｂ１〜Ｂ２３の識別信号を復号
し、多重信号の有無やフィールド・フレーム判別情報な
どの識別コマンドを各回路に供給する。制御信号再生回
路１０は、Ｂ２５〜Ｂ２７の４／７ｆｓｃ正弦波の位相
を検出し、ＨＨ信号復調用の位相基準信号として用い
る。

【０００９】制御信号再生回路１０は図９のように構成
されている。入力端子４２から入力された識別制御信号
は４／７ｆｓｃのバンドパスフィルタ４３に供給され、
Ｂ２５〜Ｂ２７の４／７ｆｓｃ成分が抽出され、累積回
路４４により累積されてノイズ成分が取り除かれる。ゼ
ロクロス点検出回路４５により符号が正から負となるポ
イントを検出する。位相基準発生回路４６では検出され
たゼロクロス点を基に水平の基準となるパルスを発生す
る。

【００１０】ＨＨ復調回路は図１０のように構成されて
いる。制御信号入力端子３１から入力される位相基準パ
ルスは２８進カウンタ３５及び４進カウンタ３９に入力
されそれぞれのカウンタをリセットする。９／７ｆｓｃ
キャリア発生回路３４はカウント値をアドレスとするＲ
ＯＭであり、ｎ＝０〜２７をアドレスとすると、ｓｉｎ
（９ｎπ／１４）で表されるデータが出力される。

【００１１】またｆｓｃキャリア発生回路３８は、ｍ＝
０〜３を入力として０、１、−１、０を発生し、コント
ロール入力端子３２から入力される水平同期信号や識別
コマンドのフィールド判別パルス（Ｂ６）・ＨＨ多重フ
レーム判別パルス（Ｂ７）を用いて、ライン（１Ｈ）
毎、フィールド（２６３Ｈ）毎に位相を反転させてｆｓ
ｃキャリアデータとして出力する。

【００１２】入力端子２９から供給されたＨＨ信号は、
乗算器３３により９／７ｆｓｃキャリアデータと掛け合
わされ周波数シフトされる。更に４ＭＨｚのローパスフ
ィルタ３６で低域分が抽出され、ｆｓｃキャリアデータ
と乗算器３７で掛け合わされ、その高域分が４ＭＨｚハ
イパスフィルタ４０で抽出され、ＨＨ復調信号として出
力端子４１から出力される。

【００１３】

【発明が解決しようとする課題】識別信号処理に用いる
サンプリングクロック（システムクロック）は、カラー
バーストからｆｓｃを再生し、このｆｓｃを４逓倍する
ことにより生成されるので、サンプリングクロックの位
相はカラーバーストの位相と１対１で対応するものとな
る。このため、送信側の群遅延特性（送信局によって異
なる）、或いは中継局の数等によって、サンプリングク
ロック位相を決定するカラーバースト（ｆｓｃ）に大き
な群遅延が発生する場合がある。サンプリングクロック
位相はこの群遅延の影響を受けて位相変化を生じること
になる。

【００１４】これに対して、識別制御信号の第２５ビッ
ト（Ｂ２５）〜第２７ビット（Ｂ２７）に含まれる４／
７ｆｓｃ周波数の正弦波信号は、カラーバーストに比べ
て群遅延の発生量は少ないので、４／７ｆｓｃの周波数
の正弦波と４ｆｓｃの周波数のサンプリングクロックと
に相対的位相変化が生じることになる。

【００１５】そのため、例えば図１１のように４／７ｆ
ｓｃ正弦波のサンプリングを考えると、サンプリングク
ロックの位相を０°とした場合、サンプリングポイント
は（ａ）のようになるものとすると、クロックの位相が
１８０°ずれるとサンプリングポイントは（ｂ）のよう
になる。この場合、（ａ），（ｂ）共に同じキャリアで
ＨＨ信号を復調するとＨＨ再生信号に位相のずれが生じ
てしまう。

【００１６】またクロック位相ずれの検出回路は構成が
難しく、ハード規模が大きくなるという問題がある。

【００１７】

【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明によれば、入力映像信号に挿入さ
れた識別制御信号に含まれる４／７ｆｓｃの周波数の正
弦波のサンプリングポイントに基づいて、前記入力映像
信号に含まれるカラーバースト信号から再生されたサン
プリングクロックと前記正弦波との間の位相差を検出す
る位相差検出手段と、同じ遅延量を持ち直列に接続され
た複数の遅延回路からなる遅延部を備え、該遅延部の遅
延を選択して、前記位相差検出手段より検出された位相
差が０になるように、前記サンプリングクロックの位相
を調整する位相調整手段とを具備することを特徴とする
ワイドクリアビジョン受像機用デコーダが提供される。

【００１８】上記課題を解決すべく、請求項２に記載の
発明によれば、入力映像信号に挿入された識別制御信号
に含まれる４／７ｆｓｃの周波数の正弦波のサンプリン
グポイントに基づいて、前記入力映像信号に含まれるカ
ラーバースト信号から再生されたサンプリングクロック
と前記正弦波との間の位相差を検出する位相差検出手段
と、該位相差検出手段が検出した位相差および前記サン
プリングクロックのカウント値をアドレスとするメモリ
を備え、該メモリの出力に基づいて前記識別制御信号に
含まれるＨＨ信号を復調するためのＨＨ復調キャリアの
位相を調整する位相調整手段とを具備することを特徴と
するワイドクリアビジョン受像機用デコーダが提供され
る。

【００１９】

【００２０】

【発明の実施の形態】本発明のワイドクリアビジョン受
像機用デコーダの第１の実施例を図１、２、３、及び９
を用いて説明する。なお従来例と同様の部分は説明を省
略する。

【００２１】図１において、サンプリングされた識別制
御信号は制御信号再生回路１０に供給される。制御信号
再生回路１０は前述の図９のように構成されている。そ
の動作は従来例と同じであるが、累積回路４４からの出
力信号が図１の位相検出回路１１に供給される。

【００２２】位相検出回路１１は図２に示すような構成
を有する。累積された４／７ｆｓｃ正弦波は入力端子４
２からゲインコントロール回路４４に供給される。ゲイ
ンコントロール回路４４は、該ゲインコントロールから
出力される正弦波の振幅が４／７ｆｓｃ正弦波発生回路
４５から出力される正弦波の振幅と同じになるようにゲ
インコントロールし、これらの正弦波は比較判別回路４
７に供給される。また、位相データ発生回路４３はある
時間間隔で位相データをあるステップ毎、例えばクロッ
ク位相π／４間隔で可変となるように出力する。４／７
ｆｓｃ正弦波発生回路４５はクロック位相を変えた場合
にそれぞれ対応する４／７ｆｓｃ正弦波のデータを格納
したＲＯＭで構成されており、位相データと７進カウン
タ４６からの出力をアドレスとし、与えられた位相での
４／７ｆｓｃデータを発生する。比較判別回路４７は、
ゲインコントロールされた正弦波と４／７ｆｓｃ正弦波
発生回路４５からの正弦波とを比較し、位相差が設定さ
れたしきい値以上であれば位相がずれていると判定し次
の位相データを待ち、しきい値以内であれば位相が等し
いと判定する。位相が等しいと判定した場合、位相決定
回路４８により位相データ発生回路４３からの位相デー
タを出力端子４９から出力する。

【００２３】位相データは図１のクロック位相調整回路
１８に供給される。位相調整回路１８は図３に示すよう
に構成されている。同じ遅延量を持つ遅延回路２６が直
列に接続されている。例えば位相データをπ／４のステ
ップで可変とする場合、クロックの１周期の１／８（約
８．７５ｎｓ）の遅延回路２６を７個直列に接続する。
各遅延回路の入出力はセレクト回路２７に入力され、０
／８・π〜７／８・πの位相が選択できるようになって
いる。位相検出入力端子２８から入力される位相データ
によりサンプリングクロック位相が０になるようなクロ
ックを選択し、出力端子２９からシステムクロックとし
て出力する。このシステムクロックで図１のＡ／Ｄ変換
器２によりサンプリングすることにより識別制御信号の
４／７ｆｓｃ正弦波のサンプリングポイントは図１１
（ａ）のようになる。

【００２４】次に、本発明のワイドクリアビジョン受像
機用デコーダの第２の実施例を図４、５を用いて説明す
る。なお、従来例や上記の第１の実施例と同様の部分は
説明を省略する。

【００２５】図４において、位相検出回路１１で検出さ
れた位相データはＨＨ信号復調回路４に供給される。Ｈ
Ｈ信号復調回路５４は図５に示すように構成されてい
る。ここで９／７ｆｓｃキャリア発生回路３４は、２８
進カウンタ３５のカウント値及び入力端子３０から入力
されるクロック位相データをアドレスとするＲＯＭであ
り、カウント値ｎ＝０〜２７と位相データθ［ｒａｄ］
が入力されると、ｓｉｎ｛９π（ｎ＋θ／２π）／１
４｝で表されるデータが出力される。

【００２６】例えば位相データとしてπ／４毎のデータ
（−３π／４、−２π／４、−π／４、０、π／４、２
π／４、３π／４、４π／４）とすると、 θ＝−３π／４ のとき ｓｉｎ｛９π（ｎ−３／８）／１４｝ θ＝−２π／４ のとき ｓｉｎ｛９π（ｎ−１／４）／１４｝ θ＝−π／４ のとき ｓｉｎ｛９π（ｎ−１／８）／１４｝ θ＝ ０ のとき ｓｉｎ｛９πｎ／１４｝ θ＝ π／４ のとき ｓｉｎ｛９π（ｎ＋１／８）／１４｝ θ＝ ２π／４ のとき ｓｉｎ｛９π（ｎ＋１／４）／１４｝ θ＝ ３π／４ のとき ｓｉｎ｛９π（ｎ＋３／８）／１４｝ θ＝ ４π／４ のとき ｓｉｎ｛９π（ｎ＋１／２）／１４｝ の８通りのデータをＲＯＭに格納しておかなければなら
ない。

【００２７】入力端子２９から供給されたＨＨ信号は、
９／７ｆｓｃキャリアデータと乗算器３３で掛け合わさ
れ周波数シフトされる。更に４ＭＨｚのローパスフィル
タ３６で低域分が抽出され、ｆｓｃキャリアデータと乗
算器３７で掛け合わされる。その高域分が４ＭＨｚハイ
パスフィルタ４０で抽出され、ＨＨ復調信号として出力
端子４１から出力される。

【００２８】ここで位相データを２π／９の倍数にとる
と以下のようになる。

【００２９】θ＝２ｋπ／９（ｋは整数）のとき、 ｓｉｎ｛９π（ｎ＋θ／２π）／１４｝ ＝ｓｉｎ｛９π（ｎ＋ｋ／９）／１４｝ ＝ｓｉｎ（９πｎ／１４＋ｋπ／１４） ＝ｓｉｎ｛９π（ｎ−３ｋ）／１４＋２ｋπ｝ ＝ｓｉｎ｛９π（ｎ−３ｋ）／１４｝ つまり正弦波データを各位相毎に持たなくとも、ｓｉｎ
（９πｎ／１４）のデータを１通り保持しておき、その
アドレスをシフトすることによって各位相の正弦波を再
生することができる。従ってＲＯＭの容量を節約するこ
とができる。

【００３０】上記実施例では、ＨＨ信号の復調を９／７
ｆｓｃとｆｓｃの２つのキャリアに分けて行っている
が、これ以外の方法でも同様に適応可能である。

【００３１】次に、本発明のデコーダで使用できる位相
検出回路の実施例を図６、７を用いて説明する。

【００３２】図６において、入力端子１９から供給され
た４／７ｆｓｃ正弦波の累積信号はＤフリップフロップ
２０で１クロック遅延される。入力信号と１クロック遅
延された信号は立ち下がりゼロクロス点検出回路２１と
データ比演算回路２２に入力される。立ち下がりゼロク
ロス点検出回路２１ではデータが正から負へと変化する
ポイントを検出してデータ比演算回路２２にイネーブル
信号をおくる。イネーブル信号が送られると、図７のよ
うにデータ比演算回路２２は現在のデータをｂ、１クロ
ック遅延されたデータをａとすると、ａ／（ａ−ｂ）の
演算を行い、演算結果を位相算出回路２３へ送る。位相
算出回路２３では送られたデータから位相を算出して位
相データを出力端子２４より出力する。

【００３３】例えば、図１１（ａ）のようにサンプリン
グされた状態を位相０とし、サンプリングクロックの位
相θを変えた場合のａ／（ａ−ｂ）を演算すると以下の
ようになる。

【００３４】 θ＝−３π／４ のとき ａ／（ａ−ｂ）≒０．８６３ θ＝−２π／４ のとき ａ／（ａ−ｂ）≒０．７３７ θ＝ −π／４ のとき ａ／（ａ−ｂ）≒０．６１７ θ＝ ０ のとき ａ／（ａ−ｂ）＝０．５ θ＝ π／４ のとき ａ／（ａ−ｂ）≒０．３８３ θ＝ ２π／４ のとき ａ／（ａ−ｂ）≒０．２６３ θ＝ ３π／４ のとき ａ／（ａ−ｂ）≒０．１３７ θ＝ ４π／４ のとき ａ／（ａ−ｂ）＝０ 位相算出回路２３は、データ比演算回路２２の演算結果
に最も近い値を選択し、その値を位相検出結果として与
えるようなＲＯＭで構成することができる。

【００３５】ここで説明した位相検出回路では、立ち下
がりのゼロクロス点を用いたが、立ち上がりのゼロクロ
ス点を用いたり、立ち下がりや立ち上がりの両方やそれ
ぞれを切り替えて用いても可能である。また、ａ／（ａ
−ｂ）の演算を行う代わりに、ｂ／（ａ−ｂ），ａ／
ｂ，（ａ＋ｂ）／（ａ−ｂ）など他の演算を行ってゼロ
クロス点付近のデータの比を求めて位相を算出すること
も可能である。また、ａ＋ｂの値などを近似的に用いて
除算器を省くことも可能である。

【００３６】また、上記の本発明の第１、２実施例にお
いて、サンプリングクロックの位相調整や、ＨＨ復調キ
ャリアの位相調整は、小さな変化があるたびに調整する
ことなく、ヒステリシスを持たせて、ある程度以上のず
れが生じた時に行うように制御してもよい。

【００３７】

【発明の効果】請求項１に記載の発明によれば、サンプ
リングクロックと識別制御信号に含まれる４／７ｆｓｃ
の周波数の正弦波との間の位相ずれに応じてシステムク
ロック位相を切り替えるため、ＥＤＴＶ−ＩＩの多重信
号が正しい位相で再生できる。

【００３８】請求項２に記載の発明によれば、サンプリ
ングクロックと識別制御信号に含まれる４／７ｆｓｃの
周波数の正弦波との間の位相ずれに応じてＨＨ復調キャ
リアの位相を調整するため、ＥＤＴＶ−ＩＩの多重信号
が正しい位相で再生できる。システムクロックを途中で
切り替えることがないために、切替による画像の乱れな
どの妨害は発生しない。

【００３９】

【図面の簡単な説明】

【図１】本発明のワイドクリアビジョン受像機用デコー
ダの第１の実施例のブロック図である。

【図２】図１のデコーダで使用される位相検出回路のブ
ロック図である。

【図３】図１のデコーダで使用されるクロック位相調整
回路のブロック図である。

【図４】本発明のワイドクリアビジョン受像機用デコー
ダの第２の実施例のブロック図である。

【図５】本発明のデコーダで使用されるＨＨ多重信号復
調回路のブロック図である。

【図６】本発明の位相検出回路のブロック図である。

【図７】図６の位相検出回路の説明図である。

【図８】従来例のワイドクリアビジョン受像機用デコー
ダのプロック図である。

【図９】ワイドクリアビジョン受像機用デコーダに使用
される制御信号再生回路のブロック図である。

【図１０】従来のワイドクリアビジョン受像機用デコー
ダで使用されるＨＨ多重信号復調回路のブロック図であ
る。

【図１１】４／７ｆｓｃ正弦波のサンプリングポイント
の説明図である。

【図１２】ＥＤＴＶ−ＩＩの識別制御信号波形図であ
る。

【符号の説明】

２、 Ａ／Ｄ変換器 ３、 Ｙ／Ｃ／ＨＨ分離回路 ４、 ＨＨ復調回路 ６、７、 Ｄ／Ａ変換器 １１、 位相検出回路 １２、 確認信号検出回路 １３、 識別信号再生回路 １４、 同期分離回路 １５、 ゲート信号発生回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力映像信号に挿入された識別制御信号
   に含まれる４／７ｆｓｃの周波数の正弦波のサンプリン
   グポイントに基づいて、前記入力映像信号に含まれるカ
   ラーバースト信号から再生されたサンプリングクロック
   と前記正弦波との間の位相差を検出する位相差検出手段
   と、同じ遅延量を持ち直列に接続された複数の遅延回路
   からなる遅延部を備え、該遅延部の遅延を選択して、前
   記位相差検出手段により検出された位相差が０になるよ
   うに、前記サンプリングクロックの位相を調整する位相
   調整手段とを具備することを特徴とするワイドクリアビ
   ジョン受像機用デコーダ。
2. 【請求項２】 入力映像信号に挿入された識別制御信号
   に含まれる４／７ｆｓｃの周波数の正弦波のサンプリン
   グポイントに基づいて、前記入力映像信号に含まれるカ
   ラーバースト信号から再生されたサンプリングクロック
   と前記正弦波との間の位相差を検出する位相差検出手段
   と、該位相差検出手段が検出した位相差および前記サン
   プリングクロックのカウント値をアドレスとするメモリ
   を備え、該メモリの出力に基づいて前記識別制御信号に
   含まれるＨＨ信号を復調するためのＨＨ復調キャリアの
   位相を調整する位相調整手段とを具備することを特徴と
   するワイドクリアビジョン受像機用デコーダ。