JP3424620B2 - アイソクロナスパケット転送方法，該転送用制御プログラムの記録媒体，ブリッジ及びパケット転送制御ｌｓｉ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＥＥＥ（電気電
子技術者協会）１３９４規格やＵＳＢ（Universal Seri
al Bus）仕様に準拠するバスを用いた通信ネットワーク
上で、予め転送帯域の保証されたパケットを転送するた
めのアイソクロナスパケット転送方法と、該方法の実現
手段であるアイソクロナスパケット転送制御プログラム
を記録した記録媒体，ブリッジ及びパケット転送制御Ｌ
ＳＩ（大規模集積回路）に関するものである。

【０００２】

【従来の技術】近年、毎秒１００メガビット（Ｓ１０
０），２００メガビット（Ｓ２００），４００メガビッ
ト（Ｓ４００）という高速転送能力を有する高性能シリ
アルバス規格としてＩＥＥＥ１３９４規格（“IEEE St
d.1394-1995 ，IEEE Standard fora High Performance
Serial Bus”，以下では「１３９４規格」と略記する）
が注目を集めている。１３９４規格では、画像や音声の
ように再生途中で止まってしまっては困るようなリアル
タイム系のデータを伝送するために、パケットの転送帯
域を保証する「アイソクロナス(Isochronous) 転送モー
ド」が規定されている。このアイソクロナス転送モード
は、公称８キロヘルツの周波数（１２５マイクロ秒の周
期）を持つ「サイクル」という概念，および，パケット
転送が可能な時間をサイクル毎に予め獲得しておく手順
を導入することによって実現されている。なお、以下で
はアイソクロナス転送モードで転送されるパケットを
「アイソクロナスパケット」と呼ぶことにする。

【０００３】従来技術の問題点を把握するには１３９４
規格に関する知識が不可欠であるため、若干長くなるが
以下に詳しく説明する。まず、サイクルを管理するため
に１３９４規格で規定されている具体的方法を図１７を
用いて説明する。バスに接続された１３９４規格のノー
ド（以後は単に「ノード」という）の中には「サイクル
マスタ」と呼ばれるノードが一つ設定されている。サイ
クルの開始は、サイクルマスタから同報される「サイク
ルスタートパケット」と呼ぶパケットをバスに接続され
た各ノードが検出することで認識されるようになってい
る。アイソクロナスパケットの送受信を行うノード及び
サイクルマスタは何れも時刻情報を格納するためのCYCL
E_TIMEレジスタを実装しており、サイクルマスタはこの
CYCLE_TIMEレジスタを用いてサイクルスタートパケット
の送信周期を一定に保っている。

【０００４】ここで、図１８は１３９４規格で規定され
ているCYCLE_TIMEレジスタのフォーマットを示してい
る。図示したように、CYCLE_TIMEレジスタは３２ビット
のレジスタであって、最上位７ビットがsecond_countフ
ィールド，これに続く１３ビットがcycle_countフィー
ルド，最下位１２ビットが cycle_offsetフィールドと
それぞれ呼ばれる。このうち、cycle_offsetフィールド
は公称２４．５７６メガヘルツのクロックでカウントア
ップされる３０７２進（１０進数）のカウンタであっ
て、“３０７１”（１０進数）までカウントされたら
“０”に戻る。つまり、このカウンタのカウント値はサ
イクルの周期である１２５マイクロ秒毎に値が“０”に
戻るようになっている。なお、以下では特に断らない限
りは全ての数値を１０進数で表現している。

【０００５】また、 cycle_countフィールドはサイクル
の数をカウントするための８０００進のカウンタであっ
て、cycle_offsetフィールドが“０”に戻るタイミング
（１２５マイクロ秒毎）でカウント値が“１”だけカウ
ントアップされる。つまり、このカウンタのカウント値
は“７９９９”までカウントされて１秒毎に“０”に戻
るようになっている。また、second_countフィールドは
秒をカウントするための１２８進のカウンタであって、
cycle_countフィールドが“０”に戻るタイミングで
“１”だけカウントアップされてゆき、カウント値が
“１２７”までカウントされたならば“０”に戻るカウ
ンタである。

【０００６】次に、サイクルスタートパケットのフォー
マットを図１９に示す。図中、パケット送信ノードを示
す source_IDフィールドにはサイクルマスタのノードＩ
Ｄ（識別子）が格納される。なお、バスに接続された各
ノードにはそれぞれ固有のノードＩＤが付与されてい
る。また、パケット受信ノードを示すdestination_IDフ
ィールドには全てのノードに同報されることを示す“Ｆ
ＦＦＦ”（１６進数）が格納される。また、パケットの
種別を表す tcode（transaction code）フィールドに
は、サイクルスタートパケットであることを示す“８”
が格納される。

【０００７】また、 cycle_time_dataフィールドには、
このサイクルスタートパケットを送信するときにサイク
ルマスタが保持しているCYCLE_TIMEレジスタの値が格納
される。なお、これら以外のフィールドは直接関係しな
いためここではその説明を省略する。サイクルマスタと
なっていないノードは、サイクルスタートパケットを受
信し、自分のCYCLE_TIMEレジスタの値をサイクルスター
トパケット中の cycle_time_dataフィールドの値で上書
きする。こうすることによって、バスに接続される全て
のノードが保持するCYCLE_TIMEレジスタの値は、サイク
ルマスタが保持するCYCLE_TIMEレジスタの値に同期する
ようになる。

【０００８】サイクルスタートパケットが転送される
と、予め帯域を獲得したノードがアイソクロナスパケッ
トの送信を開始する。次に、データ転送の無い「アイソ
クロナスギャップ」（図１７）と呼ばれる期間が検出さ
れてからバスの調停（アービトレーション）を行い、パ
ケット送信権を獲得したノードから順にパケットの転送
を行う。こうしたことの繰り返しによって帯域を獲得し
ておいた全てのアイソクロナスパケットの転送が終了す
ると、アイソクロナスギャップに相当するギャップの期
間が経過してもアイソクロナスパケットを送信するノー
ドは無くなる。

【０００９】そして、このアイソクロナスギャップより
も長い「サブアクションギャップ」と呼ばれるギャップ
相当の時間が経過するまでアイソクロナスパケットが検
出されないと、アシンクロナス（Asynchronous）パケッ
ト（以下では「非同期パケット」という）と呼ばれるベ
ストエフォート型パケットを転送する期間となる。この
非同期パケットの転送期間は、次のサイクルの開始を示
すサイクルスタートパケットが検出されるまで継続す
る。以上のように、各サイクルの前半は帯域保証された
アイソクロナスパケットの転送期間に当てられ、残る後
半はベストエフォート型の非同期パケット転送期間に当
てられる。なお、アイソクロナスパケットの転送期間と
して利用可能な帯域は全体に対して最大８０％に制限さ
れているため、非同期パケットが全く転送できない状況
は避けられるようになっている。

【００１０】サイクルマスタは、CYCLE_TIMEレジスタの
cycle_countフィールドがインクリメントされるタイミ
ングでサイクルスタートパケットの送信を試みる。しか
し、サイクルスタートパケットもベストエフォート型の
非同期パケットの一種であることから、前述したCYCLE_
TIMEレジスタに依存するタイミングに加えて、サブアク
ションギャップを検出した後にバスの調停を行ってパケ
ット送信権を獲得してからでなければ、サイクルスター
トパケットを送信することができない。したがって、転
送中のパケットがバス上に無ければ cycle_countフィー
ルドのインクリメントされるタイミングでサイクルスタ
ートパケットを直ちに送信できるのに対し、転送中のパ
ケットがバス上に有る場合などには当該パケットの転送
が完了してからサイクルスタートパケットが送信される
ことになる。

【００１１】このサイクルスタートパケット送出遅延の
最大値は、許容される非同期パケットの最大パケットサ
イズに依存している。１３９４規格では、Ｓ１００，Ｓ
２００，Ｓ４００の各転送速度における非同期パケット
の最大データフィールド長がそれぞれ５１２バイト，１
０２４バイト，２０４８バイトと規定されており、デー
タフィールドに対してヘッダやＣＲＣ（ Cyclic Redund
ancy Check）フィールドを付加するための処理時間をも
加味すると、パケット転送に要する時間は約４５マイク
ロ秒と試算される。このように、サイクルスタートパケ
ットによって制御される公称８キロヘルツのサイクル周
波数は、バス上のトラフィックに応じて本質的にジッタ
を持っている。なお、サイクルスタートパケットが本来
の送出タイミングよりも遅れて送出される場合には、そ
の遅れ分も含んだ時刻情報がサイクルスタートパケット
の cycle_time_dataフィールドに格納される。また、CY
CLE_TIMEレジスタに格納される時刻情報は、サイクルス
タートパケットの送出タイミングに依存することなく更
新される。

【００１２】一方、１３９４規格では複数の１３９４バ
スを相互に接続して異なるバス間でパケット転送を行う
ためのＩＥＥＥ１３９４ブリッジ（以下では単に「ブリ
ッジ」という）が検討されており、ＩＥＥＥのＰ１３９
４．１委員会で標準化作業が行われている。このブリッ
ジを用いることで１３９４規格を用いたネットワークの
大規模化や高効率化を図ることができる。以下、図２０
を参照してブリッジの基本構成について説明する。ブリ
ッジは基本的にポータルとスイッチングファブリックか
ら構成されている。このうち、ポータルはブリッジが１
３９４バスと接続される部分であって、ポータル自身も
ノードとして機能する。また、スイッチングファブリッ
クは、ブリッジ内部においてポータル間でパケット転送
を行うためのパケット交換機である。

【００１３】図２０では、ブリッジ１０が３つのポータ
ル２０〜２２とこれらを相互接続するスイッチングファ
ブリック３０を内蔵している構成が例示されているが、
１個のブリッジに内蔵されるポータルの数は２つ以上で
あれば幾つであっても良い。ポータル２０〜２２はそれ
ぞれ１３９４バスであるバス４０〜４２に接続されてお
り、これらバス間でパケット転送が可能となっている。
また、これらバス４０〜４２にはノード５０〜５２がそ
れぞれ接続されている。バス４０に接続されるノード５
０からバス４１に接続されるノード５１に対してブリッ
ジ１０を介してパケットが転送される場合を例に取り上
げてブリッジ動作の概要を説明する。まずポータル２０
はバス４０を介してノード５０の送信したパケットを受
信し、次に、受信したパケットがバス４０以外の他のバ
スに転送されるべきものであるか否かを調べる。これを
調べる方法についてはＰ１３９４．１委員会で幾つか議
論されているが、ここではその詳細については触れな
い。

【００１４】そして、ポータル２０は受信したパケット
が他のバスに転送されるべきであると判断した場合に、
当該パケットをスイッチングファブリック３０に向けて
出力する。スイッチングファブリック３０は、入力され
たパケットが転送されるべきバスと接続されたポータル
に向けて当該パケットを出力する。この例によれば、パ
ケットはバス４１に接続されたポータル２１に出力され
ることになる。これによって、ポータル２１はスイッチ
ングファブリック３０から入力されたパケットをバス４
１に転送し、ノード５１が当該パケットをバス４１を介
して受信することでノード５０からノード５１に対する
パケット転送が完了する。

【００１５】以上のように、ポータルが自身に対応する
バスからスイッチングファブリック３０へパケットを転
送する動作とスイッチングファブリック３０から目的と
するバスへパケットを転送する動作とを適宜行うことに
よって、パケットのバス間転送が行われる。なお、これ
以降の説明では、ポータルが行う前者の動作を「入力ポ
ータル動作」と呼び、後者の動作を「出力ポータル動
作」と呼ぶことにする。また、上述したポータル２０，
２１と同様の役割を果たすポータルをそれぞれ「入力ポ
ータル」，「出力ポータル」と呼ぶものとする。

【００１６】次に、上述したブリッジを用いて異なるバ
ス間でアイソクロナスパケット転送を行う場合、入力ポ
ータル側でのパケット間のサイクル間隔を出力ポータル
側のバス上でも保たなくてはならない。これは、アイソ
クロナスパケット転送に先立って獲得されているバスの
帯域に違反するトラフィックをバスに送出させないため
である。例えば、入力ポータル側のバスから各サイクル
に１パケットずつ入力されるパケットを他のバスに転送
する場合は、出力ポータル側のバスでも各サイクルに１
パケットずつの割合で転送されなくてはならない。それ
にも拘わらず、ある特定のサイクルで出力ポータル側の
バスにパケットが送信されず、これに続くサイクルにお
いて２つのパケットが送信されると、この後続のサイク
ルでは獲得した帯域の２倍のトラフィックを瞬間的に送
出してしまうこととなる。

【００１７】また、上述したように１３９４規格には調
停，ギャップ，サイクル周波数のジッタが存在してい
る。これらの存在下で上記要求事項を満足するために、
ブリッジ１０は、転送されるアイソクロナスパケットに
対して数サイクルの固定遅延を与えたのちに出力ポータ
ル側のバスへ当該アイソクロナスパケットを送出する必
要がある。なお、ブリッジがアイソクロナスパケットに
与える上記固定遅延をＰ１３９４．１委員会では「アイ
ソクロナス遅延」（isochronous delay） と呼んでい
る。以下、こうしたアイソクロナス遅延の必要性につい
て詳細に説明する。

【００１８】まず初めに、図２１を参照して調停及びギ
ャップに起因する固定遅延について説明する。同図で
は、入力ポータル側のバスと出力ポータル側のバスのト
ラフィックを示すとともに、サイクル遅延を与えない場
合と１サイクルの遅延を与えた場合を対比させて示して
いる。なお、同図では便宜的にアイソクロナスパケット
を“Ａ”〜“Ｅ”の記号で表現するようにしているが、
実際にはアイソクロナスパケットのヘッダ中のチャンネ
ルフィールドに格納されているチャンネル番号（channe
l number）の値に従って個々のアイソクロナスパケット
が識別される。

【００１９】入力ポータル側バスでは、Ａ，Ｂ，Ｃとい
う３種類のアイソクロナスパケットが転送されている。
これらパケットのうちでパケットＡ及びパケットＢが定
常的に転送されており、パケットＣはサイクルＣ２にお
いてのみ転送される。また、パケットＡ，Ｂ，Ｃの中で
はパケットＢだけが出力ポータル側バスに向けてバス間
転送される。一方、出力ポータル側バスで転送されるア
イソクロナスパケットは上記パケットＢのほかにパケッ
トＤ，Ｅがある。さらに、パケットＣの送信ノードは、
調停の過程においてパケットＡやパケットＢの送信ノー
ドよりも先にバスを獲得できるものとしている。なお、
図中で網掛けを施した部分は各サイクルにおいてアイソ
クロナスパケットが転送される期間（以下「アイソクロ
ナス期間」という）であって、このアイソクロナス期間
の終わりを示すサブアクションギャップまで含めて図示
してある。

【００２０】以上のような入力ポータル側バスのトラフ
ィックに対して、ブリッジでサイクルの遅延を与えない
場合の出力ポータル側バスのトラフィックは図２１
（ａ）に示すものとなる。図示したように、パケットＢ
は入力ポータルから出力ポータルの送信バッファにひと
まず格納されたのち、出力ポータルが調停によってバス
を獲得してから出力ポータル側バスに送信される。この
場合、サイクルＣ１ではパケットＢのバス間転送は成功
裏に行われている。なお、上述した送信バッファは、１
３９４規格のレイヤ構造上のリンク層を実現するリンク
層ＬＳＩに実装されたＦＩＦＯ（ファースト・イン・フ
ァースト・アウト）メモリなどによって実現されてい
る。

【００２１】これに対してサイクルＣ２は、入力ポータ
ル側バスにおける調停の結果としてアイソクロナス期間
の後半にパケットＢが送出されたために、出力ポータル
側バスでアイソクロナス期間の上限の範囲内にパケット
を送信できない場合である。すなわち、図示の例では、
パケットＥが転送されてアイソクロナスギャップが経過
して暫くしてからパケットＢが転送されるが、これによ
ってアイソクロナス期間の最後にあるサブアクションギ
ャップの時間が充分に確保されなくなっている。したが
って、実際にパケットＢを出力ポータル側バスに送信す
るのは可能ではあるが、１３９４規格に違反したパケッ
トとなってしまう。

【００２２】また、サイクルＣ３では、出力ポータル側
バスに対してパケットＤ及びパケットＥがサイクルＣ
１，Ｃ２のように送信されることはない。このため、入
力ポータル側バスからパケットＢが転送されたタイミン
グにおいて、出力ポータル側バスではサブアクションギ
ャップが検出されてアシンクロナス期間（以下「非同期
期間」という）に移行してしまっている。このため、サ
イクルＣ３ではパケットＢを送信することができずにパ
ケットの欠落が発生する。以上のように、ブリッジでサ
イクルの遅延を与えないと、アイソクロナス期間上限の
違反やアイソクロナスパケットの欠落したサイクルが出
現するといった問題が生じてくる。

【００２３】これに対して、アイソクロナスパケットを
バス間転送する際にブリッジで１サイクルの遅延を与え
れば、図２１（ｂ）に示されるように、調停やギャップ
に依存することなくパケットＢを毎サイクルバス間転送
することが可能となる。すなわち、サイクルＣ１で出力
ポータルの送信バッファに格納されたパケットＢは、サ
イクルＣ２にてパケットＥが送られてからアイソクロナ
スギャップだけ間隔をおいてバス間転送される。また、
サイクルＣ２で出力ポータルの送信バッファに格納され
たパケットＢは、サイクルＣ３にてサイクルスタートパ
ケットが送られてからアイソクロナスギャップだけ間隔
をおいてバス間転送されることになる。

【００２４】次に、図２２を参照して、トラフィックに
起因するジッタがサイクル周波数に生じたときに必要と
なってくるアイソクロナス遅延の値について説明する。
なお、図２１の場合と同様に網掛けを施した部分がアイ
ソクロナス期間に相当している。また、図２２ではパケ
ットＢ以外のトラフィックについては図示を省略してい
る。入力ポータル側バスと出力ポータル側バスではトラ
フィックが互いに独立しているため、図示したように、
サイクルスタートパケットは他方のバスに対して互いに
非同期に送出される。このような状況において、パケッ
トＢをバス間転送する際にブリッジで１サイクルの固定
遅延を与えた場合の様子を図２２（ａ）に示してある。

【００２５】同図において、入力ポータル側バスのサイ
クルＣ２におけるパケットＢが出力ポータルの送信バッ
ファに格納されたときには、出力ポータル側バスでは既
にサイクルＣ３に入っている。したがって、当該パケッ
トＢは直ちに出力ポータル側バスへ送信されるべきであ
るが、出力ポータル側バスでは既にサブアクションギャ
ップが検出されて非同期期間に入ってしまっている。こ
のため、上記パケットＢは続くサイクルＣ４で出力ポー
タル側バスへ送信されることになって、サイクルＣ３で
はパケットＢが欠落してしまう。

【００２６】このように、調停やギャップに加えてサイ
クル周波数のジッタまで考慮すると、ブリッジで１サイ
クルの遅延を与えるだけでは不十分であって、図２２
（ｂ）に示されるように、入力ポータル側バスに転送さ
れたパケットを出力ポータル側バスに送信するにあたっ
て最低限２サイクルの遅延を与える必要がある。なお、
注意すべき点として、アイソクロナスパケットはサイク
ルスタートパケットの直後から調停が開始されるため、
アイソクロナス遅延は出力ポータル側バスのサイクルに
基づいてカウントされなくてはならない。

【００２７】次に、最低２サイクルのアイソクロナス遅
延を与えるために必要となる送信バッファ量に関して説
明する。リンク層ＬＳＩに実装された上述のＦＩＦＯ
は、オーバーフロー又はアンダーフローを起こさない範
囲の一定周期でパケットを出力することで、入力された
パケットの有するジッタを吸収している。つまり、アイ
ソクロナスパケットのバス間転送にＦＩＦＯを使用する
場合には、オーバーフロー又はアンダーフローを起こさ
ない程度にアイソクロナスパケットがＦＩＦＯに貯まっ
てから、出力ポータル側バスにパケットを毎サイクル送
信することになる。前述したようにアイソクロナス遅延
として最低２サイクル必要なことと、サイクルスタート
パケットのジッタが存在することを併せて考慮すると、
パケットの欠落するサイクルが生じないようにするに
は、３サイクル分以上のパケットが送信バッファに貯ま
ってから出力ポータル側バスへの送信を試みればよい。

【００２８】ここで、上述した送信バッファ制御を用い
てアイソクロナスパケットをバス間転送したときに、送
信バッファ量が変遷してゆく様子を図２３に示す。ここ
では、出力ポータルの送信バッファがサイクルＣ１の開
始時刻で空であるものとする。この場合、サイクルＣ１
〜Ｃ３では入力ポータル側バスから送信バッファへパケ
ットが格納されてゆくにつれて、送信バッファの蓄積量
も漸次増加してゆく。そして、パケットＣが送信バッフ
ァに格納されてから出力ポータル側バスへの送信が開始
される。もっとも、サイクルスタートパケットの持つジ
ッタの影響があるため、パケットＣの送信バッファへの
格納が完了するのは出力ポータル側バスのサイクルＣ４
になる。したがって、サイクルＣ１で送信バッファに格
納されたパケットＡはサイクルＣ４ではなくサイクルＣ
５で送信されることになり、アイソクロナス遅延は４サ
イクルとなる。また、図２３に示した送信バッファ蓄積
量のグラフから見て取れるように、送信バッファには４
サイクル分を超えるパケットが格納されるため、送信バ
ッファの容量は５サイクル分必要となる。

【００２９】

【発明が解決しようとする課題】以上述べたように、従
来の送信バッファ制御によれば、２サイクル以上のアイ
ソクロナス遅延を確保しつつ、パケットの欠落したサイ
クルを出力ポータル側バスで発生させないためには、５
サイクル分の送信バッファを確保する必要がある。ここ
で、１３９４規格の最大転送速度であるＳ４００では１
サイクルあたり約４キロバイトのアイソクロナスパケッ
トを転送可能であるため、約２０キロバイトの送信バッ
ファを各ポータルに備える必要があることとなる。この
２０キロバイトという値は現時点におけるリンク層ＬＳ
Ｉの製造技術を考えると非常に大きな値であって、チッ
プサイズの増大によるコスト増を招いてしまうことは避
けられない。そうではあってもコストを抑えるために送
信バッファのサイズを小さくしてしまうと、１サイクル
当たりで使用可能なバッファが小さくなってしまうた
め、ブリッジの転送スループットに制限を与えてしまう
という問題がある。

【００３０】また、従来の送信バッファ制御を用いると
図２４に示されるような問題も発生しうる。すなわち、
入力ポータル側バスのサイクルＣ４では出力ポータル側
バスに転送されるべきアイソクロナスパケットが存在せ
ず、パケットＣとパケットＤの間が１サイクル分だけ空
きとなっている。ところが、送信バッファによる平滑化
の影響によって、出力ポータル側バスではパケットＣと
パケットＤの間が詰められて転送されてしまう。つま
り、従来の送信バッファ制御を用いると、バス間転送の
対象となるアイソクロナスパケットが転送されないサイ
クルが存在したときに、当該サイクル以前と当該サイク
ル以後とでパケットに与えられるアイソクロナス遅延量
が変わってしまう。このため、出力ポータル側バスにお
いてジッタが発生してしまうという問題が出てくる。

【００３１】本発明は上述した問題に鑑みてなされたも
のであって、その目的は、アイソクロナスパケットをバ
ス間転送する際に必要となる送信バッファのサイズを削
減でき、しかも、サイクルスタートパケットに送出遅延
がある場合にも転送されるアイソクロナスパケットに一
定のアイソクロナス遅延を与えることが可能なアイソク
ロナスパケット転送方法を提供することにある。また、
本発明は、こうしたアイソクロナスパケット方法を実現
するためのアイソクロナスパケット転送制御プログラム
を記録した記録媒体，ブリッジ及びパケット転送制御Ｌ
ＳＩを提供することをもその目的としている。

【００３２】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、サイクル単位で転送帯域
が保証されたアイソクロナスパケットを異なるバス間で
転送するアイソクロナスパケット転送方法において、前
記サイクルの開始を示すサイクルスタートパケットがバ
スへ送出されるタイミングに同期して変化するサイクル
識別情報を入力側及び出力側のバスの各々について生成
しながら、これらサイクル識別情報に基づき、予め決め
られた同一のタイミングからの経過サイクル数を前記入
力側及び前記出力側のバスのそれぞれについて求め、こ
れら経過サイクル数に基づいて算出される遅延情報の示
すサイクル数が前記出力側のバス上で経過するまで、前
記入力側のバスから入力された前記アイソクロナスパケ
ットを遅延させて前記出力側のバスに送信することを特
徴としている。

【００３３】また、請求項２記載の発明は、サイクル単
位で転送帯域が保証されたアイソクロナスパケットを異
なるバス間で転送するアイソクロナスパケット転送方法
において、前記サイクルの開始を示すサイクルスタート
パケットが入力側のバス上および出力側のバス上でそれ
ぞれ発生する度に変化するサイクル識別情報を入力側サ
イクル識別情報および出力側サイクル識別情報として生
成し、前記入力側サイクル識別情報および前記出力側サ
イクル識別情報を予め決められた同一のタイミングで取
得して入力側参照サイクル識別情報および出力側参照サ
イクル識別情報をそれぞれ生成し、前記入力側参照サイ
クル識別情報の示すサイクルから前記アイソクロナスパ
ケットが前記入力側のバスに現れる時点までの経過サイ
クル数である第１の値と、前記出力側参照サイクル識別
情報の示すサイクルから前記アイソクロナスパケットを
前記出力側のバスに送信すべき時点となるまでの経過サ
イクル数である第２の値をそれぞれ算出し、前記第１の
値及び前記第２の値に基づいて遅延情報を生成し、前記
出力側のバス上で前記遅延情報の示すサイクル数が経過
するまで前記アイソクロナスパケットを遅延させてから
前記出力側のバスに送信することを特徴としている。

【００３４】また、請求項３記載の発明は、請求項２記
載の発明において、前記入力側サイクル識別情報および
前記出力側サイクル識別情報は、何れも、前記サイクル
スタートパケットがそれぞれ前記入力側のバス及び前記
出力側のバスで発生する度に値が１つ増加してゆき、該
値が“Ｍ−１”（Ｍは２以上の整数）になった次の値が
“０”になることを特徴としている。また、請求項４記
載の発明は、請求項３記載の発明において、前記第１の
値は、前記アイソクロナスパケットが前記入力側バス上
に現れたタイミングにおける前記入力側サイクル識別情
報の値から前記入力側参照サイクル識別情報の値を減じ
て得られた値に“Ｍ”を加えた値を“Ｍ”で割って得ら
れる剰余であって、前記第２の値は、前記アイソクロナ
スパケットを前記出力バスに送信すべきタイミングにお
ける前記出力側サイクル識別情報の値から前記出力側参
照サイクル識別情報の値を減じて得られた値に“Ｍ”を
加えた値を“Ｍ”で割って得られる剰余であることを特
徴としている。また、請求項５記載の発明は、請求項３
又は４記載の発明において、前記Ｍの値が“２”である
ことを特徴としている。また、請求項６記載の発明は、
請求項２〜５の何れかの項記載の発明において、前記入
力側又は前記出力側のバスを含む何れかのバスにおける
時刻情報が予め定められた値となるタイミングで前記入
力側サイクル識別情報および前記出力側サイクル識別情
報を取得して保持することにより、前記入力側参照サイ
クル識別情報および前記出力側参照サイクル識別情報を
生成することを特徴としている。

【００３５】また、請求項７記載の発明は、請求項６記
載の発明において、前記時刻情報は、各サイクル内のオ
フセットを示すサイクルオフセットと前記サイクル毎に
変化するサイクルカウントとを含んでおり、前記予め定
められた値となるタイミングは、前記サイクルオフセッ
トが、前記サイクルカウントの値が変化してから前記サ
イクルスタートパケットが送出されるまでの最大遅延時
間に相当する第１のタイミングと各サイクルの終わりに
相当する第２のタイミングとの間で予め定められた所定
のタイミングであることを特徴としている。また、請求
項８記載の発明は、請求項７記載の発明において、前記
入力側のバスと前記出力側のバスの間における前記アイ
ソクロナスパケットの転送遅延時間だけ前記第１のタイ
ミングをさらに遅らせることを特徴としている。また、
請求項９記載の発明は、請求項７又は８記載の発明にお
いて、任意の２つのバスにおける前記サイクルオフセッ
トの値の差の絶対値が常に“ａ”（ａは０以上の整数）
以下である場合に、前記第１のタイミングを該“ａ”に
相当する時間だけさらに遅らせるとともに前記第２のタ
イミングを該“ａ”に相当する時間だけさらに早めるこ
とを特徴としている。

【００３６】また、請求項１０記載の発明は、請求項１
〜９の何れかの項記載の発明において、前記入力側のバ
スの経過サイクル数と前記出力側のバスの経過サイクル
数との間の差に所定の固定遅延量を加えることで前記遅
延情報を生成することを特徴としている。また、請求項
１１記載の発明は、請求項１０記載の発明において、前
記固定遅延量が“２”サイクルに相当する時間であるこ
とを特徴としている。また、請求項１２記載の発明は、
請求項１〜１１の何れかの項記載の発明において、前記
バスはＩＥＥＥ１３９４規格に準拠したバスであること
を特徴としている。また、請求項１３記載の発明は、請
求項１〜１２の何れかの項に記載されたアイソクロナス
パケット転送の各手順をコンピュータに実行させること
を特徴としている。

【００３７】また、請求項１４記載の発明は、サイクル
単位で転送帯域の保証されたアイソクロナスパケットを
少なくとも転送するバスがそれぞれ接続された複数のポ
ータルと、これらポータル間のパケット交換を行うスイ
ッチ手段を備え、入力側のバスから受信したパケットを
前記スイッチ手段に出力する入力ポータルの動作，及
び，前記スイッチ手段の出力するパケットを出力側のバ
スに送信する出力ポータルの動作を前記各ポータルが行
うことで異なるバス間でパケット転送するブリッジにお
いて、前記サイクルの開始を示すサイクルスタートパケ
ットが前記バス上で発生する度に変化するサイクル識別
情報を生成する複数のサイクル識別情報生成手段と、予
め定められた同一のタイミングで前記サイクル識別情報
を取得して参照サイクル識別情報を生成する複数の参照
サイクル識別情報生成手段と、前記サイクル識別情報及
び前記参照サイクル識別情報に基づいて遅延情報を生成
する遅延情報生成手段と、前記出力側のバス上で前記遅
延情報の示すサイクル数が経過するまで、前記バス間で
転送される前記アイソクロナスパケットを遅延させてか
ら前記出力側のバスに送信する遅延手段を具備し、請求
項２〜１１の何れかの項記載のアイソクロナスパケット
転送方法に従って前記アイソクロナスパケットのバス間
転送を行うことを特徴としている。

【００３８】また、請求項１５記載の発明は、請求項１
４記載の発明において、前記各ポータルは、前記サイク
ル識別情報生成手段，前記遅延手段，前記遅延情報生成
手段，第１及び第２の前記参照サイクル識別情報生成手
段を備え、前記第１の参照サイクル識別情報生成手段
は、自身の属するポータルが前記出力ポータルとして動
作するときに、前記入力ポータルとして動作するポータ
ルの備える前記サイクル識別情報生成手段が生成する前
記サイクル識別情報に基づいて前記入力側参照サイクル
識別情報を生成し、前記第２の参照サイクル識別情報生
成手段は、自身が属するポータルの前記サイクル識別情
報生成手段が生成する前記サイクル識別情報に基づいて
前記出力側参照サイクル識別情報を生成することを特徴
とする。また、請求項１６記載の発明は、請求項１５記
載の発明において、前記各ポータルは、前記入力側のバ
スから前記アイソクロナスパケットを受信した時点の前
記サイクル識別情報をパケット受信サイクル識別情報と
して生成して該アイソクロナスパケットに付加するパケ
ット受信サイクル識別情報付加手段をさらに備え、前記
遅延情報生成手段は、前記入力側参照サイクル識別情
報，前記出力側参照サイクル識別情報，前記サイクル識
別情報，前記入力ポータルとして動作するポータルが備
える前記パケット受信サイクル識別情報付加手段で生成
された前記パケット受信サイクル識別情報に基づいて前
記遅延情報を生成することを特徴としている。

【００３９】また、請求項１７記載の発明は、請求項１
５記載の発明において、前記遅延情報生成手段は、前記
入力側参照サイクル識別情報，前記出力側参照サイクル
識別情報，自身の属するポータル及び前記入力ポータル
として動作するポータルがそれぞれ備える前記サイクル
識別情報生成手段の生成する前記サイクル識別情報に基
づいて前記遅延情報を生成し、前記入力ポータルとして
動作するポータルが前記アイソクロナスパケットを出力
してから前記出力ポータルとして動作するポータルに入
力されるまでのポータル間転送遅延が、前記入力側のバ
スにおいて前記アイソクロナスパケットの転送期間と該
アイソクロナスパケット以外のパケットの転送期間とを
分離するための所定の時間ギャップよりも短いことを特
徴としている。

【００４０】また、請求項１８記載の発明は、請求項１
５〜１７の何れかの項記載の発明において、前記各ポー
タルは、前記アイソクロナスパケットによって転送され
るリアルタイムデータの復号化タイミングを表すために
該リアルタイムデータに付加されたタイムスタンプの値
を変換する第１及び第２のタイムスタンプ変換手段をさ
らに備え、前記第１のタイムスタンプ変換手段は、前記
各ポータルが前記入力ポータルとして動作する際に、該
ポータルの持つ時刻情報のうち前記サイクル毎に変化す
るサイクルカウントが“０”〜“Ｎ−１”（Ｎは２以上
の整数）を取りうるとしたとき、前記入力側のバスから
受信したアイソクロナスパケットに含まれるタイムスタ
ンプの値から該サイクルカウントの値を減じた値に
“Ｎ”を加えた値を“Ｎ”で割って得られる剰余で該タ
イムスタンプの値を更新し、前記第２のタイムスタンプ
変換手段は、前記各ポータルが前記出力ポータルとして
動作する際に、前記スイッチ手段の出力する前記アイソ
クロナスパケットに含まれたタイムスタンプの値に該ポ
ータルの持つ時刻情報のサイクルカウントと前記遅延情
報を加えた値を“Ｎ”で割って得られる剰余で該タイム
スタンプの値を更新することを特徴としている。

【００４１】また、請求項１９記載の発明は、請求項１
８記載の発明において、前記タイムスタンプには、前記
サイクルカウントの下位Ｐビット（Ｐは自然数）に相当
する値，及び，前記時刻情報のうち各サイクル内のオフ
セットを示すサイクルオフセットが格納されることを特
徴としている。また、請求項２０記載の発明は、請求項
１５〜１９の何れかの項記載の発明において、前記ポー
タルを２個備えるとともに、前記スイッチ手段は入力ポ
ート及び出力ポートをそれぞれ２個ずつ備えており、前
記入力ポート及び前記出力ポートにそれぞれ接続される
ポータルを互いに異ならせて前記２個のポータル間で固
定的なパケット交換を行うことを特徴としている。ま
た、請求項２１記載の発明は、請求項１４〜２０の何れ
かの項記載の発明において、前記ブリッジはＩＥＥＥ１
３９４規格に準拠したバスを対象として前記アイソクロ
ナスパケットのバス間転送を行うＩＥＥＥ１３９４ブリ
ッジであることを特徴としている。

【００４２】また、請求項２２記載の発明は、請求項１
５〜２０の何れかの項記載のブリッジにおける前記ポー
タルが備える各手段を集積化してなることを特徴とす
る。また、請求項２３記載の発明は、請求項２２記載の
パケット転送制御ＬＳＩが有する各手段を複数個１チッ
プに集積化してなることを特徴としている。また、請求
項２４記載の発明は、請求項１４〜２０の何れかの項記
載のブリッジにおける前記スイッチ手段を前記チップ内
にさらに集積化させたことを特徴としている。また、請
求項２５記載の発明は、請求項２２〜２４の何れかの項
記載の発明において、前記パケット転送制御ＬＳＩはＩ
ＥＥＥ１３９４規格に準拠したバスを対象として前記ア
イソクロナスパケットをバス間転送するＩＥＥＥ１３９
４リンク層ＬＳＩであることを特徴としている。

【００４３】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。 〔第１実施形態〕本実施形態は、本発明によるアイソク
ロナスパケット転送方法およびこの方法を実現するため
のブリッジの構成についてその基本的な概念を説明する
ためのものである。図１は本実施形態によるブリッジの
構成を示すブロック図である。本来、同図に示したブリ
ッジ１００には多数の１３９４バスが接続されている
が、入力ポータル及び出力ポータルとしての役割を果た
すポータル以外は動作には無関係であることから、図１
では無関係なポータルに接続されたバスの図示を省略し
てバス４０，４１だけを示してある。ちなみに、ブリッ
ジに接続される複数のバスは「バスＩＤ」と呼ばれる識
別子によって互いを識別するようになっている。このバ
スＩＤは、全てのノードが備えるNODE_IDSレジスタの上
位１０ビットに格納される。ここで、NODE_IDSレジスタ
のフォーマットを図２に示しておくが、バスＩＤ（図中
の「bus_id」）以外のフィールドについては直接関係し
ないため説明を省略する。

【００４４】なおここでは便宜上、バス４０，４１がそ
れぞれ入力ポータル側バス，出力ポータル側バスとして
動作するものとしている。つまり、ブリッジ１００はバ
ス４０から入力されたアイソクロナスパケットにアイソ
クロナス遅延を与えてからバス４１に出力することで、
アイソクロナスパケットのバス間転送を実現している。
また、図１ではスイッチングファブリック，入力ポータ
ル，出力ポータルについても図面から省いているが、こ
れはスイッチングファブリックにおいてパケット転送経
路が既に決まっていることを前提にしているためであ
る。

【００４５】ブリッジ１００は、サイクル識別情報１０
１，１０２をそれぞれ生成するサイクル識別情報生成部
１０３，１０４と、サイクル識別情報１０１，１０２に
基づいて参照サイクル識別情報１０５，１０６をそれぞ
れ生成する参照サイクル識別情報生成部１０７，１０８
と、サイクル識別情報１０１，１０２及び参照サイクル
識別情報１０５，１０６に基づいて遅延情報１０９を生
成する遅延情報生成部１１０と、遅延情報１０９に従っ
てバス４０から入力されるアイソクロナスパケットを遅
延させてバス４１に送信する遅延部１１１とを備えてい
る。

【００４６】サイクル識別情報１０１，１０２はバス４
０，４１上における個々のサイクルをそれぞれ識別する
ための情報であって、サイクルスタートパケットがバス
４０，４１上に送信されるタイミングでそれぞれの値が
変化する。ここで、各々のサイクル識別情報の値そのも
のには特に意味はなく、サイクルが移行する毎に“１”
ずつ値が増加してゆくものであれば適当な値であって良
い。第１の例として、サイクルスタートパケットがバス
上に送信されたタイミングにおいて、このバス上のノー
ドに実装されているCYCLE_TIMEレジスタの cycle_count
の値をサンプリングすることでサイクル識別情報を生成
することができる。前述したように、cycle_count の値
はサイクルが移行する毎に“１”ずつ値が増加してゆく
ため、これに伴ってサイクル識別情報もサイクル毎に増
加してゆく。

【００４７】また、第２の例として、サイクル識別情報
生成部１０３，１０４内にサイクルが移行する毎にカウ
ントアップするカウンタをそれぞれ設けて、それらカウ
ント値をサイクル識別情報として生成するようにしても
良い。これらカウンタのカウント値は、電源投入等を契
機としてサイクル識別情報生成部１０３，１０４をリセ
ットすることによって例えば“０”に初期化される。し
たがって、サイクル識別情報生成部１０３，１０４を同
一のタイミングで初期化することでサイクル識別情報１
０１，１０２は常に同じ値となる。もっとも、初期化手
順はブリッジ１００内の各部に対して順次行うことも考
えられる。そうした場合には、後掲する図３に示すよう
にこれらカウンタのカウント値は一致しなくなるが、こ
うしたカウント値をサイクル識別情報１０１，１０２と
して生成しても全く問題ない。さらに、いま述べた以外
の値をサイクル識別情報として利用することも当然なが
ら可能である。

【００４８】次に、参照サイクル識別情報１０５，１０
６はそれぞれある基準時刻におけるサイクル識別情報１
０１，１０２を取り込んだ値である。後述するように、
本実施形態では参照サイクル識別情報１０５，１０６の
示すサイクルを基準とした経過サイクル数を入力ポータ
ル側のバス４０，出力ポータル側のバス４１についてそ
れぞれ求め、これら経過サイクル数を互いに比較するこ
とで適切な遅延量をパケット毎に算出するようにしてい
る。このため、参照サイクル識別情報１０５，１０６
は、入力ポータル側のバス４０と出力ポータル側のバス
４１に関して必ず同一の時刻に生成されなければなら
ず、なお且つ、当該時刻はサイクルスタートパケットの
送出遅延の影響を受けない時刻でなければならない。

【００４９】すなわち、各バスの間では一応のバス間同
期はとっているものの、各ポータルは基本的に独立して
いるため各ポータル間におけるCYCLE_TIMEレジスタの値
には「ずれ」が生じている。そこで、参照サイクル識別
情報１０５，１０６を生成するにあたってはサイクル識
別情報をサンプリングするタイミングを入力ポータル
側，出力ポータル側の何れかに合わせる必要がある。そ
こで本実施形態では出力側ポータルのバス（図１ではバ
ス４１）におけるCYCLE_TIMEレジスタの値を使用して上
記基準時刻を決めるようにしている。

【００５０】ここで、前述したようにサイクルスタート
パケットは cycle_countの値が変化してから最大で約４
５マイクロ秒だけ遅れて送出される可能性がある。この
ため、 cycle_countの値が変化した時点より４５マイク
ロ秒〜１２５マイクロ秒（すなわち、サイクルの最終）
の範囲内で参照サイクル識別情報１０５，１０６を生成
すれば上記の条件を満たすことになる。なお、この時間
範囲をcycle_offsetフィールドの値に換算すると“１１
００”〜“３０７１”の範囲となる。そこでこの範囲内
の値を予め定めておき、cycle_offsetがこの値になった
タイミングで例えばサイクル識別情報をサンプリングし
て取得すれば、サイクルスタートパケットの送出遅延の
影響を受けない時刻で参照サイクル識別情報１０５，１
０６を同時に生成することができる。

【００５１】なお、参照サイクル識別情報を生成するタ
イミングは設計の容易性等を考慮して適宜決定すれば良
い。例えば本実施形態では、あとで詳述するように、或
る特定の時刻においてのみ参照サイクル識別情報を生成
して、その後は参照サイクル識別情報の値を不変として
いる。一方、後述する第２実施形態などでは１サイクル
毎に参照サイクル識別情報を生成するようにしている。
また、必ずしも１サイクル毎に参照サイクル識別情報を
生成しなくとも良く、例えば５サイクル毎に参照サイク
ル識別情報を生成しても良い。もっとも、参照サイクル
識別情報を１サイクル毎に生成することで参照サイクル
識別情報生成部１０７，１０８の回路構成を若干簡単化
できる。

【００５２】また、参照サイクル識別情報を生成するに
は、いま述べたように入力ポータル側のバス４０または
出力ポータル側のバス４１におけるcycle_offsetの値を
使用する構成に限られるものではなく、例えば次のよう
な構成も考えられる。すなわち、参照サイクル識別情報
をサンプリングするタイミングを生成するためのクロッ
ク源を別途ブリッジ１００内に設けるようにして、この
クロック源から参照サイクル識別情報生成部１０７，１
０８へサンプリングのタイミングを指示するように構成
しても良い。もっとも、前者のように構成すれば後者の
ように別のクロック源を用意する必要がないという利点
はある。

【００５３】次に、遅延情報生成部１１０が上述したサ
イクル識別情報１０１，１０２および参照サイクル識別
情報１０５，１０６を入力として遅延情報１０９を生成
する際の算出方法について説明する。まず初めに遅延情
報生成部１１０は、サイクル識別情報１０１から参照サ
イクル識別情報１０５を引いて得られる第１の値と、サ
イクル識別情報１０２から参照サイクル識別情報１０６
を引いて得られる第２の値とを計算する。ここで第１の
値および第２の値は、それぞれバス４０およびバス４１
で参照サイクル識別情報１０５，１０６が生成されたサ
イクルを基準とする経過サイクル数に相当するものであ
る。次に、遅延情報生成部１１０は第１の値から第２の
値を引いて得られる第３の値を計算する。

【００５４】この第３の値は、参照サイクル識別情報１
０６が生成されてから出力ポータル側のバス４１で経過
したサイクル数を基準としたときに、参照サイクル識別
情報１０５が生成されてから入力ポータル側のバス４０
で経過したサイクル数の相対値を示したものと言える。
したがって、例えば第３の値が“０”であれば両方のバ
スで同一サイクル数の時間が経過していることを示し、
“−１”であれば出力ポータル側のバス４１では入力ポ
ータル側のバス４０よりも“１”だけ多くサイクルが経
過していることを示す。そして最後に遅延情報生成部１
１０は第３の値に対して固定遅延を加えることによって
遅延情報１０９を生成する。

【００５５】なお、本実施形態では固定遅延として２サ
イクルを加えるようにしているが、固定遅延の値は最低
２サイクルであれば必ずしも２サイクルでなくとも良
い。もっとも、この２サイクルの固定遅延はジッタを発
生させることの無い最小の遅延量であって、固定遅延の
値としては最も好ましい値である。というのも、アイソ
クロナス転送モードはそもそもリアルタイム系のデータ
を伝送するための転送モードであることから、ブリッジ
を経由することによるパケットの遅延量は可能な限り小
さいことが望ましいからである。しかも、複数のブリッ
ジを経由してアイソクロナスパケットが転送されるよう
なケースではブリッジを通過してゆく度に遅延が蓄積し
てゆくため、各ブリッジの遅延量を小さくする必要性は
高い。

【００５６】次に、図３のタイミングチャートを参照し
つつ、上記構成によるブリッジ１００を用いたアイソク
ロナスパケット転送の動作について説明する。なお、図
中において“（ｄ）”なる表記があるが、これはその直
前に記載された数値が１０進数であることを特に明示的
に示したものである。ここで、バス４０とバス４１の間
では既にバス間同期が確立されているものとする。な
お、アイソクロナスパケットのバス間転送を行うに当た
って必要となるバス間同期は例えば次のようにして行
う。アイソクロナスパケットを転送するためには、全て
のノードが同一のサイクル周波数に従って動作する必要
がある。いま、ある一つのバスに着目すると、当該バス
に接続されている全てのノードは、サイクルスタートパ
ケット上の cycle_time_dataフィールドに基づいて、サ
イクルマスタの持つサイクル周波数に同期して動作す
る。

【００５７】したがって、アイソクロナスパケットのバ
ス間転送を行うためには、各バスに存在するサイクルマ
スタの持つサイクル周波数を全て同期させる機構を持っ
ていればよい。具体的には、全体のネットワーク上にマ
スタとなるサイクル周波数を唯一つだけ設定し、全ての
サイクルマスタがこのマスタのサイクル周波数に同期す
るように自身のCYCLE_TIMEレジスタを制御すれば良い。
なお、この場合はサイクル周波数の同期が目的であるこ
とから、cycle_offsetフィールドの値のみを制御すれば
良く、同期が確立した後に cycle_countフィールドの値
が全てのバスにおいて一致している必要はない。

【００５８】このほか、説明を簡単にするためにバス４
０，４１におけるサイクルの位相が同期しているものと
する。言い換えれば、CYCLE_TIMEレジスタのcycle_offs
etフィールドの値そのものおよびそれらの値の変化する
タイミングが双方のバスで一致していることを仮定す
る。もっとも、CYCLE_TIMEレジスタの cycle_countフィ
ールドの値自体はバス４０，４１間で一致していないも
のとする。さらに、説明を簡単にするために、ブリッジ
１００内部においてポータル間でパケットを転送するた
めに要する時間を無視することにする。

【００５９】以上のようにバス４０とバス４１の間でバ
ス間同期が確立している状態において、図３に示した時
刻ｔ１で各バス上のノードが保持するCYCLE_TIMEレジス
タのcycle_countが変化すると、各バスのサイクルマス
タがそれぞれサイクルスタートパケットを送信する。す
なわち、時刻ｔ２でバス４０にサイクルスタートパケッ
トが送出され、時刻ｔ３でバス４１にサイクルスタート
パケットが送出される。また、サイクルスタートパケッ
トの送出に同期してサイクル識別情報が生成される。す
なわち、時刻ｔ２においてサイクル識別情報生成部１０
３はサイクル識別情報１０１として“１０”を生成し、
これを参照サイクル識別情報生成部１０７及び遅延情報
生成部１１０に送出する。また、時刻ｔ３においてサイ
クル識別情報生成部１０４はサイクル識別情報１０２と
して“６”を生成し、これを参照サイクル識別情報生成
部１０８及び遅延情報生成部１１０に送出する。

【００６０】なお、図示した例ではサイクル識別情報生
成部１０３，１０４が cycle_countの値をサンプリング
するのではなく、内部のカウンタのカウント値をそれぞ
れサイクル識別情報１０１，１０２として生成する場合
を例示している。これに加え、同図ではサイクル識別情
報生成部１０３，１０４に対するリセットが順次行われ
た場合を想定しており、サイクル識別情報１０１，１０
２の間に“４”だけ差が生じた場合を例示してある。

【００６１】ここで、サイクルスタートパケットは各バ
ス４０，４１における cycle_countの値の変化点よりも
早いタイミングで送信されることはないが、直前のサイ
クルにおけるトラフィックに依存して当該変化点よりも
遅れて送信されることがある。このため、バス上におけ
る実際のサイクルの移行は、CYCLE_TIMEレジスタの cyc
le_countの値ではなくサイクルスタートパケットによっ
て制御されることになる。なお、図示したように cycle
_countの値はバス４０上では“３２４”，バス４１上で
は“９６７”であって、これ以後はサイクルが切り替わ
る度に“１”ずつ増加してゆく。

【００６２】次に、時刻ｔ４は参照サイクル識別情報を
生成するタイミングであるため、参照サイクル識別情報
生成部１０７はサイクル識別情報１０１をサンプリング
し、これを参照サイクル識別情報１０５として遅延情報
生成部１１０に送出する。また同時刻ｔ４において、参
照サイクル識別情報生成部１０８はサイクル識別情報１
０２をサンプリングして得た参照サイクル識別情報１０
６を遅延情報生成部１１０に送出する。すると、遅延情
報生成部１１０は上述した手順に従って第１〜第３の値
を計算するが、この場合は各バスにおけるサイクル識別
情報と参照サイクル識別情報が何れも一致しているた
め、これらの値は全て“０”となる。このため、遅延情
報生成部１１０は、第３の値“０”に固定遅延“２”を
加えて得られる“２”を遅延情報１０９として遅延部１
１１に送出する。なお、時刻ｔ４の属するサイクルでは
バス４０上にアイソクロナスパケットが存在しないた
め、遅延部１１１はアイソクロナスパケットを遅延させ
る動作を行わない。

【００６３】次に、時刻ｔ５で次のサイクルになったこ
とで cycle_countの値が切り替わり、時刻ｔ６でバス４
１上にサイクルスタートパケットが送信されると、サイ
クル識別情報１０２が“６”から“７”に更新される。
この結果、第２の値が“１”〔＝（７−６）〕となるこ
とから第３の値が“−１”〔＝（０−１）〕となり、遅
延情報生成部１１０は遅延情報１０９として“１”〔＝
２＋（−１）〕を出力するようになる。この後の時刻ｔ
７でバス４０上にサイクルスタートパケットが送信され
ると、サイクル識別情報１０１が“１１”に更新される
ため、第１の値も第２の値と同じ“１”となって第３の
値は“０”となる。したがって、遅延情報生成部１１０
は遅延情報１０９として再び“２”を出力するようにな
る。

【００６４】次に、時刻ｔ８になってパケットＡがバス
４０に入力されるが、このときの遅延情報１０９の値は
“２”であるため、遅延部１１１の働きによって出力ポ
ータルでパケットＡが２サイクルだけ遅延されることに
なる。したがって、ブリッジ１００に入力されたアイソ
クロナスパケットはサイクル識別情報１０２の値が
“９”〔＝（７＋２）〕のサイクルにバス４１へ送信さ
れることになる。そしてこれ以後の動作は上述したもの
と同様となる。すなわち、時刻ｔ９で cycle_countの値
が切り替わって新たなサイクルになると、時刻ｔ１０で
バス４０にサイクルスタートパケットが送信されてサイ
クル識別情報１０１が“１２”に更新される。その結
果、第１の値が“２”となって第３の値が“１”となる
ため、遅延情報１０９としては“３”が得られる。

【００６５】このため、アイソクロナスパケットが入力
されたならばサイクル識別情報１０２が“１０”〔＝
（７＋３）〕のサイクルにバス４１へ送信されることに
なる。この後、時刻ｔ１１になってパケットＢがバス４
０に入力されるが、このときの遅延情報１０９の値は
“３”であるため、出力ポータルでパケットＢが３サイ
クルだけ遅延されることになる。したがって、ブリッジ
１００に入力されたパケットＢはサイクル識別情報１０
２の値が“１０”のサイクルにバス４１へ送信されるこ
とになる。次に、時刻ｔ１２になってバス４１上にサイ
クルスタートパケットが送信されると、サイクル識別情
報１０２が“８”に更新されるのに伴って第２の値が
“２”となるため、第３の値が“０”となって遅延情報
１０９として“２”が得られる。

【００６６】この後の時刻ｔ１３で新たなサイクルに入
ると、時刻ｔ１４でバス４０にサイクルスタートパケッ
トが送信されてサイクル識別情報１０１が“１３”に更
新される。その結果、第１の値が“３”となって第３の
値が“１”となるため、遅延情報１０９として“３”が
得られる。次に、時刻ｔ１５でバス４１上にサイクルス
タートパケットが送信されると、サイクル識別情報１０
２が“９”に更新されるのに伴って第２の値が“３”と
なるため、第３の値が再び“０”となって遅延情報１０
９は“２”となる。そして、時刻ｔ１５からアイソクロ
ナスギャップをおいた時刻ｔ１６になると、遅延部１１
１は２サイクル前の時刻ｔ８においてバス４０に入力さ
れたパケットＡをバス４１に送信する。

【００６７】また、時刻ｔ１７で新たなサイクルに入
り、時刻ｔ１８でバス４０，４１に対してほぼ同時にサ
イクルスタートパケットが送信されると、サイクル識別
情報１０１，１０２がそれぞれ“１４”，“１０”に更
新される。その結果、第１の値及び第２の値がともに
“４”となるため、第３の値が“０”となって遅延情報
１０９は“２”のままとなる。そして、時刻ｔ１８から
アイソクロナスギャップをおいた時刻ｔ１９になると、
遅延部１１１は３サイクル前（すなわち、サイクル識別
情報１０２が“７”）の時刻ｔ１１においてバス４０へ
入力されたパケットＢをバス４１に送信する。

【００６８】以上のように、本実施形態によれば、サイ
クルスタートパケットに存在するジッタに依存すること
なくアイソクロナス遅延の量を一定に保つことが可能と
なる。そして、アイソクロナス遅延を最小値である２サ
イクルにした場合、送信バッファとしては３サイクル分
の蓄積量を備えていれば充分である。つまり、上述した
ような従来技術による送信バッファ制御と比べた場合、
２サイクル分に相当する送信バッファを削減することが
可能となる。また、転送されるアイソクロナスパケット
毎に転送遅延が個別に与えられるため、バス間転送時に
おいてパケットにサイクル単位のジッタを生じさせるこ
とがない。

【００６９】〔第２実施形態〕図４は、第１実施形態で
説明したブリッジの具体的な実現例を示したブロック図
である。同図に示したブリッジ１２０は３個のポータル
１２１〜１２３，スイッチングファブリック１２４，ブ
リッジ１２０の動作を統括制御するためのＣＰＵ（中央
処理装置）１２５，ＣＰＵ１２５の動作を制御するため
のプログラムやＣＰＵ１２５が作業用メモリとして使用
するためのメモリ１２６，これら機能ブロック間で互い
に制御信号やデータを授受するためのホストバス１２７
から構成されている。ポータル１２１〜１２３はいずれ
も同一の構成であって、それぞれがスイッチングファブ
リック１２４との間でアイソクロナスパケットを送信／
受信するための独立した２個のポートを有している。こ
のほか、ポータル１２１〜１２３はいずれもスイッチン
グファブリック１２４との間でサイクル識別情報を送信
／受信するための独立した２個のポートも備えている。

【００７０】これに対応するように、スイッチングファ
ブリック１２４は入力ポート及び出力ポートをそれぞれ
６個備えており、このうちの３個の入出力ポートはアイ
ソクロナスパケットの交換用であって、残りの３個の入
出力ポートがサイクル識別情報の交換用である。つま
り、スイッチングファブリック１２４はアイソクロナス
パケットの交換を行うための３ポートのスイッチ１２４
ａとサイクル識別情報の交換を行うための３ポートのス
イッチ１２４ｂから構成されている。そして、ホストバ
ス１２７を介したＣＰＵ１２５の指示の下に、スイッチ
ングファブリック１２４は上記２つのスイッチ１２４
ａ，１２４ｂを制御することによって、これらスイッチ
が同一の入力ポータルと出力ポータル間を接続するよう
に両スイッチを連動させて経路選択を行う。ちなみに、
スイッチングファブリックの構成は１３９４規格の対象
外となっているため、ブリッジの製造者がその詳細構成
を適宜決めることが可能となっている。

【００７１】ここで、図５は図４に示した各ポータルの
内部構成を示したブロック図であって、各ポータルの構
成は上述したように同一であるためここではそれらの代
表としてポータル１２１を示してある。図示したように
ポータル１２１は基本的に物理層ＬＳＩ１３０，リンク
層ＬＳＩ１３１，メモリ１３２によって構成されてい
る。このうち、物理層ＬＳＩ１３０は１３９４規格の物
理層に準拠した機能を実現するものであって、１３９４
バス（図中の「バス」）に接続される１３９４ポートで
ある３個のポート１３３〜１３５に接続されている。一
方、リンク層ＬＳＩ１３１は１３９４規格のリンク層に
準拠した機能に加えて後述するアイソクロナス転送機能
を内蔵しており、バス間転送されるアイソクロナスパケ
ットやサイクル識別情報を送受信する。

【００７２】他方、メモリ１３２は、ポータル１２１が
ノードとして動作するためのＣＳＲ（Control and Stat
us Register） を実装している。このほか、ポータル１
２１は、ホストバス接続ポート１３６を介して図４に示
したホストバス１２７に接続し、アイソクロナスパケッ
ト転送ポート１３７およびサイクル識別情報送受信ポー
ト１３８を介して図４に示したスイッチングファブリッ
ク１２４内のスイッチ１２４ａおよびスイッチ１２４ｂ
にそれぞれ接続している。なお、符号１３９はリンク層
ＬＳＩ１３１，メモリ１３２，ホストバス接続ポート１
３６を接続するための内部バスである。

【００７３】また、図６は図５に示したリンク層ＬＳＩ
１３１の内部構成を示したブロック図である。図示した
ように、このリンク層ＬＳＩ１３１は、ＰＨＹ／ＬＩＮ
Ｋインタフェース１５０，ホストインタフェース１５
１，パケット受信器１５２，パケット送信器１５３，パ
ケット受信サイクル識別情報付加部１５４，サイクル識
別情報生成部１５５，遅延情報生成部１５６，遅延部１
５７，参照サイクル識別情報生成部１５８，参照サイク
ル識別情報生成部１５９，サイクルタイマ１６０から構
成されている。

【００７４】このうち、パケット受信器１５２およびパ
ケット送信器１５３は、ＰＨＹ／ＬＩＮＫインタフェー
ス１５０を介して図５に示した物理層ＬＳＩ１３０との
間でパケットの送受信を行う。また、ホストインタフェ
ース１５１は図５に示した内部バス１３９を介して図４
に示したホストバス１２７と接続するための接続インタ
フェースである。また、サイクル識別情報生成部１５
５，遅延情報生成部１５６，遅延部１５７，参照サイク
ル識別情報生成部１５８及び１５９の動作は、それぞ
れ、図１に示したサイクル識別情報生成部１０３（１０
４），遅延情報生成部１１０，遅延部１１１，参照サイ
クル識別情報生成部１０７及び１０８の動作と基本的に
同じであって細部の動作仕様が上述したものとは異なっ
ている。なお、これらの間の相違点については後述す
る。このほか、遅延部１５７はその出力がパケット送信
器１５３に入力されるように接続されており、各ポータ
ル１２１〜１２３が出力ポータルとして動作するときの
アイソクロナスパケットに対してサイクル遅延を与え
る。

【００７５】次に、パケット受信サイクル識別情報付加
部１５４は、アイソクロナスパケットの入力時点でサイ
クル識別情報生成部１５５から出力されているサイクル
識別情報１６１の値（以下、「パケット受信サイクル識
別情報」という）を入力アイソクロナスパケットに付加
して出力する。このため、パケット受信器１５２の受信
したアイソクロナスパケットは、パケット受信サイクル
識別情報付加部１５４に入力されてパケット受信サイク
ル識別情報が付加されてから、図５に示したアイソクロ
ナスパケット転送ポート１３７に出力される。後に詳述
するように、このパケット受信サイクル識別情報は、ポ
ータル間のパケット転送に要する時間が許容値たるクロ
ック幅に対して無視できないほど大きい場合に極めて有
効である。なお、この許容値はバス間でデータをパラレ
ルに転送するときにはその分だけ大きくなる。例えば、
４９．１５２メガヘルツのクロックを２分周することで
上述した公称２４．５７６メガヘルツのクロックを得て
いるとすれば、１ビットの転送の場合における許容値は
約２０ｎｓとなるのに対して、例えば１ワード１６ビッ
ト幅でパラレルに転送を行っている場合の許容値は２０
ｎｓ×１６＝３２０ｎｓとなる。

【００７６】ここで、パケット受信サイクル識別情報付
加部１５４がパケット受信サイクル識別情報を付加する
ときの具体的な方法を図７を参照して説明する。パケッ
ト受信サイクル識別情報付加部１５４には図７（ａ）に
示したフォーマットを有するアイソクロナスパケットそ
のものが入力される。なお、アイソクロナスパケットの
各フィールドの詳細はここでは関係ないため特に説明し
ない。パケット受信サイクル識別情報付加部１５４は入
力されたアイソクロナスパケットの先頭に付加ヘッダを
付与して出力する。この付加ヘッダは１クワドレット
（＝３２ビット）で構成されており、当該付加ヘッダ中
にはパケット受信サイクル識別情報を格納するためのフ
ィールドが確保されている。なお、本実施形態では図７
（ｂ）に示すように付加ヘッダの先頭１ビットを当該フ
ィールドとして使用するようにしている。その理由は、
後述するように本実施形態ではサイクル識別情報を１ビ
ットで表現しているためである。

【００７７】ここで図６を再び参照すると、サイクル識
別情報生成部１５５はサイクルが変化する毎にサイクル
識別情報１６１が“０”と“１”を交互にとる仕様とし
ている。これは、値が“０”から“Ｎ−１”（Ｎは２以
上の整数）の間で循環的に変化してゆくＮ進カウンタの
Ｎ＝２の場合に相当する。こうした周期的に値の変化す
るサイクル識別情報を用いる場合において、サイクル識
別情報および参照サイクル識別情報に基づいて、参照サ
イクル識別情報が生成されたサイクルからの経過サイク
ル数に相当する第１の値や第２の値を算出するには次式
を用いることができる。

【００７８】 第１の値又は第２の値＝（Ｎ＋サイクル識別情報の値−参照サイクル識別情 報の値） ％ Ｎ … （１） ここで、“Ａ ％ Ｂ”の表記は“Ａ”を“Ｂ”で割って
得られる余りを意味している。したがって、本実施形態
のようにＮが“２”の場合には（１）式を次式のように
簡略化することができる。 第１の値又は第２の値＝サイクル識別情報の値 ＸＯＲ 参照サイクル識別情 報の値 … （２） ここで、“Ａ ＸＯＲ Ｂ”の表記は“Ａ”と“Ｂ”の排
他的論理和をとることを意味している。

【００７９】なお、本来であれば第１の値はサイクル識
別情報１６２及び参照サイクル識別情報１６３から算出
されるはずであるが、本実施形態における第１の値は、
入力ポータルであるポータル１２１で受信されたアイソ
クロナスパケットに付加したパケット受信サイクル識別
情報（図７参照）と参照サイクル識別情報１６３に基づ
いて算出される。このため、図６に示したように、遅延
情報生成部１５６にはサイクル識別情報１６２ではなく
アイソクロナスパケット転送ポート１３７からのアイソ
クロナスパケットが入力される。

【００８０】また、パケット受信サイクル識別情報は、
アイソクロナスパケットに付加されて１０マイクロ秒の
ポータル間転送遅延を伴ってポータル１２２に入力され
てくる。このため、第１の値はサイクル識別情報１６２
に対して１０マイクロ秒の遅延を与えたものと参照サイ
クル識別情報１６３の排他的論理和をとることで得られ
る。一方、第２の値を算出する際には、サイクル識別情
報生成部１５５と参照サイクル識別情報生成部１６４が
同じ出力ポータル内にあるため、ポータル間転送遅延を
考慮する必要はない。

【００８１】次に、参照サイクル識別情報生成部１５８
は、入力ポータルから転送されてくるサイクル識別情報
１６２に基づいて参照サイクル識別情報１６３を生成し
て、これを遅延情報生成部１５６に出力する。これに対
し、参照サイクル識別情報生成部１５９はサイクル識別
情報生成部１５５から出力されるサイクル識別情報１６
１に基づいて出力ポータル側バスに対応した参照サイク
ル識別情報１６４を生成して、これを遅延情報生成部１
５６に出力する。つまり、参照サイクル識別情報生成部
１５８はリンク層ＬＳＩ１３１の外部から送られてくる
サイクル識別情報１６２を用いるのに対して、参照サイ
クル識別情報生成部１５９はリンク層ＬＳＩ１３１内部
で生成されるサイクル識別情報１５５を用いている。こ
のほか、遅延情報生成部１５６が出力する遅延情報１６
５は遅延部１５７によるアイソクロナス遅延の遅延量を
制御するためのものである。

【００８２】ところで、本実施形態では、入力ポータル
として動作するポータル１２１にアイソクロナスパケッ
トが入力されてから出力ポータルとして動作するポータ
ル１２２の遅延部１５７に到達するまでに１０マイクロ
秒程度のポータル間転送遅延が生じる。一方、アイソク
ロナスパケットとは別の経路で転送されるサイクル識別
情報１６２のポータル間転送遅延は、アイソクロナスパ
ケットのポータル間転送遅延に比べて無視できる程度に
小さい。したがって、出力ポータルの遅延部１５７へ入
力されるアイソクロナスパケットは、同じ出力ポータル
の参照サイクル識別情報生成部１５８へ入力されるサイ
クル識別情報１６２に対して上記ポータル間転送遅延に
相当するだけの遅延を持っていると見なすことができ
る。こうした遅延の影響によって遅延情報１６５が誤っ
てしまう可能性がある。本実施形態ではこの問題を解決
するために、上述したパケット受信サイクル識別情報を
用いるとともに、ポータル間転送の影響を受けない時間
帯に参照サイクル識別情報を生成するようにしている。
そこで、後者の点についてさらに詳述する。

【００８３】一般に、ポータル間におけるアイソクロナ
スパケットの転送遅延とサイクル識別情報の転送遅延と
の差を“ｄ１”マイクロ秒とすると、参照サイクル識別
情報の生成可能な時間帯は、サイクルの境界で cycle_c
ountの値が変化した時点を基準としたときに“４５＋ｄ
１”マイクロ秒〜１２５マイクロ秒の範囲となる。ここ
で、本実施形態では、図１に示したバス４０とバス４１
の間のバス間同期の結果として、これら双方のバス上に
おけるCYCLE_TIMEレジスタの cycle_countの変化点には
２マイクロ秒のオフセットが生じていることを想定す
る。こうしたオフセットが生じている時間帯も参照サイ
クル識別情報を生成するには不適切であるため、上記時
間帯から除外する必要がある。したがって、バス間同期
時に生じる位相オフセットの最大値を“±ｄ２”（ｄ２
は０以上の有理数）マイクロ秒とすれば、上記ポータル
間転送遅延を考慮外としたときの参照サイクル識別情報
の生成可能な時間帯は cycle_countの値が変化した時点
を基準として“４５＋ｄ２”マイクロ秒〜“１２５−ｄ
２”マイクロ秒の範囲となる。

【００８４】したがって、ポータル間転送遅延と位相オ
フセットを総合的に考慮した場合、参照サイクル識別情
報の生成可能な時間帯は cycle_countの値が変化した時
点を基準として、“４５＋ｄ１＋ｄ２”マイクロ秒〜
“１２５−ｄ２”マイクロ秒の範囲となる。上述したよ
うに、ｄ１＝１０マイクロ秒かつｄ２＝２マイクロ秒で
あることから、結局のところ５７マイクロ秒〜１２３マ
イクロ秒の範囲内が参照サイクル識別情報を生成可能な
時間帯になる。そこで、本実施形態では参照サイクル識
別情報を生成するタイミングを cycle_countの値が変化
した時点から１００マイクロ秒が経過した時点としてい
る。このタイミングをcycle_offsetの値に換算した場
合、参照サイクル識別情報生成部１５８，１５９はcycl
e_offsetの値が“２４５８”のタイミングでサイクル識
別信号１６２，１６１をサンプリングして参照サイクル
識別情報１６３，１６４を生成する仕様となる。なお、
本実施形態では、cycle_offsetの値が上記の値となるタ
イミングでサイクル識別情報を毎サイクル取得して参照
サイクル識別情報を生成することにしている。

【００８５】次に、サイクルタイマ１６０は前述したCY
CLE_TIMEレジスタの値を生成して参照サイクル識別情報
生成部１６３，１６４へ供給する。このサイクルタイマ
１６０は公称２４．５７６メガヘルツのクロックでカウ
ントアップするカウンタ等で構成することができる。

【００８６】次に、図８に示すタイミングチャートを参
照しつつ、上記構成によるブリッジ１２０において、図
４に示したポータル１２１からポータル１２２に対して
アイソクロナスパケットを転送する際の動作について説
明する。なお、図８では煩雑になるのを避けるために、
バス４０上のトラフィックとして３個のパケットＡ〜Ｃ
だけを示してある。しかしながら、実際にはこれら以外
のパケットがバス４０に絶え間なく入力されていること
を想定する。

【００８７】まず、時刻ｔ３０では入力ポータル側バス
であるバス４０にパケットＡが現れるとともに、出力ポ
ータルであるポータル１２２側でサイクルが切り替わる
のに伴ってCYCLE_TIMEレジスタの cycle_countも“９６
７”に切り替わる。なお、同時刻ｔ３０では、ポータル
間転送遅延が加味されたサイクル識別情報１６２，参照
サイクル識別情報１６３が何れも“０”であって、サイ
クル識別情報１６１，参照サイクル識別情報１６４が何
れも“１”であるものとする。このため、第１の値及び
第２の値は何れも“０”となることから、第３の値は
“０”となり遅延情報１６５は“２”となっている。

【００８８】次に、時刻ｔ３１になるとポータル１２１
側でサイクルが切り替わるのに伴ってCYCLE_TIMEレジス
タの cycle_countも“３２４”に切り替わる。次いで、
時刻ｔ３２になるとバス４１にサイクルスタートパケッ
トが送出されるようになる。そこで、出力ポータルたる
ポータル１２２のサイクル識別情報生成部１５５はサイ
クルスタートパケットの送出に同期してサイクル識別情
報１６１を“１”から“０”に切り替える。この結果、
第２の値はサイクル識別情報１６１と参照サイクル識別
情報１６４の排他的論理和である“１”となるので、第
３の値は“−１”〔＝（０−１）〕となって遅延情報１
６５は“１”〔＝２＋（−１）〕となる。この結果、パ
ケットＡは遅延部１５７で１サイクルだけ遅延され、ポ
ータル１２２のCYCLE_TIMEレジスタの cycle_countが
“９６８”のサイクルで、出力ポータルからバス４１へ
送出されることになる。

【００８９】次に、時刻ｔ３３になると、先に時刻ｔ３
０でポータル１２１に入力されたパケットＡがポータル
間転送遅延を経てポータル１２２に到達し、遅延情報生
成部１５６及び遅延部１５７に入力される。次に、時刻
ｔ３４になるとバス４０上にサイクルスタートパケット
が送出されるようになる。またこのとき、入力ポータル
たるポータル１２１のサイクル識別情報生成部１５５が
サイクル識別情報（図６ではサイクル識別情報１６１に
相当し、図８ではサイクル識別情報１６２に相当）を
“０”から“１”に切り替え、このサイクル識別情報１
６２が出力ポータル側の参照サイクル識別情報生成部１
５８に向けて送出される。

【００９０】この後、時刻ｔ３４からポータル間転送遅
延に相当する時間が経過して時刻ｔ３５になると、ポー
タル間転送遅延を経たサイクル識別情報１６２〔図８に
おけるサイクル識別情報１６２（ポータル間転送遅延あ
り）〕が“１”に切り替わる。その結果として第１の値
は、遅延されたサイクル識別情報１６２と参照サイクル
識別情報１６３の排他的論理和をとった“１”となる。
このとき第２の値は“１”のままであるため、第３の値
が“０”となって遅延情報１６５は“２”となる。な
お、前述したようにバス４０上にはパケットが絶えず入
力されていることから、時刻ｔ３４の近傍で入力された
図示しないパケットに付随してパケット受信サイクル識
別情報が転送される。このため、図８に示したように時
刻ｔ３４におけるサイクル識別情報１６２の変化に対応
するように、時刻ｔ３５でサイクル識別情報１６２（ポ
ータル間転送遅延あり）が変化することになる。

【００９１】この後の時刻ｔ３６は参照サイクル識別情
報を生成するタイミングである。したがって、参照サイ
クル識別情報生成部１５８はサイクル識別情報１６２を
サンプリングして出力するようになり、参照サイクル識
別情報１６３が“１”に切り替わる。またこのとき、参
照サイクル識別情報生成部１５９はサイクル識別情報１
６１をサンプリングして出力するようになり、参照サイ
クル識別情報１６４が“０”に切り替わる。これらの結
果、第１の値及び第２の値は何れも“０”となるため、
第３の値に変化はなく“０”となって遅延情報１６５も
“２”のままとなる。そしてこれ以後は上述した動作に
準じた動作が行われてゆくことになる。

【００９２】すなわち、時刻ｔ３７でバス４０上にパケ
ットＢが現れたのち、時刻ｔ３８においてポータル１２
２側でサイクルが切り替わるのに伴ってCYCLE_TIMEレジ
スタの cycle_countも切り替わる。次に、時刻ｔ３９に
なってバス４１上にサイクルスタートパケットが送出さ
れるようになり、出力ポータル側のサイクル識別情報生
成部１５５はサイクルスタートパケットの送出に同期し
てサイクル識別情報１６１を“１”に切り替える。この
結果、第２の値は“１”となって第３の値は“−１”と
なり、遅延情報１６５は“１”となる。次に、時刻ｔ４
０においてポータル１２１側でサイクルが切り替わって
CYCLE_TIMEレジスタの cycle_countも切り替わる。

【００９３】また、これとほぼ同時のタイミングにおい
て、先に時刻ｔ３７でポータル１２１に入力されたパケ
ットＢがポータル間転送遅延を経てポータル１２２の遅
延情報生成部１５６及び遅延部１５７に到達する。この
結果、パケットＢは遅延部１５７で遅延情報１６５で指
定された１サイクルだけ遅延され、ポータル１２２のCY
CLE_TIMEレジスタの cycle_countが“９６９”のサイク
ルで、出力ポータルからバス４１へ送出されることにな
る。さらに同時刻ｔ４０は、時刻ｔ３８においてサイク
ルスタートパケットが送出されてからアイソクロナスギ
ャップに相当する時間を置いたタイミングとなるため、
時刻ｔ３３でポータル１２２の遅延部１５７に入力され
たパケットＡが１サイクル分の遅延を経てポータル１２
２からバス４１に送出される。

【００９４】次に、時刻ｔ４１になるとバス４０上にサ
イクルスタートパケットが送出されるようになるととも
に、入力ポータル側のサイクル識別情報生成部１５５が
サイクル識別情報（図６のサイクル識別情報１６１に相
当）を“０”に切り替えるため、これがサイクル識別情
報１６２として出力ポータルの参照サイクル識別情報生
成部１５８に向けて送出される。次いで、時刻ｔ４１か
らポータル間転送遅延時間の経過した時刻ｔ４２でサイ
クル識別情報１６２〔図８に示すサイクル識別情報１６
２（ポータル間転送遅延あり）に相当〕が“０”に切り
替わる。この結果、第１の値が“１”に切り替わるが、
このとき第２の値は“１”のままであるため、第３の値
が“０”となって遅延情報１６５は“２”となる。

【００９５】この後に時刻ｔ４３でバス４０上にパケッ
トＣが現れると、ポータル間遅延に相当する時間が経過
した時刻ｔ４４で当該パケットＣがポータル１２２の遅
延部１５７に到達する。このため、パケットＣは遅延情
報１６５で指定される２サイクル分の遅延を経て、ポー
タル１２２のCYCLE_TIMEレジスタの cycle_countが“９
７０”のサイクルでポータル１２２からバス４１に送出
されることになる。この後、時刻ｔ４５は参照サイクル
識別情報を生成するタイミングであるため、参照サイク
ル識別情報生成部１５８はサイクル識別情報１６２をサ
ンプリングして参照サイクル識別情報１６３を“０”に
切り替え、参照サイクル識別情報生成部１５９はサイク
ル識別情報１６１をサンプリングして参照サイクル識別
情報１６４を“１”に切り替える。この結果、第１の値
及び第２の値は何れも“０”となって、第３の値および
遅延情報１６５に変化はない。

【００９６】次に、時刻ｔ４６においてポータル１２２
側でサイクルが切り替わったのち、時刻ｔ４７において
ポータル１２１側でもサイクルが切り替わる。次いで、
時刻ｔ４８になってバス４０上にサイクルスタートパケ
ットが送出されるようになると、入力ポータル側のサイ
クル識別情報生成部１５５がサイクル識別情報を“１”
に切り替えるため、これがサイクル識別情報１６２とし
て出力ポータルの参照サイクル識別情報生成部１５８に
向けて送出される。この後の時刻ｔ４９でバス４１上に
サイクルスタートパケットが送出されるようになると、
出力ポータル側のサイクル識別情報生成部１５５はサイ
クルスタートパケットの送出に同期してサイクル識別情
報１６１を“０”に切り替える。この結果、第２の値が
“１”に切り替わって第３の値が“−１”となるため、
遅延情報１６５も“１”に変化する。

【００９７】この後、先の時刻ｔ４９にてサイクルスタ
ートパケットが送出されてからアイソクロナスギャップ
に相当する時間を置いた時刻ｔ５０になると、先の時刻
ｔ４０でポータル１２２の遅延部１５７に入力されたパ
ケットＢが１サイクル分の遅延を経てポータル１２２か
らバス４１に送出される。次に、先の時刻ｔ４８からポ
ータル間転送遅延時間が経過した時刻ｔ５１になるとサ
イクル識別情報１６２（ポータル間転送遅延あり）が
“１”に切り替わるため、第１の値が“１”に切り替わ
って第３の値が“０”かつ遅延情報１６５が“２”とな
る。次に、時刻ｔ５２において参照サイクル識別情報生
成部１５８はサイクル識別情報１６２をサンプリングし
て参照サイクル識別情報１６３を“１”に切り替え、参
照サイクル識別情報生成部１５９はサイクル識別情報１
６１をサンプリングして参照サイクル識別情報１６４を
“０”に切り替える。この結果、第１の値及び第２の値
が何れも“０”となって、第３の値および遅延情報１６
５に変化はない。

【００９８】次に、時刻ｔ５３においてポータル１２２
側でサイクルが切り替わり、時刻ｔ５４になってバス４
１上にサイクルスタートパケットが送出されるようにな
ると、出力ポータル側のサイクル識別情報生成部１５５
はサイクルスタートパケットの送出に同期してサイクル
識別情報１６１を“１”に切り替える。この結果、第２
の値が“１”に切り替わって第３の値が“−１”，遅延
情報１６５が“１”となる。次いで、時刻ｔ５５ではポ
ータル１２１側でサイクルが切り替わるとともに、先の
時刻ｔ５３でサイクルスタートパケットが送出されてか
らアイソクロナスギャップに相当する時間が経過したた
め、先に時刻ｔ４４でポータル１２２の遅延部１５７に
入力されたパケットＣが２サイクル分の遅延を経てポー
タル１２２からバス４１に送出される。

【００９９】次に、時刻ｔ５６でバス４０にサイクルス
タートパケットが送出されるようになる。その結果、入
力ポータル側のサイクル識別情報生成部１５５がサイク
ル識別情報を“０”に切り替え、これがサイクル識別情
報１６２として出力ポータルの参照サイクル識別情報生
成部１５８に向けて送出される。次に、同時刻ｔ５６か
らポータル間転送遅延時間が経過した時刻ｔ５７でサイ
クル識別情報１６２（ポータル間転送遅延あり）が
“０”に切り替わるため、第１の値が“１”に切り替わ
って第３の値が“０”かつ遅延情報１６５が“２”とな
る。次に、時刻ｔ５８において参照サイクル識別情報生
成部１５８はサイクル識別情報１６２をサンプリングし
て参照サイクル識別情報１６３を“０”に切り替え、参
照サイクル識別情報生成部１５９はサイクル識別情報１
６１をサンプリングして参照サイクル識別情報１６４を
“１”に切り替える。この結果、第１の値及び第２の値
が何れも“０”となって、第３の値および遅延情報１６
５に変化はない。そして、この後の時刻ｔ５９以降のサ
イクルにおいても上述したのと同様の動作が行われる。

【０１００】以上のように、本実施形態では全てのアイ
ソクロナスパケットに対して等しく２サイクルの遅延を
与えながらバス間転送を実現している。このため、例え
ば転送速度Ｓ４００で転送可能なアイソクロナスパケッ
トの最大サイズは４キロバイトであるが、こうしたアイ
ソクロナスパケットを転送するために、従来技術では５
サイクルに相当する２０キロバイト分の蓄積量を持った
遅延部が必要となる。これに対し、本実施形態では１２
キロバイト分の蓄積量を持った遅延部を各ポータルに備
えれば良いため、従来技術と比較して８キロバイト分の
蓄積量を削減することが可能となる。

【０１０１】また、本実施形態では、パケット受信サイ
クル識別情報を利用してパケットに対する遅延量を算出
しているため、ポータル間転送遅延の影響を受けること
なく遅延量を定めることが可能となる。このため、例え
ば図８に示したパケットＢのように、入力ポータルに受
信された時点（時刻ｔ３７）と出力ポータル側に転送さ
れた時点（時刻ｔ４０）で入力ポータル側バスのサイク
ルが変化してしまうような場合にも不具合が生じること
はない。すなわち、パケット受信サイクル識別情報が無
いと、実際に与えられるべき遅延量よりも１サイクル大
きな遅延が与えられてしまうのに対し、本実施形態によ
ればこのようなことが無くなる。

【０１０２】また、本実施形態では第１の値や第２の値
を算出するにあたってＮ＝２としているため、サイクル
識別情報を１ビットで表現することができる。このた
め、ポータル間でサイクル識別情報を転送するための信
号線の本数を最小限にできるほか、信号線の本数が少な
いことからサイクル識別情報を転送するために必要とな
る各部の構成を簡略化することができる。また、第１の
値や第２の値を算出するために排他的論理和をとるだけ
で良いため、Ｎ＞２のときに余りの計算を必要とするの
に比べてハードウェア構成を簡略化することもできる。

【０１０３】なお、上述した説明ではパケット受信サイ
クル識別情報を付加ヘッダに格納するようにしたが、本
実施形態がこうした形態に限られるものではない。例え
ば、アイソクロナスパケットを伝送するための伝送線と
は別の伝送線を使用して、パケット受信サイクル識別情
報を出力ポータルに送信するようにしても良い。

【０１０４】〔第３実施形態〕本実施形態は第２実施形
態に変形を加えたものであって、図６に示したリンク層
ＬＳＩ１３１に代えて図９に示したリンク層ＬＳＩ１８
０を用いるようにしたものである。なお、図９において
図６に示したものと同じ構成要素については同一の符号
を付してある。本実施形態ではパケット受信サイクル識
別情報が生成されないため、第２実施形態に存在してい
たパケット受信サイクル識別情報付加部１５４は存在し
ない。

【０１０５】本実施形態では、入力ポータル側から送信
されるサイクル識別情報と出力ポータル側で生成される
参照サイクル識別情報を用いて、出力ポータル側で算出
されるべき第１の値を算出している。そのため、第２実
施形態ではサイクル識別情報１６２が参照サイクル識別
情報生成部１５８のみに供給されていたのに対し、本実
施形態ではサイクル識別情報１６２が遅延情報生成部１
５６にも供給されている。また、第２実施形態ではアイ
ソクロナスパケットが遅延情報生成部１５６及び遅延部
１５７に供給されていたのに対し、本実施形態では後者
にのみ供給されるように構成している。

【０１０６】ここで、第２実施形態で説明したポータル
間転送遅延に起因して生じる遅延情報の誤りの問題は、
入力ポータル側のバスにおけるサブアクションギャップ
の値がポータル間転送遅延の値より大きくなるように制
御することで対処可能である。すなわち、アイソクロナ
スパケットがバスに転送されてから次のサイクルスター
トパケットが送信されるまでには最低でもサブアクショ
ンギャップ相当の時間が空く。このため、上記のように
サブアクションギャップをポータル間転送遅延より大き
くすれば、アイソクロナスパケットをポータル間で転送
している最中に入力ポータル側のバスでサイクルが変わ
ってしまうことは無くなる。

【０１０７】なお、サブアクションギャップの制御は、
１３９４規格で規定されているPHYconfigurationパケッ
トをバス上に送信することで実現可能である。ここで、
PHYconfigurationパケットのフォーマットを図１０に示
しておく。１３９４規格によれば、図中のＴフィールド
を“１”にセットするとともに gap_cntフィールドに所
望の値を代入することで、サブアクションギャップの値
を任意に制御することが可能となる。ちなみに、これら
以外のフィールドは直接関連しないためここでは説明を
省略する。

【０１０８】本実施形態におけるブリッジの動作は第２
実施形態の動作から容易に理解できるためここでは繰り
返して説明しない。すなわち第２実施形態との違いは、
入力ポータルから出力ポータルへアイソクロナスパケッ
トを転送するときにパケット受信サイクル識別情報が付
加されないこと，出力ポータル側で遅延情報を生成する
際にパケット受信サイクル識別情報ではなくサイクル識
別情報１６２が使用されることである。

【０１０９】〔第４実施形態〕本実施形態も第２実施形
態に変形を加えたものであって、図６に示したリンク層
ＬＳＩ１３１に代えて図１１に示したリンク層ＬＳＩ１
９０を用いるようにしたものである。なお、図１１にお
いて図６に示したものと同じ構成要素については同一の
符号を付してある。本実施形態はＩＥＣ（国際電気標準
会議）６１８８３規格に基づくリアルタイムデータが格
納されたアイソクロナスパケットをバス間転送させるた
めのものである。そのために本実施形態では、第２実施
形態で説明したリンク層ＬＳＩ１３１に対して、タイム
スタンプ変換部１９１，１９２により実現されるタイム
スタンプ変換機能を追加している。

【０１１０】そこでまずタイムスタンプ変換機能につい
て説明する。このタイムスタンプ変換はＩＥＣ６１８８
３規格で定められており、動画などのリアルタイムデー
タをアイソクロナスパケットに格納してブリッジでバス
間転送する際に必要とされるものである。ＩＥＣ６１８
８３規格では、ＣＩＰ(Common Isochronous Packet)ヘ
ッダと呼ばれるヘッダをリアルタイムデータに付加し
て、これをアイソクロナスパケットのデータフィールド
に格納する規格が定められている。このほか、転送され
る動画の種別によっては、ソースパケットヘッダと呼ば
れるヘッダをリアルタイムデータに付加した後にさらに
ＣＩＰヘッダを付加してアイソクロナスパケットに格納
する場合もある。

【０１１１】このようなアイソクロナスパケットを１３
９４バスで転送して受信機器側でデータの復号化を行う
際には、１３９４バスで生じるジッタを吸収するために
タイムスタンプが利用される。タイムスタンプはＣＩＰ
ヘッダ又はソースパケットヘッダに格納されており、CY
CLE_TIMEレジスタの示す現在時刻よりも未来の値を示す
とともに、受信機器が自身に内蔵されている復号化器へ
データを渡すタイミングを示している。つまり、タイム
スタンプはリアルタイムデータを復号化するタイミング
を表した時刻情報であると言える。ここで、ＣＩＰヘッ
ダおよびソースパケットヘッダのフォーマットを図１２
に示しておく。

【０１１２】ＣＩＰヘッダにタイムスタンプを格納する
場合は、図１２（ａ）に示したように１６ビットのＳＹ
Ｔフィールドに格納する。このフィールドに格納される
値は、１３ビットの cycle_countフィールドのうちの下
位４ビットの値と１２ビットのcycle_offsetフィールド
の値である。一方、ソースパケットヘッダにタイムスタ
ンプを格納する場合は、図１２（ｂ）に示したように１
３ビットの cycle_countと１２ビットのcycle_offsetの
全てを２５ビットのTime Stampフィールドにタイムスタ
ンプとして格納する。なお、いま説明した以外のフィー
ルドについては直接の関連性がないため、ここではその
説明を省略する。

【０１１３】前述した通り、ブリッジを用いてアイソク
ロナスパケットをバス間転送する際には２サイクル以上
のアイソクロナス遅延が必要である上に、バス間同期を
確立した後では各バスにおける cycle_countフィールド
の値が一般には一致していない。こうしたことから、Ｉ
ＥＣ６１８８３準拠のリアルタイムデータが格納された
アイソクロナスパケットをブリッジでバス間転送する際
に、ブリッジでタイムスタンプの値を変換してやる必要
がある。すなわちブリッジは、入力ポータル側バスでタ
イムスタンプが持っている現在時刻との差を出力ポータ
ル側バスでも保つように変換を行う。

【０１１４】ただし、この変換はタイムスタンプフィー
ルドのうち cycle_count部分についてのみ行い、ＣＩＰ
ヘッダ中のＳＹＴフィールドに関しては cycle_countの
下位４ビットのみについて行う。例えば、現在時刻であ
る cycle_countの値が“３”であって、入力ポータルが
受信したパケットのタイムスタンプが持つ cycle_count
部分の値が“５”であった場合を想定する。この場合、
後者の値は前者の値よりも“２”だけ大きいことから、
出力ポータルがこのパケットを送出するときのcycle_co
untの値が例えば“８０”であれば、タイムスタンプが
持つ cycle_count部分の値を“５”から“８２”に変換
する。

【０１１５】図１１に話を戻すと、タイムスタンプ変換
部１９１は、パケット受信サイクル識別情報付加部１５
４から出力されるアイソクロナスパケット（図７参照）
を入力として、そのデータフィールド（図中の「data f
ield」）に格納されているタイムスタンプの値を変換す
る。すなわち、このタイムスタンプが現在時刻に対して
持っている差分を抽出し、この抽出された値でタイムス
タンプの値を上書きすることで変換を行う。その際、変
換動作はタイムスタンプのうちの cycle_count部分（図
１８を参照）についてだけ行うようにする。結局、タイ
ムスタンプの変換は次式に従って行われることになる。 タイムスタンプ（変換後）＝｛８０００＋タイムスタンプ（変換前）−CYCL E_TIME．cycle_count｝ ％ ８０００ … （３） ここで、CYCLE_TIME．cycle_countは、現在時刻におけ
る CYCLE_TIMEレジスタのcycle_countフィールドの値を
示している。

【０１１６】なお、タイムスタンプがＣＩＰヘッダのＳ
ＹＴフィールド〔図１２（ａ）参照）〕に格納されてい
る場合、タイムスタンプフィールドには cycle_countの
下位４ビットしか格納されない。したがってこの場合は
（３）式で得られたタイムスタンプ（変換後）の下位４
ビットを最終的なタイムスタンプの値として格納するよ
うにすれば良い。そこでこの場合は（３）式よりも簡略
化された変換式として次式を用いることができる。 タイムスタンプ（変換後）＝｛タイムスタンプ（変換前）−CYCLE_TIME．cy cle_count｝ ＆ ０ｘＦ … （４） ここで、“Ａ ＆ Ｂ”なる表記は“Ａ”と“Ｂ”のビッ
ト毎の論理積をとることを意味している。また、“０ｘ
Ｆ”は１６進数表示の“Ｆ”を意味している。

【０１１７】一方、タイムスタンプ変換部１９２は、ア
イソクロナスパケット転送ポート１３７を通じてスイッ
チングファブリック１２４（図４参照）から送られてく
るアイソクロナスパケットに含まれているタイムスタン
プを変換する。すなわち、入力ポータル側で抽出された
タイムスタンプと現在時刻との間の差分に対して、出力
ポータル側における現在時刻を加えるようにする。ただ
し、タイムスタンプ変換部１９２の出力は、遅延部１５
７にて遅延情報１６５で指定された分だけさらに数サイ
クル遅延されてからバス上に送信される。このため、タ
イムスタンプ変換部１９２は遅延情報１６５で指定され
た値をさらに加えてから遅延部１５７に出力するように
している。そのために、タイムスタンプ変換部１９２に
は遅延情報１６５が供給されるように構成されている。

【０１１８】結局、タイムスタンプ変換部１９２での変
換処理は次式に従って行われる。 タイムスタンプ（変換後）＝｛タイムスタンプ（変換前）＋CYCLE_TIME．cy cle_count＋遅延情報１６５｝ ％ ８０００ … （５） なお、タイムスタンプがＳＹＴフィールドに格納されて
いるのであれば、（５）式で得られた値の下位４ビット
のみを最終的なタイムスタンプとして用いるようにす
る。

【０１１９】本実施形態における動作も第２実施形態に
おける動作とほとんど同じであるため、ここでは繰り返
して説明しない。すなわち本実施形態では、入力ポータ
ル側でタイムスタンプ変換部１９１によるタイムスタン
プ変換処理が転送すべきアイソクロナスパケットに対し
て行われるほか、出力ポータル側でタイムスタンプ変換
部１９２によるタイムスタンプ変換処理が転送されてき
たアイソクロナスパケットに対して行われる。

【０１２０】以上のように、本実施形態によれば、ＩＥ
Ｃ６１８８３規格に基づくリアルタイムデータが格納さ
れたアイソクロナスパケットをバス間転送させることが
できる。また、本実施形態では、パケット毎に異なる遅
延量に応じてタイムスタンプ変換を行っているため、サ
イクル周波数のジッタが存在する状況下であっても適切
なタイムスタンプ変換が可能となっている。なお、上述
した説明ではＩＥＣ６１８８３規格に基づくリアルタイ
ムデータを対象としていたが、これと同等のリアルタイ
ムデータについても本実施形態を適用可能であることは
勿論である。

【０１２１】〔第５実施形態〕図１３は本実施形態によ
るブリッジの構成を示すブロック図であって、図４に示
したものと同じ構成要素については同一の符号を付して
ある。本実施形態によるブリッジ２００は図４と同様の
機能を具備しており、３個のポータルを備えた構成と等
価なものである。図４との相違点は、ポータル１２１〜
１２３がリンク層ＬＳＩ２０１及び物理層ＬＳＩ２０２
〜２０４で置き換えられていることにある。つまり、各
ポータルに備えられているリンク層ＬＳＩ１３１（図５
参照）の機能をリンク層ＬＳＩ２０１に集約するととも
に、個々のポータルに備えられている物理層ＬＳＩ１３
０（図５参照）の機能をそれぞれ物理層ＬＳＩ２０２〜
２０４で実現したものである。

【０１２２】ここで、リンク層ＬＳＩ２０１の内部構成
を図１４に示す。図示したリンク層ＬＳＩ２０１はリン
ク機能部２１１〜２１３を１チップに集積化させたもの
であって、個々のリンク機能部がノード１個分のリンク
層の機能を実現するための手段として動作する。リンク
機能部２１１〜２１３は何れも図６／図９／図１１に示
したＰＨＹ／ＬＩＮＫインタフェース１５０と同等の機
能ブロックを有しており、各々のリンク機能部が図１３
に示した物理層ＬＳＩ２０２〜２０４に接続される。ま
た、これらリンク機能部２１１〜２１３にはそれぞれ図
５に示したリンク層ＬＳＩ１３１の備える機能を実装す
るようにする。

【０１２３】以上のような構成によって、上述した各実
施形態で説明したブリッジが行うのと全く同じアイソク
ロナスパケット転送機能を実現することが可能となる。
このほか、図１３に示したリンク層ＬＳＩ２０１以外の
構成要素が備える機能を必要に応じてリンク層ＬＳＩ２
０１へ実装しても良い。例えば、リンク層ＬＳＩ２０１
にスイッチングファブリック１２４が果たすのと同等の
機能を実装することが可能である。こうすることで、ス
イッチングファブリック１２４とリンク層ＬＳＩ２０１
の間に配線される多数の高速信号線を１チップに収容可
能となるため、高速動作や装置の小型化に極めて有効で
ある。

【０１２４】〔第６実施形態〕上述した各実施形態で
は、パケットの転送性能を最重視してブリッジをハード
ウェアで実現することを想定していた。これに対して本
実施形態では、パーソナルコンピュータやワークステー
ションといったごく一般的なコンピュータを利用してブ
リッジの機能をソフトウェア的に実現するものである。
近時、これらのコンピュータは日進月歩で高速化・高性
能化を遂げており、これからもＣＰＵ性能等のさらなる
向上を考え合わせれば、ハードウェアではなくソフトウ
ェアでブリッジを実現しても実用に耐えうるものと考え
られる。

【０１２５】図１５は本実施形態によるブリッジを実現
するためのシステム構成例を示したブロック図である。
同図に示した例では、ブリッジとしての役割を果たすパ
ーソナルコンピュータＰＣが１３９４バス３０１と１３
９４バス３０２との間でパケット転送を行う。図示した
ように、パーソナルコンピュータＰＣは２枚の１３９４
インタフェースボード３０３，３０４を実装しており、
これらに接続された１３９４バス３０１，３０２とパー
ソナルコンピュータＰＣとの間のインタフェースを司る
ものである。１３９４インタフェースボード３０３，３
０４はそれぞれポータル１個分（図中では各々ポータル
＃１，ポータル＃２）に対応している。このうち、１３
９４インタフェースボード３０３はＬＩＮＫチップ３０
５及びＰＨＹチップ３０６を有しており、これら両チッ
プで図６等に示したＰＨＹ／ＬＩＮＫインタフェース１
５０と同等の機能を果たしている。

【０１２６】なお、ＬＩＮＫチップ３０５はＰＨＹチッ
プ３０６又は後述するＰＣＩバス３０９から送られてく
るパケットをバッファリングするための送信バッファを
内蔵している。また、１３９４インタフェースボード３
０４はＬＩＮＫチップ３０５，ＰＨＹチップ３０６と同
一構成のＬＩＮＫチップ３０７，ＰＨＹチップ３０８を
具備している。このほか、１３９４インタフェースボー
ド３０３，３０４は、パーソナルコンピュータ用のバス
として最も普及しているバスの一つであるＰＣＩ（Peri
pheral Component Interconnect ）バス３０９に接続さ
れている。次に、ＰＣＩブリッジ３１０はＰＣＩバス３
０９とＣＰＵバスたる内部バス３１１を相互接続するた
めのデバイスである。

【０１２７】この内部バス３１１にはＣＰＵ３１２，Ｒ
ＡＭ（Random Access Memory）３１３，入出力コントロ
ーラ３１４が接続されている。なお、一般的なパーソナ
ルコンピュータのＣＰＵバスと同様に、内部バス３１１
にはＲＯＭ（Read Only Memory）や各種インタフェース
カード等が接続されていても良い。ＣＰＵ３１２はパー
ソナルコンピュータＰＣ全体を統括してブリッジとして
の動作を実現する。また、ＲＡＭ３１３はＣＰＵ３１２
の動作を制御するためのプログラムが格納されるほか、
ＣＰＵ３１２のための作業用領域としても使われる。な
お、当該プログラム内では後述する各種の変数を使用す
るが、これら変数はＣＰＵ３１２に内蔵されたレジスタ
群やＲＡＭ３１３上に確保された変数記憶領域に記憶さ
れる。ちなみに上記プログラムのうち、アイソクロナス
パケットのバス間転送を制御する部分を特にアイソクロ
ナスパケット転送制御プログラムと呼ぶ。

【０１２８】このほか、サイクル識別情報１０１，１０
２および参照サイクル識別情報１０５，１０６について
もＲＡＭ３１３上に記憶領域が確保されており、ＣＰＵ
３１２がそれらの値を適宜参照または更新する。また、
CYCLE_TIMEレジスタに関しては、図６等に示したサイク
ルタイマ１６０を内部バス３１１に接続するか、あるい
は、汎用のタイマチップを利用してＣＰＵ３１２擬似的
にCYCLE_TIMEレジスタの機能をシミュレートするように
しても良い。後者の場合、CYCLE_TIMEレジスタ用の領域
をＲＡＭ３１３上で確保するとともにタイマチップを内
部バス３１１に接続しておく。そして、例えば上述した
公称２４．５７６メガヘルツのクロックと同一の周期で
タイマチップからＣＰＵ３１２へ割り込みをかける。

【０１２９】ＣＰＵ３１２は割り込みを契機としてcycl
e_offsetフィールドを更新するとともに、 cycle_count
フィールド及びsecond_countフィールドに関してはそれ
ぞれcycle_offsetフィールド及び cycle_countフィール
ドが“０”にラップアラウンドした時点で更新する。ま
た、ＣＰＵ３１２は cycle_countフィールドを更新する
タイミングでその値が参照サイクル識別情報を生成する
タイミングであるか否かを調べ、そうであればサイクル
識別情報１０１，１０２をＲＡＭ３１３から取り出して
それぞれ参照サイクル識別情報１０５，１０６の記憶領
域に複写する。次に、入出力コントローラ３１４は内部
バス３１１と各種入出力機器との間をインタフェースす
るためのデバイスであって、ここでは駆動装置３１５を
制御することによって、この駆動装置３１５に装着され
た記録媒体３１６に対するアクセスを可能としている。

【０１３０】次に、記録媒体３１６は、フロッピー（登
録商標）ディスク，光磁気ディスク，ＣＤ（コンパクト
ディスク）ＲＯＭ等，ハードディスクといったコンピュ
ータ読み取り可能な各種の記録媒体である。駆動装置３
１５は記録媒体３１６を駆動するものであるため、記録
媒体３１６が例えばＣＤＲＯＭであれば駆動装置３１５
はＣＤＲＯＭドライブである。もっとも、コンピュータ
読み取り可能な記録媒体としてはいま述べたようなプロ
グラムを静的に記憶するものに限られるものではない。
例えば、専用線や電話回線などの通信回線を通じて短時
間だけ動的にプログラムを保持するもの，即ち、インタ
ーネット等のネットワークでプログラムやデータを保
持，転送，中継するサーバ，ルータといったコンピュー
タ機器に内蔵された主記憶やキャッシュメモリのように
一定期間だけプログラムを保持可能なものをすべて包含
している。また、上記プログラムは、このプログラムを
記憶装置等に格納したコンピュータから伝送媒体または
伝送媒体中の伝送波で他のコンピュータに伝送されても
良い。ここで、伝送媒体とはインターネット等の通信網
や電話回線等の通信回線のように情報を伝送する機能を
持った媒体のことをいう。

【０１３１】この記録媒体３１６にはパーソナルコンピ
ュータＰＣをブリッジとして機能させるためのプログラ
ムの一部又は全部が記憶されている。すなわち、このプ
ログラムは以下に詳述する機能の一部を実現するための
もの（モジュール等）であっても良く、さらにはコンピ
ュータにすでに記録されているプログラムとの組み合わ
せでこれら機能を実現できるもの（アップデートプログ
ラム，パッチ等）であっても良い。そして、パーソナル
コンピュータＰＣを動作させるにあたっては、ＣＰＵ３
１２の指示の下に入出力コントローラ３１４を通じて記
録媒体３１６からＲＡＭ３１３上に上記プログラムを予
め転送しておく。その後にＣＰＵ３１２がＲＡＭ３１３
上のプログラムを実行することでパーソナルコンピュー
タＰＣ内の各部を制御して、以下に述べるようなブリッ
ジ機能を実現している。

【０１３２】次に、図１６に示すフローチャートを参照
しつつ、上記構成を用いてアイソクロナスパケットを転
送する際の手順について説明する。ここで、図１６にお
いては１３９４バス３０１から１３９４バス３０２に向
けてアイソクロナスパケットを転送するときの手順のみ
を示している。パーソナルコンピュータＰＣ上で行われ
る処理としては、これ以外にもポータルの初期化処理や
１３９４バス３０１−１３９４バス３０２間における非
同期パケットの転送処理などもある。しかしながら、こ
れら処理の詳細は本発明のポイントとは直接的な関係が
ないため、特にフローチャートとして示してはいない。
このほか、上記とは逆に１３９４バス３０２から１３９
４バス３０１に向けたアイソクロナスパケットの転送処
理も当然考えられるが、これは以下の説明中における１
３９４バス３０１，３０２や１３９４インタフェースボ
ード３０３，３０４をそれぞれ１３９４バス３０２，３
０１や１３９４インタフェースボード３０４，３０３に
読み替えれば良い。

【０１３３】本実施形態ではサイクル識別情報の値が
“０”〜“７”の範囲で“１”ずつ増加しながら周期的
に変化してゆくことを想定しており、これは第２実施形
態で説明したところの「Ｎ」の値が“８”の場合に相当
する。もっとも、“８”という値そのものに特別な意味
はなくどのような値であっても良い。

【０１３４】まず初めに、ＣＰＵ３１２は１３９４バス
３０１側でアイソクロナスパケットが受信されているか
どうかを調べる（ステップＳ１）。ここで、１３９４イ
ンタフェースボード３０３は１３９４バス３０１上を伝
送されるデータを常時監視している。そして、１３９４
バス３０１からアイソクロナスパケットを受信している
ことが検出された場合、ＰＨＹチップ３０６，ＬＩＮＫ
チップ３０５による処理を順次経ることによって、アイ
ソクロナスパケットがＰＣＩバス３０９上に出力され
る。そこでＰＣＩブリッジ３１０はこのアイソクロナス
パケットをさらに内部バス３１１へ転送する。ちなみ
に、いま述べた動作はアイソクロナスパケット以外のパ
ケット（例えば、サイクルスタートパケットやその他の
非同期パケット）についても同様であるとともに、入力
ポータル側に限らず出力ポータル側についても同様であ
る。そしてＣＰＵ３１２は、入力ポータル側／出力ポー
タル側の少なくとも一方でサイクルスタートパケットが
検出された場合に、これを契機としてそれぞれサイクル
識別情報１０１，１０２を更新する。

【０１３５】次に、アイソクロナスパケットが検出され
ない（ステップＳ１が“Ｎｏ”）間、ＣＰＵ３１２はア
イソクロナスパケットが受信されているか否かを例えば
一定時間間隔で繰り返し調べる。そうしているうちにア
イソクロナスパケットが受信されたことを検出（ステッ
プＳ１が“Ｙｅｓ”）したならば、ＣＰＵ３１２は受信
されたアイソクロナスパケットをいったんＲＡＭ３１３
に記憶する（ステップＳ２）。次に、ＣＰＵ３１２は受
信したアイソクロナスパケットへ与えるべき遅延量を計
算する。そのために、ＣＰＵ３１２は１３９４バス３０
１側のサイクル識別情報，参照サイクル識別情報を取得
してそれぞれ変数Ｃ１，Ｃｒ１に格納するとともに、１
３９４バス３０２側のサイクル識別情報，参照サイクル
識別情報を取得してそれぞれ変数Ｃ２，Ｃｒ２に格納す
る（ステップＳ３）。

【０１３６】次に、ＣＰＵ３１２は上述した各実施形態
〔例えば第２実施形態で説明した（１）式〕に準じて第
１の値および第２の値を算出したのち、第１の値から第
２の値を引いて得た第３の値に対して固定遅延量“２”
を加えることで遅延量を求める。なお、ＣＰＵ３１２は
固定遅延量に対応させて予め固定値“２”を変数Ｄｆに
記憶しておくようにしている。図１６にも示したよう
に、この場合は第１の値が（Ｃ１−Ｃ１ｒ＋８）％８，
第２の値が（Ｃ２−Ｃ２ｒ＋８）％８であるため、遅延
量は｛（Ｃ１−Ｃｒ１＋８）％８｝−｛（Ｃ２−Ｃｒ２
＋８）％８｝＋Ｄｆで算出される。そしてＣＰＵ３１２
は算出された遅延量を変数Ｄに格納する（ステップＳ
４）。

【０１３７】こうして遅延量が算出されたならば、ＣＰ
Ｕ３１２は変数Ｄの値を作業用の変数ｉにコピー（ステ
ップＳ５）したのち、変数ｉの値が“１”になったかど
うかを判定する（この判定を行う理由については後述す
る）。上述したように変数Ｄには固定遅延量“２”が含
まれているため、最初は必ずステップＳ６の判定結果が
“Ｎｏ”となる。そこでＣＰＵ３１２は、ステップＳ１
においてポータル＃１でアイソクロナスパケットが受信
されたか否かを調べたように、出力側のポータル＃２
（１３９４バス３０２）側でサイクルスタートパケット
が受信されているかどうか調べる（ステップＳ７）。も
し受信されていない（同ステップが“Ｎｏ”）のであれ
ば、ＣＰＵ３１２は例えば一定時間間隔で再度サイクル
スタートパケット受信の有無を調べる。

【０１３８】その後、ポータル＃２側で１サイクルが経
過すると、１３９４バス３０２上にサイクルスタートパ
ケットが図示しないサイクルマスタから送出される。こ
れにより、１３９４インタフェースボード３０４内のＰ
ＨＹチップ３０８，ＬＩＮＫチップ３０７の処理を経
て、サイクルスタートパケットがＰＣＩバス３０９上に
送出され、アイソクロナスパケットの場合と同じくＰＣ
Ｉブリッジ３１０を通じて内部バス３１１へ転送されて
くる。そこで、ＣＰＵ３１２はサイクルスタートパケッ
トが検出される（ステップＳ７が“Ｙｅｓ”）とその都
度変数ｉの値を“１”ずつ減らしてゆく（ステップＳ
８）。そしてこの後はステップＳ６〜Ｓ８の処理を繰り
返し行ってゆく。

【０１３９】そうするといずれは変数ｉの値が“１”と
なる（ステップＳ６が“Ｙｅｓ”）が、このタイミング
はアイソクロナスパケットを１３９４バス３０２へ送信
すべきサイクルよりも１サイクル前のタイミングを意味
する。そこで、ＣＰＵ３１２はＲＡＭ３１３に記憶して
おいたアイソクロナスパケットを取り出し、内部バス３
１１，ＰＣＩブリッジ３１０，ＰＣＩバス３０９を通じ
て１３９４インタフェースボード３０４に送信し、当該
アイソクロナスパケットを１３９４バス３０２へ送信す
るように要求する（ステップＳ９）。

【０１４０】１３９４インタフェースボード３０４で
は、ＬＩＮＫチップ３０７が内蔵された送信バッファへ
アイソクロナスパケットを格納する。こうすることによ
って当該送信バッファにおいて最後の１サイクルに相当
する遅延が与えられることになる。次に、１３９４イン
タフェースボード３０４は最後の１サイクルの遅延を経
た次のサイクルの開始直後で１３９４バス３０２上で調
停を行ったのち、アイソクロナスパケットを１３９４バ
ス３０２へ送信する。こうして、１３９４バス３０１か
ら１３９４バス３０２に対してアイソクロナスパケット
が転送されたことになる。

【０１４１】なお、第２実施形態で説明したように、ア
イソクロナスパケットにパケット受信サイクル識別情報
を付加して入力ポータル側から出力ポータル側に転送す
る動作は次のようにすれば良い。すなわち、ＣＰＵ３１
２は図１６のステップＳ３でポータル＃１のサイクル識
別情報を変数Ｃ１に設定するときに、その時点における
ポータル＃１のサイクル識別情報とCYCLE_TIMEレジスタ
の値を用いて、アイソクロナスパケットのポータル間転
送遅延に相当する時間（上述の例では１０マイクロ秒）
が経過した時点におけるサイクル識別情報の値を算出
し、このサイクル識別情報の値を変数Ｃ１に格納するよ
うにする。また、参照サイクル識別情報の生成タイミン
グは第２実施形態で説明した通りに予め設定しておけば
良い。

【０１４２】また、第３実施形態で説明したように、サ
ブアクションギャップをポータル間転送遅延の値を大き
くするには次のようにする。例えば、ＣＰＵ３１２はス
テップＳ９でアイソクロナスパケットをポータル＃２側
へ送信した時点（正確には、当該アイソクロナスパケッ
トを１３９４バス３０２上で転送するのに要する時間が
経過した時点）からサブアクションギャップに相当する
時間監視を行うようにし、その際の監視時間をポータル
間転送遅延の値よりも大きい値に設定しておけば良い。

【０１４３】また、第４実施形態で説明したように、タ
イプスタンプ変換を行う場合には次のようにすれば良
い。すなわち、ＣＰＵ３１２はステップＳ４を処理した
後で、タイムスタンプが格納されているアイソクロナス
パケット上の領域を取り出し、CYCLE_TIMEレジスタの値
と遅延情報１６５に対応する変数Ｄの値を参照して、第
４実施形態で詳述したタイムスタンプ変換処理〔（３）
〜（４）式〕を実施して得られた値でＲＡＭ３１３上の
アイソクロナスパケットのタイプスタンプ領域を更新す
る。なお、第４実施形態では入力ポータル側，出力ポー
タル側で別々に行っていたが、出力ポータル側における
タイムスタンプ変換で用いるCYCLE_TIMEレジスタの値は
入力ポータル側におけるCYCLE_TIMEレジスタの値とポー
タル間転送遅延に基づいて算出できるため、両ポータル
側に関するタイムスタンプ変換処理を一括して行ってし
まっても良い。

【０１４４】〔変形例〕なお、上述した各実施形態は何
れも３個のポータルを有するブリッジに関するものであ
った。しかしながら、個々のブリッジが備えるポータル
の数は“２”以上であれば幾つであってもよい。特に、
ポータルを２個だけ備えるブリッジでは、互いに異なる
ポータルに接続された入力ポートと出力ポートを固定的
に接続するようにスイッチングファブリックを構成すれ
ば良くなるため、非常に簡易な構成とすることが可能と
なる。またこの場合には、複数のリンク層ＬＳＩまたは
リンク機能部について、スイッチングファブリックとの
間のインタフェースを直接接続するようにして、スイッ
チングファブリックを省略する構成としても良い。

【０１４５】また、上述した各実施形態では、遅延量を
求めるにあたって第３の値に固定遅延量に相当する
“２”を加えていたが、この固定値“２”を第１の値や
第２の値に含ませてしまっても良い。また、上述した説
明では既に規格化されているIEEE Std. 1394-1995 を前
提にしていたが、現時点においてドラフト段階にあるＰ
１３９４ａ，Ｐ１３９４ｂなども１３９４規格と上位互
換性があるため、これらに準拠したバスに対しても本発
明の技術思想を適用することができる。さらに、上述し
た説明では一貫してＩＥＥＥ１３９４を前提にしていた
が、ＵＳＢ仕様においてもアイソクロナス転送が提案さ
れていることから、こうしたバスに対して本発明の技術
思想を適用するようにしても良い。要するに、アイソク
ロナス転送またはこれと同等の転送モードがサポートさ
れているバス全般に対して本発明を適用することができ
る。

【０１４６】

【発明の効果】以上説明したように、請求項１記載の発
明では、サイクルスタートパケットの送出タイミングに
同期して変化するサイクル識別情報を入力側及び出力側
の各バスについて生成しつつ、これらサイクル識別情報
に基づいて予め決められた同一のタイミングからの経過
サイクル数を入力側及び出力側のバスについて求め、こ
れら経過サイクル数から算出されるサイクル数が出力側
のバス上で経過するまで、入力側のバスから入力された
アイソクロナスパケットを遅延させて出力側のバスに送
信するようにしている。

【０１４７】また、請求項２記載の発明では、入力側／
出力側のバスに対応する入力側サイクル識別情報／出力
側サイクル識別情報を生成し、これらを同一のタイミン
グで取得して入力側参照サイクル識別情報／出力側参照
サイクル識別情報を生成する。次に、入力側参照サイク
ル識別情報の示すサイクルからアイソクロナスパケット
が入力側のバスに現れる時点までの経過サイクル数を算
出するとともに、出力側参照サイクル識別情報の示すサ
イクルからアイソクロナスパケットを出力側のバスに送
信すべき時点までの経過サイクル数を算出し、これら経
過サイクル数から遅延情報を生成し、出力側のバス上で
当該遅延情報の示すサイクル数が経過するまでアイソク
ロナスパケットを遅延させてから出力側のバスに送信す
る。これらによれば、アイソクロナスパケットをバス間
転送するために必要となるバッファ量を従来に比べて削
減することが可能となる。また、サイクルスタートパケ
ットの送出遅延が存在する状況下にあってもアイソクロ
ナスパケットに対して一定の転送遅延を与えることが可
能となる。

【０１４８】また、請求項３記載の発明では、入力側サ
イクル識別情報／出力側サイクル識別情報が何れもサイ
クルスタートパケットの発生する度に１つ増加してゆき
ながら“０”に戻るようにしている。これにより、入力
側サイクル識別情報や出力側サイクル識別情報を生成す
るにあたって、バイナリカウンタなどの簡易な回路を用
いることができる。また、請求項５記載の発明では、入
力側サイクル識別情報及び出力側サイクル識別情報が２
サイクル毎に“０”，“１”を繰り返すようにしてい
る。このため、これらサイクル識別情報の転送に必要と
なる信号線の本数を最小限にできるほか、サイクル識別
情報の転送に必要となる各部の構成を簡略化することが
できる。また、サイクル識別情報と参照サイクル識別情
報の排他的論理和をとることによって経過サイクル数を
算出することができる。このため、２サイクルを越えて
サイクル識別情報を循環させた場合などに必要となる余
りの計算を行わずに済み、排他的論理和ゲート等の簡易
な回路を用いて経過サイクル数を算出できる。

【０１４９】また、請求項６記載の発明では、何れかの
バスにおける時刻情報が予め定められた値となるタイミ
ングで、入力側サイクル識別情報および出力側サイクル
識別情報を取得して保持することで入力側参照サイクル
識別情報および出力側参照サイクル識別情報を生成して
いる。これにより、サイクル識別情報を取得するタイミ
ングを生成するための独立したクロック源等を設ける必
要がなくなるため、構成を簡略化することが可能とな
る。また、請求項７記載の発明では、サイクルオフセッ
トの値が、サイクルカウントの値が変化してからサイク
ルスタートパケットの送出までの最大遅延時間に相当す
る第１のタイミングと各サイクルの終わりに相当する第
２のタイミングとの間で定められている。これにより、
バスの調停や送信権の獲得などに起因してサイクルスタ
ートパケットの送出が遅延することによる影響を受ける
ことなく参照サイクル識別情報を生成することが可能と
なる。

【０１５０】また、請求項８記載の発明では、入出力バ
ス間におけるアイソクロナスパケットの転送遅延に相当
する時間だけ第１のタイミングをさらに遅らせている。
これにより、入出力バス間における転送遅延の影響を受
けない時間帯に参照サイクル識別情報を生成することが
可能となる。このため、入力側のバスからアイソクロナ
スパケットを受信した時点と出力側のバスにアイソクロ
ナスパケットを転送した時点で入力側のバスのサイクル
が変化しても遅延情報が誤ってしまう問題の生じること
がなくなる。

【０１５１】また、請求項９記載の発明では、任意のバ
ス間におけるサイクルオフセットの差の絶対値が常に
“ａ”以下である場合に、第１のタイミングをさらに
“ａ”に相当する時間だけ遅らせるとともに、第２のタ
イミングをさらに“ａ”に相当する時間だけ早めてい
る。これにより、入力側のバスと出力側のバスとをバス
間同期させたときにこれらバス間で位相オフセットの生
じる時間帯に参照サイクル識別情報を生成してしまう恐
れがなくなる。また、請求項１１記載の発明では、入力
側／出力側のそれぞれのバスの経過サイクル数の差に固
定遅延量を加えて遅延情報を生成するにあたって、固定
遅延量を“２”サイクルに相当する時間としている。こ
のため、ジッタを発生させることなく最小の遅延量でア
イソクロナスパケットを転送できることになり、リアル
タイム性が要求されるデータの転送などに好適である。
殊に、ブリッジが多段接続されるような構成においては
ブリッジを通過する度に遅延が蓄積してゆくため、各ブ
リッジの遅延量を小さくすることによる効果がある。

【０１５２】また、請求項１４記載の発明では、サイク
ルスタートパケットがバス上で発生する度に変化するサ
イクル識別情報を生成してゆき、予め定められた同一の
タイミングでサイクル識別情報を取得することで参照サ
イクル識別情報を生成し、これらサイクル識別情報及び
参照サイクル識別情報に基づいて遅延情報を生成し、出
力側のバス上で遅延情報の示すサイクル数が経過するま
で、バス間で転送されるアイソクロナスパケットを遅延
させてから出力するようにしている。これにより、ブリ
ッジでアイソクロナスパケットをバス間転送するために
必要となるバッファ量を削減することが可能となる。ま
た、サイクルスタートパケットの送出遅延が存在する状
況下にあってもアイソクロナスパケットに対して一定の
転送遅延を与えることが可能となる。

【０１５３】また、請求項１６記載の発明では、入力側
のバスからアイソクロナスパケットを受信した時点にお
けるサイクル識別情報をパケット受信サイクル識別情報
として当該アイソクロナスパケットに付加し、入力側参
照サイクル識別情報，出力側参照サイクル識別情報，サ
イクル識別情報，アイソクロナスパケットに付加されて
転送されてきたパケット受信サイクル識別情報に基づい
て遅延情報を生成している。これにより、ポータル間転
送遅延の影響を受けない時間帯において参照サイクル識
別情報を生成することが可能となる。このため、入力ポ
ータルに受信された時点と出力ポータル側に転送された
時点で入力ポータル側のバスサイクルが変化してしまっ
て遅延情報が誤ってしまう問題を回避することが可能と
なる。

【０１５４】また、請求項１７記載の発明では、ポータ
ル間転送遅延が、入力側のバスにおいてアイソクロナス
パケットの転送期間とこれ以外のパケットの転送期間と
を分離するための時間ギャップよりも短くしている。こ
れにより、アイソクロナスパケットがバスに転送されて
次にサイクルスタートパケットが送信されるまでに最低
でも上記時間ギャップ相当の時間が空くことになる。こ
のため、アイソクロナスパケットをポータル間で転送し
ている最中に入力ポータル側バスでサイクルが切り替わ
ることはなくなる。したがって、遅延情報を生成するた
めに、入力ポータル側で生成されるサイクル識別情報と
出力ポータル側で生成される入力側参照サイクル識別情
報，出力側参照サイクル識別情報，サイクル識別情報を
用いる場合にも、入力ポータルに受信された時点と出力
ポータル側に転送された時点で入力ポータル側バスのサ
イクルが変化してしまって遅延情報を誤る問題を回避す
ることが可能となる。

【０１５５】また、請求項１８記載の発明では、各ポー
タルがアイソクロナスパケットによって転送されるリア
ルタイムデータの復号化タイミングを表すために付加さ
れたタイムスタンプの値を変換するようにしている。す
なわち、入力ポータルでは入力側のバスから受信したア
イソクロナスパケットに含まれるタイムスタンプから自
身のサイクルカウントの値を減じた値に“Ｎ”を加えた
値を“Ｎ”で割って得られる剰余でタイムスタンプの値
を更新し、出力ポータルではアイソクロナスパケットに
含まれるタイムスタンプの値に対して自身のサイクルカ
ウントと遅延情報を加えた値を“Ｎ”で割って得られる
剰余でタイムスタンプの値を更新している。これによ
り、例えばＩＥＣ６１８８３規格に準拠したリアルタイ
ムデータの格納されたアイソクロナスパケットをバス間
転送させることが可能となる。また、アイソクロナスパ
ケット毎に異なる遅延量に応じてタイムスタンプ変換を
行うことができるため、サイクル周波数のジッタが存在
する状況下であっても適切なタイムスタンプ変換を行う
ことが可能となる。

【０１５６】また、請求項１９記載の発明では、サイク
ルカウントとしてその下位Ｐビットに相当する値だけを
タイムスタンプとして格納するようにしている。これに
より、タイムスタンプが例えばＩＥＣ６１８８３規格で
規定されているＣＩＰヘッダのＳＹＴフィールドに格納
されている場合などであってもタイムスタンプ変換を正
しく実施することが可能となる。また、請求項２０記載
の発明では、ポータルを２個だけ設けるとともに、スイ
ッチング手段に入力ポート及び出力ポートをそれぞれ２
個だけ設けて、入力ポート及び出力ポートに異なるポー
タルが接続されるようにしてこれらポータル間で固定的
なパケット交換を行うようにしている。これにより、ブ
リッジの構成を非常に簡易なものにすることが可能とな
る。

【０１５７】また、請求項２３記載の発明では、上述し
たような１ポータル分の構成を複数個集積化するように
して、複数ポータル分の機能を１チップに実装するよう
にしている。これにより、１ポータル分の機能を持つチ
ップを複数個用いてブリッジを構成した場合と比べたと
きに、これら複数個のチップ間で授受されるサイクル識
別情報等を伝送するための信号線を１チップ内に収める
ことができる。このため、複数チップで構成した場合に
比べて例えばチップのピン数を減らすことが可能とな
り、チップのコストを下げられる。また、請求項２４記
載の発明では、スイッチ手段が備える機能をさらに上記
チップに集積化させているので簡易な構成とすることが
可能となる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態によるブリッジの構成
を示したブロック図である。

【図２】 １３９４規格で規定されるNODE_IDSレジスタ
のフォーマットを示した説明図である。

【図３】 同実施形態によるブリッジでアイソクロナス
パケットを転送する際の動作を示したタイミングチャー
トである。

【図４】 本発明の第２実施形態によるブリッジの構成
を示したブロック図である。

【図５】 同実施形態によるポータルの構成を示したブ
ロック図である。

【図６】 同実施形態によるリンク層ＬＳＩの構成を示
したブロック図である。

【図７】 同実施形態において、パケット受信サイクル
識別情報付加部がアイソクロナスパケットへパケット受
信サイクル識別情報を付加する際の具体的方法を示した
説明図であって、（ａ）はアイソクロナスパケットのフ
ォーマット，（ｂ）はアイソクロナスの先頭にヘッダを
付加してパケット受信サイクル識別情報を格納したもの
である。

【図８】 同実施形態によるブリッジでアイソクロナス
パケットを転送する際の動作を示したタイミングチャー
トである。

【図９】 本発明の第３実施形態によるリンク層ＬＳＩ
の構成を示したブロック図である。

【図１０】 １３９４規格で規定されている PHY confi
gurationパケットのフォーマットを示した説明図であ
る。

【図１１】 本発明の第４実施形態によるリンク層ＬＳ
Ｉの構成を示したブロック図である。

【図１２】 ＩＥＣ６１８８３規格で規定されているヘ
ッダのフォーマットを示した説明図であって、（ａ）は
ＣＩＰヘッダ，（ｂ）はソースパケットヘッダである。

【図１３】 本発明の第５実施形態によるブリッジの構
成を示したブロック図である。

【図１４】 同実施形態によるリンク層ＬＳＩの構成を
示したブロック図である。

【図１５】 本発明の第６実施形態においてパーソナル
コンピュータを利用してブリッジ機能を実現するための
構成を示したブロック図である。

【図１６】 同実施形態におけるパーソナルコンピュー
タで行われる手順を示したフローチャートである。

【図１７】 １３９４規格で規定されているサイクルの
管理方法を示した説明図である。

【図１８】 １３９４規格で規定されているCYCLE_TIME
レジスタのフォーマットを示した説明図である。

【図１９】 １３９４規格で規定されているサイクルス
タートパケットのフォーマットを示した説明図である。

【図２０】 従来の技術によるブリッジの構成を示した
ブロック図である。

【図２１】 調停やギャップに起因してブリッジで必要
となる転送遅延を説明した図であって、（ａ）は転送遅
延を与えない場合のタイミングチャート，（ｂ）は１サ
イクルの転送遅延を与えた場合のタイミングチャートで
ある。

【図２２】 サイクル周波数のジッタに起因してブリッ
ジで必要となる転送遅延を説明した図であって、（ａ）
は１サイクルの転送遅延を与えた場合のタイミングチャ
ート，（ｂ）は２サイクルの転送遅延を与えた場合のタ
イミングチャートである。

【図２３】 アイソクロナス遅延を与える際に必要とな
る送信バッファ量を示した説明図である。

【図２４】 送信バッファによる平滑化の影響によって
アイソクロナス遅延量が変わってしまう問題を説明する
ためのタイミングチャートである。

【符号の説明】

４０，４１ バス １００，１２０，２００ ブリッジ １０１，１０２，１６１，１６２ サイクル識別情報 １０３，１０４，１５５ サイクル識別情報生成部 １０５，１０６，１６３，１６４ 参照サイクル識別情
報 １０７，１０８，１５８，１５９ 参照サイクル識別情
報生成部 １０９，１６５ 遅延情報 １１０，１５６ 遅延情報生成部 １１１，１５７ 遅延部 １２１〜１２３ ポータル １２４ スイッチングファブリック １２４ａ，１２４ｂ スイッチ １２５，３１２ ＣＰＵ １２６，１３２ メモリ １２７ ホストバス １３０，２０２〜２０４ 物理層ＬＳＩ １３１，１８０，１９０，２０１ リンク層ＬＳＩ １３３〜１３５ ポート １３６ ホストバス接続ポート １３７ アイソクロナスパケット転送ポート １３８ サイクル識別情報送受信ポート １３９ 内部バス １５０ ＰＨＹ／ＬＩＮＫインタフェース １５１ ホストインタフェース １５２ パケット受信器 １５３ パケット送信器 １５４ パケット受信サイクル識別情報付加部 １６０ サイクルタイマ １９１，１９２ タイムスタンプ変換部 ２１１〜２１３ リンク機能部 ３０１，３０２ １３９４バス ３０３，３０４ １３９４インタフェースボード ３０５，３０７ ＬＩＮＫチップ ３０６，３０８ ＰＨＹチップ ３１１ 内部バス ３１３ ＲＡＭ ３１５ 駆動装置 ３１６ 記録媒体 ＰＣ パーソナルコンピュータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/46 100

Claims (25)

(57)【特許請求の範囲】
1. 【請求項１】 サイクル単位で転送帯域が保証されたア
   イソクロナスパケットを異なるバス間で転送するアイソ
   クロナスパケット転送方法において、 前記サイクルの開始を示すサイクルスタートパケットが
   バスへ送出されるタイミングに同期して変化するサイク
   ル識別情報を入力側及び出力側のバスの各々について生
   成しながら、 これらサイクル識別情報に基づき、予め決められた同一
   のタイミングからの経過サイクル数を前記入力側及び前
   記出力側のバスのそれぞれについて求め、 これら経過サイクル数に基づいて算出される遅延情報の
   示すサイクル数が前記出力側のバス上で経過するまで、
   前記入力側のバスから入力された前記アイソクロナスパ
   ケットを遅延させて前記出力側のバスに送信することを
   特徴とするアイソクロナスパケット転送方法。
2. 【請求項２】 サイクル単位で転送帯域が保証されたア
   イソクロナスパケットを異なるバス間で転送するアイソ
   クロナスパケット転送方法において、 前記サイクルの開始を示すサイクルスタートパケットが
   入力側のバス上および出力側のバス上でそれぞれ発生す
   る度に変化するサイクル識別情報を入力側サイクル識別
   情報および出力側サイクル識別情報として生成し、 前記入力側サイクル識別情報および前記出力側サイクル
   識別情報を予め決められた同一のタイミングで取得して
   入力側参照サイクル識別情報および出力側参照サイクル
   識別情報をそれぞれ生成し、 前記入力側参照サイクル識別情報の示すサイクルから前
   記アイソクロナスパケットが前記入力側のバスに現れる
   時点までの経過サイクル数である第１の値と、前記出力
   側参照サイクル識別情報の示すサイクルから前記アイソ
   クロナスパケットを前記出力側のバスに送信すべき時点
   となるまでの経過サイクル数である第２の値をそれぞれ
   算出し、 前記第１の値及び前記第２の値に基づいて遅延情報を生
   成し、 前記出力側のバス上で前記遅延情報の示すサイクル数が
   経過するまで前記アイソクロナスパケットを遅延させて
   から前記出力側のバスに送信することを特徴とするアイ
   ソクロナスパケット転送方法。
3. 【請求項３】 前記入力側サイクル識別情報および前記
   出力側サイクル識別情報は、何れも、前記サイクルスタ
   ートパケットがそれぞれ前記入力側のバス及び前記出力
   側のバスで発生する度に値が１つ増加してゆき、該値が
   “Ｍ−１”（Ｍは２以上の整数）になった次の値が
   “０”になることを特徴とする請求項２記載のアイソク
   ロナスパケット転送方法。
4. 【請求項４】 前記第１の値は、前記アイソクロナスパ
   ケットが前記入力側バス上に現れたタイミングにおける
   前記入力側サイクル識別情報の値から前記入力側参照サ
   イクル識別情報の値を減じて得られた値に“Ｍ”を加え
   た値を“Ｍ”で割って得られる剰余であって、 前記第２の値は、前記アイソクロナスパケットを前記出
   力バスに送信すべきタイミングにおける前記出力側サイ
   クル識別情報の値から前記出力側参照サイクル識別情報
   の値を減じて得られた値に“Ｍ”を加えた値を“Ｍ”で
   割って得られる剰余であることを特徴とする請求項３記
   載のアイソクロナスパケット転送方法。
5. 【請求項５】 前記Ｍの値が“２”であることを特徴と
   する請求項３又は４記載のアイソクロナスパケット転送
   方法。
6. 【請求項６】 前記入力側又は前記出力側のバスを含む
   何れかのバスにおける時刻情報が予め定められた値とな
   るタイミングで前記入力側サイクル識別情報および前記
   出力側サイクル識別情報を取得して保持することによ
   り、前記入力側参照サイクル識別情報および前記出力側
   参照サイクル識別情報を生成することを特徴とする請求
   項２〜５の何れかの項記載のアイソクロナスパケット転
   送方法。
7. 【請求項７】 前記時刻情報は、各サイクル内のオフセ
   ットを示すサイクルオフセットと前記サイクル毎に変化
   するサイクルカウントとを含んでおり、 前記予め定められた値となるタイミングは、前記サイク
   ルオフセットが、前記サイクルカウントの値が変化して
   から前記サイクルスタートパケットが送出されるまでの
   最大遅延時間に相当する第１のタイミングと各サイクル
   の終わりに相当する第２のタイミングとの間で予め定め
   られた所定のタイミングであることを特徴とする請求項
   ６記載のアイソクロナスパケット転送方法。
8. 【請求項８】 前記入力側のバスと前記出力側のバスの
   間における前記アイソクロナスパケットの転送遅延時間
   だけ前記第１のタイミングをさらに遅らせることを特徴
   とする請求項７記載のアイソクロナスパケット転送方
   法。
9. 【請求項９】 任意の２つのバスにおける前記サイクル
   オフセットの値の差の絶対値が常に“ａ”（ａは０以上
   の整数）以下である場合に、前記第１のタイミングを該
   “ａ”に相当する時間だけさらに遅らせるとともに前記
   第２のタイミングを該“ａ”に相当する時間だけさらに
   早めることを特徴とする請求項７又は８記載のアイソク
   ロナスパケット転送方法。
10. 【請求項１０】 前記入力側のバスの経過サイクル数と
    前記出力側のバスの経過サイクル数との間の差に所定の
    固定遅延量を加えることで前記遅延情報を生成すること
    を特徴とする請求項１〜９の何れかの項記載のアイソク
    ロナスパケット転送方法。
11. 【請求項１１】 前記固定遅延量が“２”サイクルに相
    当する時間であることを特徴とする請求項１０記載のア
    イソクロナスパケット転送方法。
12. 【請求項１２】 前記バスはＩＥＥＥ１３９４規格に準
    拠したバスであることを特徴とする請求項１〜１１の何
    れかの項記載のアイソクロナスパケット転送方法。
13. 【請求項１３】 請求項１〜１２の何れかの項に記載さ
    れたアイソクロナスパケット転送の各手順をコンピュー
    タに実行させることを特徴とするアイソクロナスパケッ
    ト転送制御プログラムを記録した記録媒体。
14. 【請求項１４】 サイクル単位で転送帯域の保証された
    アイソクロナスパケットを少なくとも転送するバスがそ
    れぞれ接続された複数のポータルと、これらポータル間
    のパケット交換を行うスイッチ手段を備え、入力側のバ
    スから受信したパケットを前記スイッチ手段に出力する
    入力ポータルの動作，及び，前記スイッチ手段の出力す
    るパケットを出力側のバスに送信する出力ポータルの動
    作を前記各ポータルが行うことで異なるバス間でパケッ
    ト転送するブリッジにおいて、 前記サイクルの開始を示すサイクルスタートパケットが
    前記バス上で発生する度に変化するサイクル識別情報を
    生成する複数のサイクル識別情報生成手段と、 予め定められた同一のタイミングで前記サイクル識別情
    報を取得して参照サイクル識別情報を生成する複数の参
    照サイクル識別情報生成手段と、 前記サイクル識別情報及び前記参照サイクル識別情報に
    基づいて遅延情報を生成する遅延情報生成手段と、 前記出力側のバス上で前記遅延情報の示すサイクル数が
    経過するまで、前記バス間で転送される前記アイソクロ
    ナスパケットを遅延させてから前記出力側のバスに送信
    する遅延手段を具備し、 請求項２〜１１の何れかの項記載のアイソクロナスパケ
    ット転送方法に従って前記アイソクロナスパケットのバ
    ス間転送を行うことを特徴とするブリッジ。
15. 【請求項１５】 前記各ポータルは、前記サイクル識別
    情報生成手段，前記遅延手段，前記遅延情報生成手段，
    第１及び第２の前記参照サイクル識別情報生成手段を備
    え、 前記第１の参照サイクル識別情報生成手段は、自身の属
    するポータルが前記出力ポータルとして動作するとき
    に、前記入力ポータルとして動作するポータルの備える
    前記サイクル識別情報生成手段が生成する前記サイクル
    識別情報に基づいて前記入力側参照サイクル識別情報を
    生成し、 前記第２の参照サイクル識別情報生成手段は、自身が属
    するポータルの前記サイクル識別情報生成手段が生成す
    る前記サイクル識別情報に基づいて前記出力側参照サイ
    クル識別情報を生成することを特徴とする請求項１４記
    載のブリッジ。
16. 【請求項１６】 前記各ポータルは、前記入力側のバス
    から前記アイソクロナスパケットを受信した時点の前記
    サイクル識別情報をパケット受信サイクル識別情報とし
    て生成して該アイソクロナスパケットに付加するパケッ
    ト受信サイクル識別情報付加手段をさらに備え、 前記遅延情報生成手段は、前記入力側参照サイクル識別
    情報，前記出力側参照サイクル識別情報，前記サイクル
    識別情報，前記入力ポータルとして動作するポータルが
    備える前記パケット受信サイクル識別情報付加手段で生
    成された前記パケット受信サイクル識別情報に基づいて
    前記遅延情報を生成することを特徴とする請求項１５記
    載のブリッジ。
17. 【請求項１７】 前記遅延情報生成手段は、前記入力側
    参照サイクル識別情報，前記出力側参照サイクル識別情
    報，自身の属するポータル及び前記入力ポータルとして
    動作するポータルがそれぞれ備える前記サイクル識別情
    報生成手段の生成する前記サイクル識別情報に基づいて
    前記遅延情報を生成し、 前記入力ポータルとして動作するポータルが前記アイソ
    クロナスパケットを出力してから前記出力ポータルとし
    て動作するポータルに入力されるまでのポータル間転送
    遅延が、前記入力側のバスにおいて前記アイソクロナス
    パケットの転送期間と該アイソクロナスパケット以外の
    パケットの転送期間とを分離するための所定の時間ギャ
    ップよりも短いことを特徴とする請求項１５記載のブリ
    ッジ。
18. 【請求項１８】 前記各ポータルは、前記アイソクロナ
    スパケットによって転送されるリアルタイムデータの復
    号化タイミングを表すために該リアルタイムデータに付
    加されたタイムスタンプの値を変換する第１及び第２の
    タイムスタンプ変換手段をさらに備え、 前記第１のタイムスタンプ変換手段は、前記各ポータル
    が前記入力ポータルとして動作する際に、該ポータルの
    持つ時刻情報のうち前記サイクル毎に変化するサイクル
    カウントが“０”〜“Ｎ−１”（Ｎは２以上の整数）を
    取りうるとしたとき、前記入力側のバスから受信したア
    イソクロナスパケットに含まれるタイムスタンプの値か
    ら該サイクルカウントの値を減じた値に“Ｎ”を加えた
    値を“Ｎ”で割って得られる剰余で該タイムスタンプの
    値を更新し、 前記第２のタイムスタンプ変換手段は、前記各ポータル
    が前記出力ポータルとして動作する際に、前記スイッチ
    手段の出力する前記アイソクロナスパケットに含まれた
    タイムスタンプの値に該ポータルの持つ時刻情報のサイ
    クルカウントと前記遅延情報を加えた値を“Ｎ”で割っ
    て得られる剰余で該タイムスタンプの値を更新すること
    を特徴とする請求項１５〜１７の何れかの項記載のブリ
    ッジ。
19. 【請求項１９】 前記タイムスタンプには、前記サイク
    ルカウントの下位Ｐビット（Ｐは自然数）に相当する
    値，及び，前記時刻情報のうち各サイクル内のオフセッ
    トを示すサイクルオフセットが格納されることを特徴と
    する請求項１８記載のブリッジ。
20. 【請求項２０】 前記ポータルを２個備えるとともに、
    前記スイッチ手段は入力ポート及び出力ポートをそれぞ
    れ２個ずつ備えており、前記入力ポート及び前記出力ポ
    ートにそれぞれ接続されるポータルを互いに異ならせて
    前記２個のポータル間で固定的なパケット交換を行うこ
    とを特徴とする請求項１５〜１９の何れかの項記載のブ
    リッジ。
21. 【請求項２１】 前記ブリッジはＩＥＥＥ１３９４規格
    に準拠したバスを対象として前記アイソクロナスパケッ
    トのバス間転送を行うＩＥＥＥ１３９４ブリッジである
    ことを特徴とする請求項１４〜２０の何れかの項記載の
    ブリッジ。
22. 【請求項２２】 請求項１５〜２０の何れかの項記載の
    ブリッジにおける前記ポータルが備える各手段を集積化
    してなることを特徴とするパケット転送制御ＬＳＩ。
23. 【請求項２３】 請求項２２記載のパケット転送制御Ｌ
    ＳＩが有する各手段を複数個１チップに集積化してなる
    ことを特徴とするパケット転送制御ＬＳＩ。
24. 【請求項２４】 請求項１４〜２０の何れかの項記載の
    ブリッジにおける前記スイッチ手段を前記チップ内にさ
    らに集積化させたことを特徴とする請求項２３記載のパ
    ケット転送制御ＬＳＩ。
25. 【請求項２５】 前記パケット転送制御ＬＳＩはＩＥＥ
    Ｅ１３９４規格に準拠したバスを対象として前記アイソ
    クロナスパケットをバス間転送するＩＥＥＥ１３９４リ
    ンク層ＬＳＩであることを特徴とする請求項２２〜２４
    の何れかの項記載のパケット転送制御ＬＳＩ。