JP3415408B2 - 通信制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は通信制御装置に関
し、特に、システムを構成する複数の演算処理装置間に
接続されこれら各演算処理装置間の通信制御に用いられ
る通信制御装置に関する。
し、特に、システムを構成する複数の演算処理装置間に
接続されこれら各演算処理装置間の通信制御に用いられ
る通信制御装置に関する。
【０００２】
【従来の技術】従来、この種の通信制御装置は、システ
ムを構成する複数の動作または動作速度の異なる演算処
理装置間にそれぞれ専用線で接続され、これら各演算処
理装置で並行実行されるタスク間の同期またはメッセー
ジ交換を行うときの通信制御に用いられている。
ムを構成する複数の動作または動作速度の異なる演算処
理装置間にそれぞれ専用線で接続され、これら各演算処
理装置で並行実行されるタスク間の同期またはメッセー
ジ交換を行うときの通信制御に用いられている。
【０００３】例えば、図５は、特開平７−９３２５９号
公報に開示されている、従来の通信制御装置を示すブロ
ック図である。図５を参照すると、この従来の通信制御
装置は、共有記憶部と、この共有記憶部の書込み制御を
行う制御回路などの他に、排他制御回路を有し、演算処
理装置１，２から通信制御装置へ共有記憶部の占有要求
信号ｂｕｓｙｒｑ１，ｂｕｓｙｒｑ２と、共有記憶部が
占有状態であることを通信制御装置から演算処理装置
１，２に示す応答信号ｂｕｓｙ１，ｂｕｓｙ２とにより
排他制御を行うことで、各演算処理装置１，２が同時に
共有記憶部の共有情報を更新して、共有情報に矛盾が生
じるのを防いでいる。
公報に開示されている、従来の通信制御装置を示すブロ
ック図である。図５を参照すると、この従来の通信制御
装置は、共有記憶部と、この共有記憶部の書込み制御を
行う制御回路などの他に、排他制御回路を有し、演算処
理装置１，２から通信制御装置へ共有記憶部の占有要求
信号ｂｕｓｙｒｑ１，ｂｕｓｙｒｑ２と、共有記憶部が
占有状態であることを通信制御装置から演算処理装置
１，２に示す応答信号ｂｕｓｙ１，ｂｕｓｙ２とにより
排他制御を行うことで、各演算処理装置１，２が同時に
共有記憶部の共有情報を更新して、共有情報に矛盾が生
じるのを防いでいる。
【０００４】図６は、この従来の通信制御装置の動作例
を示すタイミングチャートである。以下、通信制御装置
から演算処理装置１，２に共有情報として読み出された
読出データをｒｄａｔａ１，ｒｄａｔａ２と呼び、演算
処理装置１，２から通信制御装置に共有情報として書き
込まれる書込データをｗｄａｔａ１，ｗｄａｔａ２と呼
ぶことにする。また、通信制御装置の共有記憶部に、共
有情報として、例えば、値１０１０b が期間Ｔ１におい
て格納されているとする。
を示すタイミングチャートである。以下、通信制御装置
から演算処理装置１，２に共有情報として読み出された
読出データをｒｄａｔａ１，ｒｄａｔａ２と呼び、演算
処理装置１，２から通信制御装置に共有情報として書き
込まれる書込データをｗｄａｔａ１，ｗｄａｔａ２と呼
ぶことにする。また、通信制御装置の共有記憶部に、共
有情報として、例えば、値１０１０b が期間Ｔ１におい
て格納されているとする。
【０００５】演算処理装置２は、期間Ｔ２，Ｔ３におい
て、通信制御装置への占有要求信号ｂｕｓｙｒｑ２を有
効にし、同時に、読出データｒｄａｔａ２として値１０
１０b を通信制御装置から読出し、期間Ｔ６において、
読出データｒｄａｔａ２のビット０をセットした値１０
１１b を書込データｗｄａｔａ２として通信制御装置に
書込み、同時に、通信制御装置への占有要求信号ｂｕｓ
ｙｒｑ２を無効にする。これらの期間Ｔ２〜Ｔ６に、占
有要求信号ｂｕｓｙｒｑ２に対応して、通信制御装置内
の排他制御回路は、演算処理装置１に対し応答信号ｂｕ
ｓｙ１を有効にして、この間の共有記憶部アクセスを見
合わせるように演算処理装置１に通知する。この待ち合
わせ処理は、演算処理装置１上のプログラムまたは回路
上で実行される。
て、通信制御装置への占有要求信号ｂｕｓｙｒｑ２を有
効にし、同時に、読出データｒｄａｔａ２として値１０
１０b を通信制御装置から読出し、期間Ｔ６において、
読出データｒｄａｔａ２のビット０をセットした値１０
１１b を書込データｗｄａｔａ２として通信制御装置に
書込み、同時に、通信制御装置への占有要求信号ｂｕｓ
ｙｒｑ２を無効にする。これらの期間Ｔ２〜Ｔ６に、占
有要求信号ｂｕｓｙｒｑ２に対応して、通信制御装置内
の排他制御回路は、演算処理装置１に対し応答信号ｂｕ
ｓｙ１を有効にして、この間の共有記憶部アクセスを見
合わせるように演算処理装置１に通知する。この待ち合
わせ処理は、演算処理装置１上のプログラムまたは回路
上で実行される。
【０００６】演算処理装置１は、応答信号ｂｕｓｙ１が
無効になるのを待って、期間Ｔ７，Ｔ８において、通信
制御装置への占有要求信号ｂｕｓｙｒｑ１を有効にし、
同時に、読出データｒｄａｔａ１として値１０１１b を
通信制御装置から読出し、期間Ｔ１１において、読出デ
ータｒｄａｔａ１のビット１をクリアした値１００１b
を書込データｗｄａｔａ１として通信制御装置に書込
み、同時に、通信制御装置への占有要求信号ｂｕｓｙｒ
ｑ１を無効にする。これらの期間Ｔ７〜Ｔ１１に、占有
要求信号ｂｕｓｙｒｑ１に対応して、通信制御装置の排
他制御回路は、演算処理装置２に対し応答信号ｂｕｓｙ
２を有効にして、この間の共有記憶部アクセスを見合わ
せるように演算処理装置２に通知する。この待ち合わせ
処理も、演算処理装置１と同様に演算処理装置２上のプ
ログラムまたは回路上で実行される。
無効になるのを待って、期間Ｔ７，Ｔ８において、通信
制御装置への占有要求信号ｂｕｓｙｒｑ１を有効にし、
同時に、読出データｒｄａｔａ１として値１０１１b を
通信制御装置から読出し、期間Ｔ１１において、読出デ
ータｒｄａｔａ１のビット１をクリアした値１００１b
を書込データｗｄａｔａ１として通信制御装置に書込
み、同時に、通信制御装置への占有要求信号ｂｕｓｙｒ
ｑ１を無効にする。これらの期間Ｔ７〜Ｔ１１に、占有
要求信号ｂｕｓｙｒｑ１に対応して、通信制御装置の排
他制御回路は、演算処理装置２に対し応答信号ｂｕｓｙ
２を有効にして、この間の共有記憶部アクセスを見合わ
せるように演算処理装置２に通知する。この待ち合わせ
処理も、演算処理装置１と同様に演算処理装置２上のプ
ログラムまたは回路上で実行される。
【０００７】
【発明が解決しようとする課題】第１の問題点は、排他
制御を用いた場合、システム全体の処理速度が遅くなっ
てしまうことである。
制御を用いた場合、システム全体の処理速度が遅くなっ
てしまうことである。
【０００８】その理由は、待ち合わせ処理のためのプロ
グラムや回路が、演算処理装置１，２に必要であり、通
信制御装置の共有記憶部にアクセスする度に、待ち合わ
せ処理の判断、および実行の時間が必要となるためであ
る。
グラムや回路が、演算処理装置１，２に必要であり、通
信制御装置の共有記憶部にアクセスする度に、待ち合わ
せ処理の判断、および実行の時間が必要となるためであ
る。
【０００９】第２の問題点は、排他制御を用いた場合、
システム全体のコストパフォーマンスが低下することで
ある。
システム全体のコストパフォーマンスが低下することで
ある。
【００１０】その理由は、待ち合わせ処理を行うプログ
ラムを格納するための装置や回路が、システムの価格に
含まれる上に、待ち合わせ処理のためにシステム全体の
処理速度が遅くなるためである。
ラムを格納するための装置や回路が、システムの価格に
含まれる上に、待ち合わせ処理のためにシステム全体の
処理速度が遅くなるためである。
【００１１】第３の問題点は、演算処理装置が１命令で
読出しと書込みを行うような命令（Ｒｅａｄ−Ｍｏｄｉ
ｆｙ−Ｗｒｉｔｅ）を持つ場合も、共有記憶部の書込み
競合防止のため、待ち合わせ処理が必要になり高速化で
きないことである。
読出しと書込みを行うような命令（Ｒｅａｄ−Ｍｏｄｉ
ｆｙ−Ｗｒｉｔｅ）を持つ場合も、共有記憶部の書込み
競合防止のため、待ち合わせ処理が必要になり高速化で
きないことである。
【００１２】その理由は、演算処理装置は内部のプログ
ラムに従って処理を進めているが、外部状態を調べるタ
イミングは、１つの命令終了時に行われる。そのため、
割り込みなどの技術を用いて、書き替えの対象となる共
有情報が他の演算処理装置によって更新されたことを演
算処理装置に通知しようとしても、１命令で読出しと書
込みを行うような命令の場合、割り込み要求信号が演算
処理装置によって調べられるのは、書込み終了後になっ
てしまい意味をなさないためである。
ラムに従って処理を進めているが、外部状態を調べるタ
イミングは、１つの命令終了時に行われる。そのため、
割り込みなどの技術を用いて、書き替えの対象となる共
有情報が他の演算処理装置によって更新されたことを演
算処理装置に通知しようとしても、１命令で読出しと書
込みを行うような命令の場合、割り込み要求信号が演算
処理装置によって調べられるのは、書込み終了後になっ
てしまい意味をなさないためである。
【００１３】第４の問題点は、複数の演算処理装置がア
クセスする共有情報のビット部が分かれていても、各演
算処理装置の待ち合わせ処理が必要になり高速化できな
いことである。
クセスする共有情報のビット部が分かれていても、各演
算処理装置の待ち合わせ処理が必要になり高速化できな
いことである。
【００１４】その理由は、端子数および回路を節約する
ために、通常の演算処理装置のアクセス単位はバイトあ
るいはワードとなっており、命令上は１ビット単位の演
算命令でも、動作上はバイト単位あるいはワード単位で
データを更新しているためである。
ために、通常の演算処理装置のアクセス単位はバイトあ
るいはワードとなっており、命令上は１ビット単位の演
算命令でも、動作上はバイト単位あるいはワード単位で
データを更新しているためである。
【００１５】したがって、本発明の目的は、複数の演算
処理装置を備えるシステム全体の処理速度を高速化する
ことにある。
処理装置を備えるシステム全体の処理速度を高速化する
ことにある。
【００１６】
【課題を解決するための手段】 そのため、本発明は、
システムを構成する複数の演算処理装置にそれぞれ専用
線で接続され、これら各演算処理装置によりリード・モ
ディファイ・ライトされる共有情報を格納する共有記憶
部を備え、前記各演算処理装置で並行実行されるタスク
間の同期またはメッセージ交換を行うときの通信制御に
用いられる通信制御装置において、前記リード・モディ
ファイ・ライト動作時に、前記演算処理装置毎に、前記
共有記憶部より読み出した前記共有情報である読出デー
タと当該読出データを読み出した前記演算処理装置によ
り当該読出データを更新した書込データとをそれぞれビ
ット単位に比較して、前記読出データから変化した変化
ビットを前記演算処理装置毎に検出する比較回路と、前
記比較回路により検出した変化ビットに対してのみ、前
記共有記憶部に格納されている前記共有情報を前記演算
処理装置毎に更新する制御回路とを有している。
システムを構成する複数の演算処理装置にそれぞれ専用
線で接続され、これら各演算処理装置によりリード・モ
ディファイ・ライトされる共有情報を格納する共有記憶
部を備え、前記各演算処理装置で並行実行されるタスク
間の同期またはメッセージ交換を行うときの通信制御に
用いられる通信制御装置において、前記リード・モディ
ファイ・ライト動作時に、前記演算処理装置毎に、前記
共有記憶部より読み出した前記共有情報である読出デー
タと当該読出データを読み出した前記演算処理装置によ
り当該読出データを更新した書込データとをそれぞれビ
ット単位に比較して、前記読出データから変化した変化
ビットを前記演算処理装置毎に検出する比較回路と、前
記比較回路により検出した変化ビットに対してのみ、前
記共有記憶部に格納されている前記共有情報を前記演算
処理装置毎に更新する制御回路とを有している。
【００１７】 また、前記各演算処理装置による書込サ
イクルの競合時に、同一ビットにおいて互いに反対に変
化した変化ビットを“１”または“０”を優先して前記
共有情報を更新している。
イクルの競合時に、同一ビットにおいて互いに反対に変
化した変化ビットを“１”または“０”を優先して前記
共有情報を更新している。
【００１８】 また、前記リード・モディファイ・ライ
ト動作の読出し時に前記読出データを一時的に保持する
補助記憶回路を有し、前記演算処理装置毎に備える前記
比較回路は、前記リード・モディファイ・ライト動作の
書込み時に前記補助記憶回路の出力および前記書込デー
タをビット単位に比較し“１”または“０”への変化を
示すセット信号またはリセット信号をビット単位に出力
するものであり、前記制御回路は、前記各比較回路の前
記各セット信号または前記各リセット信号を入力しビッ
ト単位の入力競合時に優先選択された“１”または
“０”への変化をそれぞれ示す信号を前記共有記憶部に
出力し前記変化ビットに対してのみ前記共有情報を更新
する書込み制御を行うものである。
ト動作の読出し時に前記読出データを一時的に保持する
補助記憶回路を有し、前記演算処理装置毎に備える前記
比較回路は、前記リード・モディファイ・ライト動作の
書込み時に前記補助記憶回路の出力および前記書込デー
タをビット単位に比較し“１”または“０”への変化を
示すセット信号またはリセット信号をビット単位に出力
するものであり、前記制御回路は、前記各比較回路の前
記各セット信号または前記各リセット信号を入力しビッ
ト単位の入力競合時に優先選択された“１”または
“０”への変化をそれぞれ示す信号を前記共有記憶部に
出力し前記変化ビットに対してのみ前記共有情報を更新
する書込み制御を行うものである。
【００１９】さらに、１つの半導体基板上に前記演算処
理装置と共にまたは単独に搭載されている。
理装置と共にまたは単独に搭載されている。
【００２０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の通信制御装置の実施形
態を示すブロック図である。図１を参照すると、本実施
形態の通信制御装置は、共有記憶部，制御回路などの他
に、各演算処理装置１，２に対応して各補助記憶回路
１，２および各比較回路１，２を備え、従来の通信制御
装置と同じく、演算処理装置１，２間にそれぞれ専用線
で接続され、これら各演算処理装置で並行実行されるタ
スク間の同期またはメッセージ交換を行うときの通信制
御に用いられる。
して説明する。図１は、本発明の通信制御装置の実施形
態を示すブロック図である。図１を参照すると、本実施
形態の通信制御装置は、共有記憶部，制御回路などの他
に、各演算処理装置１，２に対応して各補助記憶回路
１，２および各比較回路１，２を備え、従来の通信制御
装置と同じく、演算処理装置１，２間にそれぞれ専用線
で接続され、これら各演算処理装置で並行実行されるタ
スク間の同期またはメッセージ交換を行うときの通信制
御に用いられる。
【００２１】共有記憶部は、従来の通信制御装置と同じ
く、各演算処理装置１，２によりリード・モディファイ
・ライトされる共有情報を格納する。従来との相違点
は、制御回路からの各ビット単位のセット信号ｓｅｔと
リセット信号ｒｅｓｅｔにより、読出データから変化し
た変化ビットのみが書き込まれ、共有情報が更新される
ことにある。本実施形態では、４ビットの共有情報を使
用する例について説明するが、ビット数に関しては、使
用する演算処理装置に合ったビット数で良い。
く、各演算処理装置１，２によりリード・モディファイ
・ライトされる共有情報を格納する。従来との相違点
は、制御回路からの各ビット単位のセット信号ｓｅｔと
リセット信号ｒｅｓｅｔにより、読出データから変化し
た変化ビットのみが書き込まれ、共有情報が更新される
ことにある。本実施形態では、４ビットの共有情報を使
用する例について説明するが、ビット数に関しては、使
用する演算処理装置に合ったビット数で良い。
【００２２】制御回路は、各比較回路１，２の各セット
信号ｓｅｔ１，ｓｅｔ２または各リセット信号ｒｅｓｅ
ｔ１，ｒｅｓｅｔ２をビット単位に入力し、ビット単位
に、入力競合時に優先選択された“１”または“０”へ
の変化をそれぞれ示すセット信号ｓｅｔ，リセット信号
ｒｅｓｅｔを共有記憶部に出力し、変化ビットに対して
のみ、共有情報を更新する書込み制御を行う。このと
き、仮に、各演算処理装置１，２の書込み競合が発生し
ても、演算処理装置１が更新するビットと、演算処理装
置２が更新するビットが異なる場合、必要なビットのみ
が更新されるようにセット信号ｓｅｔとリセット信号ｒ
ｅｓｅｔが合成されるので、通信制御装置の内容に矛盾
が生じることは無い。また、仮に、同一ビットに対して
“１”書込みと“０”書込みが重なった場合は、どちら
か一方が優先される。
信号ｓｅｔ１，ｓｅｔ２または各リセット信号ｒｅｓｅ
ｔ１，ｒｅｓｅｔ２をビット単位に入力し、ビット単位
に、入力競合時に優先選択された“１”または“０”へ
の変化をそれぞれ示すセット信号ｓｅｔ，リセット信号
ｒｅｓｅｔを共有記憶部に出力し、変化ビットに対して
のみ、共有情報を更新する書込み制御を行う。このと
き、仮に、各演算処理装置１，２の書込み競合が発生し
ても、演算処理装置１が更新するビットと、演算処理装
置２が更新するビットが異なる場合、必要なビットのみ
が更新されるようにセット信号ｓｅｔとリセット信号ｒ
ｅｓｅｔが合成されるので、通信制御装置の内容に矛盾
が生じることは無い。また、仮に、同一ビットに対して
“１”書込みと“０”書込みが重なった場合は、どちら
か一方が優先される。
【００２３】この優先合成のための制御回路は、各演算
処理装置１，２が等しい優先順位を持つ場合、単純な論
理回路によって構成可能である。例えば、図２は、この
制御回路の構成例を示す回路図である。この制御回路
は、各演算処理装置１，２のセット信号ｓｅｔ１，ｓｅ
ｔ２の論理和でセット信号ｓｅｔを合成し、このセット
信号ｓｅｔによりリセット信号ｒｅｓｅｔ１，ｒｅｓｅ
ｔ２の論理和をマスクしリセット信号ｒｅｓｅｔを合成
している。
処理装置１，２が等しい優先順位を持つ場合、単純な論
理回路によって構成可能である。例えば、図２は、この
制御回路の構成例を示す回路図である。この制御回路
は、各演算処理装置１，２のセット信号ｓｅｔ１，ｓｅ
ｔ２の論理和でセット信号ｓｅｔを合成し、このセット
信号ｓｅｔによりリセット信号ｒｅｓｅｔ１，ｒｅｓｅ
ｔ２の論理和をマスクしリセット信号ｒｅｓｅｔを合成
している。
【００２４】各補助記憶回路１，２は、各演算処理装置
１，２のリード・モディファイ・ライト動作の読出し時
に、各演算処理装置１，２からの読出タイミング信号ｒ
ｄ１，ｒｄ２に従って、共有記憶部からの読出データｒ
ｄａｔａが読み出され、各演算処理装置１，２の読出デ
ータｒｄａｔａ１，ｒｄａｔａ２として出力されると
き、同時にそれぞれ保持される。また、これらの保持さ
れた保持データｈｄａｔａ１，ｈｄａｔａ２は、各比較
回路１，２にそれぞれ出力される。
１，２のリード・モディファイ・ライト動作の読出し時
に、各演算処理装置１，２からの読出タイミング信号ｒ
ｄ１，ｒｄ２に従って、共有記憶部からの読出データｒ
ｄａｔａが読み出され、各演算処理装置１，２の読出デ
ータｒｄａｔａ１，ｒｄａｔａ２として出力されると
き、同時にそれぞれ保持される。また、これらの保持さ
れた保持データｈｄａｔａ１，ｈｄａｔａ２は、各比較
回路１，２にそれぞれ出力される。
【００２５】各比較回路１，２は、各演算処理装置１，
２のリード・モディファイ・ライト動作の書込み時に、
各演算処理装置１，２からの書込タイミング信号ｗｒ
１，ｗｒ２に従って、各補助記憶回路１，２の出力およ
び書込データをビット単位に比較し“１”または“０”
への変化を示すセット信号ｓｅｔ１，ｓｅｔ２またはリ
セット信号ｒｅｓｅｔ１，ｒｅｓｅｔ２をビット単位に
制御回路に出力する。これら各比較回路１，２は、単純
な論理回路によって構成可能である。
２のリード・モディファイ・ライト動作の書込み時に、
各演算処理装置１，２からの書込タイミング信号ｗｒ
１，ｗｒ２に従って、各補助記憶回路１，２の出力およ
び書込データをビット単位に比較し“１”または“０”
への変化を示すセット信号ｓｅｔ１，ｓｅｔ２またはリ
セット信号ｒｅｓｅｔ１，ｒｅｓｅｔ２をビット単位に
制御回路に出力する。これら各比較回路１，２は、単純
な論理回路によって構成可能である。
【００２６】例えば、図３は、これら各比較回路１，２
の構成例を示す回路図である。この例の比較回路は、補
助記憶回路の保持データｈｄａｔａと書込データｗｄａ
ｔａの各ビットを、比較回路１，２内のビット単位の論
理回路１１０，１１１，１１２，１１３によって比較
し、セット信号ｓｅｔとリセット信号ｒｅｓｅｔを出力
する。１ビットに付き４素子の論理ゲートで比較を行っ
ており、共有記憶部のビット数×４素子で、１つの比較
回路が構成される。
の構成例を示す回路図である。この例の比較回路は、補
助記憶回路の保持データｈｄａｔａと書込データｗｄａ
ｔａの各ビットを、比較回路１，２内のビット単位の論
理回路１１０，１１１，１１２，１１３によって比較
し、セット信号ｓｅｔとリセット信号ｒｅｓｅｔを出力
する。１ビットに付き４素子の論理ゲートで比較を行っ
ており、共有記憶部のビット数×４素子で、１つの比較
回路が構成される。
【００２７】次に、本実施形態の通信制御装置の動作に
ついて図面を参照し説明する。
ついて図面を参照し説明する。
【００２８】図４は、本実施形態の通信制御装置の動作
例を示すタイミングチャートである。この動作例は、演
算処理装置１がビット１を“０”にし、演算処理装置２
がビット０を“１”にするとき、両方から通信制御装置
へのアクセスが競合した場合の動作例である。また、通
信制御装置の共有記憶部に、共有情報として、例えば、
値１０１０b が期間Ｔ１において格納されているとす
る。
例を示すタイミングチャートである。この動作例は、演
算処理装置１がビット１を“０”にし、演算処理装置２
がビット０を“１”にするとき、両方から通信制御装置
へのアクセスが競合した場合の動作例である。また、通
信制御装置の共有記憶部に、共有情報として、例えば、
値１０１０b が期間Ｔ１において格納されているとす
る。
【００２９】期間Ｔ２，Ｔ３において、演算処理装置２
が、共有情報のビット０のセットを行うために、通信制
御装置への読出タイミング信号ｒｄ２を有効にし、共有
記憶部から共有情報１０１０b を読出データｒｄａｔａ
２として読み出す。同時に、補助記憶回路２に保持さ
れ、保持データｈｄａｔａ２として値１０１０b が比較
回路２に出力される。
が、共有情報のビット０のセットを行うために、通信制
御装置への読出タイミング信号ｒｄ２を有効にし、共有
記憶部から共有情報１０１０b を読出データｒｄａｔａ
２として読み出す。同時に、補助記憶回路２に保持さ
れ、保持データｈｄａｔａ２として値１０１０b が比較
回路２に出力される。
【００３０】同様に、期間Ｔ４において、演算処理装置
１は、共有情報のビット１のクリアを行うために、通信
制御装置への読出タイミング信号ｒｄ１を有効にし、共
有記憶部から共有情報１０１０b を読出データｒｄａｔ
ａ１として読み出す。同時に、補助記憶回路１に保持さ
れ、保持データｈｄａｔａ１として値１０１０b が比較
回路１に出力される。
１は、共有情報のビット１のクリアを行うために、通信
制御装置への読出タイミング信号ｒｄ１を有効にし、共
有記憶部から共有情報１０１０b を読出データｒｄａｔ
ａ１として読み出す。同時に、補助記憶回路１に保持さ
れ、保持データｈｄａｔａ１として値１０１０b が比較
回路１に出力される。
【００３１】続いて、期間Ｔ６において、演算処理装置
２が、共有情報のビット０を“１”にするために、書込
データｗｄａｔａ２として値１０１１b を出力し書込タ
イミング信号ｗｒ２を有効にすると、補助記憶回路２の
保持データｈｄａｔａ２の値１０１０b と書込データｗ
ｄａｔａ２の値１０１１b とが比較回路２により比較さ
れ、各ビットのセット信号ｓｅｔ２は、ビット０のみが
“１”になり、値０００１b となる。これにより、制御
回路は、各ビットのセット信号ｓｅｔとして、ビット０
のみを“１”とし、値０００１b を共有記憶部に出力
し、共有情報は、ビット０のみが更新され、値１０１１
b に更新される。
２が、共有情報のビット０を“１”にするために、書込
データｗｄａｔａ２として値１０１１b を出力し書込タ
イミング信号ｗｒ２を有効にすると、補助記憶回路２の
保持データｈｄａｔａ２の値１０１０b と書込データｗ
ｄａｔａ２の値１０１１b とが比較回路２により比較さ
れ、各ビットのセット信号ｓｅｔ２は、ビット０のみが
“１”になり、値０００１b となる。これにより、制御
回路は、各ビットのセット信号ｓｅｔとして、ビット０
のみを“１”とし、値０００１b を共有記憶部に出力
し、共有情報は、ビット０のみが更新され、値１０１１
b に更新される。
【００３２】続いて、期間Ｔ８において、演算処理装置
１が、共有情報のビット１を“０”にするために、書込
データｗｄａｔａ１として値１０００b を出力し書込タ
イミング信号ｗｒ１を有効にすると、補助記憶回路１の
保持データｈｄａｔａ１の値１０１０b と書込データｗ
ｄａｔａ１の値１００１b とが比較回路１により比較さ
れ、各ビットのセット信号ｓｅｔ１は、ビット０のみが
“１”になり、値０００１b となる。これにより、制御
回路は、各ビットのリセット信号ｒｅｓｅｔとして、ビ
ット１のみを“１”とし、値００１０b を共有記憶部に
出力し、共有情報は、ビット１のみが更新され、値１０
０１b に更新される。
１が、共有情報のビット１を“０”にするために、書込
データｗｄａｔａ１として値１０００b を出力し書込タ
イミング信号ｗｒ１を有効にすると、補助記憶回路１の
保持データｈｄａｔａ１の値１０１０b と書込データｗ
ｄａｔａ１の値１００１b とが比較回路１により比較さ
れ、各ビットのセット信号ｓｅｔ１は、ビット０のみが
“１”になり、値０００１b となる。これにより、制御
回路は、各ビットのリセット信号ｒｅｓｅｔとして、ビ
ット１のみを“１”とし、値００１０b を共有記憶部に
出力し、共有情報は、ビット１のみが更新され、値１０
０１b に更新される。
【００３３】ここで、仮に、演算処理装置１と演算処理
装置２の共有情報の書込みが同時に行われた場合、比較
回路１のリセット信号ｒｅｓｅｔ１のビット１と、比較
回路２のセット信号ｓｅｔ２のビット０とが“１”にな
ったことにより、制御回路は、リセット信号ｒｅｓｅｔ
のビット１と、セット信号ｓｅｔのビット０とを“１”
にして共有記憶部に出力し、共有情報のビット１を
“０”にし、ビット０を“１”にする。さらに、仮に、
同一ビットに対して“１”書込みと“０”書込みが重な
った場合は、“１”書込みが優先される。
装置２の共有情報の書込みが同時に行われた場合、比較
回路１のリセット信号ｒｅｓｅｔ１のビット１と、比較
回路２のセット信号ｓｅｔ２のビット０とが“１”にな
ったことにより、制御回路は、リセット信号ｒｅｓｅｔ
のビット１と、セット信号ｓｅｔのビット０とを“１”
にして共有記憶部に出力し、共有情報のビット１を
“０”にし、ビット０を“１”にする。さらに、仮に、
同一ビットに対して“１”書込みと“０”書込みが重な
った場合は、“１”書込みが優先される。
【００３４】図４のタイミングチャートに示すように、
本実施形態の通信制御装置は、演算処理装置２が通信制
御装置を使用している間も、演算処理装置１は通信制御
装置に対して読出動作を開始している。一方、従来の通
信制御装置は、図６のタイミングチャートに示すよう
に、演算処理装置２が通信制御装置を使用している間、
演算処理装置１は通信制御装置が使用可能になるのを待
っている。
本実施形態の通信制御装置は、演算処理装置２が通信制
御装置を使用している間も、演算処理装置１は通信制御
装置に対して読出動作を開始している。一方、従来の通
信制御装置は、図６のタイミングチャートに示すよう
に、演算処理装置２が通信制御装置を使用している間、
演算処理装置１は通信制御装置が使用可能になるのを待
っている。
【００３５】そのため、従来例では、演算処理装置２が
通信制御装置の値を期間Ｔ２で読み始めてから、演算処
理装置１が通信制御装置の値を期間Ｔ１１で更新するま
での時間を必要としている。しかし、本発明では、演算
処理装置２が通信制御装置の値を期間Ｔ２で読み始めて
から、演算処理装置１が通信制御装置の値を期間Ｔ８で
更新するまでの時間で終了している。従って、この例で
処理を終了するまでの時間は、従来例と比べて、０．７
倍となり、３割の時間を短縮することができる。
通信制御装置の値を期間Ｔ２で読み始めてから、演算処
理装置１が通信制御装置の値を期間Ｔ１１で更新するま
での時間を必要としている。しかし、本発明では、演算
処理装置２が通信制御装置の値を期間Ｔ２で読み始めて
から、演算処理装置１が通信制御装置の値を期間Ｔ８で
更新するまでの時間で終了している。従って、この例で
処理を終了するまでの時間は、従来例と比べて、０．７
倍となり、３割の時間を短縮することができる。
【００３６】なお、本実施形態の通信制御装置では、各
演算処理装置１，２との間の読出と書込みとを別途の専
用信号線を用いて行う例を説明したが、本実施形態の通
信制御装置の１変形例として、読出専用信号線および書
込み専用信号線を結線し各演算処理装置１，２との間で
読出しおよび書込みをそれぞれ行い、同様の効果が得ら
れることは明らかである。
演算処理装置１，２との間の読出と書込みとを別途の専
用信号線を用いて行う例を説明したが、本実施形態の通
信制御装置の１変形例として、読出専用信号線および書
込み専用信号線を結線し各演算処理装置１，２との間で
読出しおよび書込みをそれぞれ行い、同様の効果が得ら
れることは明らかである。
【００３７】
【発明の効果】第１の効果は、システム全体の処理速度
が速くなることである。
が速くなることである。
【００３８】その理由は、演算処理装置の排他制御を行
う必要が無いため、待ち合わせ処理そのものが不要にな
り、待ち合わせ時間が無くなるためである。
う必要が無いため、待ち合わせ処理そのものが不要にな
り、待ち合わせ時間が無くなるためである。
【００３９】第２の効果は、システムおよび演算処理装
置のコストパフォーマンスが向上することである。
置のコストパフォーマンスが向上することである。
【００４０】その理由は、待ち合わせ処理のプログラム
や回路が不要となるため、その分の回路やメモリを節約
でき、システムおよび演算処理装置のコストダウンがで
きるためである。
や回路が不要となるため、その分の回路やメモリを節約
でき、システムおよび演算処理装置のコストダウンがで
きるためである。
【図１】本発明の通信制御装置の実施形態を示すブロッ
ク図である。
ク図である。
【図２】図１の通信制御装置における制御回路の構成例
を示す回路図である。
を示す回路図である。
【図３】図１の通信制御装置における各比較回路の構成
例を示す回路図である。
例を示す回路図である。
【図４】図１の通信制御装置の動作例を示すタイミング
チャートである。
チャートである。
【図５】従来の通信制御装置を示すブロック図である。
【図６】図６の通信制御装置の動作例を示すタイミング
チャートである。
チャートである。
１１０〜１１３ 比較回路１，２内のビット単位の論
理回路 ｂｕｓｙ１，ｂｕｓｙ２ 応答信号 ｂｕｓｙｒｑ１，ｂｕｓｙｒｑ２ 占有要求信号 ｈｄａｔａ１，ｈｄａｔａ２ 保持データ ｒｄａｔａ，ｒｄａｔａ１，ｒｄａｔａ２ 読出デー
タ ｒｅｓｅｔ，ｒｅｓｅｔ１，ｒｅｓｅｔ２ リセット
信号 ｒｄ１，ｒｄ２ 読出タイミング信号 ｓｅｔ，ｓｅｔ１，ｓｅｔ２ セット信号 ｗｄａｔａ１，ｗｄａｔａ２ 書込データ ｗｒ１，ｗｒ２ 書込タイミング信号
理回路 ｂｕｓｙ１，ｂｕｓｙ２ 応答信号 ｂｕｓｙｒｑ１，ｂｕｓｙｒｑ２ 占有要求信号 ｈｄａｔａ１，ｈｄａｔａ２ 保持データ ｒｄａｔａ，ｒｄａｔａ１，ｒｄａｔａ２ 読出デー
タ ｒｅｓｅｔ，ｒｅｓｅｔ１，ｒｅｓｅｔ２ リセット
信号 ｒｄ１，ｒｄ２ 読出タイミング信号 ｓｅｔ，ｓｅｔ１，ｓｅｔ２ セット信号 ｗｄａｔａ１，ｗｄａｔａ２ 書込データ ｗｒ１，ｗｒ２ 書込タイミング信号
Claims (4)
- 【請求項１】 システムを構成する複数の演算処理装置
にそれぞれ専用線で接続され、これら各演算処理装置に
よりリード・モディファイ・ライトされる共有情報を格
納する共有記憶部を備え、前記各演算処理装置で並行実
行されるタスク間の同期またはメッセージ交換を行うと
きの通信制御に用いられる通信制御装置において、前記
リード・モディファイ・ライト動作時に、前記演算処理
装置毎に、前記共有記憶部より読み出した前記共有情報
である読出データと当該読出データを読み出した前記演
算処理装置により当該読出データを更新した書込データ
とをそれぞれビット単位に比較して、前記読出データか
ら変化した変化ビットを前記演算処理装置毎に検出する
比較回路と、前記比較回路により検出した変化ビットに
対してのみ、前記共有記憶部に格納されている前記共有
情報を前記演算処理装置毎に更新する制御回路とを有す
ることを特徴とする通信制御装置。 - 【請求項２】 前記リード・モディファイ・ライト動作
の読出し時に前記読出データを一時的に保持する補助記
憶回路を有し、前記演算処理装置毎に備える前記比較回
路は、前記リード・モディファイ・ライト動作の書込み
時に前記補助記憶回路の出力および前記書込データをビ
ット単位に比較し“１”または“０”への変化を示すセ
ット信号またはリセット信号をビット単位に出力するも
のであり、前記制御回路は、前記各比較回路の前記各セ
ット信号または前記各リセット信号を入力して、
“１”または“０”への変化をそれぞれ示す信号を前記
共有記憶部に出力し前記変化ビットに対してのみ前記共
有情報を更新する書込み制御を行うものである、請求項
１記載の通信制御装置。 - 【請求項３】 １つの半導体基板上に搭載された、請求
項１または２記載の通信制御装置。 - 【請求項４】 １つの半導体基板上に前記演算処理装置
と共に搭載された、請求項１または２記載の通信制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26210597A JP3415408B2 (ja) | 1997-09-26 | 1997-09-26 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26210597A JP3415408B2 (ja) | 1997-09-26 | 1997-09-26 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102347A JPH11102347A (ja) | 1999-04-13 |
| JP3415408B2 true JP3415408B2 (ja) | 2003-06-09 |
Family
ID=17371114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26210597A Expired - Fee Related JP3415408B2 (ja) | 1997-09-26 | 1997-09-26 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415408B2 (ja) |
-
1997
- 1997-09-26 JP JP26210597A patent/JP3415408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11102347A (ja) | 1999-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000620 |
|
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|
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