JP3392990B2 - 表示装置 - Google Patents
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Control Of El Displays (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、駅構内等の所定の場所
に設置される表示板に、列車案内等の所定の案内を流し
ながら、いわゆるスクロールしながら表示することので
きる表示装置に関する。 【０００２】 【従来の技術】従来、この種の表示装置は、多数のＬＥ
Ｄ表示器を配設した表示板にスクロール表示するには、
表示用の案内内容のデータの記憶されているメモリのビ
ットシフトをソフトウエア処理で行い、つまりプログラ
ムで連続処理を行うようにしている。 【０００３】 【発明が解決しようとする課題】上記従来のソフトウエ
アでスクロール表示を行う表示装置においては、表示内
容が多くなるとプログラム量が増大してソフトウエア処
理の負荷が増加するという欠点があり、また、プログラ
ム処理速度はスクロール速度に対応するため、プログラ
ム量が増加すると、スクロール速度が低下し、このた
め、スクロール速度を所定以下にならないようにする
と、当然、表示内容量が制限を受けるという問題点があ
った。 【０００４】そこで、本発明は、上記欠点を解決するた
めになされたものであって、その目的は、スクロール処
理のためのメモリのビットシフトをハードウエアで処理
してソフトウエアの負荷を軽減し、表示内容量が多くて
もスクロール速度が影響を受けない表示装置を提供する
ことにある。 【０００５】 【課題を解決するための手段】本発明に係る表示装置
は、上記目的を達成するために、メモリに記憶されてい
る表示内容を表示板にスクロール式に表示する表示装置
において、前記メモリに記憶されている所定のビット数
からなる表示内容のデータを取出して記憶する第１のバ
ッファ回路と、その第１のバッファ回路に記憶されてい
る表示内容のデータのうちの最初のビットのデータ、及
びその表示内容のデータのうちの最後のビットのデータ
をそれぞれ記憶する一対の記憶回路と、前記第１のバッ
ファ回路に記憶されている残りのデータを取出して記憶
するとともに、前記一対の記憶回路の一方の記憶回路に
記憶されている最初のビットのデータをその残りのデー
タの後に、及び他方の記憶回路に記憶されている最後の
ビットのデータをその残りのデータの前に取出してそれ
ぞれ記憶する一対の第２のバッファ回路と、その一対の
第２のバッファ回路のうちの一つのバッファ回路に記憶
されているデータを前記メモリに返還して記憶させる返
還記憶回路とを有することを特徴としている。 【０００６】 【作用】上記構成において、第１のバッファ回路には、
メモリに記憶されている所定のビット数からなる表示内
容のデータが記憶される。一対の記憶回路のうちの一方
の記憶回路には、その第１のバッファ回路に記憶されて
いる表示内容のデータのうちの最初のビットのデータが
記憶され、他方の記憶回路には、その表示内容のデータ
のうちの最後のビットのデータが記憶される。一対の第
２のバッファ回路のうちの一方のバッファ回路には、第
１のバッファ回路に記憶されている残りのデータを取出
して記憶するとともに、前記一対の記憶回路に記憶され
ている最初のビットのデータをその残りのデータの後に
記憶し、他方のバッファ回路には、その記憶回路に記憶
されている最後のビットのデータをその残りのデータの
前に取出して記憶する。そして、その一対の第２のバッ
ファ回路のうちの一つのバッファ回路に記憶されている
データは、返還記憶回路を介してメモリに記憶される。 【０００７】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、一実施例装置の概略構成を示すブロック
図である。 【０００８】表示板１は、多数のＬＥＤを配設して構成
された周知の表示板からなり、例えば駅構内に設置され
て、列車案内などを行うときに利用される。 【０００９】この表示板１への表示制御は、マイクロコ
ンピュータ（ＣＰＵ）２が、予めメモリＭに記憶されて
いるデータを用いて、所定のプログラムに従って演算処
理を行い、表示ドライバ３を介して行なわれる。しか
も、この表示板１における表示は、後述するビットシフ
ト回路ａにより、案内内容の文字又は記号が矢印で示さ
れるように、右方向、又は左方向にスクロールされるよ
うに構成されている。 【００１０】ビットシフト回路ａは、所定のビット数の
データを記憶することのできる第１のバッファ回路１０
と、１ビットのデータを記憶することのできるフリップ
フロップ（Ｆ／Ｆ）回路からなる一対の第１，第２記憶
回路１１ａ，１１ｂと、第１のバッファ回路１０と同じ
容量を有するＦ／Ｆ回路からなる一対の第２のバッファ
回路１２ａ，１２ｂと、第１のバッファ回路１０と同じ
容量を有する本発明の返還記憶回路に当る第３のバッフ
ァ回路１３とから構成される。 【００１１】上記構成要素のうち、第１記憶回路１１ａ
および第２のバッファ回路１２ａは、表示器１のスクロ
ール方向を右方向とするときに用いられ、また第２記憶
回路１１ｂおよび第２バッファ回路１２ｂは左方向にス
クロールするときに用いられるもので、それら構成は同
一であるので、以下、右方向へスクロールする第１記憶
回路１１ａおよび第２のバッファ回路１２ａを中心に説
明する。 【００１２】次に、本実施例装置の制御動作を説明する
が、説明を簡単にするために、メモリＭに記憶されてい
るデータは８ビット構成とし、また第１のバッファ回路
１０、第２のバッファ回路１２ａおよび第３のバッファ
回路１３の容量も８ビットとして説明する。 【００１３】今、第１のバッファ回路１０にＣＰＵ２か
らリード信号が与えられると、メモリＭに記憶されてい
る８ビットのデータ「ｂ0 ，ｂ1 ，…ｂ7 」がこの順序
で第１のバッファ回路１０に取込まれて記憶される。ま
た、記憶回路１１ａには、前回のリード時に読込まれた
８ビットのデータ「ａ0 ，ａ1 ，…ａ7 」のうちの最初
のデータ「ａ0 」が第１のバッファ回路１０から取込ま
れて記憶されている。次いで、第２のバッファ回路１２
ａにＣＰＵ２からリード信号が与えられると、第１のバ
ッファ回路１０および記憶回路１１ａからデータが取込
まれ、第２のバッファ回路１２ａには「ｂ1 ，ｂ2 …ｂ
7 ，ａ0 」の順に記憶される。 【００１４】第２のバッファ回路１２ａにＣＰＵ２から
ライト信号が与えられると、第２のバッファ回路１２ａ
のデータが第３のバッファ回路１３に取込まれて記憶さ
れる。そして、この第３のバッファ回路１３にＣＰＵ２
からライト信号が与えられると、この第３のバッファ回
路１３に記憶されているデータがメモリＭに記憶され
る。 【００１５】したがって、メモリＭにおけるデータ内容
は、上述の一連の処理により、当初の「ｂ0 ，ｂ1 ，ｂ
2 …ｂ7 」が「ｂ1 ，ｂ2 ，ｂ7 …ｂ7 ，ａ0 」にな
り、さらに次回処理により「ｂ2 ，ｂ3 ，ｂ4 …ｂ7 ，
ａ0 ，ａ1 」に変化することとなる。 【００１６】上述のように、本実施例装置におけるスク
ロールのためのビットシフトは、ハードウエアからなる
ビットシフト回路ａにより行なわれるため、従来のよう
にソフトウエアの負荷を増加させることなく実現するこ
とができる。 【００１７】 【発明の効果】本発明に係る表示装置は、メモリに記憶
されている所定のビット数からなる表示内容のデータを
取出して記憶する第１のバッファ回路と、その第１のバ
ッファ回路に記憶されている表示内容のデータのうちの
最初のビットのデータ、及びその表示内容のデータのう
ちの最後のビットのデータをそれぞれ記憶する一対の記
憶回路と、前記第１のバッファ回路に記憶されている残
りのデータを取出して記憶するとともに、前記一対の記
憶回路の一方の記憶回路に記憶されている最初のビット
のデータをその残りのデータの後に、及び他方の記憶回
路に記憶されている最後のビットのデータをその残りの
データの前に取出してそれぞれ記憶する一対の第２のバ
ッファ回路と、その一対の第２のバッファ回路のうちの
一つのバッファ回路に記憶されているデータを前記メモ
リに返還して記憶させる返還記憶回路とからなるので、
スクロールのためのビットシフトを、ハードウエアで行
なうことができ、従来のようにソフトウエアの負荷を増
加させることなく実現することができるとともに、スク
ロール方向を簡単に変更することができる。
に設置される表示板に、列車案内等の所定の案内を流し
ながら、いわゆるスクロールしながら表示することので
きる表示装置に関する。 【０００２】 【従来の技術】従来、この種の表示装置は、多数のＬＥ
Ｄ表示器を配設した表示板にスクロール表示するには、
表示用の案内内容のデータの記憶されているメモリのビ
ットシフトをソフトウエア処理で行い、つまりプログラ
ムで連続処理を行うようにしている。 【０００３】 【発明が解決しようとする課題】上記従来のソフトウエ
アでスクロール表示を行う表示装置においては、表示内
容が多くなるとプログラム量が増大してソフトウエア処
理の負荷が増加するという欠点があり、また、プログラ
ム処理速度はスクロール速度に対応するため、プログラ
ム量が増加すると、スクロール速度が低下し、このた
め、スクロール速度を所定以下にならないようにする
と、当然、表示内容量が制限を受けるという問題点があ
った。 【０００４】そこで、本発明は、上記欠点を解決するた
めになされたものであって、その目的は、スクロール処
理のためのメモリのビットシフトをハードウエアで処理
してソフトウエアの負荷を軽減し、表示内容量が多くて
もスクロール速度が影響を受けない表示装置を提供する
ことにある。 【０００５】 【課題を解決するための手段】本発明に係る表示装置
は、上記目的を達成するために、メモリに記憶されてい
る表示内容を表示板にスクロール式に表示する表示装置
において、前記メモリに記憶されている所定のビット数
からなる表示内容のデータを取出して記憶する第１のバ
ッファ回路と、その第１のバッファ回路に記憶されてい
る表示内容のデータのうちの最初のビットのデータ、及
びその表示内容のデータのうちの最後のビットのデータ
をそれぞれ記憶する一対の記憶回路と、前記第１のバッ
ファ回路に記憶されている残りのデータを取出して記憶
するとともに、前記一対の記憶回路の一方の記憶回路に
記憶されている最初のビットのデータをその残りのデー
タの後に、及び他方の記憶回路に記憶されている最後の
ビットのデータをその残りのデータの前に取出してそれ
ぞれ記憶する一対の第２のバッファ回路と、その一対の
第２のバッファ回路のうちの一つのバッファ回路に記憶
されているデータを前記メモリに返還して記憶させる返
還記憶回路とを有することを特徴としている。 【０００６】 【作用】上記構成において、第１のバッファ回路には、
メモリに記憶されている所定のビット数からなる表示内
容のデータが記憶される。一対の記憶回路のうちの一方
の記憶回路には、その第１のバッファ回路に記憶されて
いる表示内容のデータのうちの最初のビットのデータが
記憶され、他方の記憶回路には、その表示内容のデータ
のうちの最後のビットのデータが記憶される。一対の第
２のバッファ回路のうちの一方のバッファ回路には、第
１のバッファ回路に記憶されている残りのデータを取出
して記憶するとともに、前記一対の記憶回路に記憶され
ている最初のビットのデータをその残りのデータの後に
記憶し、他方のバッファ回路には、その記憶回路に記憶
されている最後のビットのデータをその残りのデータの
前に取出して記憶する。そして、その一対の第２のバッ
ファ回路のうちの一つのバッファ回路に記憶されている
データは、返還記憶回路を介してメモリに記憶される。 【０００７】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、一実施例装置の概略構成を示すブロック
図である。 【０００８】表示板１は、多数のＬＥＤを配設して構成
された周知の表示板からなり、例えば駅構内に設置され
て、列車案内などを行うときに利用される。 【０００９】この表示板１への表示制御は、マイクロコ
ンピュータ（ＣＰＵ）２が、予めメモリＭに記憶されて
いるデータを用いて、所定のプログラムに従って演算処
理を行い、表示ドライバ３を介して行なわれる。しか
も、この表示板１における表示は、後述するビットシフ
ト回路ａにより、案内内容の文字又は記号が矢印で示さ
れるように、右方向、又は左方向にスクロールされるよ
うに構成されている。 【００１０】ビットシフト回路ａは、所定のビット数の
データを記憶することのできる第１のバッファ回路１０
と、１ビットのデータを記憶することのできるフリップ
フロップ（Ｆ／Ｆ）回路からなる一対の第１，第２記憶
回路１１ａ，１１ｂと、第１のバッファ回路１０と同じ
容量を有するＦ／Ｆ回路からなる一対の第２のバッファ
回路１２ａ，１２ｂと、第１のバッファ回路１０と同じ
容量を有する本発明の返還記憶回路に当る第３のバッフ
ァ回路１３とから構成される。 【００１１】上記構成要素のうち、第１記憶回路１１ａ
および第２のバッファ回路１２ａは、表示器１のスクロ
ール方向を右方向とするときに用いられ、また第２記憶
回路１１ｂおよび第２バッファ回路１２ｂは左方向にス
クロールするときに用いられるもので、それら構成は同
一であるので、以下、右方向へスクロールする第１記憶
回路１１ａおよび第２のバッファ回路１２ａを中心に説
明する。 【００１２】次に、本実施例装置の制御動作を説明する
が、説明を簡単にするために、メモリＭに記憶されてい
るデータは８ビット構成とし、また第１のバッファ回路
１０、第２のバッファ回路１２ａおよび第３のバッファ
回路１３の容量も８ビットとして説明する。 【００１３】今、第１のバッファ回路１０にＣＰＵ２か
らリード信号が与えられると、メモリＭに記憶されてい
る８ビットのデータ「ｂ0 ，ｂ1 ，…ｂ7 」がこの順序
で第１のバッファ回路１０に取込まれて記憶される。ま
た、記憶回路１１ａには、前回のリード時に読込まれた
８ビットのデータ「ａ0 ，ａ1 ，…ａ7 」のうちの最初
のデータ「ａ0 」が第１のバッファ回路１０から取込ま
れて記憶されている。次いで、第２のバッファ回路１２
ａにＣＰＵ２からリード信号が与えられると、第１のバ
ッファ回路１０および記憶回路１１ａからデータが取込
まれ、第２のバッファ回路１２ａには「ｂ1 ，ｂ2 …ｂ
7 ，ａ0 」の順に記憶される。 【００１４】第２のバッファ回路１２ａにＣＰＵ２から
ライト信号が与えられると、第２のバッファ回路１２ａ
のデータが第３のバッファ回路１３に取込まれて記憶さ
れる。そして、この第３のバッファ回路１３にＣＰＵ２
からライト信号が与えられると、この第３のバッファ回
路１３に記憶されているデータがメモリＭに記憶され
る。 【００１５】したがって、メモリＭにおけるデータ内容
は、上述の一連の処理により、当初の「ｂ0 ，ｂ1 ，ｂ
2 …ｂ7 」が「ｂ1 ，ｂ2 ，ｂ7 …ｂ7 ，ａ0 」にな
り、さらに次回処理により「ｂ2 ，ｂ3 ，ｂ4 …ｂ7 ，
ａ0 ，ａ1 」に変化することとなる。 【００１６】上述のように、本実施例装置におけるスク
ロールのためのビットシフトは、ハードウエアからなる
ビットシフト回路ａにより行なわれるため、従来のよう
にソフトウエアの負荷を増加させることなく実現するこ
とができる。 【００１７】 【発明の効果】本発明に係る表示装置は、メモリに記憶
されている所定のビット数からなる表示内容のデータを
取出して記憶する第１のバッファ回路と、その第１のバ
ッファ回路に記憶されている表示内容のデータのうちの
最初のビットのデータ、及びその表示内容のデータのう
ちの最後のビットのデータをそれぞれ記憶する一対の記
憶回路と、前記第１のバッファ回路に記憶されている残
りのデータを取出して記憶するとともに、前記一対の記
憶回路の一方の記憶回路に記憶されている最初のビット
のデータをその残りのデータの後に、及び他方の記憶回
路に記憶されている最後のビットのデータをその残りの
データの前に取出してそれぞれ記憶する一対の第２のバ
ッファ回路と、その一対の第２のバッファ回路のうちの
一つのバッファ回路に記憶されているデータを前記メモ
リに返還して記憶させる返還記憶回路とからなるので、
スクロールのためのビットシフトを、ハードウエアで行
なうことができ、従来のようにソフトウエアの負荷を増
加させることなく実現することができるとともに、スク
ロール方向を簡単に変更することができる。
【図面の簡単な説明】
【図１】本発明の一実施例装置の概略構成を示すブロッ
ク図である。 【符号の説明】 １ 表示器 ２ ＣＰＵ ３ 表示ドライバ １０ 第１のバッファ回路 １１ａ，１１ｂ 記憶回路 １２ａ，１２ｂ 第２のバッファ回路 １３ 第３のバッファ回路 Ｍ メモリ ａ ビットシフト回路
ク図である。 【符号の説明】 １ 表示器 ２ ＣＰＵ ３ 表示ドライバ １０ 第１のバッファ回路 １１ａ，１１ｂ 記憶回路 １２ａ，１２ｂ 第２のバッファ回路 １３ 第３のバッファ回路 Ｍ メモリ ａ ビットシフト回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/20 660
G09G 3/20 631
G09G 3/32
G09G 5/34
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 メモリに記憶されている表示内容を表示
板にスクロール式に表示する表示装置において、 前記メモリに記憶されている所定のビット数からなる表
示内容のデータを取出して記憶する第１のバッファ回路
と、 前記第１のバッファ回路に記憶されている表示内容のデ
ータのうちの最初のビットのデータ、及びその表示内容
のデータのうちの最後のビットのデータをそれぞれ記憶
する一対の記憶回路と、 前記第１のバッファ回路に記憶されている残りのデータ
を取出して記憶するとともに、前記一対の記憶回路の一
方の記憶回路に記憶されている最初のビットのデータを
その残りのデータの後に、及び他方の記憶回路に記憶さ
れている最後のビットのデータをその残りのデータの前
に取出してそれぞれ記憶する一対の第２のバッファ回路
と、 前記一対の第２のバッファ回路のうちの一つのバッファ
回路に記憶されているデータを前記メモリに返還して記
憶させる返還記憶回路と、 を有することを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19415295A JP3392990B2 (ja) | 1995-07-06 | 1995-07-06 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19415295A JP3392990B2 (ja) | 1995-07-06 | 1995-07-06 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922269A JPH0922269A (ja) | 1997-01-21 |
| JP3392990B2 true JP3392990B2 (ja) | 2003-03-31 |
Family
ID=16319791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19415295A Expired - Fee Related JP3392990B2 (ja) | 1995-07-06 | 1995-07-06 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3392990B2 (ja) |
-
1995
- 1995-07-06 JP JP19415295A patent/JP3392990B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0922269A (ja) | 1997-01-21 |
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