JP3379108B2 - リセット回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、クロック信号に応じて
動作する制御回路等のリセット回路に関する。 【０００２】 【従来の技術】例えば、自動車に搭載される車載用マイ
クロコンピュータのクロック信号発生回路は、近年、自
動車のイグニションスイッチがオフの状態であっても、
バッテリーからの電源がイグニションスイッチを介さな
い常時電源供給線路を通して供給され、常に発振器（水
晶発振器等）を動作させてクロック信号を発生する構造
となっている。 【０００３】一方、車載用マイクロコンピュータのリセ
ット回路は、イグニションスイッチがオンされ、バッテ
リーからの＋Ｂ電源が印加された時、リセットがかか
り、通常、数十ミリ秒（例えば約６０ｍｓ）の遅延時間
後に、低レベルのリセット信号を立ち上げ、リセットを
解除してＣＰＵが通常の処理動作に入るように構成され
る。 【０００４】 【発明が解決しようとする課題】ところで、例えば、バ
ッテリーに接続された常時電源供給線路がそこに接続さ
れたフューズの溶断等により断線した場合、クロック信
号発生回路は動作を停止するため、イグニションスイッ
チのオン時に、クロック信号発生回路の発振動作が開始
され、ＣＰＵにクロック信号を送る。 【０００５】しかし、近年多く使用されつつある、比較
的低い周波数の信号を発振する発振器（例えば数十ｋＨ
ｚの水晶発振器）を設けたクロック信号発生回路では、
発振動作が安定するまでに、数百ミリ秒を要することが
ある。 【０００６】したがって、そのような発振不安定期間の
長い発振器を持つクロック信号発生回路を備えた車載用
マイクロコンピュータでは、常時電源供給線路が断線し
た場合、リセット回路のリセット信号がイグニションス
イッチのオンから数十ミリ秒経過して解除され、ＣＰＵ
が動作を開始したとき、その後、クロック信号発生回路
が安定するまでの数百ミリ秒の間、不安定なクロック信
号がＣＰＵに送られ、ＣＰＵの誤動作を惹起する恐れが
あった。 【０００７】本発明は、上記の課題を解決するためにな
されたもので、常時電源供給線路が断線状態となった場
合、起動スイッチのオン時に、リセットを適正なリセッ
ト時間だけ行うことにより、クロック信号に応じて動作
する回路が誤動作することを防止し得るリセット回路を
提供することを目的とする。 【０００８】 【課題を解決するための手段】このために、本発明のリ
セット回路は、起動スイッチを接続した電源線路及び常
時電源を供給する常時電源供給線路に接続された電源回
路と、電源回路から電源を供給されてクロック信号を発
生し、送出するクロック信号発生回路と、クロック信号
に応じて作動し、所定のリセット信号を入力されて初期
状態となる被リセット回路と、常時電源供給線路の断線
状態を検出する断線検出回路と、起動スイッチの投入
時、断線検出回路が断線を検出した場合と断線を検出し
ない場合に応じて長さの異なるリセット信号を切り替え
て被リセット回路に送出するリセット信号発生回路と、
を備え、断線検出時のリセット信号の長さがクロック信
号発生回路の動作開始時の不安定時間より長く設定され
て構成される。 【０００９】 【作用・効果】本発明のリセット回路では、電源回路に
接続された常時電源供給線路が断線した場合、クロック
信号発生回路は、常時電源供給線路の断線によって動作
を停止する。一方、この状態で電源回路に接続された別
の電源線路の起動スイッチが投入されると、電源線路及
び電源回路より電源が供給され、断線検出回路は常時電
源供給線路の断線を検出する。そして、リセット信号発
生回路は、断線非検出時から断線検出時のリセット信号
に切り替え、クロック信号発生回路の動作開始時の不安
定時間より長いリセット信号を被リセット回路に送る。 【００１０】起動スイッチの投入時、クロック信号発生
回路は発振動作を開始し、発振器が安定するまでの間、
不安定なクロック信号を出力するが、リセット信号発生
回路からは、クロック信号発生回路の動作開始時の不安
定時間より長く設定されたリセット信号が被リセット回
路に送られ、被リセット回路はクロック信号が安定する
までの間、確実にリセットされるため、不安定なクロッ
ク信号によって被リセット回路が誤動作することは防止
される。 【００１１】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。 【００１２】図１は、自動車に搭載され機関制御等に使
用される車載用マイクロコンピュータのリセット回路を
示している。１は電源となるバッテリー、２は安定化電
源Ｖｃｃ及びバックアップ電源Ｖｂを後述のＣＰＵ６等
に供給する電源回路である。電源回路２とバッテリー１
は、イグニションスイッチ３を接続した電源線路４及び
常時電源を供給する常時電源供給線路５を介して接続さ
れる。 【００１３】６は所謂ワンチップタイプのＣＰＵで、同
一チップ上にマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入
出力回路等が搭載され、さらにクロック信号発生回路７
が設けられる。クロック信号発生回路７は、比較的低い
周波数の信号を発振する発振器（例えば、３２ｋＨｚの
水晶発振器）８とＰＬＬ回路を有し、原発振周波数信号
をＰＬＬ回路により例えば１６ＭＨｚの高周波信号に変
換し、クロック信号としてＣＰＵ内に供給する。このク
ロック信号発生回路７には電源回路２からのバックアッ
プ用電源配線が接続され、イグニションスイッチ３がオ
フのときも常時、バックアップ電源Ｖｂの供給を受け、
クロック信号を発生する。 【００１４】９は常時電源供給線路５の断線を検出する
断線検出回路で、比較器１０と入力側の抵抗器とから構
成され、比較器１０の正入力側に電源線路４の電圧が抵
抗Ｒ１（２０ｋΩ）、Ｒ２（２０ｋΩ）の分圧として入
力され、比較器１０の負入力側に常時電源供給線路５の
電圧が抵抗Ｒ３（１０ｋΩ）、Ｒ４（３０ｋΩ）の分圧
として入力される。したがって、正常時、イグニション
スイッチ３がオンされたとき、比較器１０の負入力に正
入力より高い電圧が入力され、比較器１０の出力は高レ
ベルとなる。一方、常時電源供給線路５が断線した場
合、比較器１０の正入力と負入力の入力電圧が反転し、
その出力は低レベルとなる。 【００１５】１１は、断線検出回路９の出力側に接続さ
れ、リセット信号をＣＰＵ６等に供給するリセット信号
発生回路で、トランジスタＴ１を含む抵抗Ｒ６（２０ｋ
Ω）、Ｒ７（３００ｋΩ）とコンデンサＣ１（３．３μ
Ｆ）の時定数回路から構成される。 【００１６】このリセット信号発生回路１１は、断線検
出回路９の出力が高レベルつまり断線非検出の場合、ト
ランジスタＴ１のエミッタ・コレクタ間が導通し、抵抗
Ｒ６、Ｒ７の合成抵抗を通してコンデンサＣ１に充電が
行われ、数十ミリ秒のリセット信号（低レベル信号）Ｒ
ＳがＣＰＵ６と後述のバックアップ回路に出力される。 【００１７】一方、断線検出回路９の出力が低レベルつ
まり断線を検出した場合、トランジスタＴ１が非導通と
なり、抵抗Ｒ７のみを通してコンデンサＣ１に充電が行
われ、数百ミリ秒と上記より長いリセット信号（低レベ
ル信号）ＲＳがＣＰＵ６とバックアップ回路に送られ
る。 【００１８】１２はＣＰＵのバックアップ回路であり、
ＣＰＵ６から出力される同期的に変化する信号を監視
し、ＣＰＵ６の動作に異常が生じた場合、予め決められ
たフェイルセイフ処理を行う。このバックアップ回路１
２は、上記のように、リセット信号発生回路１１からＣ
ＰＵ６と同じリセット信号ＲＳを入力するが、内部に独
自のリセット回路を内蔵し、ＣＰＵ６のリセット時間よ
り例えば２０ミリ秒程度長いリセット時間を設定してい
る。なお、１３はＣＰＵ６の入出力回路に接続され、断
線等の異常時に警報を発する警報器である。 【００１９】次に、上記構成のリセット回路の動作を説
明する。 【００２０】イグニションスイッチ３がオフの場合、常
時電源供給線路５を通してバッテリー１の電源が電源回
路２に供給され、電源回路２からはバックアップ電源Ｖ
ｂがクロック信号発生回路７に送られ、クロック信号発
生回路７は常時クロック信号を発生している。 【００２１】イグニションスイッチ３が投入されると、
電源線路４を通して電源回路２に電源が供給され、電源
回路２から定電圧電源Ｖｃｃがリセット信号発生回路１
１とＣＰＵ６に供給される。 【００２２】このとき断線検出回路９では、比較器１０
の負入力に正入力より高い電圧が入力され、比較器１０
の出力は高レベルとなり、リセット信号発生回路１１で
は、トランジスタＴ１のエミッタ・コレクタ間が導通
し、抵抗Ｒ６、Ｒ７の合成抵抗を通してコンデンサＣ１
に充電が行われ、図２のタイミングチャートに示すよう
に、数十ミリ秒のリセット信号（低レベル信号）ＲＳが
ＣＰＵ６とバックアップ回路１２に出力される。 【００２３】ＣＰＵ６は、スイッチ３の投入時にこの低
レベルのリセット信号を受けてリセットされ、例えば６
０ｍｓ後にリセット信号は高レベルに立ち上がりリセッ
トは終了し、ＣＰＵ６は動作を開始する。 【００２４】常時電源供給線路５がフューズの溶断等に
より断線した場合、電源回路２からのバックアップ電源
Ｖｂがオフし、クロック信号発生回路７は動作を停止す
る。このような断線状態で、電源線路４のイグニション
スイッチ３が投入されると、電源線路４を通して電源回
路２に電源が供給され、電源回路２から定電圧電源Ｖｃ
ｃがリセット信号発生回路１１とＣＰＵ６に供給され、
クロック信号発生回路７も動作を開始する。 【００２５】このとき断線検出回路９では、比較器１０
の正入力に負入力より高い電圧が入力され、比較器１０
の出力は低レベルとなり、リセット信号発生回路１１で
は、トランジスタＴ１のエミッタ・コレクタ間が非導通
となり、抵抗Ｒ７を通してコンデンサＣ１に徐々に充電
が行われ、図２のタイミングチャートに示すように、終
了時を緩やかに傾斜させたリセット信号ＲＳがＣＰＵ６
とバックアップ回路１２に出力される。 【００２６】ＣＰＵ６は、スイッチ３の投入時にこの低
レベルのリセット信号ＲＳを受けてリセットされるが、
図２に示すように、このリセット信号ＲＳはその終了時
に徐々に立ち上がるため、ＣＰＵ６は、例えば１０００
ｍｓ後にリセット信号の高レベルを検知してリセットを
終了し、動作を開始する。 【００２７】したがって、常時電源供給線路５の断線
時、イグニションスイッチ３が投入されたとき、クロッ
ク信号発生回路７は発振動作を開始し、発振器が安定す
るまでの間（例えば約６００ｍｓ）、不安定なクロック
信号を出力する恐れがあるが、上記のように、リセット
信号発生回路１１から発生するリセット信号ＲＳによっ
てＣＰＵ６がリセットされる時間が、例えば１０００ｍ
ｓと通常時より長くなるため、ＣＰＵ６はクロック信号
が安定するまでの間、確実にリセットされ、不安定なク
ロック信号によってＣＰＵ６が誤動作することは防止さ
れる。 【００２８】また、上記のリセット信号ＲＳはバックア
ップ回路１２にも送られ、バックアップ回路１２は、内
蔵するリセット回路によって、ＣＰＵ６のリセット時間
より例えば２０ｍｓ程度長いリセット時間、即ち通常時
には８０ｍｓ、断線時は１０２０ｍｓでリセットを終了
するように動作する。したがって、バックアップ回路１
２は、正常時、断線時共に、ＣＰＵ６がリセットを終了
した後、ＣＰＵ６の監視動作に入ることになり、ＣＰＵ
６のリセット中に誤ってフェイル処理をすることは防止
される。 【００２９】図３は本発明の第二実施例を示している。
ここでは、電源回路２０内にリセット信号を出力するリ
セット信号出力回路が設けられ、イグニションスイッチ
３の投入時、一定時間のリセット信号がＣＰＵ１６とバ
ックアップ回路２２に出力される。 【００３０】また、ＣＰＵ１６には、上記と同様の発振
器８を有するクロック信号発生回路７が設けられると共
に、電源投入時に、クロック信号発生回路７から発生す
るクロック信号が不安定な場合、安定するまでの間、Ｃ
ＰＵ１６自身のリセットを継続すると共に、この期間、
そのリセット端子からリセット信号を出力する回路が設
けられている。 【００３１】さらに、ＣＰＵ１６の動作を監視するバッ
クアップ回路２２内に、常時電源供給線路５の電圧を監
視してその断線を検出する断線検出回路１９が設けられ
ると共に、内部リセット回路２１が設けられる。 【００３２】この内部リセット回路２１は、電源回路２
０からリセット信号ＲＳを入力した際、断線検出回路１
９が断線を検出した場合と断線を検出しない場合に応じ
て長さの異なるリセット信号を切り替えて発生し、バッ
クアップ回路２２をリセットさせる。それらのリセット
時間は、常時電源供給線路５の断線時のＣＰＵ１６のリ
セット時間より例えば２０ｍｓだけ長く設定される。 【００３３】即ち、常時電源供給線路５の断線時、クロ
ック信号が安定するまでのＣＰＵ１６のリセット時間
は、例えば１０００ｍｓ程度必要となるので、バックア
ップ回路用のリセット信号はリセット時間を１０２０ｍ
ｓとする。また、断線非検出時、例えば、ＣＰＵ１６の
リセット時間が６０ｍｓの場合、バックアップ回路用の
リセット信号はリセット時間を８０ｍｓとするように設
定される。 【００３４】したがって、この第二実施例では、クロッ
ク信号に応じたＣＰＵ１６の動作を監視し、クロック信
号に応じて間接的に動作するバックアップ回路２２の誤
動作が防止される。 【００３５】次に、上記構成のリセット回路の動作を説
明する。 【００３６】イグニションスイッチ３がオフの場合、常
時電源供給線路５を通してバッテリー１の電源が電源回
路２０に供給され、電源回路２０からはバックアップ電
源Ｖｂがクロック信号発生回路７に送られ、クロック信
号発生回路７は常時クロック信号を発生している。 【００３７】イグニションスイッチ３が投入されると、
電源線路４を通して電源回路２０に電源が供給され、電
源回路１２から定電圧電源ＶｃｃがＣＰＵ１６に供給さ
れ、電源回路２０内のリセット信号出力回路からリセッ
ト信号ＲＳがＣＰＵ１６とバックアップ回路２２に送出
される。 【００３８】イグニションスイッチ投入時、ＣＰＵ１６
は、このリセット信号ＲＳを受けてリセットされるが、
その内部機能によって、クロック信号が不安定な場合、
安定するまでの間、リセットを継続し、クロック信号が
安定した後、リセットを終了しルーチン処理動作に入
る。即ち、常時電源供給線路５が断線してない通常時、
クロック信号は安定しているため、図４に示すように、
ＣＰＵ１６は短時間（例えば６０ｍｓ）でリセットを終
了する。 【００３９】一方、バックアップ回路２２では、イグニ
ションスイッチ３の投入時、断線検出回路１９が断線を
検出しない場合、内部リセット回路２１はリセット時間
８０ｍｓのリセット信号を発生してバックアップ回路２
２をリセットさせる。 【００４０】したがって、バックアップ回路２２は、Ｃ
ＰＵ１６がリセットを終了した後、ＣＰＵ１６の監視動
作に入り、ＣＰＵ１６から出力される規則的に変化する
信号を監視してＣＰＵ１６の正常動作を判定する。この
ため、ＣＰＵ１６のリセット中に誤ってフェイル処理を
することは防止される。 【００４１】常時電源供給線路５がフューズの溶断等に
より断線した場合、電源回路２０からのバックアップ電
源Ｖｂがオフし、クロック信号発生回路７は動作を停止
する。 【００４２】このような断線状態で、電源線路４のイグ
ニションスイッチ３が投入されると、電源線路４を通し
て電源回路２０に電源が供給され、電源回路２０から定
電圧電源ＶｃｃがＣＰＵ１６に供給され、また、電源回
路内のリセット信号出力回路からリセット信号ＲＳが出
力され、ＣＰＵ１６とバックアップ回路２２に送られ
る。 【００４３】ＣＰＵ１６は、スイッチ３の投入時、この
リセット信号ＲＳを受けてリセットされるが、その内部
機能によって、クロック信号が不安定な場合、安定する
までの間、リセットを継続し、クロック信号が安定した
後、リセットを終了しルーチン処理動作に入る。即ち、
常時電源供給線路５が断線した場合、クロック信号は発
振開始時の数百ミリ秒間が不安定となり、図４に示すよ
うに、ＣＰＵ１６は、例えば１０００ｍｓの間、自らの
リセットを行うと共にリセット信号を出力する。 【００４４】一方、バックアップ回路２２では、イグニ
ションスイッチ３の投入時、断線検出回路１９が断線を
検出した場合、内部リセット回路２１はリセット時間１
０２０ｍｓのリセット信号を発生してバックアップ回路
２２をリセットさせる。 【００４５】したがって、バックアップ回路２２は、Ｃ
ＰＵ１６がリセットを終了した後、ＣＰＵ１６の監視動
作に入ることになる。 【００４６】このように、クロック信号に応じたＣＰＵ
１６の動作を監視するバックアップ回路２２は、断線時
共には、クロック信号の発振安定の遅れに対応して、正
常時より長くリセットされるため、クロック信号の不安
定により誤動作することがない。
動作する制御回路等のリセット回路に関する。 【０００２】 【従来の技術】例えば、自動車に搭載される車載用マイ
クロコンピュータのクロック信号発生回路は、近年、自
動車のイグニションスイッチがオフの状態であっても、
バッテリーからの電源がイグニションスイッチを介さな
い常時電源供給線路を通して供給され、常に発振器（水
晶発振器等）を動作させてクロック信号を発生する構造
となっている。 【０００３】一方、車載用マイクロコンピュータのリセ
ット回路は、イグニションスイッチがオンされ、バッテ
リーからの＋Ｂ電源が印加された時、リセットがかか
り、通常、数十ミリ秒（例えば約６０ｍｓ）の遅延時間
後に、低レベルのリセット信号を立ち上げ、リセットを
解除してＣＰＵが通常の処理動作に入るように構成され
る。 【０００４】 【発明が解決しようとする課題】ところで、例えば、バ
ッテリーに接続された常時電源供給線路がそこに接続さ
れたフューズの溶断等により断線した場合、クロック信
号発生回路は動作を停止するため、イグニションスイッ
チのオン時に、クロック信号発生回路の発振動作が開始
され、ＣＰＵにクロック信号を送る。 【０００５】しかし、近年多く使用されつつある、比較
的低い周波数の信号を発振する発振器（例えば数十ｋＨ
ｚの水晶発振器）を設けたクロック信号発生回路では、
発振動作が安定するまでに、数百ミリ秒を要することが
ある。 【０００６】したがって、そのような発振不安定期間の
長い発振器を持つクロック信号発生回路を備えた車載用
マイクロコンピュータでは、常時電源供給線路が断線し
た場合、リセット回路のリセット信号がイグニションス
イッチのオンから数十ミリ秒経過して解除され、ＣＰＵ
が動作を開始したとき、その後、クロック信号発生回路
が安定するまでの数百ミリ秒の間、不安定なクロック信
号がＣＰＵに送られ、ＣＰＵの誤動作を惹起する恐れが
あった。 【０００７】本発明は、上記の課題を解決するためにな
されたもので、常時電源供給線路が断線状態となった場
合、起動スイッチのオン時に、リセットを適正なリセッ
ト時間だけ行うことにより、クロック信号に応じて動作
する回路が誤動作することを防止し得るリセット回路を
提供することを目的とする。 【０００８】 【課題を解決するための手段】このために、本発明のリ
セット回路は、起動スイッチを接続した電源線路及び常
時電源を供給する常時電源供給線路に接続された電源回
路と、電源回路から電源を供給されてクロック信号を発
生し、送出するクロック信号発生回路と、クロック信号
に応じて作動し、所定のリセット信号を入力されて初期
状態となる被リセット回路と、常時電源供給線路の断線
状態を検出する断線検出回路と、起動スイッチの投入
時、断線検出回路が断線を検出した場合と断線を検出し
ない場合に応じて長さの異なるリセット信号を切り替え
て被リセット回路に送出するリセット信号発生回路と、
を備え、断線検出時のリセット信号の長さがクロック信
号発生回路の動作開始時の不安定時間より長く設定され
て構成される。 【０００９】 【作用・効果】本発明のリセット回路では、電源回路に
接続された常時電源供給線路が断線した場合、クロック
信号発生回路は、常時電源供給線路の断線によって動作
を停止する。一方、この状態で電源回路に接続された別
の電源線路の起動スイッチが投入されると、電源線路及
び電源回路より電源が供給され、断線検出回路は常時電
源供給線路の断線を検出する。そして、リセット信号発
生回路は、断線非検出時から断線検出時のリセット信号
に切り替え、クロック信号発生回路の動作開始時の不安
定時間より長いリセット信号を被リセット回路に送る。 【００１０】起動スイッチの投入時、クロック信号発生
回路は発振動作を開始し、発振器が安定するまでの間、
不安定なクロック信号を出力するが、リセット信号発生
回路からは、クロック信号発生回路の動作開始時の不安
定時間より長く設定されたリセット信号が被リセット回
路に送られ、被リセット回路はクロック信号が安定する
までの間、確実にリセットされるため、不安定なクロッ
ク信号によって被リセット回路が誤動作することは防止
される。 【００１１】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。 【００１２】図１は、自動車に搭載され機関制御等に使
用される車載用マイクロコンピュータのリセット回路を
示している。１は電源となるバッテリー、２は安定化電
源Ｖｃｃ及びバックアップ電源Ｖｂを後述のＣＰＵ６等
に供給する電源回路である。電源回路２とバッテリー１
は、イグニションスイッチ３を接続した電源線路４及び
常時電源を供給する常時電源供給線路５を介して接続さ
れる。 【００１３】６は所謂ワンチップタイプのＣＰＵで、同
一チップ上にマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入
出力回路等が搭載され、さらにクロック信号発生回路７
が設けられる。クロック信号発生回路７は、比較的低い
周波数の信号を発振する発振器（例えば、３２ｋＨｚの
水晶発振器）８とＰＬＬ回路を有し、原発振周波数信号
をＰＬＬ回路により例えば１６ＭＨｚの高周波信号に変
換し、クロック信号としてＣＰＵ内に供給する。このク
ロック信号発生回路７には電源回路２からのバックアッ
プ用電源配線が接続され、イグニションスイッチ３がオ
フのときも常時、バックアップ電源Ｖｂの供給を受け、
クロック信号を発生する。 【００１４】９は常時電源供給線路５の断線を検出する
断線検出回路で、比較器１０と入力側の抵抗器とから構
成され、比較器１０の正入力側に電源線路４の電圧が抵
抗Ｒ１（２０ｋΩ）、Ｒ２（２０ｋΩ）の分圧として入
力され、比較器１０の負入力側に常時電源供給線路５の
電圧が抵抗Ｒ３（１０ｋΩ）、Ｒ４（３０ｋΩ）の分圧
として入力される。したがって、正常時、イグニション
スイッチ３がオンされたとき、比較器１０の負入力に正
入力より高い電圧が入力され、比較器１０の出力は高レ
ベルとなる。一方、常時電源供給線路５が断線した場
合、比較器１０の正入力と負入力の入力電圧が反転し、
その出力は低レベルとなる。 【００１５】１１は、断線検出回路９の出力側に接続さ
れ、リセット信号をＣＰＵ６等に供給するリセット信号
発生回路で、トランジスタＴ１を含む抵抗Ｒ６（２０ｋ
Ω）、Ｒ７（３００ｋΩ）とコンデンサＣ１（３．３μ
Ｆ）の時定数回路から構成される。 【００１６】このリセット信号発生回路１１は、断線検
出回路９の出力が高レベルつまり断線非検出の場合、ト
ランジスタＴ１のエミッタ・コレクタ間が導通し、抵抗
Ｒ６、Ｒ７の合成抵抗を通してコンデンサＣ１に充電が
行われ、数十ミリ秒のリセット信号（低レベル信号）Ｒ
ＳがＣＰＵ６と後述のバックアップ回路に出力される。 【００１７】一方、断線検出回路９の出力が低レベルつ
まり断線を検出した場合、トランジスタＴ１が非導通と
なり、抵抗Ｒ７のみを通してコンデンサＣ１に充電が行
われ、数百ミリ秒と上記より長いリセット信号（低レベ
ル信号）ＲＳがＣＰＵ６とバックアップ回路に送られ
る。 【００１８】１２はＣＰＵのバックアップ回路であり、
ＣＰＵ６から出力される同期的に変化する信号を監視
し、ＣＰＵ６の動作に異常が生じた場合、予め決められ
たフェイルセイフ処理を行う。このバックアップ回路１
２は、上記のように、リセット信号発生回路１１からＣ
ＰＵ６と同じリセット信号ＲＳを入力するが、内部に独
自のリセット回路を内蔵し、ＣＰＵ６のリセット時間よ
り例えば２０ミリ秒程度長いリセット時間を設定してい
る。なお、１３はＣＰＵ６の入出力回路に接続され、断
線等の異常時に警報を発する警報器である。 【００１９】次に、上記構成のリセット回路の動作を説
明する。 【００２０】イグニションスイッチ３がオフの場合、常
時電源供給線路５を通してバッテリー１の電源が電源回
路２に供給され、電源回路２からはバックアップ電源Ｖ
ｂがクロック信号発生回路７に送られ、クロック信号発
生回路７は常時クロック信号を発生している。 【００２１】イグニションスイッチ３が投入されると、
電源線路４を通して電源回路２に電源が供給され、電源
回路２から定電圧電源Ｖｃｃがリセット信号発生回路１
１とＣＰＵ６に供給される。 【００２２】このとき断線検出回路９では、比較器１０
の負入力に正入力より高い電圧が入力され、比較器１０
の出力は高レベルとなり、リセット信号発生回路１１で
は、トランジスタＴ１のエミッタ・コレクタ間が導通
し、抵抗Ｒ６、Ｒ７の合成抵抗を通してコンデンサＣ１
に充電が行われ、図２のタイミングチャートに示すよう
に、数十ミリ秒のリセット信号（低レベル信号）ＲＳが
ＣＰＵ６とバックアップ回路１２に出力される。 【００２３】ＣＰＵ６は、スイッチ３の投入時にこの低
レベルのリセット信号を受けてリセットされ、例えば６
０ｍｓ後にリセット信号は高レベルに立ち上がりリセッ
トは終了し、ＣＰＵ６は動作を開始する。 【００２４】常時電源供給線路５がフューズの溶断等に
より断線した場合、電源回路２からのバックアップ電源
Ｖｂがオフし、クロック信号発生回路７は動作を停止す
る。このような断線状態で、電源線路４のイグニション
スイッチ３が投入されると、電源線路４を通して電源回
路２に電源が供給され、電源回路２から定電圧電源Ｖｃ
ｃがリセット信号発生回路１１とＣＰＵ６に供給され、
クロック信号発生回路７も動作を開始する。 【００２５】このとき断線検出回路９では、比較器１０
の正入力に負入力より高い電圧が入力され、比較器１０
の出力は低レベルとなり、リセット信号発生回路１１で
は、トランジスタＴ１のエミッタ・コレクタ間が非導通
となり、抵抗Ｒ７を通してコンデンサＣ１に徐々に充電
が行われ、図２のタイミングチャートに示すように、終
了時を緩やかに傾斜させたリセット信号ＲＳがＣＰＵ６
とバックアップ回路１２に出力される。 【００２６】ＣＰＵ６は、スイッチ３の投入時にこの低
レベルのリセット信号ＲＳを受けてリセットされるが、
図２に示すように、このリセット信号ＲＳはその終了時
に徐々に立ち上がるため、ＣＰＵ６は、例えば１０００
ｍｓ後にリセット信号の高レベルを検知してリセットを
終了し、動作を開始する。 【００２７】したがって、常時電源供給線路５の断線
時、イグニションスイッチ３が投入されたとき、クロッ
ク信号発生回路７は発振動作を開始し、発振器が安定す
るまでの間（例えば約６００ｍｓ）、不安定なクロック
信号を出力する恐れがあるが、上記のように、リセット
信号発生回路１１から発生するリセット信号ＲＳによっ
てＣＰＵ６がリセットされる時間が、例えば１０００ｍ
ｓと通常時より長くなるため、ＣＰＵ６はクロック信号
が安定するまでの間、確実にリセットされ、不安定なク
ロック信号によってＣＰＵ６が誤動作することは防止さ
れる。 【００２８】また、上記のリセット信号ＲＳはバックア
ップ回路１２にも送られ、バックアップ回路１２は、内
蔵するリセット回路によって、ＣＰＵ６のリセット時間
より例えば２０ｍｓ程度長いリセット時間、即ち通常時
には８０ｍｓ、断線時は１０２０ｍｓでリセットを終了
するように動作する。したがって、バックアップ回路１
２は、正常時、断線時共に、ＣＰＵ６がリセットを終了
した後、ＣＰＵ６の監視動作に入ることになり、ＣＰＵ
６のリセット中に誤ってフェイル処理をすることは防止
される。 【００２９】図３は本発明の第二実施例を示している。
ここでは、電源回路２０内にリセット信号を出力するリ
セット信号出力回路が設けられ、イグニションスイッチ
３の投入時、一定時間のリセット信号がＣＰＵ１６とバ
ックアップ回路２２に出力される。 【００３０】また、ＣＰＵ１６には、上記と同様の発振
器８を有するクロック信号発生回路７が設けられると共
に、電源投入時に、クロック信号発生回路７から発生す
るクロック信号が不安定な場合、安定するまでの間、Ｃ
ＰＵ１６自身のリセットを継続すると共に、この期間、
そのリセット端子からリセット信号を出力する回路が設
けられている。 【００３１】さらに、ＣＰＵ１６の動作を監視するバッ
クアップ回路２２内に、常時電源供給線路５の電圧を監
視してその断線を検出する断線検出回路１９が設けられ
ると共に、内部リセット回路２１が設けられる。 【００３２】この内部リセット回路２１は、電源回路２
０からリセット信号ＲＳを入力した際、断線検出回路１
９が断線を検出した場合と断線を検出しない場合に応じ
て長さの異なるリセット信号を切り替えて発生し、バッ
クアップ回路２２をリセットさせる。それらのリセット
時間は、常時電源供給線路５の断線時のＣＰＵ１６のリ
セット時間より例えば２０ｍｓだけ長く設定される。 【００３３】即ち、常時電源供給線路５の断線時、クロ
ック信号が安定するまでのＣＰＵ１６のリセット時間
は、例えば１０００ｍｓ程度必要となるので、バックア
ップ回路用のリセット信号はリセット時間を１０２０ｍ
ｓとする。また、断線非検出時、例えば、ＣＰＵ１６の
リセット時間が６０ｍｓの場合、バックアップ回路用の
リセット信号はリセット時間を８０ｍｓとするように設
定される。 【００３４】したがって、この第二実施例では、クロッ
ク信号に応じたＣＰＵ１６の動作を監視し、クロック信
号に応じて間接的に動作するバックアップ回路２２の誤
動作が防止される。 【００３５】次に、上記構成のリセット回路の動作を説
明する。 【００３６】イグニションスイッチ３がオフの場合、常
時電源供給線路５を通してバッテリー１の電源が電源回
路２０に供給され、電源回路２０からはバックアップ電
源Ｖｂがクロック信号発生回路７に送られ、クロック信
号発生回路７は常時クロック信号を発生している。 【００３７】イグニションスイッチ３が投入されると、
電源線路４を通して電源回路２０に電源が供給され、電
源回路１２から定電圧電源ＶｃｃがＣＰＵ１６に供給さ
れ、電源回路２０内のリセット信号出力回路からリセッ
ト信号ＲＳがＣＰＵ１６とバックアップ回路２２に送出
される。 【００３８】イグニションスイッチ投入時、ＣＰＵ１６
は、このリセット信号ＲＳを受けてリセットされるが、
その内部機能によって、クロック信号が不安定な場合、
安定するまでの間、リセットを継続し、クロック信号が
安定した後、リセットを終了しルーチン処理動作に入
る。即ち、常時電源供給線路５が断線してない通常時、
クロック信号は安定しているため、図４に示すように、
ＣＰＵ１６は短時間（例えば６０ｍｓ）でリセットを終
了する。 【００３９】一方、バックアップ回路２２では、イグニ
ションスイッチ３の投入時、断線検出回路１９が断線を
検出しない場合、内部リセット回路２１はリセット時間
８０ｍｓのリセット信号を発生してバックアップ回路２
２をリセットさせる。 【００４０】したがって、バックアップ回路２２は、Ｃ
ＰＵ１６がリセットを終了した後、ＣＰＵ１６の監視動
作に入り、ＣＰＵ１６から出力される規則的に変化する
信号を監視してＣＰＵ１６の正常動作を判定する。この
ため、ＣＰＵ１６のリセット中に誤ってフェイル処理を
することは防止される。 【００４１】常時電源供給線路５がフューズの溶断等に
より断線した場合、電源回路２０からのバックアップ電
源Ｖｂがオフし、クロック信号発生回路７は動作を停止
する。 【００４２】このような断線状態で、電源線路４のイグ
ニションスイッチ３が投入されると、電源線路４を通し
て電源回路２０に電源が供給され、電源回路２０から定
電圧電源ＶｃｃがＣＰＵ１６に供給され、また、電源回
路内のリセット信号出力回路からリセット信号ＲＳが出
力され、ＣＰＵ１６とバックアップ回路２２に送られ
る。 【００４３】ＣＰＵ１６は、スイッチ３の投入時、この
リセット信号ＲＳを受けてリセットされるが、その内部
機能によって、クロック信号が不安定な場合、安定する
までの間、リセットを継続し、クロック信号が安定した
後、リセットを終了しルーチン処理動作に入る。即ち、
常時電源供給線路５が断線した場合、クロック信号は発
振開始時の数百ミリ秒間が不安定となり、図４に示すよ
うに、ＣＰＵ１６は、例えば１０００ｍｓの間、自らの
リセットを行うと共にリセット信号を出力する。 【００４４】一方、バックアップ回路２２では、イグニ
ションスイッチ３の投入時、断線検出回路１９が断線を
検出した場合、内部リセット回路２１はリセット時間１
０２０ｍｓのリセット信号を発生してバックアップ回路
２２をリセットさせる。 【００４５】したがって、バックアップ回路２２は、Ｃ
ＰＵ１６がリセットを終了した後、ＣＰＵ１６の監視動
作に入ることになる。 【００４６】このように、クロック信号に応じたＣＰＵ
１６の動作を監視するバックアップ回路２２は、断線時
共には、クロック信号の発振安定の遅れに対応して、正
常時より長くリセットされるため、クロック信号の不安
定により誤動作することがない。
【図面の簡単な説明】
【図１】本発明の第一実施例を示すマイクロコンピュー
タのリセット回路の回路図である。 【図２】第一実施例のリセット回路の動作を示すタイミ
ングチャートである。 【図３】本発明の第二実施例のリセット回路の回路図で
ある。 【図４】第二実施例のリセット回路の動作を示すタイミ
ングチャートである。 【符号の説明】 ２−電源回路、３−イグニションスイッチ（起動スイッ
チ）、４−電源線路、５−常時電源供給線路、６−ＣＰ
Ｕ、７−クロック信号発生回路、９−断線検出回路、１
１−リセット信号発生回路、１２−バックアップ回路。
タのリセット回路の回路図である。 【図２】第一実施例のリセット回路の動作を示すタイミ
ングチャートである。 【図３】本発明の第二実施例のリセット回路の回路図で
ある。 【図４】第二実施例のリセット回路の動作を示すタイミ
ングチャートである。 【符号の説明】 ２−電源回路、３−イグニションスイッチ（起動スイッ
チ）、４−電源線路、５−常時電源供給線路、６−ＣＰ
Ｕ、７−クロック信号発生回路、９−断線検出回路、１
１−リセット信号発生回路、１２−バックアップ回路。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/24
H03K 17/22
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 起動スイッチを接続した電源線路及び常
時電源を供給する常時電源供給線路に接続された電源回
路と、 前記電源回路から電源を供給されてクロック信号を発生
し、送出するクロック信号発生回路と、 前記クロック信号に応じて作動し、所定のリセット信号
を入力されて初期状態となる被リセット回路と、 前記常時電源供給線路の断線状態を検出する断線検出回
路と、 前記起動スイッチの投入時、前記断線検出回路が断線を
検出した場合と断線を検出しない場合に応じて長さの異
なるリセット信号を切り替えて前記被リセット回路に送
出するリセット信号発生回路と、 を備え、前記断線検出時の前記リセット信号の長さが前
記クロック信号発生回路の動作開始時の不安定時間より
長く設定されていることを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04577392A JP3379108B2 (ja) | 1992-03-03 | 1992-03-03 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04577392A JP3379108B2 (ja) | 1992-03-03 | 1992-03-03 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241686A JPH05241686A (ja) | 1993-09-21 |
| JP3379108B2 true JP3379108B2 (ja) | 2003-02-17 |
Family
ID=12728618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04577392A Expired - Fee Related JP3379108B2 (ja) | 1992-03-03 | 1992-03-03 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3379108B2 (ja) |
-
1992
- 1992-03-03 JP JP04577392A patent/JP3379108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241686A (ja) | 1993-09-21 |
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