JP3377499B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JP3377499B2 JP3377499B2 JP2000154313A JP2000154313A JP3377499B2 JP 3377499 B2 JP3377499 B2 JP 3377499B2 JP 2000154313 A JP2000154313 A JP 2000154313A JP 2000154313 A JP2000154313 A JP 2000154313A JP 3377499 B2 JP3377499 B2 JP 3377499B2
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Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングによ
って直流電圧を生成するいわゆるフォワード型のスイッ
チング電源装置に関するものである。
って直流電圧を生成するいわゆるフォワード型のスイッ
チング電源装置に関するものである。
【０００２】
【従来の技術】この種のフォワード型のスイッチング電
源装置として、図４に示す電源装置３１が従来から知ら
れている。この電源装置３１は、スイッチング用のトラ
ンス３２を備えている。この場合、トランス３２は、巻
数ＮA1の一次巻線３２ａ、巻数ＮB1の二次巻線３２ｂ、
および巻数ＮC1のリセット巻線３２ｃを備えて構成さ
れ、一般的には、その巻数ＮA1と巻数ＮC1とが互いに等
しく規定されている。また、この電源装置３１では、一
次巻線３２ａ側に、コンデンサ３、スイッチング用のＦ
ＥＴ４、およびスイッチング制御回路５が配設され、リ
セット巻線３２ｃ側には、リセット用のダイオード３３
が配設されている。さらに、二次巻線３２ｂ側には、ダ
イオード１１，１２、チョークコイル１３およびコンデ
ンサ１４が配設されている。
源装置として、図４に示す電源装置３１が従来から知ら
れている。この電源装置３１は、スイッチング用のトラ
ンス３２を備えている。この場合、トランス３２は、巻
数ＮA1の一次巻線３２ａ、巻数ＮB1の二次巻線３２ｂ、
および巻数ＮC1のリセット巻線３２ｃを備えて構成さ
れ、一般的には、その巻数ＮA1と巻数ＮC1とが互いに等
しく規定されている。また、この電源装置３１では、一
次巻線３２ａ側に、コンデンサ３、スイッチング用のＦ
ＥＴ４、およびスイッチング制御回路５が配設され、リ
セット巻線３２ｃ側には、リセット用のダイオード３３
が配設されている。さらに、二次巻線３２ｂ側には、ダ
イオード１１，１２、チョークコイル１３およびコンデ
ンサ１４が配設されている。
【０００３】この電源装置３１では、スイッチング制御
回路５がスイッチング制御信号を出力することにより、
図５（ａ）に示すように、ＦＥＴ４がスイッチングを開
始する。ＦＥＴ４のオン期間では、入力電圧ＶINに基づ
く電流Ｉ11が、トランス３２の一次巻線３２ａ、および
ＦＥＴ４からなる電流経路を流れ、これにより、二次巻
線３２ｂに電圧が誘起する。この際には、その誘起電圧
に基づく電流Ｉ12が二次巻線３２ｂから放出され、この
電流Ｉ12は、ダイオード１１によって整流されると共
に、チョークコイル１３およびコンデンサ１４によって
平滑される。これにより、出力電圧ＶO が生成される。
回路５がスイッチング制御信号を出力することにより、
図５（ａ）に示すように、ＦＥＴ４がスイッチングを開
始する。ＦＥＴ４のオン期間では、入力電圧ＶINに基づ
く電流Ｉ11が、トランス３２の一次巻線３２ａ、および
ＦＥＴ４からなる電流経路を流れ、これにより、二次巻
線３２ｂに電圧が誘起する。この際には、その誘起電圧
に基づく電流Ｉ12が二次巻線３２ｂから放出され、この
電流Ｉ12は、ダイオード１１によって整流されると共
に、チョークコイル１３およびコンデンサ１４によって
平滑される。これにより、出力電圧ＶO が生成される。
【０００４】一方、ＦＥＴ４のオフ期間では、トランス
３２のリセット巻線３２ｃに、リセット電圧ＶR1が誘起
し、このリセット電圧ＶR1に基づくリセット電流ＩR
が、リセット巻線３２ｃの巻き終わり側端子、コンデン
サ３、ダイオード３３、およびリセット巻線３２ｃの巻
始め側端子からなる電流経路を流れる。これにより、ト
ランス３２からリセットエネルギーが放出される。
３２のリセット巻線３２ｃに、リセット電圧ＶR1が誘起
し、このリセット電圧ＶR1に基づくリセット電流ＩR
が、リセット巻線３２ｃの巻き終わり側端子、コンデン
サ３、ダイオード３３、およびリセット巻線３２ｃの巻
始め側端子からなる電流経路を流れる。これにより、ト
ランス３２からリセットエネルギーが放出される。
【０００５】
【発明が解決しようとする課題】ところが、この従来の
電源回路３１には、以下の問題点がある。すなわち、従
来の電源装置３１では、トランス３２の一次巻線３２ａ
の巻数ＮA1と、リセット巻線３２ｃの巻数ＮC1とが等し
く規定されている。このため、ＦＥＴ４のオフ期間で
は、リセット巻線３２ｃに誘起したリセット電圧ＶR1と
等しい電圧が一次巻線３２ａにも誘起する。したがっ
て、ＦＥＴ４のオフ期間におけるＦＥＴ４のドレイン−
ソース間電圧ＶDSは、図５（ｂ）に示すように、リセッ
ト電圧ＶR1と入力電圧ＶINとを加算した電圧となる。こ
の場合、リセット電圧ＶR1が入力電圧ＶINの電圧値と等
しいため、ＦＥＴ４のドレイン−ソース間電圧ＶDSは、
入力電圧ＶINが高い電圧のときほど高い電圧となる。こ
のため、従来の電源装置３１には、高耐圧タイプのＦＥ
Ｔ４を用いなければならないため、装置の大型化および
コストの高騰を招いているという問題点がある。
電源回路３１には、以下の問題点がある。すなわち、従
来の電源装置３１では、トランス３２の一次巻線３２ａ
の巻数ＮA1と、リセット巻線３２ｃの巻数ＮC1とが等し
く規定されている。このため、ＦＥＴ４のオフ期間で
は、リセット巻線３２ｃに誘起したリセット電圧ＶR1と
等しい電圧が一次巻線３２ａにも誘起する。したがっ
て、ＦＥＴ４のオフ期間におけるＦＥＴ４のドレイン−
ソース間電圧ＶDSは、図５（ｂ）に示すように、リセッ
ト電圧ＶR1と入力電圧ＶINとを加算した電圧となる。こ
の場合、リセット電圧ＶR1が入力電圧ＶINの電圧値と等
しいため、ＦＥＴ４のドレイン−ソース間電圧ＶDSは、
入力電圧ＶINが高い電圧のときほど高い電圧となる。こ
のため、従来の電源装置３１には、高耐圧タイプのＦＥ
Ｔ４を用いなければならないため、装置の大型化および
コストの高騰を招いているという問題点がある。
【０００６】また、トランス３２の一次巻線３２ａの巻
数ＮA1とリセット巻線３２ｃの巻数ＮC1とが等しいた
め、トランス３２の利用率、つまりＦＥＴ４のオン期間
の最大デューティー比は５０％未満に制限されている。
したがって、通常、入力電圧ＶINの入力可能電圧範囲が
ある程度制限され、より拡げるのが困難である。この場
合、トランス３２の利用率を高くすることができるとし
たら、入力可能電圧範囲を拡げることができ、しかも、
二次巻線３２ｂの誘起電圧を低い電圧に抑えることがで
きるため、ダイオード１１，１２に安価かつ小型の低耐
圧タイプを用いることができる。同時に、一次巻線３２
ａに流れるピーク電流を従来の電源装置３１よりも低電
流に抑えることができるため、ＦＥＴ４による電力損失
も低減できる。つまり、通常、ＦＥＴは、耐圧が高いタ
イプほどオン抵抗ＲONが大きくなる。このため、低耐圧
タイプを用いることができ、しかも一次巻線３２ａに流
れる電流Ｉ11を低電流に抑えることができる場合には、
電力損失をより低減できる結果、装置の変換効率を十分
に上げることができる。したがって、トランス３２の利
用率の向上が望まれている。一方、一次巻線３２ａの巻
数ＮA1に対するリセット巻線３２ｃの巻数ＮC1の巻数比
を値１よりも大きくすれば、リセット電圧ＶR1が高い電
圧になるため、トランス３２の利用率を大きくすること
が可能となる。しかし、かかる場合には、より高い耐電
圧がＦＥＴ４に必要とされるという問題が生じる。
数ＮA1とリセット巻線３２ｃの巻数ＮC1とが等しいた
め、トランス３２の利用率、つまりＦＥＴ４のオン期間
の最大デューティー比は５０％未満に制限されている。
したがって、通常、入力電圧ＶINの入力可能電圧範囲が
ある程度制限され、より拡げるのが困難である。この場
合、トランス３２の利用率を高くすることができるとし
たら、入力可能電圧範囲を拡げることができ、しかも、
二次巻線３２ｂの誘起電圧を低い電圧に抑えることがで
きるため、ダイオード１１，１２に安価かつ小型の低耐
圧タイプを用いることができる。同時に、一次巻線３２
ａに流れるピーク電流を従来の電源装置３１よりも低電
流に抑えることができるため、ＦＥＴ４による電力損失
も低減できる。つまり、通常、ＦＥＴは、耐圧が高いタ
イプほどオン抵抗ＲONが大きくなる。このため、低耐圧
タイプを用いることができ、しかも一次巻線３２ａに流
れる電流Ｉ11を低電流に抑えることができる場合には、
電力損失をより低減できる結果、装置の変換効率を十分
に上げることができる。したがって、トランス３２の利
用率の向上が望まれている。一方、一次巻線３２ａの巻
数ＮA1に対するリセット巻線３２ｃの巻数ＮC1の巻数比
を値１よりも大きくすれば、リセット電圧ＶR1が高い電
圧になるため、トランス３２の利用率を大きくすること
が可能となる。しかし、かかる場合には、より高い耐電
圧がＦＥＴ４に必要とされるという問題が生じる。
【０００７】本発明は、かかる問題点に鑑みてなされた
ものであり、装置の小型化およびコストの低減を図りつ
つトランスの利用率を上げることが可能なスイッチング
電源装置を提供することを主目的とする。
ものであり、装置の小型化およびコストの低減を図りつ
つトランスの利用率を上げることが可能なスイッチング
電源装置を提供することを主目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成すべく請
求項１記載のスイッチング電源装置は、リセット巻線を
有するトランスと、当該トランスの一次巻線を介して入
力電圧をスイッチングするスイッチング素子とを備え、
前記スイッチング素子のスイッチングによって出力電圧
を生成するフォワード型のスイッチング電源装置におい
て、前記トランスのリセットエネルギーが放出される蓄
電手段と、当該蓄電手段をほぼ安定化した電圧で蓄電す
る安定化回路とを備え、前記リセット巻線を介して前記
トランスから前記リセットエネルギーを前記蓄電手段に
放出することによって当該リセットエネルギーが放出さ
れる際における当該リセット巻線に誘起されるリセット
電圧を前記ほぼ安定化した電圧に維持するように構成さ
れていることを特徴とする。この場合、「ほぼ安定化し
た電圧」とは、いわゆるＡＶＲ用集積回路などで高精度
に安定化した電圧、および、ある程度の電圧変動幅内に
収まるように安定化した電圧の両者を含む概念である。
求項１記載のスイッチング電源装置は、リセット巻線を
有するトランスと、当該トランスの一次巻線を介して入
力電圧をスイッチングするスイッチング素子とを備え、
前記スイッチング素子のスイッチングによって出力電圧
を生成するフォワード型のスイッチング電源装置におい
て、前記トランスのリセットエネルギーが放出される蓄
電手段と、当該蓄電手段をほぼ安定化した電圧で蓄電す
る安定化回路とを備え、前記リセット巻線を介して前記
トランスから前記リセットエネルギーを前記蓄電手段に
放出することによって当該リセットエネルギーが放出さ
れる際における当該リセット巻線に誘起されるリセット
電圧を前記ほぼ安定化した電圧に維持するように構成さ
れていることを特徴とする。この場合、「ほぼ安定化し
た電圧」とは、いわゆるＡＶＲ用集積回路などで高精度
に安定化した電圧、および、ある程度の電圧変動幅内に
収まるように安定化した電圧の両者を含む概念である。
【０００９】請求項２記載のスイッチング電源装置は、
請求項１記載のスイッチング電源装置において、前記安
定化回路は、前記ほぼ安定化した電圧として、その電圧
値が前記入力電圧の電圧値の上昇および低下にほぼ反比
例してそれぞれ低下および上昇する電圧を生成すること
を特徴とする。
請求項１記載のスイッチング電源装置において、前記安
定化回路は、前記ほぼ安定化した電圧として、その電圧
値が前記入力電圧の電圧値の上昇および低下にほぼ反比
例してそれぞれ低下および上昇する電圧を生成すること
を特徴とする。
【００１０】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係るスイッチング電源装置の好適な実施の形態につ
いて説明する。なお、従来の電源回路３１と同一の構成
要素については、同一の符号を付して重複した説明を省
略する。
明に係るスイッチング電源装置の好適な実施の形態につ
いて説明する。なお、従来の電源回路３１と同一の構成
要素については、同一の符号を付して重複した説明を省
略する。
【００１１】図１に示すように、電源装置１は、フォワ
ード型のＤＣ／ＤＣコンバータであって、スイッチング
用のトランス２を備えている。この場合、トランス２
は、巻数ＮA の一次巻線２ａと、巻数ＮB の二次巻線２
ｂと、例えば巻数ＮA の２倍の巻数ＮC の補助巻線２ｃ
とを備えて構成されている。また、トランス２の一次巻
線２ａ側には、コンデンサ３、本発明におけるスイッチ
ング素子を構成するＦＥＴ４、およびスイッチング制御
回路５が配設され、補助巻線２ｃ側には、本発明におけ
る蓄電手段に相当するコンデンサ６、ダイオード７およ
び安定化回路８が配設されている。さらに、二次巻線２
ｂ側には、ダイオード１１，１２、チョークコイル１３
およびコンデンサ１４が配設されている。
ード型のＤＣ／ＤＣコンバータであって、スイッチング
用のトランス２を備えている。この場合、トランス２
は、巻数ＮA の一次巻線２ａと、巻数ＮB の二次巻線２
ｂと、例えば巻数ＮA の２倍の巻数ＮC の補助巻線２ｃ
とを備えて構成されている。また、トランス２の一次巻
線２ａ側には、コンデンサ３、本発明におけるスイッチ
ング素子を構成するＦＥＴ４、およびスイッチング制御
回路５が配設され、補助巻線２ｃ側には、本発明におけ
る蓄電手段に相当するコンデンサ６、ダイオード７およ
び安定化回路８が配設されている。さらに、二次巻線２
ｂ側には、ダイオード１１，１２、チョークコイル１３
およびコンデンサ１４が配設されている。
【００１２】次に、この電源装置１の全体的な動作を説
明する。
明する。
【００１３】この電源装置１では、入力電圧ＶINが入力
されると、安定化回路８が、入力電圧ＶINを降圧または
昇圧して安定化した電圧ＶA を生成してコンデンサ６を
充電する。この状態において、スイッチング制御回路５
がスイッチング制御信号を出力することにより、図２
（ａ）に示すように、ＦＥＴ４がスイッチングを開始す
る。ＦＥＴ４のオン期間では、入力電圧ＶINに基づく電
流Ｉ1 が、トランス２の一次巻線２ａ、およびＦＥＴ４
からなる電流経路を流れ、これにより、二次巻線２ｂに
電圧が誘起する。この際には、その誘起電圧に基づく電
流Ｉ2 が二次巻線２ｂから放出され、電源装置３１と同
様にして、出力電圧ＶO が生成される。
されると、安定化回路８が、入力電圧ＶINを降圧または
昇圧して安定化した電圧ＶA を生成してコンデンサ６を
充電する。この状態において、スイッチング制御回路５
がスイッチング制御信号を出力することにより、図２
（ａ）に示すように、ＦＥＴ４がスイッチングを開始す
る。ＦＥＴ４のオン期間では、入力電圧ＶINに基づく電
流Ｉ1 が、トランス２の一次巻線２ａ、およびＦＥＴ４
からなる電流経路を流れ、これにより、二次巻線２ｂに
電圧が誘起する。この際には、その誘起電圧に基づく電
流Ｉ2 が二次巻線２ｂから放出され、電源装置３１と同
様にして、出力電圧ＶO が生成される。
【００１４】一方、ＦＥＴ４のオフ期間では、トランス
２のリセット巻線２ｃに、リセット電圧ＶR が誘起し、
このリセット電圧ＶR に基づくリセット電流ＩR が、リ
セット巻線２ｃの巻き終わり側端子、コンデンサ６、ダ
イオード７、およびリセット巻線２ｃの巻始め側端子か
らなる電流経路を流れる。これにより、トランス２から
リセットエネルギーが放出される。この場合、リセット
電圧ＶR は、ダイオード７の順方向電圧を無視すれば、
コンデンサ６の端子間電圧、つまり、安定化回路８によ
って生成される電圧ＶA の電圧値と等しくなる。したが
って、トランス２の一次巻線２ａに誘起する電圧ＶRA
は、リセット電圧ＶR の電圧値に値（巻数ＮA ／巻数Ｎ
C ）を乗算した電圧値となる。このため、ＦＥＴ４のド
レイン−ソース間電圧ＶDSは、図２（ｂ）に示すよう
に、入力電圧ＶINと、入力電圧ＶINの１／２の電圧の電
圧ＶRAとが加算された電圧となる。この場合、ドレイン
−ソース間電圧ＶDSは、入力電圧ＶINの電圧が上昇した
際には、電圧ＶRAが入力電圧ＶINの電圧変動に無関係で
一定電圧のため、入力電圧ＶINの上昇分のみが上昇す
る。したがって、入力電圧ＶINの上昇分の２倍に相当す
る電圧が上昇する従来の電源装置３１と比較して、ドレ
イン−ソース間電圧ＶDSを十分に低い電圧に抑えること
ができる。したがって、ＦＥＴ４に耐電圧の低いタイプ
を用いることができる。この結果、電源装置１を小型化
できると共に部品コストを低減することができる。な
お、電源装置１がフォワード型コンバータのため、入力
電圧ＶINが上昇した際には、ＦＥＴ４のオン期間が短く
なる。したがって、長目のリセット時間を許容できるた
め、リセット電圧ＶR が低い電圧であっても、トランス
２からリセットエネルギーを確実に放出させることがで
きる。
２のリセット巻線２ｃに、リセット電圧ＶR が誘起し、
このリセット電圧ＶR に基づくリセット電流ＩR が、リ
セット巻線２ｃの巻き終わり側端子、コンデンサ６、ダ
イオード７、およびリセット巻線２ｃの巻始め側端子か
らなる電流経路を流れる。これにより、トランス２から
リセットエネルギーが放出される。この場合、リセット
電圧ＶR は、ダイオード７の順方向電圧を無視すれば、
コンデンサ６の端子間電圧、つまり、安定化回路８によ
って生成される電圧ＶA の電圧値と等しくなる。したが
って、トランス２の一次巻線２ａに誘起する電圧ＶRA
は、リセット電圧ＶR の電圧値に値（巻数ＮA ／巻数Ｎ
C ）を乗算した電圧値となる。このため、ＦＥＴ４のド
レイン−ソース間電圧ＶDSは、図２（ｂ）に示すよう
に、入力電圧ＶINと、入力電圧ＶINの１／２の電圧の電
圧ＶRAとが加算された電圧となる。この場合、ドレイン
−ソース間電圧ＶDSは、入力電圧ＶINの電圧が上昇した
際には、電圧ＶRAが入力電圧ＶINの電圧変動に無関係で
一定電圧のため、入力電圧ＶINの上昇分のみが上昇す
る。したがって、入力電圧ＶINの上昇分の２倍に相当す
る電圧が上昇する従来の電源装置３１と比較して、ドレ
イン−ソース間電圧ＶDSを十分に低い電圧に抑えること
ができる。したがって、ＦＥＴ４に耐電圧の低いタイプ
を用いることができる。この結果、電源装置１を小型化
できると共に部品コストを低減することができる。な
お、電源装置１がフォワード型コンバータのため、入力
電圧ＶINが上昇した際には、ＦＥＴ４のオン期間が短く
なる。したがって、長目のリセット時間を許容できるた
め、リセット電圧ＶR が低い電圧であっても、トランス
２からリセットエネルギーを確実に放出させることがで
きる。
【００１５】このように、この電源装置１によれば、ト
ランス２の補助巻線２ｃおよびダイオード７の直列回路
をコンデンサ６の両端に接続したことにより、トランス
２からリセットエネルギーが放出される際のリセット電
圧ＶR を入力電圧ＶINの電圧変動に関係なく一定電圧に
維持することができる。このため、ＦＥＴ４に低耐電圧
タイプを用いることができる結果、電源装置１を小型化
できると共に部品コストを低減することができる。ま
た、安定化回路８によって生成される電圧ＶA をある程
度高い電圧に規定したとしても、ＦＥＴ４のドレイン−
ソース間電圧ＶDSを低電圧に抑えつつ、リセット時間を
短縮することができるため、その分トランス２の利用率
を上げることができる。言い替えれば、ＦＥＴ４のスイ
ッチング周期に対するオン期間のデューティー比を大き
くすることができる。したがって、入力可能電圧範囲を
拡げることができる。同時に、ＦＥＴ４にオン抵抗が小
さいタイプを用いることができ、かつＦＥＴ４を流れる
電流Ｉ１を従来の電源装置３１よりも低電流に抑えるこ
とができるため、ＦＥＴ４による電力損失をより低減す
ることができる。これにより、電源装置１の変換効率を
格段に向上させることができる。加えて、二次巻線２ｂ
の誘起電圧も低い電圧に抑えることができるため、ダイ
オード１１，１２として低耐電圧タイプのダイオードを
用いることができる。この場合、ダイオードは低耐電圧
タイプであるほど、その順方向電圧が低くなるため、整
流時における電力損失を低減することができ、これによ
り、電源装置１の変換効率を向上させることができる。
ランス２の補助巻線２ｃおよびダイオード７の直列回路
をコンデンサ６の両端に接続したことにより、トランス
２からリセットエネルギーが放出される際のリセット電
圧ＶR を入力電圧ＶINの電圧変動に関係なく一定電圧に
維持することができる。このため、ＦＥＴ４に低耐電圧
タイプを用いることができる結果、電源装置１を小型化
できると共に部品コストを低減することができる。ま
た、安定化回路８によって生成される電圧ＶA をある程
度高い電圧に規定したとしても、ＦＥＴ４のドレイン−
ソース間電圧ＶDSを低電圧に抑えつつ、リセット時間を
短縮することができるため、その分トランス２の利用率
を上げることができる。言い替えれば、ＦＥＴ４のスイ
ッチング周期に対するオン期間のデューティー比を大き
くすることができる。したがって、入力可能電圧範囲を
拡げることができる。同時に、ＦＥＴ４にオン抵抗が小
さいタイプを用いることができ、かつＦＥＴ４を流れる
電流Ｉ１を従来の電源装置３１よりも低電流に抑えるこ
とができるため、ＦＥＴ４による電力損失をより低減す
ることができる。これにより、電源装置１の変換効率を
格段に向上させることができる。加えて、二次巻線２ｂ
の誘起電圧も低い電圧に抑えることができるため、ダイ
オード１１，１２として低耐電圧タイプのダイオードを
用いることができる。この場合、ダイオードは低耐電圧
タイプであるほど、その順方向電圧が低くなるため、整
流時における電力損失を低減することができ、これによ
り、電源装置１の変換効率を向上させることができる。
【００１６】なお、本発明は、上記した実施の形態に限
定されず、その構成を適宜変更することができる。例え
ば、本発明における安定化回路は、一定電圧の電圧ＶA
を生成する構成に限らず、入力電圧ＶINの電圧値にほぼ
反比例する電圧を生成可能に構成してもよい。具体的に
は、図３に示す安定化回路８ａは、シャントレギュレー
タであって、演算増幅器２１、トランジスタ２２、ダイ
オード２３、基準電圧源２４および抵抗２５〜２８を備
えて構成されている。この安定化回路８ａでは、入力電
圧ＶINが上昇すると、演算増幅器２１の出力電圧が上昇
してトランジスタ２２のコレクタ電流が増加する。この
ため、抵抗２６による電圧降下が大きくなるため、電圧
ＶA1が低下する。逆に、入力電圧ＶINが低下すると、ト
ランジスタ２２のコレクタ電流が低下することにより、
電圧ＶA1が上昇する。この安定化回路８ａを採用した場
合、ＦＥＴ４のドレイン−ソース間電圧ＶDSは、入力電
圧ＶINの電圧値が上昇すればするほど、安定化回路８を
用いる場合と比較して相対的に低下する。この結果、よ
り耐電圧の低いタイプのＦＥＴをＦＥＴ４に用いること
ができるため、電源装置１と同様以上の効果を得ること
ができる。
定されず、その構成を適宜変更することができる。例え
ば、本発明における安定化回路は、一定電圧の電圧ＶA
を生成する構成に限らず、入力電圧ＶINの電圧値にほぼ
反比例する電圧を生成可能に構成してもよい。具体的に
は、図３に示す安定化回路８ａは、シャントレギュレー
タであって、演算増幅器２１、トランジスタ２２、ダイ
オード２３、基準電圧源２４および抵抗２５〜２８を備
えて構成されている。この安定化回路８ａでは、入力電
圧ＶINが上昇すると、演算増幅器２１の出力電圧が上昇
してトランジスタ２２のコレクタ電流が増加する。この
ため、抵抗２６による電圧降下が大きくなるため、電圧
ＶA1が低下する。逆に、入力電圧ＶINが低下すると、ト
ランジスタ２２のコレクタ電流が低下することにより、
電圧ＶA1が上昇する。この安定化回路８ａを採用した場
合、ＦＥＴ４のドレイン−ソース間電圧ＶDSは、入力電
圧ＶINの電圧値が上昇すればするほど、安定化回路８を
用いる場合と比較して相対的に低下する。この結果、よ
り耐電圧の低いタイプのＦＥＴをＦＥＴ４に用いること
ができるため、電源装置１と同様以上の効果を得ること
ができる。
【００１７】また、本発明における安定化回路の構成
は、上記した安定化回路８，８ａの構成に限らず、ＡＶ
Ｒ用集積回路やツェナーダイオードなどを用いて構成し
た各種安定化回路で構成することもできる。さらに、ト
ランス２に補助巻線を設け、その補助巻線の誘起電圧を
安定化する安定化回路で構成することもできる。この場
合、一般的に、スイッチング電源装置では、トランスの
補助巻線の誘起電圧を整流平滑して補助電源を生成して
いるため、その補助電源を安定化した電圧として用いる
ことにより、コストアップを招くことなく安定化回路を
構成することができる。また、スイッチング素子も、Ｆ
ＥＴに限らずバイポーラトランジスタを採用してもよ
い。
は、上記した安定化回路８，８ａの構成に限らず、ＡＶ
Ｒ用集積回路やツェナーダイオードなどを用いて構成し
た各種安定化回路で構成することもできる。さらに、ト
ランス２に補助巻線を設け、その補助巻線の誘起電圧を
安定化する安定化回路で構成することもできる。この場
合、一般的に、スイッチング電源装置では、トランスの
補助巻線の誘起電圧を整流平滑して補助電源を生成して
いるため、その補助電源を安定化した電圧として用いる
ことにより、コストアップを招くことなく安定化回路を
構成することができる。また、スイッチング素子も、Ｆ
ＥＴに限らずバイポーラトランジスタを採用してもよ
い。
【００１８】
【発明の効果】以上のように、請求項１記載のスイッチ
ング電源装置によれば、ほぼ安定化した電圧で蓄電され
る蓄電手段にトランスからリセットエネルギーを放出可
能に構成したことにより、トランスのリセット電圧を入
力電圧の電圧変動に関係なく一定電圧に維持することが
できるため、低耐電圧タイプのスイッチング素子を用い
ることができる結果、スイッチング電源装置を小型化で
きると共に部品コストを低減することができる。また、
ほぼ安定化した電圧をある程度高い電圧に規定したとし
ても、スイッチング素子に印加される電圧を低電圧に抑
えつつ、リセット時間を短縮することができるため、そ
の分トランスの利用率を上げることができる結果、入力
可能電圧範囲を広くすることができる。同時に、スイッ
チング素子としてＦＥＴを用いる場合、オン抵抗が小さ
いタイプで構成することができ、しかもドレイン電流を
低電流に抑えることができるため、そのスイッチング素
子による電力損失を低減することができる結果、スイッ
チング電源装置の変換効率を格段に向上させることがで
きる。加えて、トランス２の二次巻線に誘起する電圧も
低い電圧に抑えることができるため、低耐電圧タイプの
整流用ダイオードを用いることができ、これにより、ス
イッチング電源装置の変換効率をさらに向上させること
ができる。
ング電源装置によれば、ほぼ安定化した電圧で蓄電され
る蓄電手段にトランスからリセットエネルギーを放出可
能に構成したことにより、トランスのリセット電圧を入
力電圧の電圧変動に関係なく一定電圧に維持することが
できるため、低耐電圧タイプのスイッチング素子を用い
ることができる結果、スイッチング電源装置を小型化で
きると共に部品コストを低減することができる。また、
ほぼ安定化した電圧をある程度高い電圧に規定したとし
ても、スイッチング素子に印加される電圧を低電圧に抑
えつつ、リセット時間を短縮することができるため、そ
の分トランスの利用率を上げることができる結果、入力
可能電圧範囲を広くすることができる。同時に、スイッ
チング素子としてＦＥＴを用いる場合、オン抵抗が小さ
いタイプで構成することができ、しかもドレイン電流を
低電流に抑えることができるため、そのスイッチング素
子による電力損失を低減することができる結果、スイッ
チング電源装置の変換効率を格段に向上させることがで
きる。加えて、トランス２の二次巻線に誘起する電圧も
低い電圧に抑えることができるため、低耐電圧タイプの
整流用ダイオードを用いることができ、これにより、ス
イッチング電源装置の変換効率をさらに向上させること
ができる。
【００１９】また、請求項２記載のスイッチング電源装
置によれば、安定化回路が入力電圧の電圧値の上昇およ
び低下にほぼ反比例してそれぞれ低下および上昇する電
圧を生成することにより、耐電圧がより低いタイプのス
イッチング素子を用いることができる。
置によれば、安定化回路が入力電圧の電圧値の上昇およ
び低下にほぼ反比例してそれぞれ低下および上昇する電
圧を生成することにより、耐電圧がより低いタイプのス
イッチング素子を用いることができる。
【図１】本発明の実施の形態に係る電源装置１の回路図
である。
である。
【図２】（ａ）は、電源装置１におけるＦＥＴの作動状
態を示す作動状態図、（ｂ）は、ＦＥＴ４のドレイン−
ソース間電圧ＶDSの電圧波形図である。
態を示す作動状態図、（ｂ）は、ＦＥＴ４のドレイン−
ソース間電圧ＶDSの電圧波形図である。
【図３】本発明の実施の形態に係る他の安定化回路８ａ
の回路図である。
の回路図である。
【図４】従来の電源回路３１の回路図である。
【図５】（ａ）は、従来の電源装置３１におけるＦＥＴ
の作動状態を示す作動状態図、（ｂ）は、ＦＥＴ４のド
レイン−ソース間電圧ＶDSの電圧波形図である。
の作動状態を示す作動状態図、（ｂ）は、ＦＥＴ４のド
レイン−ソース間電圧ＶDSの電圧波形図である。
１ 電源装置
２ トランス
２ａ 一次巻線
２ｂ 二次巻線
２ｃ リセット巻線
４ ＦＥＴ
６ コンデンサ
８，８ａ 安定化回路
ＶA 電圧
ＶIN 入力電圧
ＶO 出力電圧
Claims (2)
- 【請求項１】 リセット巻線を有するトランスと、当該
トランスの一次巻線を介して入力電圧をスイッチングす
るスイッチング素子とを備え、前記スイッチング素子の
スイッチングによって出力電圧を生成するフォワード型
のスイッチング電源装置において、前記トランスのリセットエネルギーが放出される蓄電手
段と、当該蓄電手段をほぼ安定化した電圧で蓄電する安
定化回路 とを備え、前記リセット巻線を介して前記トラ
ンスから前記リセットエネルギーを前記蓄電手段に放出
することによって当該リセットエネルギーが放出される
際における当該リセット巻線に誘起されるリセット電圧
を前記ほぼ安定化した電圧に維持するように構成されて
いることを特徴とするスイッチング電源装置。 - 【請求項２】 前記安定化回路は、前記ほぼ安定化した
電圧として、その電圧値が前記入力電圧の電圧値の上昇
および低下にほぼ反比例してそれぞれ低下および上昇す
る電圧を生成することを特徴とする請求項１記載のスイ
ッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154313A JP3377499B2 (ja) | 2000-05-25 | 2000-05-25 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154313A JP3377499B2 (ja) | 2000-05-25 | 2000-05-25 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339944A JP2001339944A (ja) | 2001-12-07 |
| JP3377499B2 true JP3377499B2 (ja) | 2003-02-17 |
Family
ID=18659426
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| JP (1) | JP3377499B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60317176D1 (de) | 2002-03-27 | 2007-12-13 | Commergy Technologies Ltd | Ein leistungswandler |
-
2000
- 2000-05-25 JP JP2000154313A patent/JP3377499B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001339944A (ja) | 2001-12-07 |
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