JP3376972B2 - 信号検査方法 - Google Patents
信号検査方法Info
- Publication number
- JP3376972B2 JP3376972B2 JP25778099A JP25778099A JP3376972B2 JP 3376972 B2 JP3376972 B2 JP 3376972B2 JP 25778099 A JP25778099 A JP 25778099A JP 25778099 A JP25778099 A JP 25778099A JP 3376972 B2 JP3376972 B2 JP 3376972B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- under test
- circuit
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は信号検査方法、特
に、液晶表示装置用のＩＣ装置等の出力等を検査する信
号検査方法に関する。
に、液晶表示装置用のＩＣ装置等の出力等を検査する信
号検査方法に関する。
【０００２】
【従来の技術】従来の信号検査方法について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００３】図４は従来の一例を示すブロック図であ
る。（例えば、本出願人による特開昭６１−０５９２１
１号公報参照）。
る。（例えば、本出願人による特開昭６１−０５９２１
１号公報参照）。
【０００４】制御部２１１により蓄積プログラムにした
がい被検査装置制御器１１４を介して、被検査装置１２
０の状態が設定される。次に、制御部２１１により比較
信号発生器１１２が制御され、比較信号１０３の値が決
定される。比較器１１３では、そのときの被検査装置１
２０のそれぞれの測定点の測定信号に対応して、検出器
１１７により整合された検出出力信号１０２の値が比較
信号１０３の値と比較され論理レベルに変換されて比較
出力信号１０４が生成される。この比較出力信号１０４
にもとづいて、制御部２１１では、その蓄積プログラム
により比較出力１０３毎に測定値が計算され、この測定
信号１０１に対応して予め蓄積プログラムに設定されて
いる値または操作部１１５で設定された値とが比較さ
れ、良または不良の判定が行われ、全ての測定値及び判
定結果が表示部１１６に同時に表示される。
がい被検査装置制御器１１４を介して、被検査装置１２
０の状態が設定される。次に、制御部２１１により比較
信号発生器１１２が制御され、比較信号１０３の値が決
定される。比較器１１３では、そのときの被検査装置１
２０のそれぞれの測定点の測定信号に対応して、検出器
１１７により整合された検出出力信号１０２の値が比較
信号１０３の値と比較され論理レベルに変換されて比較
出力信号１０４が生成される。この比較出力信号１０４
にもとづいて、制御部２１１では、その蓄積プログラム
により比較出力１０３毎に測定値が計算され、この測定
信号１０１に対応して予め蓄積プログラムに設定されて
いる値または操作部１１５で設定された値とが比較さ
れ、良または不良の判定が行われ、全ての測定値及び判
定結果が表示部１１６に同時に表示される。
【０００５】このような電子回路のアナログ出力信号波
形の検査方法では、被検査信号をＡ／Ｄ変換して制御装
置に取り込んだり、制御装置に保存しておいた許容上下
限データをＤ／Ａ変換出力して比較器で被検査信号と比
較していた。そのため、信号をＡ／Ｄ変換、または上下
限データをＤ／Ａ変換出力する高価な装置が必要であっ
た。また、制御装置に予め上下限データを記憶しておく
必要があり、被検査信号毎に膨大なデータを入力する必
要があった。さらに、Ａ／Ｄ変換やＤ／Ａ変換等のサン
プリング処理を伴うために、量子化やサンプリング誤差
の影響を受けていた。
形の検査方法では、被検査信号をＡ／Ｄ変換して制御装
置に取り込んだり、制御装置に保存しておいた許容上下
限データをＤ／Ａ変換出力して比較器で被検査信号と比
較していた。そのため、信号をＡ／Ｄ変換、または上下
限データをＤ／Ａ変換出力する高価な装置が必要であっ
た。また、制御装置に予め上下限データを記憶しておく
必要があり、被検査信号毎に膨大なデータを入力する必
要があった。さらに、Ａ／Ｄ変換やＤ／Ａ変換等のサン
プリング処理を伴うために、量子化やサンプリング誤差
の影響を受けていた。
【０００６】
【発明が解決しようとする課題】上述した従来の信号検
査方法は、次のような問題点があった。
査方法は、次のような問題点があった。
【０００７】第１の問題点は、比較信号生成器と、比較
器の出力を取り込む装置と、これらを制御する制御部が
必要となり、コスト高となった。
器の出力を取り込む装置と、これらを制御する制御部が
必要となり、コスト高となった。
【０００８】第２の問題点は、被検査対象の内容（テス
トパターンや回路変更など）が変わる毎に、比較信号生
成器の制御データ及び測定結果の良・不良判定プログラ
ムを変更する必要があったことである。
トパターンや回路変更など）が変わる毎に、比較信号生
成器の制御データ及び測定結果の良・不良判定プログラ
ムを変更する必要があったことである。
【０００９】第３の問題点は、制御部にデータを一旦取
り込んだ後、プログラムで良・不良判定を行っているた
めハードウェア処理に比べ判定に時間を要することであ
る。
り込んだ後、プログラムで良・不良判定を行っているた
めハードウェア処理に比べ判定に時間を要することであ
る。
【００１０】第４の問題点は、被検査信号を許容上下限
のＤ／Ａ変換出力と比較するため、Ｄ／Ａ変換の量子化
誤差を含まれるということと、サンプリングを行うため
連続的な波形比較ができないということである。
のＤ／Ａ変換出力と比較するため、Ｄ／Ａ変換の量子化
誤差を含まれるということと、サンプリングを行うため
連続的な波形比較ができないということである。
【００１１】
【課題を解決するための手段】第１の発明の信号検査方
法は、被検査信号と比較する為の正常信号を生成するた
めの正常回路（１）を用意し、被検査回路（２）のグラ
ンドと前記正常回路（１）のグランド間に電位差を設
け、被検査回路（２）の出力信号と正常回路（１）の出
力信号とを比較することにより被検査回路（２）の信号
の良・不良判定を行う。
法は、被検査信号と比較する為の正常信号を生成するた
めの正常回路（１）を用意し、被検査回路（２）のグラ
ンドと前記正常回路（１）のグランド間に電位差を設
け、被検査回路（２）の出力信号と正常回路（１）の出
力信号とを比較することにより被検査回路（２）の信号
の良・不良判定を行う。
【００１２】第２の発明の信号検査方法は、第１の発明
において、制御部（１４）により被検査回路（２）と正
常回路（１）にそれぞれｋ本の制御線で接続する手順
と、電源（３）により被検査回路（２）へ電源電圧（Ｖ
１）を供給する手順と、電源（４）により正常回路
（１）へ電源電圧（Ｖ１）を供給する手順と、電源
（５）により電源（３）のグランドと電源（４）のグラ
ンドに電位差（ΔＶ）を発生させる手順とを含んで構成
される。
において、制御部（１４）により被検査回路（２）と正
常回路（１）にそれぞれｋ本の制御線で接続する手順
と、電源（３）により被検査回路（２）へ電源電圧（Ｖ
１）を供給する手順と、電源（４）により正常回路
（１）へ電源電圧（Ｖ１）を供給する手順と、電源
（５）により電源（３）のグランドと電源（４）のグラ
ンドに電位差（ΔＶ）を発生させる手順とを含んで構成
される。
【００１３】第３の発明の信号検査方法は、第１の発明
において、比較器（６−１）〜比較器（６−ｎ）からな
る多入力同時比較器（６）を用いて被検査回路（２）と
正常回路（１）の信号（１）〜信号（ｎ）を比較する手
順を含んで構成される。
において、比較器（６−１）〜比較器（６−ｎ）からな
る多入力同時比較器（６）を用いて被検査回路（２）と
正常回路（１）の信号（１）〜信号（ｎ）を比較する手
順を含んで構成される。
【００１４】第４の発明の信号検査方法は、第３の発明
において、比較器（６）により、正常回路（１）の信号
レベルが被検査回路（２）の信号レベルよりも高い場合
（１）を、低い場合は（０）を出力させる。
において、比較器（６）により、正常回路（１）の信号
レベルが被検査回路（２）の信号レベルよりも高い場合
（１）を、低い場合は（０）を出力させる。
【００１５】第５の発明の信号検査方法は、第３の発明
において、ＮＡＮＤ（７）とＯＲ（８）により多入力同
時比較器（６）の信号を受け、ラッチ（９）とラッチ
（１０）へそれぞれ演算結果を出力する。
において、ＮＡＮＤ（７）とＯＲ（８）により多入力同
時比較器（６）の信号を受け、ラッチ（９）とラッチ
（１０）へそれぞれ演算結果を出力する。
【００１６】第６の発明の信号検査方法は、第３の発明
において、ラッチ（９）とラッチ（１０）に、セット
（Ｓ端子）が一旦１となると１を、リセット（Ｒ端子）
が一旦１となると０を保持させ、その結果を出力端子
（１１）、出力端子（１２）に出力させる。
において、ラッチ（９）とラッチ（１０）に、セット
（Ｓ端子）が一旦１となると１を、リセット（Ｒ端子）
が一旦１となると０を保持させ、その結果を出力端子
（１１）、出力端子（１２）に出力させる。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１８】図１は本発明の一実施形態を示すブロック
図である。制御部１４は、被検査回路２と正常回路１に
それぞれｋ本の制御線で接続されている。電源３は被検
査回路２へ電源電圧Ｖ１を供給する。電源４は正常回路
１へ電源電圧Ｖ１を供給する。電源５は電源３のグラン
ドと電源４のグランドに電位差ΔＶを発生させる。多入
力同時比較器６は、比較器６−１〜比較器６―ｎから構
成されており、被検査回路２と正常回路１の信号１〜信
号ｎを比較する。比較器は、正常回路１の信号レベルが
被検査回路２の信号レベルよりも高い場合１を、低い場
合は０を出力する。ＮＡＮＤ７とＯＲ８は多入力同時比
較器６の信号を受け、ラッチ９とラッチ１０へそれぞれ
演算結果を出力する。ラッチ９とラッチ１０は、セット
（Ｓ端子）が一旦１となると１を、リセット（Ｒ端子）
が一旦１となると０を保持し、出力端子１１、出力端子
１２に出力する。入力端子１３は、ラッチ９とラッチ１
０のリセット（Ｒ端子）に接続されている。
図である。制御部１４は、被検査回路２と正常回路１に
それぞれｋ本の制御線で接続されている。電源３は被検
査回路２へ電源電圧Ｖ１を供給する。電源４は正常回路
１へ電源電圧Ｖ１を供給する。電源５は電源３のグラン
ドと電源４のグランドに電位差ΔＶを発生させる。多入
力同時比較器６は、比較器６−１〜比較器６―ｎから構
成されており、被検査回路２と正常回路１の信号１〜信
号ｎを比較する。比較器は、正常回路１の信号レベルが
被検査回路２の信号レベルよりも高い場合１を、低い場
合は０を出力する。ＮＡＮＤ７とＯＲ８は多入力同時比
較器６の信号を受け、ラッチ９とラッチ１０へそれぞれ
演算結果を出力する。ラッチ９とラッチ１０は、セット
（Ｓ端子）が一旦１となると１を、リセット（Ｒ端子）
が一旦１となると０を保持し、出力端子１１、出力端子
１２に出力する。入力端子１３は、ラッチ９とラッチ１
０のリセット（Ｒ端子）に接続されている。
【００１９】本発明では、被検査信号と比較する為の正
常信号を生成するための正常回路を用意し、ここにおい
て被検査回路のグランドと正常回路のグランド間に電位
差を設け、被検査回路の出力信号と正常回路の出力信号
とを比較器で比較することで、被検査回路の信号の良・
不良判定を行う。正常回路の信号を判定の基準としてい
るため、信号をＡ／Ｄ変換、または上下限データをＤ／
Ａ出力する高価な装置が不要である。また、膨大な上下
限データを入力する必要がない。さらに、サンプリング
がないため、サンプリングの悪影響を受けない。
常信号を生成するための正常回路を用意し、ここにおい
て被検査回路のグランドと正常回路のグランド間に電位
差を設け、被検査回路の出力信号と正常回路の出力信号
とを比較器で比較することで、被検査回路の信号の良・
不良判定を行う。正常回路の信号を判定の基準としてい
るため、信号をＡ／Ｄ変換、または上下限データをＤ／
Ａ出力する高価な装置が不要である。また、膨大な上下
限データを入力する必要がない。さらに、サンプリング
がないため、サンプリングの悪影響を受けない。
【００２０】図１において、制御部１４は、被検査回路
２と正常回路１から互いに同期したテストパターン信号
出力が得られるように制御する。電源５の出力電圧ΔＶ
＝α（＞０）の時に被検査回路２の動作が異常で、被検
査回路２の信号ｍが正常回路１の信号ｍのレベルを上回
った場合、比較器６−ｍの出力は０となり、ＮＡＮＤ７
の出力が１となるため、ラッチ９がセットされる。した
がって、出力端子１１が１となれば、信号１〜信号ｎの
少なくとも１つの信号おいて、被検査回路の出力信号レ
ベルが正常回路よりもα以上上回ったことがわかる。電
源５の出力電圧ΔＶ＝−β（＜０）の時に被検査回路２
の動作が異常で、被検査回路２の出力信号ｍが正常回路
ｍの信号１のレベルを下回った場合、比較器６−ｍの出
力は１となり、ＯＲ８の出力が１となるため、ラッチ１
０がセットされる。したがって、出力端子１２が１とな
れば、信号１〜信号ｎの少なくとも１つの信号おいて、
被検査回路の信号レベルが正常回路よりもβ以上下回っ
たことがわかる。
２と正常回路１から互いに同期したテストパターン信号
出力が得られるように制御する。電源５の出力電圧ΔＶ
＝α（＞０）の時に被検査回路２の動作が異常で、被検
査回路２の信号ｍが正常回路１の信号ｍのレベルを上回
った場合、比較器６−ｍの出力は０となり、ＮＡＮＤ７
の出力が１となるため、ラッチ９がセットされる。した
がって、出力端子１１が１となれば、信号１〜信号ｎの
少なくとも１つの信号おいて、被検査回路の出力信号レ
ベルが正常回路よりもα以上上回ったことがわかる。電
源５の出力電圧ΔＶ＝−β（＜０）の時に被検査回路２
の動作が異常で、被検査回路２の出力信号ｍが正常回路
ｍの信号１のレベルを下回った場合、比較器６−ｍの出
力は１となり、ＯＲ８の出力が１となるため、ラッチ１
０がセットされる。したがって、出力端子１２が１とな
れば、信号１〜信号ｎの少なくとも１つの信号おいて、
被検査回路の信号レベルが正常回路よりもβ以上下回っ
たことがわかる。
【００２１】次に図２および図３を用いて動作を説明す
る。まず、電源５の出力電圧ΔＶを正の一定値αに固定
し、端子１３を一旦１にした後０に戻してラッチ９とラ
ッチ１０をクリアする。制御部１４は、被検査回路２と
正常回路１から互いに同期したテストパターン信号出力
が得られるように制御する。図２を参照すると分かる通
り、被検査回路２が正常回路１と全く同一の動作をした
場合、正常回路１の各信号は被検査回路の各信号よりも
グランド電位差ΔＶだけシフトした波形となる。電位差
ΔＶが正であるので、比較器６−１〜比較器６−ｎの各
出力は１となり、ＮＡＮＤ７の出力は０となる。仮に被
検査回路２の動作が異常で、被検査回路２の信号ｍが正
常回路１の信号ｍのレベルを上回った場合、比較器６−
ｍの出力は０となり、ＮＡＮＤ７の出力が１となるた
め、ラッチ９がセットされる。したがって、出力端子１
１が１となれば、信号１〜信号ｎの少なくとも１つの信
号おいて、被検査回路の信号レベルが正常回路よりもα
以上上回ったことがわかる。
る。まず、電源５の出力電圧ΔＶを正の一定値αに固定
し、端子１３を一旦１にした後０に戻してラッチ９とラ
ッチ１０をクリアする。制御部１４は、被検査回路２と
正常回路１から互いに同期したテストパターン信号出力
が得られるように制御する。図２を参照すると分かる通
り、被検査回路２が正常回路１と全く同一の動作をした
場合、正常回路１の各信号は被検査回路の各信号よりも
グランド電位差ΔＶだけシフトした波形となる。電位差
ΔＶが正であるので、比較器６−１〜比較器６−ｎの各
出力は１となり、ＮＡＮＤ７の出力は０となる。仮に被
検査回路２の動作が異常で、被検査回路２の信号ｍが正
常回路１の信号ｍのレベルを上回った場合、比較器６−
ｍの出力は０となり、ＮＡＮＤ７の出力が１となるた
め、ラッチ９がセットされる。したがって、出力端子１
１が１となれば、信号１〜信号ｎの少なくとも１つの信
号おいて、被検査回路の信号レベルが正常回路よりもα
以上上回ったことがわかる。
【００２２】次に、電源５の出力電圧ΔＶを負の一定値
（−β）に固定し、端子１３を一旦１にした後０に戻し
てラッチ９とラッチ１０をクリアする。制御部１４は、
被検査回路２と正常回路１から互いに同期したテストパ
ターン信号出力が得られるように制御する。図３を参照
すると、被検査回路２が正常回路１と全く同一の動作を
した場合、正常回路１の各信号は被検査回路の各信号よ
りもグランド電位差ΔＶだけシフトした波形となる。電
位差ΔＶが負であるので、比較器６−１〜比較器６−ｎ
の各出力は０となり、ＯＲ８の出力は０となる。仮に被
検査回路２の動作が異常で、被検査回路２の信号ｍが正
常回路ｍの信号１のレベルを下回った場合、比較器６−
ｍの出力は１となり、ＯＲ８の出力が１となるため、ラ
ッチ１０がセットされる。したがって、出力端子１２が
１となれば、信号１〜信号ｎの少なくとも１つの信号お
いて、被検査回路の信号レベルが正常回路よりもβ以上
下回ったことがわかる。
（−β）に固定し、端子１３を一旦１にした後０に戻し
てラッチ９とラッチ１０をクリアする。制御部１４は、
被検査回路２と正常回路１から互いに同期したテストパ
ターン信号出力が得られるように制御する。図３を参照
すると、被検査回路２が正常回路１と全く同一の動作を
した場合、正常回路１の各信号は被検査回路の各信号よ
りもグランド電位差ΔＶだけシフトした波形となる。電
位差ΔＶが負であるので、比較器６−１〜比較器６−ｎ
の各出力は０となり、ＯＲ８の出力は０となる。仮に被
検査回路２の動作が異常で、被検査回路２の信号ｍが正
常回路ｍの信号１のレベルを下回った場合、比較器６−
ｍの出力は１となり、ＯＲ８の出力が１となるため、ラ
ッチ１０がセットされる。したがって、出力端子１２が
１となれば、信号１〜信号ｎの少なくとも１つの信号お
いて、被検査回路の信号レベルが正常回路よりもβ以上
下回ったことがわかる。
【００２３】上記２つの測定を実施することで、被検査
回路２と正常回路１の各信号の電位差が−α〜＋αの範
囲内であるか否かを判定することができる。
回路２と正常回路１の各信号の電位差が−α〜＋αの範
囲内であるか否かを判定することができる。
【００２４】
【発明の効果】本発明の信号検査方法は、次のような効
果がある。
果がある。
【００２５】第１の効果は、安価なハード構成で電子回
路の出力信号波形の検査が実現できるということであ
る。
路の出力信号波形の検査が実現できるということであ
る。
【００２６】その理由は、従来の検査方法では必要であ
った被検査信号をＡ／Ｄ変換しデータを保存し比較する
システムが不要となったり、許容上下限信号をＤ／Ａ変
換出力するシステムが不要となるからである。
った被検査信号をＡ／Ｄ変換しデータを保存し比較する
システムが不要となったり、許容上下限信号をＤ／Ａ変
換出力するシステムが不要となるからである。
【００２７】第２の効果は、良・不良判定基準である許
容上下限データを入力する必要がないことである。した
がって、テストパターンや回路内容の変更により信号波
形が変わっても、プログラム変更やデータ入力が不要と
なり、安く、信頼性の高い検査が可能となる。
容上下限データを入力する必要がないことである。した
がって、テストパターンや回路内容の変更により信号波
形が変わっても、プログラム変更やデータ入力が不要と
なり、安く、信頼性の高い検査が可能となる。
【００２８】その理由は、本方法では許容上下限を正常
回路の信号との電圧差だけで指定できるためである。
回路の信号との電圧差だけで指定できるためである。
【００２９】第３の効果は、ハードウェアで良・不良判
定できるため迅速な判定ができることである。
定できるため迅速な判定ができることである。
【００３０】その理由は、従来の検査方法では、一旦被
検査信号のデータを取込んだ上でプログラムで良・不良
判定していたためである。
検査信号のデータを取込んだ上でプログラムで良・不良
判定していたためである。
【００３１】第４の効果は、量子化手順が不用のなの
で、量子化誤差の影響を受けず、連続的に信号波形を比
較できることである。
で、量子化誤差の影響を受けず、連続的に信号波形を比
較できることである。
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の動作を説明するタイムチャートであ
る。
る。
【図３】本発明の動作を説明するタイムチャートであ
る。
る。
【図４】従来の一例を示すブロック図である。
１ 正常回路
２ 被検査回路
３ 電源
４ 電源
５ 電源
７ ＮＡＮＤ
８ ＯＲ
９ ラッチ
１０ ラッチ
Claims (6)
- 【請求項１】 被検査信号と比較する為の正常信号を生
成するための正常回路（１）を用意し、被検査回路
（２）のグランドと前記正常回路（１）のグランド間に
電位差を設け、被検査回路（２）の出力信号と正常回路
（１）の出力信号とを比較することにより被検査回路
（２）の信号の良・不良判定を行うことを特徴とする信
号検査方法。 - 【請求項２】 制御部（１４）により被検査回路（２）
と正常回路（１）にそれぞれｋ本の制御線で接続する手
順と、 電源（３）により被検査回路（２）へ電源電圧（Ｖ１）
を供給する手順と、 電源（４）により正常回路（１）へ電源電圧（Ｖ１）を
供給する手順と、 電源（５）により電源（３）のグランドと電源（４）の
グランドに電位差（ΔＶ）を発生させる手順とを含む請
求項１記載の信号検査方法。 - 【請求項３】 比較器（６−１）〜比較器（６−ｎ）か
らなる多入力同時比較器（６）を用いて被検査回路
（２）と正常回路（１）の信号（１）〜信号（ｎ）を比
較する手順を含む請求項１記載の信号検査方法。 - 【請求項４】 比較器（６）により、正常回路（１）の
信号レベルが被検査回路（２）の信号レベルよりも高い
場合（１）を、低い場合は（０）を出力させる請求項３
記載の信号検査方法。 - 【請求項５】 ＮＡＮＤ（７）とＯＲ（８）により多入
力同時比較器（６）の信号を受け、ラッチ（９）とラッ
チ（１０）へそれぞれ演算結果を出力する請求項３記載
の信号検査方法。 - 【請求項６】 ラッチ（９）とラッチ（１０）に、セッ
ト（Ｓ端子）が一旦１となると１を、リセット（Ｒ端
子）が一旦１となると０を保持させ、その結果を出力端
子（１１）、出力端子（１２）に出力させる請求項３記
載の信号検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25778099A JP3376972B2 (ja) | 1999-09-10 | 1999-09-10 | 信号検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25778099A JP3376972B2 (ja) | 1999-09-10 | 1999-09-10 | 信号検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001083212A JP2001083212A (ja) | 2001-03-30 |
| JP3376972B2 true JP3376972B2 (ja) | 2003-02-17 |
Family
ID=17311007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25778099A Expired - Fee Related JP3376972B2 (ja) | 1999-09-10 | 1999-09-10 | 信号検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376972B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5338501B2 (ja) * | 2008-09-11 | 2013-11-13 | 株式会社リコー | 画像読取装置および画像形成装置 |
| JP2014016171A (ja) * | 2012-07-05 | 2014-01-30 | Auto Network Gijutsu Kenkyusho:Kk | 検査システム及び信号生成装置 |
-
1999
- 1999-09-10 JP JP25778099A patent/JP3376972B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001083212A (ja) | 2001-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246248B1 (en) | Tester for detecting an abnormal quiescent power supply current in a device under test | |
| US11835593B2 (en) | Multi-phase simulation environment | |
| CN115453445A (zh) | 一种过载保护电表自动检测装置、方法及介质 | |
| JP3376972B2 (ja) | 信号検査方法 | |
| JPH102937A (ja) | Ｉｃ試験装置 | |
| JPH10154316A (ja) | 磁界発生方法及びそれを用いた磁気特性測定方法 | |
| KR101774728B1 (ko) | 복합 동력원 전력 분석 장치 및 그를 포함하는 수상 구조물 복합 동력원 테스트 시스템 | |
| JP3891434B2 (ja) | 電気量変化要因の判定方法 | |
| JP2000209767A (ja) | デジタル形保護制御装置のアナログ入力部監視装置 | |
| KR100477315B1 (ko) | 방사선 감시계측기 시험장치 | |
| KR0164702B1 (ko) | Dc 전압 검사장치 및 그 방법 | |
| US6973395B2 (en) | Observation and/or failure inspection apparatus, method and program therefor | |
| JP3169006B2 (ja) | 集積回路の故障検査装置及びその検査方法並びにその制御プログラムを記録した記録媒体 | |
| JP2005140555A (ja) | 半導体集積回路検査装置および半導体集積回路検査方法 | |
| JPH06160461A (ja) | 雷インパルス試験方法 | |
| JP3215819B2 (ja) | 配電設備点検システムおよび配電設備点検方法 | |
| JP3598643B2 (ja) | 半導体集積回路測定装置および半導体集積回路装置 | |
| JPH01156681A (ja) | 回路基板検査方法 | |
| KR20000042722A (ko) | 다기능 검사기의 저항특성검사장치 및 방법 | |
| JPH06186292A (ja) | Ｌｓｉ検査装置 | |
| JPH07174789A (ja) | トリガ装置 | |
| JP2003066120A (ja) | 検査装置および検査方法 | |
| JP4283157B2 (ja) | 半導体装置の試験方法 | |
| JPH10104323A (ja) | Ｉｃ試験装置及び該装置におけるパターン測定方法 | |
| JP2983109B2 (ja) | 抵抗検査装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021105 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111206 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111206 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121206 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |